KR100379527B1 - 커패시터의 제조방법 - Google Patents

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Abstract

고온에서도 내산화 특성이 우수하며 공정을 단순화 시키기에 알맞은 커패시터의 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 커패시터의 제조방법은 Ru을 스퍼터링 증착하는 공정 중에 Y 원소를 상기 Ru에 도핑하여 커패시터의 하부전극을 형성하는 단계, 상기 하부전극상에 유전체막을 형성하는 단계, 상기 유전체막상에 상부전극을 형성하는 단계를 포함함을 특징으로 한다.

Description

커패시터의 제조방법{METHOD FOR FABRICATING CAPACITOR}
본 발명은 반도체소자에 대한 것으로, 특히 커패시터의 제조방법에 관한 것이다.
기가 비트(Giga bit)급 디램에서는 유전율이 큰 BST를 유전체막으로 사용하는 MIM(Metal Insulator Metal) 구조의 커패시터를 형성한다.
이때 하부전극과 기판의 불순물영역을 연결해주기 위한 폴리플러그를 사용하고, 폴리플러그와 하부전극의 사이에 티타늄 실리사이드막(TiSi2)과 티타늄 나이트라이드막(TiN)을 형성한다. TiSi2와 TiN은 충분히 내산화성을 갖지 못한다.
그리고 상기에 하부전극과 BST 유전체막과 상부전극을 형성한다.
이때 BST를 증착한 후에 결정화를 위한 열처리 공정을 진행한다.
상기와 같은 BST의 결정화를 위한 열처리 공정을 진행하므로 하부전극은 2중 또는 3중(Pt/IrO2/Ir 또는 RuO2/Ru/Pt)의 다층막으로 형성한다.
상기와 같은 종래 커패시터는 다음과 같은 문제가 있다.
첫째, BST 유전체막을 열처리할 때 하부전극과 베리어금속막인 TiN이 산화되어 커패시터의 내산화성을 확보하기가 어렵다.
둘째, 하부전극을 2중 또는 3중막으로 형성하므로 공정이 복잡해지고 제조원가도 높아져서 시장 경쟁력이 떨어진다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 고온에서도 내산화 특성이 우수하며 공정을 단순화 시키기에 알맞은 커패시터의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명 실시예에 따른 커패시터의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘기판 2 : 층간절연막
3 : 폴리 플러그 4 : 티타늄 실리사이드막
5 : 티타늄 나이트라이드막 6 : 실리콘질화막
7 : 실리콘산화막 8 : 하부전극
9 : 유전체막 10 : 상부전극
상기와 같은 목적을 달성하기 위한 본 발명 커패시터의 제조방법은 Ru을 스퍼터링 증착하는 공정 중에 Y원소를 상기 Ru에 도핑하여 커패시터의 하부전극을 형성하는 단계, 상기 하부전극상에 유전체막을 형성하는 단계, 상기 유전체막상에 상부전극을 형성하는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 커패시터의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명 실시예에 따른 커패시터의 제조방법을 나타낸 공정단면도이다.
본 발명 실시예에 따른 커패시터의 제조방법은 도 1a에 도시한 바와 같이 기판(1)상에 층간절연막(2)을 증착하고, 사진 식각공정으로 기판(1)의 일영역이 드러나도록 층간절연막(2)내에 콘택홀을 형성한다.
콘택홀 형성후 비오이(BOE:Buffer Oxide Etchant)로 세정한다.
이후에 콘택홀을 포함한 층간절연막(2)상에 화학기상증착법이나 에피텍셜로 폴리실리콘을 증착한 후 콘택홀내에만 남도록 폴리실리콘을 식각해서 폴리플러그(3)를 형성한다.
이때 폴리플러그(3)은 층간절연막(2)상부와 일정 거리 떨어진 높이만큼 남는다.
그리고 폴리플러그(3)상에 티타늄(Ti)막을 5~50nm의 두께를 갖도록 증착하고, 600~750℃범위의 온도에서 급속열처리하여 폴리플러그(3)와의 계면에 티타늄 실리사이드막(TiSi2)(4)을 형성한다. 이후에 미반응한 Ti막을 습식각으로 제거한다.
다음에 콘택홀을 포함한 층간절연막(2)상에 50~90nm의 두께를 갖도록 티타늄 나이트라이드막(TiN)(5)을 형성한다.
이후에 화학적 기계적 연마공정으로 층간절연막(2)상부의 티타늄 나이트라이드막(TiN)(5)을 제거하여 콘택홀내에만 티타늄 나이트라이드막(TiN)(5)이 남도록 한다.
그리고 도 1b에 도시한 바와 같이 티타늄 나이트라이드막(TiN)(5)을 포함한 층간절연막(5)상에 식각스톱층으로 실리콘 질화막(Si3N4)(6)을 증착하고, 실리콘질화막(6)상에 실리콘 산화막(SiO2)(7)을 차례로 증착한다.
이때 실리콘 질화막(6)은 50~150nm의 두께를 갖도록 증착하고, 실리콘산화막(7)은 1000~2000nm의 두께를 갖도록 증착한다.
이후에 스토리지 노드 콘택홀을 형성하기 위한 마스크를 이용해서 실리콘산화막(7)과 실리콘질화막(6)을 식각해서 요면(凹面)(Concave)을 갖는 스토리지 노드 콘택홀을 형성한다.
그리고 도 1c에 도시한 바와 같이 상기 식각된 실리콘산화막(7)과 실리콘질화막(6)을 포함한 스토리지 노드 콘택홀을 따라서 Ru를 스퍼터링 공정으로 증착하는 공정을 진행하고 in-situ로 Y원소를 Ru에 도핑해서 하부전극(8)을 형성한다.
이때 하부전극(8)은 Ru를 증착하다가 1~10kW의 RF 파워를 이용해서 Ru-Y 합성물(composite) 타겟이나 Ru, Y의 듀얼 타겟을 이용한 스퍼터링으로 20~100nm의 두께를 갖는 Y가 도핑된 하부전극(8)을 형성하는 것이다.
그리고 이때 Ru 내의 Y의 조성은 0.5~10%at로 유지한다.
이후에 실리콘산화막(7) 상부가 드러나도록 하부전극(8)을 화학적 기계적 연마하여 이웃하는 하부전극(8)과의 연결을 끊어준다.
다음에 도 1d에 도시한 바와 같이 하부전극(8)과 실리콘산화막(7)을 포함한 전면에 20~100nm의 두께를 갖도록 BST로 구성된 유전체막(9)을 증착하고, 유전체막(9)상에 상부전극(10)을 형성한다.
이때 유전체막(9)은 피브이디(Physical Vapor Deposition)나 씨브이디(Chemical Vapor Deposition)법으로 증착한 후에 600~700℃의 온도의 산소분위기에서 열처리하여 결정화 시키고 PZT로도 형성할 수 있다.
그리고 상부전극(10)은 Ru, TiN, Ir 또는 Pt를 50~150nm의 두께를 갖도록 피브이디(Physical Vapor Deposition)나 씨브이디(Chemical Vapor Deposition)법으로 형성한다.
상기에서 Y가 도핑된 Ru로 구성된 하부전극(8)에서 Ru와 Y의 산화물 형성 자유에너지는 공정이 진행될 정도의 고온 예를 들어 1000K(727℃)에서 각각 -130.9kj/mol과 -1618kj/mol로서 Y가 12배 이상 크다.
따라서 Ru내에 산소가 침투하면 Y만 선택적으로 산화되는 소위 내부산화 현상이 일어난다.
이러한 내부산화의 결과로 Ru 내에 미세한 Y2O3가 고르게 분산되어 분포한다.
이와 같이 외부에서 하부전극으로 유입되는 산소를 Y가 모두 소모하므로 하부전극 Ru나 베리어 금속막인 티타늄 나이트라이드막이 산화되는 것이 방지된다.
상기와 같은 본 발명 커패시터의 제조방법은 다음과 같은 효과가 있다.
첫째, 하부전극을 Y를 포함한 Ru로 구성하므로 외부에서 하부전극으로 유입되는 산소가 하부전극과 베리어 금속막을 산화시키는 현상을 효과적으로 방지할 수 있다.
이에 따라서 고온에서도 내산화 특성이 우수한 커패시터를 형성할 수 있다.
둘째, 하부전극을 Ru를 스퍼터링 증착하는 공정중에 in-situ로 Y를 도핑하여 형성하므로 공정을 단순화 시킬 수 있다.

Claims (7)

  1. Ru을 스퍼터링 증착하는 공정 중에 Y 원소를 상기 Ru에 도핑하여 커패시터의 하부전극을 형성하는 단계,
    상기 하부전극상에 유전체막을 형성하는 단계,
    상기 유전체막상에 상부전극을 형성하는 단계를 포함함을 특징으로 하는 커패시터의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 하부전극은 Ru를 증착하는 공정중에 Ru-Y 합성물 타겟이나 상기 Ru, Y의 듀얼 타겟을 사용한 스퍼터링 공정으로 형성함을 특징으로 하는 커패시터의 제조방법.
  4. 제 3 항에 있어서, 상기 하부전극을 형성하는 공정에서 상기 Ru 내의 상기 Y는 0.5~10at%가 되도록 유지하는 것을 특징으로 하는 커패시터의 제조방법.
  5. 제 3 항에 있어서, 상기 하부전극을 형성할 때 1~10kW의 RF 파워를 가하는 것을 포함함을 특징으로 하는 커패시터의 제조방법.
  6. 제 3 항에 있어서, 상기 하부전극의 형성공정에서 20~100nm의 두께를 갖는 Y가 도핑된 Ru를 형성함을 특징으로 하는 커패시터의 제조방법.
  7. 제 1 항에 있어서, 상기 유전체막은 BST나 PZT로 구성하고, 상기 상부전극은 Ru, TiN, Ir, Pt 또는 W으로 형성함을 특징으로 하는 커패시터의 제조방법.
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