KR100717810B1 - 캐패시터의 제조방법 - Google Patents
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Abstract
본 발명은 유전막의 결정화를 방지하여 누설전류 특성을 향상시키고, 상부전극의 표면저항을 감소시킬 수 있는 캐패시터의 제조방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조방법은 하부전극 및 유전막을 형성하는 단계, 상기 유전막 상에 제1 상부전극을 형성하는 단계, 상기 제1 상부전극 상에 제1 상부전극보다 비저항 값이 낮은 제2 상부전극을 형성하는 단계, 상기 제2 상부전극 상에 상부전극의 산화를 방지하는 산화방지막을 형성하는 단계를 포함하고, 본 발명은 누설전류 열화를 방지하며, 상부전극 면저항을 개선하고 결점을 없애 구조적 측면에서 안정성을 확보할 수 있는 효과가 있다.
상부전극, 산화방지막, SiO2, 표면저항
Description
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 제조방법을 설명하기 위한 공정 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 캐패시턴스, 누설전류, 항복전압 및 면저항값과 기존 발명 값의 비교 그래프.
* 도면의 주요 부분에 대한 부호의 설명
11 : 스토리지노드콘택 12 : 스토리지노드콘택스페이서
13 : 층간절연막 14 : 식각방지막
15 : 산화막 16 : TiSi2
17 : 하부전극 18 : 유전막
19 : 상부전극구조체
본 발명은 반도체 제조 공정에 관한 것으로, 특히 캐패시터의 제조방법에 관한 것이다.
반도체 디램 MIM(Metal Insulator Metal) 캐패시터의 상부전극(Plate)을 형성함에 있어서, 종래에 화학기상증착법(CVD : Chemical vapor deposition)으로 TiN을 형성할때 캐패시터의 누설전류(LKG : Leakage current density)특성이 열화되는 것을 방지 하기 위하여 PVD TiN/CVD TiN으로 적층하였다.
상기한 것처럼 TiN으로 상부전극을 형성하면, 고온 고습 조건에서 바이어스를 가하면 평가할 때 상부전극에 형성된 퓨즈(fuse)로 인해 TiN이 산화 된다. 이로 인해 상기 TiN에 폴리실리콘(poly silicon)을 적층한 Poly/PVD TiN/CVD TiN 구조로 형성하였다.
그런데, 상부전극의 하부층인 유전막으로 사용하고 있는 HfO2/Al2O3/HfO2의 HfO2가 상기 폴리실리콘의 증착시 결정화가 진행되어 캐패시터의 누설전류 특성이 열화 된다. 즉, 상기 폴리실리콘의 증착은 퍼니스(furnace)에서 실시하고 있는데, 퍼니스 공정의 특성상 상기 유전막의 결정화는 상기 폴리를 형성할때 550℃의 고온에서 증착이 진행되고, 예를 들어, 1000Å을 증착할 경우 1시간∼3시간의 증착시간이 소요되므로 발생하게 된다.
또한, 종래 기술에서 상부전극의 표면저항이 약 40∼60Ω/sq를 가지는데, 노이즈에 취약한 오픈 비트라인(Open bit line)구조를 적용하는 디바이스에서 S/A(Sense Amplifier)의 동작 마진을 증가시킬 필요성이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 유전막의 결정화를 방지하여 누설전류 특성을 향상시키고, 상부전극의 표면저항을 감소시킬 수 있는 캐패시터의 제조방법을 제공하는데 그 목적이 있다.
상기 기술적 과제를 달성하기 위한 본 발명은 하부전극 및 유전막을 형성하는 단계, 상기 유전막 상에 제1 상부전극을 형성하는 단계, 상기 제1 상부전극 상에 제1 상부전극보다 비저항 값이 낮은 제2 상부전극을 형성하는 단계, 상기 제2 상부전극 상에 상부전극의 산화를 방지하는 산화방지막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 캐패시터의 제조방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 스토리지노드콘택(Storage Node Contact)이 형성된 구조 상에 스토리지노드 식각방지막(SN Stop nitride)(14)와 스토리지노드 산화막(SN Oxide)(15)을 형성한다. 이때, 상기 스토리지노드 식각방지막은 500∼1500Å, 상기 스토리지노드 산화막은 15000∼30000Å의 두께로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 스토리지노드 산화막(15) 및 스토리지노드 식각방지막(14)을 마스크 및 식각공정을 실시하여 스토리지노드콘택 플러그 폴리(11)가 드러나도록 식각한다. 이후에, 스토리지노드콘택 플러그 폴리와 스토리지노드의 콘택저항을 감소시키기 위해 하부전극을 증착하기 전에 배리어매탈(Barrier Material) Ti를 20∼80Å의 두께로 증착한 후 RTP(Rapid Thermal Processing) 열처리를 통해 TiSix(16)을 형성한다. 이때, RTP는 700∼900℃의 온도로 10∼300초의 시간동안 0.1∼5Torr의 압력에서 진행할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 상기 TiSix(16)와 상기 스토리지노드 산화막(15)상에 하부전극(17)을 100∼500Å의 두께로 형성한다. 이때, 상기 하부전극은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir, IrO2 중에서 어느 하나를 사용할 수 있다. 상기 하부전극(17)을 형성한 후, 에치백 공정을 통해 셀과 셀을 구분한다.
계속해서, 도 1d에 도시된 바와 같이, 상기 하부전극(17) 및 스토리지노드 산화막(15)의 단차를 따라 유전막(18)을 형성한다. 이때, 상기 유전막(18)은 Al2O3, HfO3, ZrO2, Ta2O5, TiO2, BST, SrTiO3, HfO2/Al2O3, HfO2/Al2O3/HfO2 중에서 어느 하나를 사용하여 30∼200Å의 두께로 형성한다.
도 1e에 도시된 바와 같이, 상기 유전막(18)상에 제1 상부전극(19a)를 형성한다. 상기 제1 상부전극(19a)는 TiN으로 50∼500Å의 두께로 형성한다. 이때, 상기 TiN은 화학기상증착법(CVD : Chemical Vapor Deposition) 및 원자층증착법(ALD : Atomic Layer Deposition) 중에서 어느 한 방법으로 형성할 수 있다.
이후에, 상기 제1 상부전극(19a)상에 제2 상부전극(19b)를 형성한다. 상기 제2 상부전극(19b)는 W, Ru, RuO2, Pt, Ir 또는 IrO2 중에서 어느 하나로 형성할 수 있다. 바람직하게는 W를 사용한다. 이때, 상기 제2 상부전극(19b)는 300∼1000Å의 두께로 형성할 수 있다.
이후에, 상기 제2 상부전극(19b) 상에 산화방지막(19c)를 형성한다. 상기 산화방지막(19c)은 SiO2, Al2O3, HfO2, ZrO2, Ta2O5, TiO2 또는 SrTiO3 중에서 어느 하나의 유전물질을 사용하여 형성할 수 있다. 바람직하게는 SiO2을 사용한다. 이때, 상기 SiO2는 원자층증착법(ALD : Atomic Layer Deposition)으로 50∼500Å의 두께로 25∼300℃의 온도에서 형성한다. 또한, 상기 Al2O3는 50∼500℃의 온도에서 형성한다.
한편, 상기 산화방지막(19c)는 도핑되지 않은 폴리실리콘(Undoped Poly-Si)을 싱글챔버(Single chamber)에서 400∼600℃의 온도로 50∼500Å의 두께로 형성할 수 있다.
상기 원자층증착법 또는 싱글챔버의 증착공정은 예를 들어, 1000Å의 두께를 증착할 경우 10분이내의 시간을 소요하므로 종래기술인 퍼니스에서의 증착시간보다 짧아 유전막 결정화를 방지할 수 있다.
또 다른 실시예로, 상기 제1 및 제2 상부전극(19a, 19b)를형성한 후, 플래이트 에치를 실시하고, M1과 캐패시터를 분리하기 위해 증착되는 층간절연막 공정 진행 전에 상기 SiO2(19c)를 형성할 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 캐패시터의 캐패시턴스, 누설전류, 항복전압 및 면저항값과 기존 발명 값의 비교 그래프이다.
도 2를 참조하면, 기존 발명과 캐패시턴스는 동일하면서 누설전류 및 항복전압의 특성이 우수함을 알 수 있다. 또한, 면저항이 기존발명에 비해 대폭 감소했음을 알 수 있다.
진술한 바와 같이, 본 발명에 따른 상부전극의 구조체는 저항값이 낮은 W을 사용하여 플래이트 면저항을 대폭 개선하고, SiO2 및 싱글챔버에서 형성된 폴리를 사용하여 저온 공정 및 증착시간의 단축이 가능하므로 하부층인 유전막 결정화에 의한 누설전류를 방지하며, 캐패시터 상부에 존재하는 빈 공간을 완전히 매립하여 구조적 측면에서 안정성을 확보할 수 있는 장점을 가지고 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 캐패시터의 제조방법은 누설전류 열화를 방지하며, 상부전극 면저항을 개선하고 결점을 없애 구조적 측면에서 안정성을 확보할 수 있는 효과가 있다.
Claims (14)
- 하부전극 및 유전막을 형성하는 단계;상기 유전막 상에 제1 상부전극을 형성하는 단계;상기 제1 상부전극 상에 제1 상부전극보다 비저항 값이 낮은 제2 상부전극을 형성하는 단계; 및상기 제2 상부전극 상에 상기 제2 상부전극의 산화를 방지하기 위하여 원자층증착법(ALD:Atomic Layer Deposition)으로 산화방지막을 형성하는 단계를 포함하는 캐패시터의 제조방법.
- 제 1항에 있어서,상기 산화방지막은 SiO2를 사용하는 것을 특징으로 하는 캐패시터의 제조방법.
- 제 1항에 있어서,상기 산화방지막은 Al2O3, HfO2, ZrO2, Ta2O5, TiO2 또는 SrTiO3 중에서 어느 한 유전물질을 사용하는 것을 특징으로 하는 캐패시터의 제조방법.
- 하부전극 및 유전막을 형성하는 단계;상기 유전막 상에 제1 상부전극을 형성하는 단계;상기 제1 상부전극 상에 제1 상부전극보다 비저항 값이 낮은 제2 상부전극을 형성하는 단계; 및상기 제2 상부전극 상에 상기 제2 상부전극의 산화를 방지하기 위하여 싱글챔버에서 폴리실리콘막으로 이루어진 산화방지막을 형성하는 단계를 포함하는 캐패시터의 제조방법.
- 제 2항에 있어서,상기 SiO2는 25∼300℃의 온도에서 실시하는 것을 특징으로 하는 캐패시터의 제조방법.
- 삭제
- 제 4항에 있어서,상기 폴리실리콘은 400∼600℃의 온도에서 실시하는 것을 특징으로 하는 캐패시터의 제조방법.
- 제 2항 또는 제 3항에 있어서,상기 산화방지막을 형성하기 전에,상기 제1 및 제2 상부전극을 패터닝하는 단계를 더 포함하는 캐패시터의 제조방법.
- 제 1항에 있어서,상기 제1 상부전극은 TiN을 사용하는 것을 특징으로 하는 캐패시터의 제조방법.
- 제 1항에 있어서,상기 제1 상부전극은 CVD 또는 ALD중에서 하나의 방법으로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
- 제 1항에 있어서,상기 제2 상부전극은 W, Ru, RuO2, Pt, Ir 또는 IrO2 중에서 어느 하나를 사 용하는 것을 특징으로 하는 캐패시터의 제조방법.
- 제 1항에 있어서,상기 제1 상부전극은 50∼500Å의 두께를 갖는 것을 특징으로 하는 캐패시터의 제조방법.
- 제 1항에 있어서,상기 제2 상부전극은 300∼1000Å의 두께를 갖는 것을 특징으로 하는 캐패시터의 제조방법.
- 제 1항에 있어서,상기 산화방지막은 50∼500Å의 두께를 갖는 것을 특징으로 하는 캐패시터의 제조방법.
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