KR100265339B1 - 반도체 장치의 고유전체 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치의 고유전체 캐패시터 제조 공정에 관한 것이다. 본 발명은 금속을 사용하여 하부 전극을 형성함으로써 캐패시터의 정전용량 확보를 위한 Ta2O5유전체막의 두께 감소에 따른 유전 손실을 감소시키는 고유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다. 이를 위하여 본 발명으로부터 제공되는 반도체 장치의 고유전체 캐패시터 제조방법은 소정의 하부층 상부에 폴리실리콘막을 사용하여 하부 전극 패턴을 형성하는 제1 단계; 전체구조 상부에 Ti막을 증착하되, 상기 Ti막의 증착과 동시에 상기 폴리실리콘막의 일부가 실리사이드화 되도록 하는 제2 단계; 상기 Ti막을 제거하는 제3 단계; Ta2O5유전체막 및 상부 전극을 형성하는 제4 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치의 고유전체 캐패시터 제조 공정에 관한 것이다.
DRAM을 비롯한 반도체 장치의 고집적화에 따라 반도체 장치의 리프레시(refresh) 특성 등의 동작 특성이 큰 문제로 부각되었으며, 이를 해결하는 하나의 방안으로서 캐패시터의 하부 전극인 전하저장 전극의 표면적을 증가시키는 기술에 대한 많은 연구·개발이 진행되어 왔다. 그러나, 역시 고집적화에 따른 공정 마진의 확보를 위해서 전하저장 전극의 표면적을 증가시키는데는 한계가 있다.
캐패시터의 정전용량은 전극의 표면적과 유전율(ε)에 비례하며, 유전체의 두께에 반비례하는 특성을 가지고 있다.
256M DRAM 및 1G DRAM급 반도체 장치의 캐패시터에서는 이러한 한계를 고려하여 유전체로 유전율이 높은 Ta2O5막을 사용하는 기술이 유력하게 대두되고 있다.
일반적으로, Ta2O5캐패시터는 폴리실리콘 하부 전극과, 유전체로서 Ta2O5막을 사용하고, TiN막 또는 TiN/폴리실리콘막 구조의 상부 전극을 사용한다.
그러나, 이와 같은 Ta2O5캐패시터의 소자 적용 가능한 유효 산화막의 두께(TOX)는 30Å∼35Å 정도인데, 소자 동작에 충분한 캐패시터의 정전용량을 확보하기 위해서는 유효 산화막의 두께를 더욱 하향 조정하여야 한다.
그러나, 현재의 기술로서 유효 산화막의 두께를 줄일 경우, 캐패시터 자체의 누설 전류가 증가하는 문제점이 있다.
이와 같은 문제점을 해결하고자 하부 전극 물질을 도핑된 폴리실리콘이 아닌 금속 재료로 대체하는 연구 보고가 있었으나, 금속 물질의 종류가 다양하고 각각의 금속에 대한 특성이 파악되어 있지 않아 이를 실제 공정에 적용한 예는 아직까지 없었다.
본 발명은 금속을 사용하여 하부 전극을 형성함으로써 캐패시터의 정전용량 확보를 위한 Ta2O5유전체막의 두께 감소에 따른 유전 손실을 감소시키는 고유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 캐패시터 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판 11 : 산화막
12 : 질화막 13 : 폴리실리콘막
14 : Ti막 14a : 티타늄 실리사이드막
15 : Ta2O5막 16 : TiN막
본 발명으로부터 제공되는 반도체 장치의 고유전체 캐패시터 제조방법은 소정의 하부층 상부에 폴리실리콘막을 사용하여 하부 전극 패턴을 형성하는 제1 단계; 전체구조 상부에 Ti막을 증착하되, 상기 Ti막의 증착과 동시에 상기 폴리실리콘막의 일부가 실리사이드화 되도록 하는 제2 단계; 상기 Ti막을 제거하는 제3 단계; Ta2O5유전체막 및 상부 전극을 형성하는 제4 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상술한다.
첨부된 도면 도 1a 내지 도 1d는 본 발명의 일실시예에 따른 캐패시터 형성 공정을 도시한 것이다.
우선, 도 1a에 도시된 바와 같이 소정의 하부층 공정을 마친 기판(10) 상에 층간 절연막으로서 산화막(11) 및 질화막(12)을 차례로 증착하고, 이를 선택적 식각하여 전하저장 전극 콘택홀을 형성한다. 계속하여, 폴리실리콘막(13)을 사용한 통상적인 실린더형 전하저장 전극 형성 공정을 진행하여 전하저장 전극을 형성한다. 이때, 폴리실리콘막(13)은 그의 전도성 확보를 위해 인-시츄(in-situ) 또는 이온주입 방식의 전도성 불순물 도핑을 실시하여 형성할 수 있다.
다음으로, 도 1b에 도시된 바와 같이 화학기상증착 방식을 사용하여 Ti막(14)을 전체구조 상부에 증착한다. 이때, TiCl4가스를 550℃ 이하의 온도에서 열분해하여 증착을 진행하면 Ti막(14)의 증착과 동시에 폴리실리콘막(13)과의 계면 부분에서 실리사이드화가 일어나 비정질의 티타늄 실리사이드막(TiSix)(14a)이 형성된다. 만일, Ti 증착 온도가 550℃를 넘는 경우, 티타늄 실리사이드막(14a)의 응집 현상이 나타나며, 폴리실리콘막(13) 및 티타늄 실리사이드막(14a)의 계면에 요철이 발생한다. 계속하여, 700℃∼820℃의 온도에서 20초∼180초 동안 급속열처리(RTA; Rapid Thermal Annealing)를 실시한다. 이 공정은 앞서 형성된 비정질의 티타늄 실리사이드막(14a)을 안정된 상으로 전환하여, 후속 고온 공정(800℃ 이상)에서 티타늄 실리사이드막(14a)의 열적 안정성을 확보한다.
다음으로, 도 1c에 도시된 바와 같이 전체 표면을 NH4OH, H2O2및 H2O 혼합 용액을 사용하여 습식 식각을 실시하여 층간 절연막(12) 및 실린더 구조상의 티타늄 실리사이드막(14a) 상부의 Ti막(14)이 제거된다. 이러한 공정을 통해 실린더 구조 상부에만 티타늄 실리사이드막(14a)이 얇게 형성된다. 계속하여, NH3가스 분위기에서 급속열처리를 실시하여 티타늄 실리사이드막(14a) 표면을 질화시킨다. 이때, 급속열처리는 800℃ 내지 900℃의 온도에서 30초 내지 120초 동안 수행되며, 이러한 급속열처리는 티타늄 실리사이드막(14a) 표면의 자연 산화막이 TiSiON 형태로 변화되어 후속 산화 분위기 열공정에서 티타늄 실리사이드막(14a)이 산화되는 것을 방지한다.
이후, 도 1d에 도시된 바와 같이 통상적인 공정을 진행하여 전체구조 상부에 유전체로서 Ta2O5막(15)을 증착하고, 800℃ 내지 900℃의 온도 및 산소 분위기에서 30초 내지 120초 동안 결정화를 위한 열처리를 실시한 다음, 그 상부에 상부 전극으로서 TiN막(16)을 증착한다. 이때, 상부 전극으로서 TiN/폴리실리콘막 구조를 사용할 수도 있다.
상기한 일실시예에서는 실린더형 캐패시터를 일례로 하여 설명하였으나, 본 발명은 스택형, 핀형, 반구형 폴리실리콘 캐패시터 등 캐패시터의 하부 전극의 형상 및 재질에 관계없이 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 고유전체 캐패시터의 하부 전극으로 사용되는 폴리실리콘막을 티타늄 실리사이드로 대체하는 공정을 제공함으로써 유전 손실 없이 Ta2O5캐패시터의 유효 산화막 두께를 감소시킬 수 있도록 한다. 또한, 이로 인하여 고집적 메모리 장치의 캐패시터의 충분한 정전용량 확보를 기대할 수 있다.
Claims (7)
- 소정의 하부층 상부에 폴리실리콘막을 사용하여 하부 전극 패턴을 형성하는 제1 단계;전체구조 상부에 Ti막을 증착하되, 상기 Ti막의 증착과 동시에 상기 폴리실리콘막의 일부가 실리사이드화 되도록 하는 제2 단계;상기 Ti막을 제거하는 제3 단계;Ta2O5유전체막 및 상부 전극을 형성하는 제4 단계를 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제2 단계 수행후,700℃ 내지 820℃의 온도에서 20초 내지 180초 동안 급속열처리 하는 제4 단계를 더 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제3 단계 수행후,NH3가스 분위기에서 급속열처리 하는 제5 단계를 더 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 1 항에 있어서,상기 Ti막이TiCl4가스를 열분해하여 형성되는 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 1 항 또는 제 4 항에 있어서,상기 제2 단계가550℃를 넘지 않는 온도에서 이루어지는 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 2 항 또는 제 5 항에 있어서,상기 제4 단계가상기 Ta2O5유전체막을 증착하는 제6 단계;800℃ 내지 900℃의 온도 및 산소 분위기에서 30초 내지 120초 동안 급속열처리를 실시하는 제7 단계; 및상기 상부 전극을 형성하는 제8 단계를 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
- 제 1 항에 있어서,상기 상부 전극이TiN막을 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
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