JP2004140310A - キャパシタ及びその製造方法 - Google Patents
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Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 46
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 46
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 8
- 229910052751 metal Inorganic materials 0.000 abstract description 22
- 239000002184 metal Substances 0.000 abstract description 22
- 238000005530 etching Methods 0.000 abstract description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 24
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- -1 for example Substances 0.000 description 2
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Chemical compound O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/318—Inorganic layers composed of nitrides
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】本発明は、単純化されたキャパシタ及びＩＭＤ（ｉｎｔｅｒ−ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）層の平坦化やビア食刻工程を単純化したキャパシタの製造方法を提供する。
【解決手段】半導体素子内のキャパシタはキャパシタの領域のアルミニウム層の上部に窒素を含有したプラズマを用いて絶縁層として働く窒化アルミニウム層を形成する簡単な工程で製作することができる。本発明によれば、従来の厚く形成された絶縁膜によって発生するキャパシタの領域とそれ以外の領域との間のＩＭＤ層の段差を減らすことができ、ビア食刻の困難を防止することができる。
【選択図】 図２
【解決手段】半導体素子内のキャパシタはキャパシタの領域のアルミニウム層の上部に窒素を含有したプラズマを用いて絶縁層として働く窒化アルミニウム層を形成する簡単な工程で製作することができる。本発明によれば、従来の厚く形成された絶縁膜によって発生するキャパシタの領域とそれ以外の領域との間のＩＭＤ層の段差を減らすことができ、ビア食刻の困難を防止することができる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子内のキャパシタ及びその製造方法に関し、更に詳しくは、単純化されたキャパシタ及びＩＭＤ（ｉｎｔｅｒ−ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）層の平坦化やビア食刻工程を単純化したキャパシタの製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子内のメモリセルの集積度は、大きい容量が更に要求されることに従って、増加することになる。ＤＲＡＭにおけるメモリセルは、ＭＯＳトランジスタとキャパシタからなり、キャパシタ領域の面積は、メモリセルの高集積度によって減少する。結果的に、キャパシタの面積が減少するに従って、キャパシタの静電容量も減少する。
【０００３】
従来、半導体素子内のキャパシタを製造するための誘電体として、誘電率が高いと知られている五酸化タンタルＴａ２Ｏ５または窒化ケイ素Ｓｉ３Ｎ４などが主に使用されている。最近、半導体素子に対して高集積度が段々要求されることに従って低電圧においても高いキャパシタンスが得られるように、高誘電率を有する誘電体についての研究が活発に行なわれている。高集積度のＤＲＡＭの場合、キャパシタの面積の縮小が要であるため、ＢＳＴ（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎａｔｅ）、ＰＺＴ（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎａｔｅ）及びＰＬＺＴ（ｌｅａｄ ｌａｎｔｈａｎｕｍ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａｔｅ）のような高誘電率を有する五酸化タンタル及び窒化ケイ素に取り替える研究が活発に行なわれている。
【０００４】
更に、最近、集積度を高めるために、ＤＲＡＭの場合はトレンチタイプのキャパシタを使用しているが、システム集積回路には、ＤＲＡＭに比較してキャパシタ面積や電圧において相対的に制約が小さいため、スタックタイプのキャパシタが使用されている。しかし、システム集積回路は、均一性や周波数依存性の面において、ＤＲＡＭに比較して高品質であることが要求される。
【０００５】
しかし、システム集積回路のようなデバイスにおいて安定したキャパシタ特性を確保するためには、誘電率が非常に大きい誘電体を使用するより、化学的な安定性を提供しつつ適当な誘電率を有する既存の酸化ケイ素または窒化ケイ素などを使用することが望ましい。すなわち、システム集積回路は、ＤＲＡＭの場合のように大きく空間の制約を受けないため、キャパシタの面積又は各々の層間の距離を調節することにより、キャパシタンスを適切に確保することになる。
【０００６】
図１は、従来のシステム集積回路におけるキャパシタの断面図を示す。
典型的なキャパシタにおいて、図１に示すように、ＭＯＳトランジスタ（図示せず）などを含む基板９８の上に下部電極として使用されるアルミニウム層１００とＴｉＮ層１０２を順次蒸着してパターニングし、ＩＭＤ層１０４を露出された基板及びＴｉＮ層１０２の上に形成する。その後、ビアホール１０６、１０８を、それぞれ、形成し、このビアホール１０６、１０８を導電性物質、例えば、タングステンＷで充填する。
【０００７】
次に、下部金属層１１０、１１２、絶縁層１１４、上部金属層１１６を順次蒸着することにより、金属−絶縁体−金属スタック構造（ＭＩＮ；ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）を得る。下部金属層１１０、１１２は、それぞれ、厚さが約３，０００〜１０，０００Ａであるアルミニウムと厚さが約６００ＡであるＴｉＮからなり、スパッタリングにより形成される。また、ＴｉＮ層１０２、１１２、１１６は、従来に知られているように、反射防止膜として働く。絶縁層１１４は、ＣＶＤ法によって作られた窒化ケイ素からなり、この窒化ケイ素の厚さは、約３００〜６００Ａである。ＴｉＮからなる上部金属層１１６の厚さは、約１，０００Ａである。
【０００８】
その後、絶縁層１１４とＴｉＮ層１１６は、フォトリソグラフィ法によって定義してパターニングし、キャパシタの領域を形成する。次に、上記のような方法でアルミニウム層１１０及びＴｉＮ層１１２を定義してパターニングする。この後、平坦化されたＩＭＤ層１１８をこのように処理された構造の上に形成する。次に、ビアホール１２０、１２２を形成し、導電性物質、例えば、タングステンで充填した後、ビアホール１２０及び１２２の上部に第１金属ライン１２４−１及び第２金属ライン１２４−２を形成する。上述した従来のキャパシタには、いくつかの欠点がある。第１に、上記キャパシタは多少複雑な成膜工程及びパターニング工程を要するため、製作費用が増加する。すなわち、このような構造は、反射防止膜として働くＴｉＮ層１１２、Ｓｉ３Ｎ４層１１４及びキャパシタの上部電極１１６の成膜を必要とする。
【０００９】
その結果、キャパシタ領域や残りの領域に蒸着されたＩＭＤ層の厚さにおいて不均一性が大きく発生し、ＩＭＤ層の平坦化やビア食刻工程に悪影響を及ぼす問題がある。更に、上述した従来のＭＩＭキャパシタ構造では、２回の食刻段階、すなわち、層１１４、１１６のための食刻段階や層１１２のための他の食刻段階が必要となり、食刻残余物が集まる層１１２と層１１４との間に段差を発生して、漏洩電流を発生し、且つキャパシタの特性を悪化させる。
【００１０】
【発明が解決しようとする課題】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、下部電極として働くアルミニウム層を窒化することにより提供されたキャパシタの誘電層を有する単純化されたキャパシタ及びその製造方法を提供することにある。
【００１１】
本発明の他の目的は、半導体素子内のキャパシタ領域と残りの領域との間の高さの差を最小化することにより、ＩＭＤ層の平坦化及びビア食刻を容易にするキャパシタ及びその製造方法を提供することにある。
【００１２】
本発明の更に他の目的は、上記の構造の漏洩電流を低減するキャパシタ及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の一実施の形態は、半導体素子内のキャパシタを製造する方法であって、（ａ）基板の上部にキャパシタの一電極として供給されるアルミニウム層を蒸着する段階と、（ｂ）キャパシタ誘電体として供給される窒化アルミニウム層を形成するために、前記アルミニウム層を窒素プラズマで処理する段階と、（ｃ）前記窒化アルミニウム層をパターニングする段階と、（ｄ）前記パターニングされた窒化アルミニウム層の上部に前記キャパシタの他の電極として供給されるＴｉＮ層を形成する段階と、（ｅ）キャパシタを形成するために、前記アルミニウム層、前記窒化アルミニウム層及び前記ＴｉＮ層をパターニングする段階とを含むことを特徴とする半導体素子内のキャパシタの製造方法を提供する。
【００１４】
本発明の他の実施の形態は、半導体素子内に用いられるキャパシタであって、キャパシタの一電極として供給されるアルミニウム層と、前記アルミニウム層の上に形成された窒化アルミニウム層と、前記窒化アルミニウム層の上に形成された前記キャパシタの他の電極として供給されるＴｉＮ層とを含み、前記窒化アルミニウム層内のアルミニウム成分は、前記アルミニウム層から生成されることを特徴とする半導体素子内に用いられるキャパシタを提供する。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の好適な実施の形態によるキャパシタ及びその製造方法を詳細に説明する。
【００１６】
図２において、１９８は基板、２００、２１０はアルミニウム層、２１４は窒化アルミニウム層、２０２、２１６は窒化チタニウム（ＴｉＮ）層、２０６、２０８、２２０、２２２はビアホール、２０４、２１８はＩＭＤ層、２２４−１及び２２４−２は第１金属ライン及び第２金属ライン、２１３はアルミニウムからなる中間金属層をそれぞれ表す。
【００１７】
まず、図３に示すように、ＭＯＳトランジスタ（図示せず）などを含む基板１９８の上にアルミニウム層２００とＴｉＮ層２０２を連続的に、例えば、スパッタリングによって蒸着しパターニングする。次に、ＩＭＤ層２０４を、パターニングされたアルミニウム層２００、ＴｉＮ層２０２及び基板１９８の露出された表面を覆うように形成した後、平坦化する。その後、ＩＭＤ層２０４内に、ＴｉＮ層２０２の部分が露出されるように、アホール２０６、２０８を形成した後、ビアホール２０６、２０８にタングステンのような導電性物質を充填し、プラグを形成する。次に、ＩＭＤ層２０４及びビアホール２０６、２０８の上にキャパシタの下部電極として働くアルミニウム層２１０を、例えば、スパッタリングによって蒸着する。このとき、アルミニウム層２１０の厚さは、約３，０００〜１０，０００Ａである。
【００１８】
次に、図４に示すように、プラズマを用いてアルミニウム層２１０を窒化することにより、キャパシタの誘電体として働く窒化アルミニウム層２１４を形成する。この窒化アルミニウム層２１４の厚さは、望ましくは、約５０〜２００Ａである。このようなプラズマは、ＲＦプラズマチャンバ（図示せず）内にＮ２／Ｈ２、Ｎ２又はＮＨ３ガスを供給することにより発生する。プラズマへのＲＦ電力の入力は、約２００〜１，０００Ｗに設定される。これは、それ以上の電力下ではアルミニウム層２１０のスパッタリングを行った結果を起こすからである。更に、プラズマのソースガスの流量は、望ましくは、１，０００ｓｃｃｍ以下であり、Ｎ２／Ｈ２ガスの比率は、約１．２〜１０：１が望ましい。
【００１９】
しかし、プラズマの代わりに、窒化アルミニウム層２１４を形成するために、Ｎ２雰囲気下でＲＴＰ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓｉｎｇ）法、炉アニール（ｆｕｒｎａｃｅ ａｎｎｅａｌｉｎｇ）法またはスパッタリング法を用いることもできる。
【００２０】
図５に示すように、窒化アルミニウム層２１４の上部にフォトレジスト膜２１５を形成し、フォトリソグラフィ法によってパターニングする。
【００２１】
次に、パターニングされたフォトレジスト膜をマスクとして利用し、湿式食刻またはプラズマ食刻のような乾式食刻を行なうことにより、キャパシタが形成される位置以外の領域に位置する窒化アルミニウム層２１４を除去する。その後、窒化アルミニウム層２１４の食刻マスクとして用いられたフォトレジスト膜２１５を除去することにより、図６に示すようなパターニングされた窒化アルミニウム層を得る。
【００２２】
図４ないし図６による工程とは違って、フォトリソグラフィ法によってパターニングされたフォトレジスト膜をアルミニウム層２１０の上にまず形成し、キャパシタ形成領域の上に位置したアルミニウム層２１０のみが露出されるようにする。その後、窒素プラズマ処理を露出されたアルミニウム層２１０に行った後、フォトレジスト膜を除去することにより、図６に示すようなキャパシタ領域のみにパターニングされた窒化アルミニウム層を形成することができる。
【００２３】
その後、図７に示すように、キャパシタ形成領域では上部電極及び反射防止膜として働き、キャパシタ以外の領域では反射防止膜として働く窒化チタニウム膜２１６を露出されたアルミニウム層２１０と窒化アルミニウム層２１４の上に蒸着する。上記のＴｉＮ層２１６は、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、例えば、スパッタリングを用いて形成され、キャパシタ領域とそれ以外の領域で発生する段差を減らし、その厚さは約６００〜１，０００Ａである。
【００２４】
その後、図８に示すように、アルミニウム層２１０、窒化アルミニウム層２１４及びＴｉＮ層２１６は、ＩＭＤ層１０４の下にフォトリソグラフィ法によって定義してパターニングし、キャパシタ形成領域と中間金属層２１３を分離させる。この工程において、キャパシタ上部電極として働くＴｉＮ層２１６、キャパシタ誘電層として働く窒化アルミニウム層２１４及びキャパシタ下部電極として働くアルミニウム層２１０が一回の食刻工程で処理され、図１に示す従来のキャパシタ構造に対比してキャパシタ誘電層と電極層との間の段差部が生じない。
【００２５】
再び図２に戻って、ＩＭＤ層２１８をキャパシタ形成領域と残りの領域を覆うように形成して平坦化する。次に、ビアホール２２０、２２２を、ＴｉＮ層２１６の上部が露出されるようにＩＭＤ層２１８内に形成し、タングステンのような導電性物質で充填することにより、上部層と下部層との間の相互接続のためのプラグを形成する。
【００２６】
最後に、前記ビアホール２２０、２２２の上部にアルミニウムからなる第１金属ライン２２４−１及び第２金属ライン２２４−２を形成することにより、キャパシタ構造を完成する。第１金属ライン２２４−１は、順にビアホール２２２、ＴｉＮ層２１６、中間金属層２１３、ビアホール２０８、ＴｉＮ層２０２及びビアホール２０６を介してキャパシタ下部電極２１０に電気的に接続される間、第２金属ライン２２４−２は、ビアホール２２０を介してキャパシタ上部電極２１６に電気的に接続される。
【００２７】
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【００２８】
【発明の効果】
本発明によるキャパシタの製造方法によれば、図１に示す従来の下部ＴｉＮ層を除去し、且つ窒素プラズマによってキャパシタの下部電極として働くアルミニウム層を窒化してキャパシタ誘電層を形成する簡単な工程によりキャパシタを製作することができ、窒化アルミニウムは、従来の窒化ケイ素より誘電率が大きいため、薄い厚さでも絶縁体として働くことができる。よって、本発明において、キャパシタ領域と残りの領域との間の段差を減らすことができるため、ＩＭＤ層の形成を容易にし、ビア食刻の困難を防止することができる。
【００２９】
更に、本発明によるＭＩＭキャパシタは段差部を形成しないため、キャパシタを食刻した後に発生する残余物を減らし、漏洩電流を遮断することができる。
【図面の簡単な説明】
【図１】従来の半導体素子内のキャパシタを示す断面図である。
【図２】本発明による半導体素子内のキャパシタを示す断面図である。
【図３】本発明の実施の形態によるキャパシタの製造における一工程を示す断面図である。
【図４】本発明の実施の形態によるキャパシタの製造における、図３に示す工程に続く工程を示す断面図である。
【図５】本発明の実施の形態によるキャパシタの製造における、図４に示す工程に続く工程を示す断面図である。
【図６】本発明の実施の形態によるキャパシタの製造における、図５に示す工程に続く工程を示す断面図である。
【図７】本発明の実施の形態によるキャパシタの製造における、図６に示す工程に続く工程を示す断面図である。
【図８】本発明の実施の形態によるキャパシタの製造における、図７に示す工程に続く工程を示す断面図である。
【符号の説明】
１９８ 基板、 ２００，２１０ アルミニウム層、 ２０２，２１６ ＴｉＮ層、 ２０６，２０８，２２０，２２２ ビアホール、 ２０４，２１８ ＩＭＤ層、 ２１４ 窒化アルミニウム層、 ２２４−１ 第１金属ライン、 ２２４−２ 第２金属ライン、 ２１３ 中間金属層、 ２１５ フォトレジスト膜。
【発明の属する技術分野】
本発明は半導体素子内のキャパシタ及びその製造方法に関し、更に詳しくは、単純化されたキャパシタ及びＩＭＤ（ｉｎｔｅｒ−ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）層の平坦化やビア食刻工程を単純化したキャパシタの製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子内のメモリセルの集積度は、大きい容量が更に要求されることに従って、増加することになる。ＤＲＡＭにおけるメモリセルは、ＭＯＳトランジスタとキャパシタからなり、キャパシタ領域の面積は、メモリセルの高集積度によって減少する。結果的に、キャパシタの面積が減少するに従って、キャパシタの静電容量も減少する。
【０００３】
従来、半導体素子内のキャパシタを製造するための誘電体として、誘電率が高いと知られている五酸化タンタルＴａ２Ｏ５または窒化ケイ素Ｓｉ３Ｎ４などが主に使用されている。最近、半導体素子に対して高集積度が段々要求されることに従って低電圧においても高いキャパシタンスが得られるように、高誘電率を有する誘電体についての研究が活発に行なわれている。高集積度のＤＲＡＭの場合、キャパシタの面積の縮小が要であるため、ＢＳＴ（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎａｔｅ）、ＰＺＴ（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎａｔｅ）及びＰＬＺＴ（ｌｅａｄ ｌａｎｔｈａｎｕｍ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａｔｅ）のような高誘電率を有する五酸化タンタル及び窒化ケイ素に取り替える研究が活発に行なわれている。
【０００４】
更に、最近、集積度を高めるために、ＤＲＡＭの場合はトレンチタイプのキャパシタを使用しているが、システム集積回路には、ＤＲＡＭに比較してキャパシタ面積や電圧において相対的に制約が小さいため、スタックタイプのキャパシタが使用されている。しかし、システム集積回路は、均一性や周波数依存性の面において、ＤＲＡＭに比較して高品質であることが要求される。
【０００５】
しかし、システム集積回路のようなデバイスにおいて安定したキャパシタ特性を確保するためには、誘電率が非常に大きい誘電体を使用するより、化学的な安定性を提供しつつ適当な誘電率を有する既存の酸化ケイ素または窒化ケイ素などを使用することが望ましい。すなわち、システム集積回路は、ＤＲＡＭの場合のように大きく空間の制約を受けないため、キャパシタの面積又は各々の層間の距離を調節することにより、キャパシタンスを適切に確保することになる。
【０００６】
図１は、従来のシステム集積回路におけるキャパシタの断面図を示す。
典型的なキャパシタにおいて、図１に示すように、ＭＯＳトランジスタ（図示せず）などを含む基板９８の上に下部電極として使用されるアルミニウム層１００とＴｉＮ層１０２を順次蒸着してパターニングし、ＩＭＤ層１０４を露出された基板及びＴｉＮ層１０２の上に形成する。その後、ビアホール１０６、１０８を、それぞれ、形成し、このビアホール１０６、１０８を導電性物質、例えば、タングステンＷで充填する。
【０００７】
次に、下部金属層１１０、１１２、絶縁層１１４、上部金属層１１６を順次蒸着することにより、金属−絶縁体−金属スタック構造（ＭＩＮ；ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）を得る。下部金属層１１０、１１２は、それぞれ、厚さが約３，０００〜１０，０００Ａであるアルミニウムと厚さが約６００ＡであるＴｉＮからなり、スパッタリングにより形成される。また、ＴｉＮ層１０２、１１２、１１６は、従来に知られているように、反射防止膜として働く。絶縁層１１４は、ＣＶＤ法によって作られた窒化ケイ素からなり、この窒化ケイ素の厚さは、約３００〜６００Ａである。ＴｉＮからなる上部金属層１１６の厚さは、約１，０００Ａである。
【０００８】
その後、絶縁層１１４とＴｉＮ層１１６は、フォトリソグラフィ法によって定義してパターニングし、キャパシタの領域を形成する。次に、上記のような方法でアルミニウム層１１０及びＴｉＮ層１１２を定義してパターニングする。この後、平坦化されたＩＭＤ層１１８をこのように処理された構造の上に形成する。次に、ビアホール１２０、１２２を形成し、導電性物質、例えば、タングステンで充填した後、ビアホール１２０及び１２２の上部に第１金属ライン１２４−１及び第２金属ライン１２４−２を形成する。上述した従来のキャパシタには、いくつかの欠点がある。第１に、上記キャパシタは多少複雑な成膜工程及びパターニング工程を要するため、製作費用が増加する。すなわち、このような構造は、反射防止膜として働くＴｉＮ層１１２、Ｓｉ３Ｎ４層１１４及びキャパシタの上部電極１１６の成膜を必要とする。
【０００９】
その結果、キャパシタ領域や残りの領域に蒸着されたＩＭＤ層の厚さにおいて不均一性が大きく発生し、ＩＭＤ層の平坦化やビア食刻工程に悪影響を及ぼす問題がある。更に、上述した従来のＭＩＭキャパシタ構造では、２回の食刻段階、すなわち、層１１４、１１６のための食刻段階や層１１２のための他の食刻段階が必要となり、食刻残余物が集まる層１１２と層１１４との間に段差を発生して、漏洩電流を発生し、且つキャパシタの特性を悪化させる。
【００１０】
【発明が解決しようとする課題】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、下部電極として働くアルミニウム層を窒化することにより提供されたキャパシタの誘電層を有する単純化されたキャパシタ及びその製造方法を提供することにある。
【００１１】
本発明の他の目的は、半導体素子内のキャパシタ領域と残りの領域との間の高さの差を最小化することにより、ＩＭＤ層の平坦化及びビア食刻を容易にするキャパシタ及びその製造方法を提供することにある。
【００１２】
本発明の更に他の目的は、上記の構造の漏洩電流を低減するキャパシタ及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の一実施の形態は、半導体素子内のキャパシタを製造する方法であって、（ａ）基板の上部にキャパシタの一電極として供給されるアルミニウム層を蒸着する段階と、（ｂ）キャパシタ誘電体として供給される窒化アルミニウム層を形成するために、前記アルミニウム層を窒素プラズマで処理する段階と、（ｃ）前記窒化アルミニウム層をパターニングする段階と、（ｄ）前記パターニングされた窒化アルミニウム層の上部に前記キャパシタの他の電極として供給されるＴｉＮ層を形成する段階と、（ｅ）キャパシタを形成するために、前記アルミニウム層、前記窒化アルミニウム層及び前記ＴｉＮ層をパターニングする段階とを含むことを特徴とする半導体素子内のキャパシタの製造方法を提供する。
【００１４】
本発明の他の実施の形態は、半導体素子内に用いられるキャパシタであって、キャパシタの一電極として供給されるアルミニウム層と、前記アルミニウム層の上に形成された窒化アルミニウム層と、前記窒化アルミニウム層の上に形成された前記キャパシタの他の電極として供給されるＴｉＮ層とを含み、前記窒化アルミニウム層内のアルミニウム成分は、前記アルミニウム層から生成されることを特徴とする半導体素子内に用いられるキャパシタを提供する。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の好適な実施の形態によるキャパシタ及びその製造方法を詳細に説明する。
【００１６】
図２において、１９８は基板、２００、２１０はアルミニウム層、２１４は窒化アルミニウム層、２０２、２１６は窒化チタニウム（ＴｉＮ）層、２０６、２０８、２２０、２２２はビアホール、２０４、２１８はＩＭＤ層、２２４−１及び２２４−２は第１金属ライン及び第２金属ライン、２１３はアルミニウムからなる中間金属層をそれぞれ表す。
【００１７】
まず、図３に示すように、ＭＯＳトランジスタ（図示せず）などを含む基板１９８の上にアルミニウム層２００とＴｉＮ層２０２を連続的に、例えば、スパッタリングによって蒸着しパターニングする。次に、ＩＭＤ層２０４を、パターニングされたアルミニウム層２００、ＴｉＮ層２０２及び基板１９８の露出された表面を覆うように形成した後、平坦化する。その後、ＩＭＤ層２０４内に、ＴｉＮ層２０２の部分が露出されるように、アホール２０６、２０８を形成した後、ビアホール２０６、２０８にタングステンのような導電性物質を充填し、プラグを形成する。次に、ＩＭＤ層２０４及びビアホール２０６、２０８の上にキャパシタの下部電極として働くアルミニウム層２１０を、例えば、スパッタリングによって蒸着する。このとき、アルミニウム層２１０の厚さは、約３，０００〜１０，０００Ａである。
【００１８】
次に、図４に示すように、プラズマを用いてアルミニウム層２１０を窒化することにより、キャパシタの誘電体として働く窒化アルミニウム層２１４を形成する。この窒化アルミニウム層２１４の厚さは、望ましくは、約５０〜２００Ａである。このようなプラズマは、ＲＦプラズマチャンバ（図示せず）内にＮ２／Ｈ２、Ｎ２又はＮＨ３ガスを供給することにより発生する。プラズマへのＲＦ電力の入力は、約２００〜１，０００Ｗに設定される。これは、それ以上の電力下ではアルミニウム層２１０のスパッタリングを行った結果を起こすからである。更に、プラズマのソースガスの流量は、望ましくは、１，０００ｓｃｃｍ以下であり、Ｎ２／Ｈ２ガスの比率は、約１．２〜１０：１が望ましい。
【００１９】
しかし、プラズマの代わりに、窒化アルミニウム層２１４を形成するために、Ｎ２雰囲気下でＲＴＰ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓｉｎｇ）法、炉アニール（ｆｕｒｎａｃｅ ａｎｎｅａｌｉｎｇ）法またはスパッタリング法を用いることもできる。
【００２０】
図５に示すように、窒化アルミニウム層２１４の上部にフォトレジスト膜２１５を形成し、フォトリソグラフィ法によってパターニングする。
【００２１】
次に、パターニングされたフォトレジスト膜をマスクとして利用し、湿式食刻またはプラズマ食刻のような乾式食刻を行なうことにより、キャパシタが形成される位置以外の領域に位置する窒化アルミニウム層２１４を除去する。その後、窒化アルミニウム層２１４の食刻マスクとして用いられたフォトレジスト膜２１５を除去することにより、図６に示すようなパターニングされた窒化アルミニウム層を得る。
【００２２】
図４ないし図６による工程とは違って、フォトリソグラフィ法によってパターニングされたフォトレジスト膜をアルミニウム層２１０の上にまず形成し、キャパシタ形成領域の上に位置したアルミニウム層２１０のみが露出されるようにする。その後、窒素プラズマ処理を露出されたアルミニウム層２１０に行った後、フォトレジスト膜を除去することにより、図６に示すようなキャパシタ領域のみにパターニングされた窒化アルミニウム層を形成することができる。
【００２３】
その後、図７に示すように、キャパシタ形成領域では上部電極及び反射防止膜として働き、キャパシタ以外の領域では反射防止膜として働く窒化チタニウム膜２１６を露出されたアルミニウム層２１０と窒化アルミニウム層２１４の上に蒸着する。上記のＴｉＮ層２１６は、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、例えば、スパッタリングを用いて形成され、キャパシタ領域とそれ以外の領域で発生する段差を減らし、その厚さは約６００〜１，０００Ａである。
【００２４】
その後、図８に示すように、アルミニウム層２１０、窒化アルミニウム層２１４及びＴｉＮ層２１６は、ＩＭＤ層１０４の下にフォトリソグラフィ法によって定義してパターニングし、キャパシタ形成領域と中間金属層２１３を分離させる。この工程において、キャパシタ上部電極として働くＴｉＮ層２１６、キャパシタ誘電層として働く窒化アルミニウム層２１４及びキャパシタ下部電極として働くアルミニウム層２１０が一回の食刻工程で処理され、図１に示す従来のキャパシタ構造に対比してキャパシタ誘電層と電極層との間の段差部が生じない。
【００２５】
再び図２に戻って、ＩＭＤ層２１８をキャパシタ形成領域と残りの領域を覆うように形成して平坦化する。次に、ビアホール２２０、２２２を、ＴｉＮ層２１６の上部が露出されるようにＩＭＤ層２１８内に形成し、タングステンのような導電性物質で充填することにより、上部層と下部層との間の相互接続のためのプラグを形成する。
【００２６】
最後に、前記ビアホール２２０、２２２の上部にアルミニウムからなる第１金属ライン２２４−１及び第２金属ライン２２４−２を形成することにより、キャパシタ構造を完成する。第１金属ライン２２４−１は、順にビアホール２２２、ＴｉＮ層２１６、中間金属層２１３、ビアホール２０８、ＴｉＮ層２０２及びビアホール２０６を介してキャパシタ下部電極２１０に電気的に接続される間、第２金属ライン２２４−２は、ビアホール２２０を介してキャパシタ上部電極２１６に電気的に接続される。
【００２７】
上記において、本発明の好適な実施の形態について説明したが、本発明の請求範囲を逸脱することなく、当業者は種々の改変をなし得るであろう。
【００２８】
【発明の効果】
本発明によるキャパシタの製造方法によれば、図１に示す従来の下部ＴｉＮ層を除去し、且つ窒素プラズマによってキャパシタの下部電極として働くアルミニウム層を窒化してキャパシタ誘電層を形成する簡単な工程によりキャパシタを製作することができ、窒化アルミニウムは、従来の窒化ケイ素より誘電率が大きいため、薄い厚さでも絶縁体として働くことができる。よって、本発明において、キャパシタ領域と残りの領域との間の段差を減らすことができるため、ＩＭＤ層の形成を容易にし、ビア食刻の困難を防止することができる。
【００２９】
更に、本発明によるＭＩＭキャパシタは段差部を形成しないため、キャパシタを食刻した後に発生する残余物を減らし、漏洩電流を遮断することができる。
【図面の簡単な説明】
【図１】従来の半導体素子内のキャパシタを示す断面図である。
【図２】本発明による半導体素子内のキャパシタを示す断面図である。
【図３】本発明の実施の形態によるキャパシタの製造における一工程を示す断面図である。
【図４】本発明の実施の形態によるキャパシタの製造における、図３に示す工程に続く工程を示す断面図である。
【図５】本発明の実施の形態によるキャパシタの製造における、図４に示す工程に続く工程を示す断面図である。
【図６】本発明の実施の形態によるキャパシタの製造における、図５に示す工程に続く工程を示す断面図である。
【図７】本発明の実施の形態によるキャパシタの製造における、図６に示す工程に続く工程を示す断面図である。
【図８】本発明の実施の形態によるキャパシタの製造における、図７に示す工程に続く工程を示す断面図である。
【符号の説明】
１９８ 基板、 ２００，２１０ アルミニウム層、 ２０２，２１６ ＴｉＮ層、 ２０６，２０８，２２０，２２２ ビアホール、 ２０４，２１８ ＩＭＤ層、 ２１４ 窒化アルミニウム層、 ２２４−１ 第１金属ライン、 ２２４−２ 第２金属ライン、 ２１３ 中間金属層、 ２１５ フォトレジスト膜。
Claims (9)
- 半導体素子内のキャパシタを製造する方法であって、（ａ）基板の上部にキャパシタの一電極として供給されるアルミニウム層を蒸着する段階と、
（ｂ）キャパシタ誘電体として供給される窒化アルミニウム層を形成するために、前記アルミニウム層を窒素プラズマで処理する段階と、
（ｃ）前記窒化アルミニウム層をパターニングする段階と、
（ｄ）前記パターニングされた窒化アルミニウム層の上部に前記キャパシタの他の電極として供給されるＴｉＮ層を形成する段階と、
（ｅ）キャパシタを形成するために、前記アルミニウム層、前記窒化アルミニウム層及び前記ＴｉＮ層をパターニングする段階とを含むことを特徴とする半導体素子内のキャパシタの製造方法。 - 前記アルミニウム層の厚さは、約３，０００〜１０，０００Ａであることを特徴とする請求項１に記載のキャパシタの製造方法。
- 前記窒化アルミニウム層の厚さは、約５０〜２００Ａであることを特徴とする請求項１に記載のキャパシタの製造方法。
- 前記ＴｉＮ層の厚さは、約６００〜１，０００Ａであることを特徴とする請求項１に記載のキャパシタの製造方法。
- 前記（ｂ）及び（ｃ）の段階は、窒素プラズマで前記アルミニウム層のキャパシタ領域のみを処理することにより一度に行われることを特徴とする請求項１に記載のキャパシタ製造方法。
- 前記キャパシタの前記アルミニウム層／窒化アルミニウム層／ＴｉＮ層の構造の断面には段差部がないことを特徴とする請求項１にキャパシタの製造方法。
- 半導体素子内に用いられるキャパシタであって、
キャパシタの一電極として供給されるアルミニウム層と、
前記アルミニウム層の上に形成された窒化アルミニウム層と、
前記窒化アルミニウム層の上に形成された前記キャパシタの他の電極として供給されるＴｉＮ層とを含み、
前記窒化アルミニウム層内のアルミニウム成分は、前記アルミニウム層から生成されることを特徴とする半導体素子内に用いられるキャパシタ。 - 前記キャパシタの一電極として供給される前記アルミニウム層と、
前記アルミニウム層の上に形成された前記窒化アルミニウム層と、
前記窒化アルミニウム層の上に形成された前記キャパシタの他の電極として供給される前記ＴｉＮ層とを含み、
前記窒化アルミニウム層内のアルミニウム成分は、前記アルミニウム層から生成されることを特徴とする請求項１の方法で製造されたキャパシタ。 - （ａ）基板の上部にキャパシタの一電極として供給されるアルミニウム層を蒸着する段階と、
（ｂ）キャパシタ誘電体として供給される窒化アルミニウム層を形成するために、前記アルミニウム層を窒素プラズマで処理する段階と、
（ｃ）前記窒化アルミニウム層をパターニングする段階と、
（ｄ）前記パターニングされた窒化アルミニウム層の上部に前記キャパシタの他の電極として供給される前記ＴｉＮ層を形成する段階と、
（ｅ）キャパシタを形成するために、前記アルミニウム層、前記窒化アルミニウム層及び前記ＴｉＮ層をパターニングする段階とを含む請求項７のキャパシタを製造する方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0063500A KR100480469B1 (ko) | 2002-10-17 | 2002-10-17 | 반도체 소자내 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004140310A true JP2004140310A (ja) | 2004-05-13 |
| JP3943033B2 JP3943033B2 (ja) | 2007-07-11 |
Family
ID=32089724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003000748A Expired - Fee Related JP3943033B2 (ja) | 2002-10-17 | 2003-01-07 | キャパシタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7122419B2 (ja) |
| JP (1) | JP3943033B2 (ja) |
| KR (1) | KR100480469B1 (ja) |
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| WO2008078731A1 (ja) * | 2006-12-27 | 2008-07-03 | Nec Corporation | 半導体装置及びその製造方法 |
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2002
- 2002-10-17 KR KR10-2002-0063500A patent/KR100480469B1/ko not_active IP Right Cessation
- 2002-12-26 US US10/327,991 patent/US7122419B2/en not_active Expired - Fee Related
-
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- 2003-01-07 JP JP2003000748A patent/JP3943033B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8629529B2 (en) | 2006-12-27 | 2014-01-14 | Nec Corporation | Semiconductor device and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100480469B1 (ko) | 2005-04-07 |
| US7122419B2 (en) | 2006-10-17 |
| KR20040034864A (ko) | 2004-04-29 |
| JP3943033B2 (ja) | 2007-07-11 |
| US20040077141A1 (en) | 2004-04-22 |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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