KR100536808B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 111
- 229910052751 metal Inorganic materials 0.000 claims abstract description 111
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 4
- 230000008569 process Effects 0.000 claims abstract description 4
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000011261 inert gas Substances 0.000 claims description 4
- 238000001552 radio frequency sputter deposition Methods 0.000 claims description 3
- 238000005546 reactive sputtering Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 113
- 238000007796 conventional method Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052704 radon Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명에 따른 반도체 소자의 제조 방법은 하부 산화막을 포함하는 반도체 기판 위에 Ti/TiN 금속막을 형성하는 단계, Ti/TiN 금속막 위에 Al 금속막을 형성하는 단계, Al 금속막 표면의 산화막을 제거하는 단계, Al 금속막 위에 ITO막을 형성하는 단계, ITO막, Al 금속막 및 Ti/TiN 금속막에 포토리지스트 공정을 적용하여 금속막 패턴을 형성하여 하부 산화막을 노출하는 단계를 포함하는 것이 바람직하다. 따라서, 본 발명에 따른 반도체 소자의 제조 방법은 금속막 패턴의 종횡비를 낮춤으로써 금속막 패턴의 사이 공간에 갭 필(Gap fill)을 용이하게 한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선과 금속 배선 사이에는 금속 배선간을 절연시키는 층간 절연막(Inter Metal Dielectric, IMD)이 형성된다.
그러나, 반도체 소자의 고집적화가 진행됨에 따라 금속 배선의 수가 증가하고 반면에 금속 배선의 피치(pitch)가 축소되고 있다.
이렇게 피치가 줄어든 금속 배선의 전도성을 낮아지므로 소정 값의 전도성을 얻기 위해 금속 배선의 높이를 증가시키게 된다.
이 경우, 금속 배선의 가로 폭은 변함없으나, 금속 배선의 세로 높이는 증가하므로 종횡비(aspect ratio)가 커지게 된다.
이와 같이, 종횡비가 증가하면 금속 배선 사이에 층간 절연막이 제대로 형성되기 어렵게 된다. 즉, 금속 배선 사이의 갭에 층간 절연막이 제대로 채워지지 않는 공간이 많이 생겨 갭 필(gap fill)이 어렵게 된다.
본 발명의 기술적 과제는 금속 패턴의 사이 공간에 갭 필(Gap fill)이 용이한 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 하부 산화막을 포함하는 반도체 기판 위에 Ti/TiN 금속막을 형성하는 단계, 상기 Ti/TiN 금속막 위에 Al 금속막을 형성하는 단계, 상기 Al 금속막 표면의 산화막을 제거하는 단계, 상기 Al 금속막 위에 ITO막을 형성하는 단계, 상기 ITO막, Al 금속막 및 Ti/TiN 금속막에 포토리지스트 공정을 적용하여 금속막 패턴을 형성하여 하부 산화막을 노출하는 단계를 포함하는 것이 바람직하다.
또한, 상기 Ti/TiN 금속막, Al 금속막 및 ITO막은 동일한 장비에서 형성하는 것이 바람직하다.
또한, 상기 Ti/TiN 금속막 및 Al 금속막은 1000 내지 20000Å 의 두께로 형성하는 것이 바람직하다.
또한, 상기 Al 금속막 표면의 산화막은 불활성 가스 분위기의 블랭킷 식각법으로 제거하는 것이 바람직하다.
또한, 상기 ITO막은 MOCVD 법, RF 스퍼터링 또는 리액티브 스퍼터링 중에서 선택된 어느 하나의 방법을 사용하여 형성하는 것이 바람직하다.
또한, 상기 ITO막의 조성을 In(x)Sn(y)O(z)라 정의할 때, x=0.2 내지 0.3, y=0.2 내지 0.3, z=0.4 내지 0.6인 것이 바람직하다.
또한, 상기 ITO막은 n=1.0 내지 2.0, k=0.1 내지 0.9인 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자는 하부 산화막을 포함하는 반도체 기판 위에 형성되어 있는 Ti/TiN 금속막 패턴, 상기 Ti/TiN 금속막 패턴과 동일한 패턴으로 상기 Ti/TiN 금속막 패턴 위에 형성되어 있는 Al 금속막 패턴, 상기 Al 금속막 패턴과 동일한 패턴으로 상기 Al 금속막 패턴 위에 형성되어 있는 ITO막 패턴, 상기 Ti/TiN 금속막 패턴, Al 금속막 패턴 및 ITO막 패턴 사이에 노출된 상기 하부 산화막 및 상기 Ti/TiN 금속막 패턴, Al 금속막 패턴 및 ITO막 패턴 위에 형성되어 있는 층간 절연막을 포함하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 단면도이고, 도 5는 종래의 반도체 소자의 제조 방법에 의해 제조한 반도체 소자를 도시한 단면도이다.
본 발명의 한 실시예에 따른 반도체 소자는 도 4에 도시한 바와 같이, 하부 산화막(10)을 포함하는 반도체 기판(110) 위에 Ti/TiN 금속막 패턴(20)이 형성되어 있다.
그리고, Ti/TiN 금속막 패턴(20)과 동일한 패턴으로 Ti/TiN 금속막 패턴(20) 위에 Al 금속막 패턴(30)이 형성되어 있다. Al 금속막 패턴(30)과 동일한 패턴으로 Al 금속막 패턴(30) 위에 ITO막 패턴(40)이 형성되어 있다.
그리고, Ti/TiN 금속막 패턴(20), Al 금속막 패턴(30) 및 ITO막 패턴(40)으로 이루어진 금속막 패턴 사이 공간(80)에 노출된 하부 산화막(10) 위에 층간 절연막(50)이 형성되어 있고, ITO막 패턴(40) 위에 층간 절연막(50)이 형성되어 있다.
따라서, Ti/TiN 금속막 패턴(20), Al 금속막 패턴(30) 및 ITO막 패턴(40)으로 이루어진 금속막 패턴의 종횡비(L1/W)가 종래의 금속막 패턴의 종횡비(L2/W, 도 5참조)보다 낮으므로 금속막 패턴 사이의 공간에 층간 절연막(50)이 빈 공간없이 제대로 형성된다.
본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 우선, 도 1에 도시한 바와 같이, 하부 산화막(10)을 포함하는 반도체 기판(110) 위에 Ti/TiN 금속막(20A)을 형성하고, Ti/TiN 금속막(20A) 위에 Al 금속막(30A)을 형성한다.
이러한 Ti/TiN 금속막(20A) 및 Al 금속막(30A)은 스퍼터링(sputtering)의 방법으로 1000 내지 20000Å 의 두께로 형성하는 것이 바람직하다.
다음으로, Al 금속막(30A) 표면의 자연 산화막을 불활성 가스 분위기에서 블랭킷 식각법(blanket etch) 즉, 식각 마스크 패턴없이 모든 박막을 골고루 식각하는 스퍼터링 식각법으로 제거한다. 이러한 불활성 가스는 He, Ne, Ar, Xe, Kr, Rn을 사용하는 것이 바람직하다.
다음으로, 도 2에 도시한 바와 같이, 자연 산화막이 제거된 Al 금속막(30A) 위에 전도성 산화막인 ITO막(Indium Tin Oxide)(40A)을 형성한다.
이러한 Ti/TiN 금속막(20A), Al 금속막(30A) 및 ITO막(40A)은 동일한 증착 장비에서 차례로 형성하는 것이 바람직하다. 이는 Al 금속막(30A)의 산화를 방지하기 위함이다.
그리고, ITO막(40A)은 MOCVD(Metal-Organic Chemical Vapor Deposition)법, RF 스퍼터링 또는 리액티브 스퍼터링 등의 방법을 사용하여 형성할 수 있다.
ITO막의 조성을 In(x)Sn(y)O(z)라 정의할 때, x=0.2 내지 0.3, y=0.2 내지 0.3, z=0.4 내지 0.6인 것이 바람직하며, 리쏘그라피(lithography)에서 요구하는 바대로 ITO막은 n(굴절률, refractive index)=1.0 내지 2.0, k(흡수계수, absortion coefficient)=0.1 내지 0.9인 것이 바람직하다.
다음으로, 도 3에 도시한 바와 같이, ITO막(40A), Al 금속막(30A) 및 Ti/TiN 금속막(20A)에 포토리지스트 공정을 적용하여 금속막 패턴(20, 30, 40)을 형성한다.
이 경우, 금속막 패턴 사이 공간(80)에는 하부 산화막(10)이 노출된다.
이러한 금속막 패턴 사이의 폭을 W라 하고, 금속막 패턴의 높이를 L1이라 할 때, 종횡비는 L1/W로서 정의된다.
다음으로, 도 4에 도시한 바와 같이, 금속막 패턴 위에 층간 절연막(50)을 형성한다. 이 경우, 금속막 패턴 사이에 노출된 하부 산화막(10) 위 및 ITO막 패턴(40) 위에 층간 절연막(50)이 형성된다.
종래에는 도 5에 도시한 바와 같이, Al 금속막 패턴(30)위에 Ti/TiN 금속막 패턴(60)이 다시 형성되고, 그 위에 SiON 막(70)이 형성됨으로써 금속막 패턴 사이의 폭(W)과 금속막 패턴의 높이(L2) 간의 종횡비(L2/W)는 본 발명의 한 실시예에 따른 종횡비(L1/W)보다 크다. 따라서, 금속막 패턴의 높이가 높기 때문에 층간 절연막(50)이 금속막 패턴 사이의 공간(90)에 모두 채워지지 않고, 빈 공간(5)도 형성된다.
이를 방지하기 위해 본 발명의 한 실시예에서는 종횡비가 낮도록 금속막 패턴을 형성함으로써 층간 절연막(50)은 금속막 패턴 사이의 공간(80)에 빈 공간 없이 모두 채워진다.
또한, Ti/TiN 금속막 패턴(60) 및 SiON 막(70)을 형성하는 대신에 ITO막 패턴(40)을 형성함으로써 제조 공정을 줄일 수 있다는 장점도 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 금속 패턴의 종횡비를 낮춤으로써 금속 패턴의 사이 공간에 갭 필(Gap fill)을 용이하게 한다.
도 1 내지 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 단면도이고,
도 5는 종래의 반도체 소자의 제조 방법에 의해 제조한 반도체 소자를 도시한 단면도이다.
Claims (8)
- 하부 산화막을 포함하는 반도체 기판 위에 Ti/TiN 금속막을 형성하는 단계,상기 Ti/TiN 금속막 위에 Al 금속막을 형성하는 단계,상기 Al 금속막 표면의 산화막을 제거하는 단계,상기 Al 금속막 위에 ITO막을 형성하는 단계,상기 ITO막, Al 금속막 및 Ti/TiN 금속막에 포토리지스트 공정을 적용하여 금속막 패턴을 형성하여 하부 산화막을 노출하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에서,상기 Ti/TiN 금속막, Al 금속막 및 ITO막은 동일한 장비에서 형성하는 반도체 소자의 제조 방법.
- 제1항에서,상기 Ti/TiN 금속막 및 Al 금속막은 1000 내지 20000Å 의 두께로 형성하는 반도체 소자의 제조 방법.
- 제1항에서,상기 Al 금속막 표면의 산화막은 불활성 가스 분위기의 블랭킷 식각법으로 제거하는 반도체 소자의 제조 방법.
- 제1항에서,상기 ITO막은 MOCVD 법, RF 스퍼터링 또는 리액티브 스퍼터링 중에서 선택된 어느 하나의 방법을 사용하여 형성하는 반도체 소자의 제조 방법.
- 제1항에서,상기 ITO막의 조성을 In(x)Sn(y)O(z)라 정의할 때, x=0.2 내지 0.3, y=0.2 내지 0.3, z=0.4 내지 0.6인 반도체 소자의 제조 방법.
- 제1항에서,상기 ITO막은 n=1.0 내지 2.0, k=0.1 내지 0.9인 반도체 소자의 제조 방법.
- 하부 산화막을 포함하는 반도체 기판 위에 형성되어 있는 Ti/TiN 금속막 패턴,상기 Ti/TiN 금속막 패턴과 동일한 패턴으로 상기 Ti/TiN 금속막 패턴 위에 형성되어 있는 Al 금속막 패턴,상기 Al 금속막 패턴과 동일한 패턴으로 상기 Al 금속막 패턴 위에 형성되어 있는 ITO막 패턴,상기 Ti/TiN 금속막 패턴, Al 금속막 패턴 및 ITO막 패턴 사이에 노출된 상기 하부 산화막 및 상기 Ti/TiN 금속막 패턴, Al 금속막 패턴 및 ITO막 패턴 위에 형성되어 있는 층간 절연막을 포함하는 반도체 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040042174A KR100536808B1 (ko) | 2004-06-09 | 2004-06-09 | 반도체 소자 및 그 제조 방법 |
| US11/147,675 US7432203B2 (en) | 2004-06-09 | 2005-06-08 | Methods for fabricating a metal layer pattern |
| US12/198,730 US20080315425A1 (en) | 2004-06-09 | 2008-08-26 | Semiconductor Devices and Methods for Fabricating the Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040042174A KR100536808B1 (ko) | 2004-06-09 | 2004-06-09 | 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100536808B1 true KR100536808B1 (ko) | 2005-12-14 |
Family
ID=36073079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040042174A KR100536808B1 (ko) | 2004-06-09 | 2004-06-09 | 반도체 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7432203B2 (ko) |
| KR (1) | KR100536808B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110571129B (zh) * | 2018-06-05 | 2022-08-02 | 上海新微技术研发中心有限公司 | 一种导电金属氧化物的加工方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641992A (en) * | 1995-08-10 | 1997-06-24 | Siemens Components, Inc. | Metal interconnect structure for an integrated circuit with improved electromigration reliability |
| JPH10214896A (ja) * | 1996-11-29 | 1998-08-11 | Toshiba Corp | 半導体装置の製造方法及び製造装置 |
| JP3019021B2 (ja) * | 1997-03-31 | 2000-03-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6036876A (en) * | 1997-06-25 | 2000-03-14 | Applied Komatsu Technology, Inc. | Dry-etching of indium and tin oxides |
| KR100363013B1 (ko) * | 2000-06-28 | 2002-11-29 | 삼성전자 주식회사 | 반도체 장치의 금속 패턴 형성 방법 |
| KR20020013719A (ko) * | 2000-08-14 | 2002-02-21 | 이데이 노부유끼 | 광흡수/반 반사물질 부재와 표시장치 |
| US6743488B2 (en) * | 2001-05-09 | 2004-06-01 | Cpfilms Inc. | Transparent conductive stratiform coating of indium tin oxide |
| US6589657B2 (en) * | 2001-08-31 | 2003-07-08 | Von Ardenne Anlagentechnik Gmbh | Anti-reflection coatings and associated methods |
-
2004
- 2004-06-09 KR KR1020040042174A patent/KR100536808B1/ko not_active IP Right Cessation
-
2005
- 2005-06-08 US US11/147,675 patent/US7432203B2/en active Active
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- 2008-08-26 US US12/198,730 patent/US20080315425A1/en not_active Abandoned
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| US20080315425A1 (en) | 2008-12-25 |
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