KR20010046668A - 반도체 메모리 장치의 제조 방법 및 그 구조 - Google Patents

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KR20010046668A
KR20010046668A KR1019990050543A KR19990050543A KR20010046668A KR 20010046668 A KR20010046668 A KR 20010046668A KR 1019990050543 A KR1019990050543 A KR 1019990050543A KR 19990050543 A KR19990050543 A KR 19990050543A KR 20010046668 A KR20010046668 A KR 20010046668A
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Abstract

본 발명은 반도체 메모리 장치의 제조 방법 및 그 구조에 관한 것이다. 본 발명에 따르면, 반도체 메모리 장치의 메모리 셀 영역에 캐패시터 하부전극으로서 기능하는 도전물 패턴을 형성하는 과정에서 주변회로 영역에도 도전물 패턴을 형성한다. 이러한 도전물 패턴으로 인해 메모리 셀 영역과 주변회로 영역 사이의 글로벌 단차가 완화되어 사진공정시 해상도가 저하되는 문제점이 해소되며, 금속 배선간에 전기적 단락이 유발되거나 스컴이 발생되는 문제점 또한 해소되어 전체 반도체 장치의 신뢰성이 향상된다.

Description

반도체 메모리 장치의 제조 방법 및 그 구조{method of manufacturing semiconductor memory device and structure thereof}
본 발명은 반도체 메모리 장치의 제조 방법 및 그 구조에 관한 것으로, 특히 메모리셀 영역과 주변회로 영역간의 글로벌 단차를 줄일 수 있는 반도체 메모리 장치의 제조 방법 및 그 구조에 관한 것이다.
일반적으로, 하나의 억세스 트랜지스터와 하나의 캐패시터로 구성되는 다이나믹 랜덤 억세스 메모리(이하 디램)등의 반도체 메모리 장치에서는 상기 캐패시터의 정전 용량, 즉 캐패시턴스에 의해 데이터 저장능력이 좌우된다. 따라서 상기 캐패시턴스가 부족할 경우에는 데이터를 저장한 후 다시 읽고자 할 때 잘못 읽어내는 오류가 발생하기도 하는데, 이러한 데이터 오류를 방지하기 위해 일정 시간 경과 후 데이터를 재저장하는 소위, 리프레쉬(refresh) 동작이 필수적이다. 상기 리프레쉬 동작은 캐패시턴스에 의해 영항을 받으므로 캐패시턴스를 증가시키는 것은 리프레쉬 특성을 증가시킬 수 있는 주요 방법중의 하나라고 할 수 있다. 그러나 최근 반도체 메모리 장치의 집적 밀도가 증가함에 따라 칩당 단위 셀의 면적이 감소되고 있으며, 그로 인해 캐패시터를 형성할 수 있는 면적 또한 크게 감소되고 있다.
상기 캐패시턴스는 하부 전극으로서 기능하는 스토리지 전극과 상부 전극으로서 기능하는 플레이트 전극이 서로 접촉하는 단면적에 비례하고, 상기 두 전극간의 거리에는 반비례하는 특성을 가진다. 따라서 제한된 같은 면적내에 보다 큰 표면적을 가지는 스토리지 전극을 형성하기 위해 본 분야에서는, 비트 라인 상부에 캐패시터를 형성하는 COB(Capacitor Over Bit-line ; 이하 "COB" 라 칭함) 공정을 이용하여 원통(cylinder)형, 박스(box)형, 핀(fin)형 등의 3차원적 구조의 스택형 캐패시터들을 제조하기에 이르렀다.
도 1은 종래 방법에 따라 제조된 반도체 메모리 장치의 단면도이다.
도면을 참조하면, 반도체 기판(10) 상부에 활성 영여과 비활성 영역을 정의하기 위해 소자분리막(12)을 형성한다. 그리고 나서, 상기 측벽 스페이서(16)를 구비하는 게이트(14), 그리고 소오스 및 드레인으로서 기능하는 불순물 확산 영역(도시하지 않음)을 형성하여 억세스 트랜지스터를 완성한다.
이어서, 상기 불순물 확산 영역에 비트라인 또는 캐패시터 하부전극이 연결되어질 셀 패드 콘택(18)을 형성한 뒤, 제1층간절연막(20)을 전체적으로 증착한다. 그리고 나서, 상기 제1층간절연막(20) 상부에 감광막 패턴(도시하지 않음)을 형성한 뒤, 식각공정을 실시하여 상기 제1층간절연막(20)에서 셀 패드 콘택(18)에 이르는 개구를 형성한다. 상기 개구가 형성되어 있는 결과물의 상부에 도전막을 증착한 뒤, 패터닝하여 캐패시터 하부전극(22)을 형성하고, 그 상부에 고유전체막(24) 및 캐패시터 상부전극(26)을 형성하여 반도체 메모리 장치 메모리 셀 영역에 캐패시터를 형성한다.
계속해서, 상기 캐패시터가 형성되어 있는 결과물의 전면 상부에 제2층간절연막(28)을 증착한 뒤, 메모리 셀 영역과 주변회로 영역에 금속 배선(30)을 형성한다.
상술한 종래 방법에 따르면, 메모리 셀 영역에 형성되는 캐패시터로 인해 메모리 셀 영역과 주변회로 영역 사이에 글로벌 단차 h1이 발생된다. 이러한 단차로 인해 후속의 사진공정시 해상도가 저하되어 패턴 형성에 어려움이 있으며, 금속 배선간에 전기적 단락이 유발되거나 스컴이 발생되는 문제점이 있다. 또한, 상기 제1층간절연막(20) 및 제2층간절연막(28)이 적층되어 있는 주변회로 영역에 콘택을 형성할 경우하고자 할 경우, 콘택홀이 오픈되지 못하는 문제점이 발생하거나 이상 프로파일이 발생되어 결과적으로 반도체 메모리 장치의 신뢰성을 크게 저하시키는 문제점이 있다.
따라서 본 발명의 목적은, 메모리 셀 영역과 주변회로 영역 사이의 글로벌 단차를 완화시킬 수 있는 반도체 메모리 장치의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은, 금속 배선간의 전기적 단락을 유발시키지 않는 반도체 메모리 장치의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은, 스컴을 유발시키지 않는 반도체 메모리 장치의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은, 금속 배선을 형성하기 위한 콘택홀 오프닝시, 낫-오픈 현상이 발생되지 않는 반도체 메모리 장치의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은, 신뢰성을 향상시킬 수 있는 반도체 메모리 장치의 제조 방법을 제공함에 있다.
상기한 목적들을 달성하기 위하여 본 발명은, 메모리 셀 영역과 주변회로 영역으로 구분되는 반도체 메모리 장치의 제조 방법에 있어서: 반도체 기판에 게이트 및 불순물 확산영역으로 이루어지는 억세스 트랜지스터를 형성한 뒤, 상기 반도체 기판을 평탄화하기 위한 제1층간절연막을 형성하는 단계와; 상기 제1층간절연막에 개구를 형성하여 메모리 셀 영역과 주변회로 영역에 도전물 패턴을 형성하는 단계와; 상기 도전물 패턴에 고유전체막 및 도전막을 형성한 뒤, 상기 주변회로 영역의 도전막, 고유전체막 및 도전물 패턴을 소정두께로 식각하는 단계와; 상기 결과물의 상부에 제2층간절연막을 형성한 뒤, 메모리 셀 영역과 주변회로 영역에 금속 배선을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 제조 방법을 제공한다.
또한, 상기한 목적들을 달성하기 위하여 본 발명은, 메모리 셀 영역과 주변회로 영역으로 구분되는 반도체 메모리 셀 영역과 주변회로 영역으로 구분되는 반도체 메모리 장치에 있어서: 상기 메모리 셀 영역과 주변회로 영역간의 글로벌 단차를 완화시키기 위하여, 주변회로 영역에 캐패시터 하부전극을 제조하는 과정에서 형성된 도전물 패턴을 구비함을 특징으로 하는 반도체 메모리 장치를 제공한다.
도 1은 종래 방법에 따라 제조된 반도체 메모리 장치의 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자분리막
104 : 게이트 106 : 측벽 스페이서
108 : 셀 패드 콘택 110 : 제1층간절연막
112 : 감광막 패턴 114 : 도전물 패턴
116 : 고유전체막 118 : 도전물
120 : 마스크 패턴 122 : 제2층간절연막
124 : 개구 126 : 금속 배선
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 2a를 참조하면, 보론(boron)등의 3가 불순물이 도핑되어 있는 P형 반도체 기판(100)에 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 또는 개량된 LOCOS 공정을 실시하여 소자분리막(102)을 형성하여 상기 반도체 기판(100)을 활성 영역과 비활성 영역으로 구분한다. 그리고 나서, 상기 반도체 기판(100)의 메모리 셀 영역에 측벽 스페이서(106)를 구비하는 게이트(104)를 형성한 뒤, 소오스 및 드레인으로서 기능하는 불순물 확산 영역(도시하지 않음)을 형성하여 억세스 트랜지스터를 완성한다.
이어서, 상기 불순물 확산 영역에 비트라인 또는 캐패시터 하부전극이 연결되어질 셀 패드 콘택(108)을 형성한 뒤, 결과물의 전면 상부에 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 PSG(Phosphorus Silicon Glass), BPSG(Boron Phosphorus Silicon Glass) 또는 USG(Undoped Silicon Glass)등을 증착하여 제1층간절연막(110)을 형성한다. 그리고 나서, 상기 제1층간절연막(110)의 상부에 식각마스크로서 기능하는 감광막 패턴(112)을 형성한다.
도 2b를 참조하면, 상기 감광막 패턴(112)이 형성되어 있는 결과물에 식각공정을 실시하여 상기 반도체 기판(100)의 메모리 셀 영역의 셀 패드 콘택(108)과 주변회로 영역을 노출시키는 개구를 형성한다. 그리고 나서, 상기 감광막 패턴(112)을 에싱 및 스트립 공정을 실시하여 완전히 제거한 뒤, 반도체 기판(100) 상부에 도전물 패턴(114)을 형성한다. 이때, 상기 메모리 셀 영역의 도전물 패턴(114)은 캐패시터의 하부전극으로서 기능하며, 주변회로 영역의 도전물 패턴(114)은 메모리 셀 영역과 주변회로 영역 사이의 단차를 완화시키는 패턴으로서 기능한다.
도 2c를 참조하면, 상기 도전물 패턴(114)에 고유전체막(116), 예컨대 산화막-질화막-산화막(oxide-nitride-oxide)막을 형성한 뒤, 캐패시터의 상부전극으로 기능하는 도전물질막(118)을 형성한다. 그리고 나서, 메모리 셀 영역 상부에만 감광막으로 이루어진 마스크 패턴(120)을 형성한다.
도 2d를 참조하면, 상기 마스크 패턴(120)이 형성되어 있는 결과물의 상부에 식각공정을 실시하여 주변회로 영역의 도전물 패턴(114)과 고유전체막(116)을 식각한다. 그리고 나서, 상기 반도체 기판(100)의 표면을 평탄화하기 위하여 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 PSG(Phosphorus Silicon Glass), BPSG(Boron Phosphorus Silicon Glass) 또는 USG(Undoped Silicon Glass)등을 증착하여 제2층간절연막(122)을 형성한다.
이와 같이, 본 발명에서는 주변회로 영역에 도전물 패턴(114)과 고유전체막(116)을 형성한 뒤, 소정두께로 식각함으로써 메모리 셀 영역과 주변회로 영역 사이의 단차(h2)를 종래(h1)에 비하여 크게 완화시킨다. 이처럼 메모리 셀 영역과 주변회로 영역 사이의 단차를 크게 완화시킴으로써, 종래의 문제점, 후속의 사진공정시 해상도가 저하되어 문제점, 금속 배선간에 전기적 단락이 유발되거나 스컴이 발생되는 문제점, 그리고 주변회로 영역에 콘택을 형성할 경우하고자 할 경우에 콘택홀이 오픈되지 못하는 문제점을 해소하게 된다.
도 2e를 참조하면, 상기 제2층간절연막(122)에서 식각된 주변회로 영역의 도전물 패턴(114)에 이르는 개구(124)를 형성한다.
도 2f를 참조하면, 상기 개구(124)가 형성되어 있는 결과물의 상부에 금속물질을 형성한 뒤, 이를 패터닝하여 금속 배선(126)을 완성한다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는, 메모리 셀 영역에 캐패시터 하부전극으로서 기능하는 도전물 패턴을 형성하는 과정에서 주변회로 영역에도 도전물 패턴을 형성한다. 그 결과, 메모리 셀 영역과 주변회로 영역 사이의 글로벌 단차가 완화되어 사진공정시 해상도가 저하되는 문제점이 해소되며, 금속 배선간에 전기적 단락이 유발되거나 스컴이 발생되는 문제점 또한 해소되어 전체 반도체 장치의 신뢰성이 향상되는 효과를 얻을 수 있다.

Claims (4)

  1. 메모리 셀 영역과 주변회로 영역으로 구분되는 반도체 메모리 장치의 제조 방법에 있어서:
    반도체 기판에 게이트 및 불순물 확산영역으로 이루어지는 억세스 트랜지스터를 형성한 뒤, 상기 반도체 기판을 평탄화하기 위한 제1층간절연막을 형성하는 단계와;
    상기 제1층간절연막에 개구를 형성하여 메모리 셀 영역과 주변회로 영역에 도전물 패턴을 형성하는 단계와;
    상기 도전물 패턴에 고유전체막 및 도전막을 형성한 뒤, 상기 주변회로 영역의 도전막, 고유전체막 및 도전물 패턴을 소정두께로 식각하는 단계와;
    상기 결과물의 상부에 제2층간절연막을 형성한 뒤, 메모리 셀 영역과 주변회로 영역에 금속 배선을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 주변회로 영역의 금속 배선은 식각된 도전물 패턴 상부에 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 억세스 트랜지스터의 확산영역에 셀 패드 콘택을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  4. 메모리 셀 영역과 주변회로 영역으로 구분되는 반도체 메모리 장치에 있어서:
    상기 메모리 셀 영역과 주변회로 영역간의 글로벌 단차를 완화시키기 위하여, 주변회로 영역에 캐패시터 하부전극을 제조하는 과정에서 형성된 도전물 패턴을 구비함을 특징으로 하는 반도체 메모리 장치.
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KR20030002872A (ko) * 2001-06-30 2003-01-09 주식회사 하이닉스반도체 반도체 메모리장치의 콘택 형성방법

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