KR100763335B1 - 트랜지스터들, 집적 회로배선들 및 그의 형성방법들 - Google Patents

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Abstract

트랜지스터들, 반도체 집적 회로배선들 및 그의 형성방법들을 제공한다. 이 트랜지스터들, 반도체 집적 회로배선들 및 그의 형성방법들은 게이트 전극들 또는 배선 전극들 사이의 전기적 특성을 향상시키고 그리고 게이트 전극들 또는 배선 전극들 관련 반도체 제조 공정을 단순하게 해줄 수 있는 방안을 제시한다. 이를 위해서, 제 1 및 제 2 영역들을 가지는 물질막이 준비된다. 상기 제 1 영역의 선택된 영역에 트랜치가 형성된다. 상기 제 1 및 제 2 영역들에 각각 위치하는 트랜지스터들 또는 반도체 집적 회로배선들이 배치된다. 상기 트랜지스터들 중 하나 또는 반도체 집적 회로배선들 중 하나는 트랜치에 위치하도록 형성된다. 상기 트랜지스터들 또는 반도체 집적 회로배선들은 전기적으로 서로 절연하도록 배치된다.
트랜지스터, 반도체 집적 회로배선, 트랜치.

Description

트랜지스터들, 집적 회로배선들 및 그의 형성방법들{Transistors, Semiconductor Integrated Circuit Wires And Methods Of Forming The Same}
도 1 및 도 2 는 각각이 본 발명에 따른 트랜지스터 및 반도체 집적 회로배선을 보여주는 배치도들이다.
도 3 및 도 4 는 각각이 도 1 및 도 2 의 절단선들 Ｉ-Ｉ' 및 Ⅱ-Ⅱ' 를 따라서 트랜지스터 및 반도체 집적 회로배선을 보여주는 단면도들이다.
도 5, 7, 9, 11 및 13 은 각각이 도 1 의 절단선 Ｉ-Ｉ' 를 따라 취해서 본 발명의 제 1 실시예에 따른 트랜지스터의 형성방법을 설명해주는 단면도들이다.
도 6, 8, 10, 12 및 14 는 각각이 도 2 의 절단선 Ⅱ-Ⅱ' 를 따라 취해서 본 발명의 제 1 실시예에 따른 반도체 집적 회로배선의 형성방법을 설명해주는 단면도들이다.
도 15, 17 및 19 는 각각이 도 1 의 절단선 Ｉ-Ｉ' 를 따라 취해서 본 발명의 제 2 실시예에 따른 트랜지스터의 형성방법을 설명해주는 단면도들이다.
도 16, 18 및 20 은 각각이 도 2 의 절단선 Ⅱ-Ⅱ' 를 따라 취해서 본 발명의 제 2 실시예에 따른 반도체 집적 회로배선의 형성방법을 설명해주는 단면도들이다.
본 발명은 반도체 개별 소자들, 반도체 집적 회로배선들 및 그의 형성방법들에 관한 것으로써, 상세하게는, 트랜지스터들, 반도체 집적 회로배선들 및 그의 형성방법들에 관한 것이다.
최근에, 트랜지스터 또는 반도체 집적 회로배선은 점점 축소되는 디자인 룰을 가지고 물질막으로 한정된 트랜치에 도전막을 매립시켜서 형성되고 있다. 상기 도전막은 트랜지스터의 매립 게이트 또는 반도체 집적 회로배선의 매립 배선을 형성한다. 상기 물질막은 반도체 기판 또는 절연막일 수 있다. 이때에, 상기 매립 게이트 또는 매립 배선은 트랜치 내 체적을 증가시켜서 트랜지스터의 전류 구동능력 또는 반도체 집적 회로배선의 전류 배송능력을 향상시킨다.
그러나, 상기 매립 게이트 또는 매립 배선은 트랜지스터 또는 반도체 집적 회로배선 관련 반도체 제조 공정을 수행하는데 어려움을 주고 있다. 왜냐하면, 상기 매립 게이트 또는 매립 배선은 트랜치의 바닥면 및 물질막의 상면 사이의 단차에 기인해서 식각 공정 동안 물질막 상에 도전막 찌꺼기와 더불어서 형성될 수 있다. 상기 매립 게이트 또는 매립 배선은 도전막 찌꺼기를 통해서 트랜치 주변의 다른 게이트 전극 또는 다른 배선 전극과 전기적으로 접속할 수 있다.
더불어서, 상기 매립 게이트는 전기 노드들 및 확산영역들과 함께 트랜지스터를 구성한다. 상기 전기 노드들은 매립 게이트 주변에 위치해서 확산영역들과 접 촉하도록 형성된다. 이때에, 상기 전기 노드들은 점점 축소되는 디자인 룰에 따라서 매립 게이트와 접촉할 수 있다. 이를 통해서, 상기 전기 노드들은 매립 게이트 및 확산영역들을 전기적으로 쇼트시킬 수 있다.
상기 매립 게이트가 미국등록특허공보 US 6,835,615 에 아츄시 오토모(Atsushi Ohtomo) 에 의해서 개시되었다. 상기 미국등록특허공보 US 6,835,615 에 따르면, 반도체 기판에 활성영역이 정의된다. 상기 활성영역에 트랜치가 형성된다. 상기 트랜치에 매립 게이트가 형성된다. 상기 매립 게이트 및 그 게이트 주변 활성영역 상에 전기 노드들이 형성된다. 그러나, 상기 매립 게이트는 점점 축소되는 디자인 룰에 따라서 활성영역의 전기 노드와 쉽게 접촉할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성의 향상 및 반도체 제조 공정의 단순화를 꾀하는데 적합한 트랜지스터들 및 반도체 집적 회로배선들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전기적 특성의 향상 및 반도체 제조 공정의 단순화를 꾀할 수 있는 트랜지스터들 및 반도체 집적 회로배선들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 트랜지스터들, 반도체 집적 회로배선들 및 그의 형성방법들을 제공한다.
이 트랜지스터들은 제 1 및 제 2 활성 영역들을 가지는 반도체 기판을 포함 한다. 상기 반도체 기판에 매립 게이트가 배치된다. 상기 매립 게이트는 제 1 활성 영역의 선택된 영역에 위치하고 그리고 반도체 기판의 상면으로부터 소정깊이로 이격해서 반도체 기판의 아래를 향하여 연장하도록 형성된다. 상기 반도체 기판 상에 게이트 패턴이 배치된다. 상기 게이트 패턴은 제 2 활성 영역의 선택된 영역 상에 위치해서 반도체 기판의 상면으로부터 반도체 기판의 상부를 향하여 연장하도록 형성된다. 상기 게이트 패턴은 차례로 적층된 게이트 전극 및 게이트 마스크 패턴을 갖는다. 상기 제 1 및 제 2 활성 영역들 상에 게이트 절연막이 배치된다. 상기 게이트 절연막은 매립 게이트를 둘러싸고 그리고 게이트 패턴 및 반도체 기판 사이에 개재된다. 상기 매립 게이트의 상면에 덮이는 게이트 분리패턴이 배치된다. 상기 게이트 분리패턴은 게이트 절연막의 상면과 실질적으로 동일 레벨을 가진다. 그리고, 상기 게이트 패턴의 측벽들에 게이트 스페이서들이 각각 덮인다.
상기 반도체 집적 회로배선은 제 1 및 제 2 영역들을 가지는 반도체 기판을 포함한다. 상기 반도체 기판의 제 1 및 제 2 영역들 상에 몰딩막이 배치된다. 상기 몰딩막에 매립 배선이 배치된다. 상기 매립 배선은 제 1 영역의 선택된 영역에 위치하고 그리고 몰딩막의 상면으로부터 소정깊이로 이격해서 몰딩막의 아래를 향하여 연장하도록 형성된다. 상기 몰딩막 상에 배선 패턴이 배치된다. 상기 배선 패턴은 제 2 영역의 선택된 영역에 위치해서 몰딩막의 상면으로부터 몰딩막의 상부를 향하여 연장하도록 형성된다. 상기 배선 패턴은 차례로 적층된 배선 전극 및 배선 마스크 패턴을 갖는다. 상기 매립 배선의 상면에 덮이는 배선 분리 패턴이 배치된다. 상기 배선 분리패턴은 몰딩막의 상면과 실질적으로 동일 레벨을 갖는다. 그리 고, 상기 배선 패턴의 측벽들에 배선 스페이서들이 각각 덮인다.
상기 트랜지스터들의 형성방법은 제 1 및 제 2 활성영역들을 가지는 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판에 채널부 트랜치를 형성한다. 상기 채널부 트랜치는 제 1 활성영역의 선택된 영역에 위치해서 반도체 기판의 상면으로부터 반도체 기판의 아래를 향하여 소정깊이로 연장하도록 형성된다. 상기 제 1 및 제 2 활성영역들 상에 게이트 절연막을 동시에 형성한다. 상기 게이트 절연막 상에 매립 게이트 및 게이트 패턴을 차례로 형성한다. 상기 매립 게이트는 채널부 트랜치를 부분적으로 채우도록 형성된다. 상기 게이트 패턴은 제 2 활성영역의 선택된 영역에 위치해서 게이트 절연막의 상면으로부터 게이트 절연막의 상부를 향하여 연장하도록 형성된다. 상기 게이트 패턴은 차례로 적층된 게이트 전극 및 게이트 마스크 패턴을 사용해서 형성된다. 상기 매립 게이트의 상면에 게이트 분리패턴이 형성된다. 상기 게이트 패턴의 측벽들에 각각 위치하도록 게이트 스페이서들을 게이트 분리패턴과 함께 동시에 형성한다.
상기 반도체 집적 회로배선들의 형성방법은 제 1 및 제 2 영역들을 가지는 반도체 기판을 준비하는 것을 포함한다. 상기 제 1 및 제 2 영역들 상에 몰딩막을 형성한다. 상기 몰딩막에 몰딩부 트랜치를 형성한다. 상기 몰딩부 트랜치는 제 1 영역의 선택된 영역에 위치해서 몰딩막의 상면으로부터 몰딩막의 아래를 향하여 소정깊이로 연장하도록 형성된다. 상기 제 1 및 제 2 영역들에 각각 위치하도록 매립 배선 및 배선 패턴을 차례로 형성한다. 상기 매립 배선은 몰딩부 트랜치를 부분적으로 채우도록 형성된다. 상기 배선 패턴은 제 2 영역의 선택된 영역에 위치해서 몰딩막의 상면으로부터 몰딩막의 상부를 향하여 연장하도록 형성된다. 상기 배선 패턴은 차례로 적층된 배선 전극 및 배선 마스크 패턴을 사용해서 형성된다. 상기 매립 배선의 상면에 배선 분리패턴을 형성한다. 상기 배선 패턴의 측벽들에 각각 위치하도록 배선 스페이서들을 배선 분리패턴과 함께 동시에 형성한다.
본 발명의 트랜지스터들 및 반도체 집적 회로배선들은 첨부된 참조 도면들을 참조해서 보다 상세하게 설명하기로 한다. 먼저, 상기 트랜지스터들을 도 1 및 도 3 을 가지고 설명하기로 한다.
도 1 은 본 발명에 따른 트랜지스터를 보여주는 배치도이고, 그리고 도 3 은 도 1 의 절단선 Ｉ-Ｉ' 을 따라서 트랜지스터를 보여주는 단면도이다.
도 1 및 도 3 을 참조하면, 본 발명의 트랜지스터(74)들은 두 영역들(A, B)을 가지는 반도체 기판(3)을 포함한다. 상기 반도체 기판(3)의 두 영역들(A, B)에 제 1 및 제 2 활성영역들(6, 9)이 각각 배치된다. 상기 반도체 기판(3)은 N 또는 P 형의 도전성을 가질 수 있다. 상기 반도체 기판(3)의 두 영역들(A, B)은 각각이 셀 어레이 영역 및 주변 회로영역일 수 있다. 상기 반도체 기판(3)의 두 영역들(A, B)은 각각이 반도체 기판(3)의 상면을 지나는 경계선을 따라서 이웃하도록 배치될 수 있다.
상기 반도체 기판(3)에 매립 게이트(29)가 배치된다. 상기 매립 게이트(29)는 제 1 활성 영역(6)의 선택된 영역에 위치하도록 배치된다. 상기 매립 게이트(29)는 반도체 기판(3)의 상면으로부터 소정깊이로 이격해서 반도체 기판(3)의 아래를 향하여 연장하도록 형성된다. 상기 반도체 기판(3) 상에 게이트 패턴(39)이 배치된다. 상기 게이트 패턴(39)은 제 2 활성 영역(9)의 선택된 영역 상에 위치한다. 상기 게이트 패턴(39)은 반도체 기판(3)의 상면으로부터 반도체 기판(3)의 상부를 향하여 연장하도록 형성된다.
한편, 상기 게이트 패턴(39)은 차례로 적층된 게이트 전극(35) 및 게이트 마스크 패턴(37)을 갖는다. 상기 게이트 마스크 패턴(37)은 게이트 전극(35)과 다른 식각률을 갖는 물질을 포함한다. 상기 게이트 마스크 패턴(37)은 실리콘 옥사이드 또는 실리콘 나이트라이드 일 수 있다. 상기 게이트 마스크 패턴(37)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질일 수도 있다. 상기 게이트 전극(35)은 매립 게이트(29)와 다른 도전물질을 포함한다. 이때에, 상기 매립 게이트(29) 및 게이트 전극(35)은 도핑된 폴리실리콘, 금속 나이트라이드 또는 이들의 적층물질일 수 있다.
이와는 다르게, 상기 매립 게이트(29) 및 게이트 전극(35)은 동일한 도전물질을 포함할 수 있다. 이때에, 상기 매립 게이트(29) 및 게이트 전극(35)은 도핑된 폴리실리콘, 금속 나이트라이드 또는 이들의 적층물질이다. 그리고, 상기 제 1 및 제 2 활성 영역들(6, 9) 상에 게이트 절연막(23)이 배치된다. 이때에, 상기 게이트 절연막(23)은 매립 게이트(29)를 둘러싸고 그리고 게이트 패턴(39) 및 반도체 기판(3) 사이에 개재되도록 배치될 수 있다. 상기 게이트 절연막(23)은 실리콘 옥사이드이다. 상기 게이트 절연막(23)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질일 수 있다.
상기 매립 게이트(29)의 상면에 게이트 분리패턴(49)이 배치된다. 상기 게이 트 분리패턴(49)은 게이트 절연막(23)의 상면과 실질적으로 동일 레벨을 갖도록 배치된다. 상기 게이트 패턴(39)의 측벽들에 게이트 스페이서(46)들이 각각 덮인다. 상기 게이트 스페이서(46)들 및 게이트 분리패턴(49)은 실리콘 옥사이드 또는 실리콘 나이트라이드일 수 있다. 상기 게이트 분리패턴(49), 게이트 스페이서(46)들 및 게이트 마스크 패턴(37)은 동일한 물질을 포함한다. 이와는 다르게, 상기 게이트 마스크 패턴(37), 게이트 스페이서(46)들 및 게이트 분리패턴(49)은 각각이 서로 다른 물질들을 포함할 수 있다.
상기 매립 게이트(29) 및 게이트 패턴(39)과 중첩하도록 반도체 기판(3)에 확산영역(55)들이 배치될 수 있다. 상기 확산영역(55)들은 반도체 기판(3)과 동일한 도전성을 가지도록 배치될 수 있다. 상기 확산영역(55)들은 반도체 기판(3)과 다른 도전성을 가지도록 배치될 수도 있다. 상기 게이트 패턴(39), 게이트 스페이서(46)들 및 게이트 분리패턴(49)에 덮이도록 게이트 절연막(23) 상에 평탄화 절연막(63)이 배치될 수 있다. 상기 평탄화 절연막(63)은 실리콘 옥사이드일 수 있다. 상기 평탄화 절연막(63)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질일 수도 있다.
상기 매립 게이트(29) 및 게이트 패턴(39)에 인접해서 평탄화 절연막(63) 및 게이트 절연막(23)을 차례로 지나는 전기노드(69)들이 배치될 수 있다. 상기 전기 노드(69)들은 확산영역(55)들과 각각 접촉하도록 배치될 수 있다. 상기 전기 노드(69)들은 도전물질일 수 있다. 이를 통해서, 상기 전기 노드(69)들 및 매립 게이트(29)는 게이트 분리패턴(49)를 통해서 서로 절연하도록 배치될 수 있다.
다음으로, 본 발명의 반도체 집적 회로배선들을 도 2 및 도 4 를 가지고 설명하기로 한다.
도 2 는 본 발명에 따른 반도체 집적 회로배선을 보여주는 배치도이고, 그리고 도 4 는 도 2 의 절단선 Ⅱ-Ⅱ' 를 따라서 반도체 집적 회로배선을 보여주는 단면도이다.
도 2 및 도 4 를 참조하면, 본 발명의 반도체 집적 회로배선(164)들은 제 1 및 제 2 영역들(C, D)을 가지는 반도체 기판(105)을 포함한다. 상기 반도체 기판(105)은 N 또는 P 형의 도전성을 가질 수 있다. 상기 제 1 및 제 2 영역들(C, D)은 각각이 셀 어레이 영역 및 주변 회로영역일 수 있다. 상기 제 1 및 제 2 영역들(C, D)은 각각이 반도체 기판(105)의 상면을 지나는 경계선을 따라서 이웃하도록 배치될 수 있다.
상기 제 1 및 제 2 영역들(C, D) 상에 몰딩막(112)이 배치된다. 상기 몰딩막(112)은 실리콘 옥사이드일 수 있다. 상기 몰딩막(112)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질일 수도 있다. 상기 몰딩막(112)에 매립 배선(129)이 배치된다. 상기 매립 배선(129)은 제 1 영역(C)의 선택된 영역에 위치하도록 배치된다. 상기 매립 배선(129)은 몰딩막(112)의 상면으로부터 소정깊이로 이격해서 몰딩막(112)의 아래를 향하여 연장하도록 형성된다. 상기 몰딩막(112) 상에 배선 패턴(139)이 배치된다. 상기 배선 패턴(139)은 제 2 영역(D)의 선택된 영역 상에 위치한다. 상기 배선 패턴(139)은 몰딩막(112)의 상면으로부터 몰딩막(112)의 상부를 향하여 연장하도록 형성된다.
한편, 상기 배선 패턴(139)은 차례로 적층된 배선 전극(135) 및 배선 마스크 패턴(137)을 갖는다. 상기 배선 마스크 패턴(137)은 배선 전극(135)과 다른 식각률을 갖는 물질을 포함한다. 상기 배선 마스크 패턴(137)은 실리콘 옥사이드 또는 실리콘 나이트라이드일 수 있다. 상기 배선 마스크 패턴(137)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질일 수도 있다. 상기 배선 전극(135)은 매립 배선(129)과 다른 도전물질을 포함한다. 이때에, 상기 매립 배선(129) 및 배선 전극(135)은 도핑된 폴리실리콘, 금속 나이트라이드 또는 이들의 적층물질일 수 있다.
이와는 다르게, 상기 매립 배선(129) 및 배선 전극(135)은 동일한 도전물질을 포함할 수 있다. 이때에, 상기 매립 배선(129) 및 배선 패턴(139)은 도핑된 폴리실리콘, 금속 나이트라이드 및 이들의 적층물질이다. 그리고, 상기 매립 배선(129)의 상면에 배선 분리패턴(149)이 배치된다. 상기 배선 분리패턴(149)은 몰딩막(112)의 상면과 실질적으로 동일 레벨을 갖도록 배치된다. 상기 배선 패턴(139)의 측벽들에 배선 스페이서(146)들이 각각 덮인다. 상기 배선 스페이서(146)들 및 배선 분리패턴(149)은 실리콘 옥사이드 및 실리콘 나이트라이드일 수 있다. 상기 배선 분리패턴(149), 배선 스페이서(146)들 및 배선 마스크 패턴(137)은 동일한 물질을 포함한다. 상기 배선 마스크 패턴(137), 배선 스페이서(146)들 및 배선 분리패턴(149)은 각각이 서로 다른 물질들을 포함할 수 있다.
상기 몰딩막(112) 상에 보호 절연막(115)이 배치될 수 있다. 상기 보호 절연막(115)은 배선 분리패턴(149), 배선 스페이서(146)들 및 배선 패턴(139) 상에 덮 이도록 배치될 수 있다. 상기 보호 절연막(115)은 실리콘 옥사이드일 수 있다. 상기 보호 절연막(115)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 통해서, 상기 배선 패턴(139) 및 매립 배선(129)은 배선 분리패턴(149)을 통해서 서로 절연하도록 배치될 수 있다.
이제, 본 발명의 트랜지스터들 및 반도체 집적 회로배선들의 형성방법들은 나머지 도면들을 참조해서 설명하기로 한다. 먼저, 상기 트랜지스터들의 형성방법들의 제 1 실시예를 도 5, 7, 9, 11 및 13 을 가지고 설명하기로 한다.
도 5, 7, 9, 11 및 13 은 각각이 도 1 의 절단선 Ｉ-Ｉ' 를 따라 취해서 본 발명의 제 1 실시예에 따른 트랜지스터의 형성방법을 설명해주는 단면도들이다.
도 1 및 도 5 을 참조하면, 서로 다른 두 영역들(A, B)을 가지는 반도체 기판(3)이 도 1 또는 도 5 와 같이 준비된다. 상기 반도체 기판(3)에 제 1 및 제 2 활성영역들(6, 9)을 도 1 또는 도 5 와 같이 형성한다. 상기 제 1 및 제 2 활성영역들(6, 9)은 비활성영역(도면에 미 도시)을 사용해서 반도체 기판(3)에 한정될 수 있다. 상기 비활성영역은 잘 알려진 LOCOS(Local Oxidation Of Silicon) 공정 또는 STI(Shallow Tranch Isolation) 공정을 사용해서 형성될 수 있다. 상기 반도체 기판(3)은 N 또는 P 형의 도전성을 가지도록 형성될 수 있다. 상기 반도체 기판(3)의 두 영역들(A, B)은 각각이 셀 어레이 영역 및 주변 회로영역일 수 있다. 상기 반도체 기판(3)의 두 영역들(A, B)은 각각이 반도체 기판(3)의 상면을 지나는 경계선을 따라서 이웃하도록 형성될 수 있다.
다시 도 1 및 도 5 을 참조하면, 상기 제 1 및 제 2 활성영역들(6, 9) 상에 차례로 적층된 패드막(12) 및 버퍼막(14)을 도 5 와 같이 형성한다. 상기 버퍼막(14)은 제 1 활성영역(6)의 선택된 영역에 위치하는 개구부(16)를 가지도록 형성된다. 상기 패드막(12) 및 버퍼막(14)은 반도체 기판(3)과 다른 식각률을 가지는 물질을 사용해서 형성될 수 있다. 이를 위해서, 상기 버퍼막(14)은 포토레지스트를 사용해서 형성될 수 있다. 상기 패드막(12)은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 버퍼막(14)을 식각 마스크로 사용해서 패드막(12) 및 반도체 기판(3)을 차례로 식각하여 채널부 트랜치(18)를 도 1 또는 도 5 와 같이 형성한다.
한편, 상기 채널부 트랜치(18)를 형성하기 위해서, 상기 패드막(12) 및 버퍼막(14)은 각각이 실리콘 옥사이드 및 실리콘 나이트라이드를 사용해서 형성될 수 있다. 이때에, 상기 버퍼막(14) 상에 포토레지스트 막이 형성될 수 있다. 상기 포토레지스트 막은 제 1 활성영역(6)의 선택된 영역에 관통부(THROUGH PORTION)를 가지도록 형성될 수 있다. 상기 관통부는 버퍼막(14)을 노출시키도록 형성될 수 있다. 상기 포토레지스트 막의 관통부는 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다.
상기 포토레지스트 막 및 패드막(12)을 식각 마스크 및 식각 저지막으로 각각 사용해서 버퍼막(14)을 식각할 수 있다. 이를 통해서, 상기 버퍼막(14)은 도 5 와 같이 개구부(16)를 가질 수 있다. 계속해서, 상기 포토레지스트 막을 반도체 기판(3)으로부터 제거할 수 있다. 상기 버퍼막(14)을 식각 마스크로 사용해서 패드막(12) 및 반도체 기판(3)을 차례로 식각하여 상기 채널부 트랜치(18)를 형성할 수 있다. 상기 채널부 트랜치(18)는 제 1 활성영역(6)의 선택된 영역에 위치해서 반도 체 기판(3)의 상면으로부터 반도체 기판(3)의 아래를 향하여 소정깊이로 연장하도록 형성된다.
도 1, 도 7 을 참조하면, 상기 버퍼막(14) 및 패드막(12)을 제 1 및 제 2 활성영역들(6, 9)로부터 차례로 제거한다. 상기 제 1 및 제 2 활성영역들(6, 9) 상에 게이트 절연막(23)을 동시에 형성한다. 상기 게이트 절연막(23)은 채널부 트랜치(18)를 컨포멀하게 덮도록 형성된다. 상기 게이트 절연막(23)은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 게이트 절연막(23)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 사용해서 형성될 수도 있다. 상기 채널부 트랜치(18)를 채워서 게이트 절연막(23)을 덮는 매립 게이트막(26)을 형성한다. 상기 매립 게이트막(26)은 도전물질을 사용해서 형성될 수 있다. 상기 매립 게이트막(26)은 도핑된 폴리실리콘, 금속 나이트라이드 또는 이들의 적층물질을 사용해서 형성될 수도 있다.
도 1 및 도 9 을 참조하면, 상기 게이트 절연막(23)을 노출시킬 때까지 매립 게이트막(26)을 전면적으로 식각해서 예비 매립 게이트(28)를 도 9 와 같이 형성한다. 상기 예비 매립 게이트(28)는 채널부 트랜치(18)를 충분히 채우도록 형성된다. 상기 예비 매립 게이트(28)를 덮도록 제 1 및 제 2 활성영역들(6, 9) 상에 차례로 적층된 게이트 도전막(33) 및 게이트 마스크 막(36)을 형성한다. 상기 게이트 마스크 막(36)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 사용해서 형성될 수 있다. 상기 게이트 마스크 막(36)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 사용해서 형성될 수도 있다. 상기 게이트 도전 막(33)은 도전물질을 사용해서 형성될 수 있다. 상기 게이트 도전막(33)은 도핑된 폴리실리콘, 금속 나이트라이드 또는 이들의 적층물질을 사용해서 형성될 수도 있다.
도 1 및 도 11 을 참조하면, 상기 제 2 활성영역(9)의 선택된 영역에 위치하도록 게이트 마스크 막(36) 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 게이트 절연막(23)을 노출시킬 때까지 포토레지스트 패턴을 식각 마스크로 사용해서 게이트 마스크 막(36) 및 게이트 도전막(33)을 순서적으로 식각한다. 그리고, 상기 마스크 막(36) 및 게이트 도전막(33)을 식각하는 동안, 상기 예비 매립 게이트(28)를 부분적으로 동시에 식각해서 매립 게이트(29)를 도 1 또는 도 11 과 같이 형성한다. 상기 매립 게이트(29)는 채널부 트랜치(18)를 부분적으로 채우도록 형성된다. 상기 포토레지스트 패턴을 반도체 기판(3)으로부터 제거한다.
한편, 상기 제 2 활성영역(9) 상에 게이트 패턴(39)이 매립 게이트(29)와 함께 도 1 또는 도 11 과 같이 형성된다. 상기 게이트 패턴(39)은 제 2 활성영역(9)의 선택된 영역에 위치해서 게이트 절연막(23)의 상면으로부터 게이트 절연막(23)의 상부를 향하여 연장하도록 형성된다. 상기 게이트 패턴(39)은 차례로 적층된 게이트 전극(35) 및 게이트 마스크 패턴(37)을 가지도록 형성된다. 이때에, 상기 게이트 전극(35) 및 매립 게이트(29)는 동일한 물질을 사용해서 형성될 수 있다. 상기 게이트 전극(35) 및 매립 게이트(29)는 각각이 서로 다른 물질들을 사용해서 형성될 수도 있다. 계속해서, 상기 매립 게이트(29) 및 게이트 패턴(39)을 덮도록 게 이트 절연막(23) 상에 게이트 분리막(43)을 형성한다. 상기 게이트 분리막(43)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 사용해서 형성될 수 있다.
도 1 및 도 13 을 참조하면, 상기 게이트 분리막(43)을 전면적으로 식각해서 게이트 분리패턴(49) 및 게이트 스페이서(46)들을 도 13 과 같이 동시에 형성한다. 상기 게이트 스페이서(46)들 및 게이트 분리패턴(49)은 게이트 절연막(23)을 노출시키도록 형성된다. 상기 게이트 분리패턴(49)은 매립 게이트(29)의 상면에 형성된다. 상기 게이트 분리패턴(49)은 게이트 절연막(23)의 상면과 실질적으로 동일 레벨을 가지도록 형성될 수 있다. 상기 게이트 스페이서(46)들은 게이트 패턴(39)의 측벽들에 각각 위치하도록 형성된다.
이어서, 상기 게이트 패턴(39), 게이트 스페이서(46)들 및 게이트 분리패턴(49)을 마스크로 사용해서 반도체 기판(3)에 불순물 이온들을 주입하여 확산영역(55)들을 도 13 과 같이 형성한다. 상기 확산영역(55)들은 반도체 기판(3)과 다른 도전성을 가지도록 형성될 수 있다. 상기 확산영역(55)들은 매립 게이트(29) 및 게이트 패턴(39)과 중첩하도록 형성된다. 상기 게이트 패턴(39), 게이트 스페이서(46)들 및 게이트 분리패턴(49)을 덮도록 게이트 절연막(23) 상에 평탄화 절연막(63)을 도 13 과 같이 형성한다. 상기 평탄화 절연막(63)은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 평탄화 절연막(63)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 사용해서 형성될 수도 있다.
다시 도 1 및 도 13 을 참조하면, 상기 매립 게이트(29) 및 게이트 패턴(39)에 인접하도록 평탄화 절연막(63) 및 게이트 절연막(23)을 차례로 지나는 콘택 홀(66)들을 도 1 또는 도 13 과 같이 형성한다. 상기 콘택홀(66)들을 각각 채우는 전기 노드(69)들을 형성한다. 이때에, 상기 전기 노드(69)들은 각각이 확산영역(55)들과 접촉하도록 형성된다. 상기 전기 노드(69)들은 도전물질을 사용해서 형성될 수 있다. 이를 통해서, 상기 제 1 및 제 2 활성영역들(6, 9)에 트랜지스터(74)들을 도 1 또는 도 13 과 같이 형성할 수 있다.
다음으로, 상기 반도체 집적 회로배선들의 형성방법들의 제 1 실시예를 도 6, 8, 10, 12 및 14 를 참조해서 설명하기로 한다.
도 6, 8, 10, 12 및 14 는 각각이 도 2 의 절단선 Ⅱ-Ⅱ' 를 따라 취해서 본 발명의 제 1 실시예에 따른 반도체 집적 회로배선의 형성방법을 설명해주는 단면도들이다.
도 2 및 도 6 을 참조하면, 제 1 및 제 2 영역들(C, D)을 가지는 반도체 기판(105)이 도 1 또는 도 6 과 같이 준비된다. 상기 반도체 기판(105)은 N 또는 P 형의 도전성을 가지도록 형성될 수 있다. 상기 제 1 및 제 2 영역들(C, D)은 각각이 셀 어레이 영역 및 주변 회로영역일 수 있다. 상기 제 1 및 제 2 영역들(C, D)은 각각이 반도체 기판(105)의 상면을 지나는 경계선을 따라서 이웃하도록 형성될 수 있다.
다시 도 2 및 도 6 을 참조하면, 상기 제 1 및 제 2 영역들(C, D) 상에 몰딩막(112) 및 희생막(114)을 도 6 과 같이 차례로 형성한다. 상기 희생막(114)은 제 1 영역(C)의 선택된 영역에 위치하는 개구부(116)를 가지도록 형성된다. 상기 희생막(114)은 몰딩막(112)과 다른 식각률을 가지는 물질을 사용해서 형성될 수 있다. 이를 위해서, 상기 희생막(114)은 포토레지스트를 사용해서 형성될 수 있다. 상기 몰딩막(112)은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 몰딩막(112)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 사용해서 형성될 수도 있다. 상기 희생막(114)을 식각 마스크로 사용해서 몰딩막(112)을 식각하여 몰딩부 트랜치(118)를 도 1 또는 도 6 과 같이 형성한다.
한편, 상기 몰딩부 트랜치(118)를 형성하기 위해서, 상기 몰딩막(112) 및 희생막(114)은 각각이 실리콘 옥사이드 및 실리콘 나이트라이드를 사용해서 형성될 수 있다. 또한, 상기 몰딩막(112)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 사용해서 형성될 수도 있다. 이때에, 상기 희생막(114) 상에 포토레지스트 막이 형성될 수 있다. 상기 포토레지스트 막은 제 1 영역(C)의 선택된 영역에 관통부(THROUGH PORTION)를 가지도록 형성될 수 있다. 상기 관통부는 몰딩막(112)을 노출시키도록 형성될 수 있다. 상기 포토레지스트 막의 관통부는 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다.
상기 포토레지스트 막 및 몰딩막(112)을 식각 마스크 및 식각 저지막으로 사용해서 희생막(114)을 식각할 수 있다. 이를 통해서, 상기 희생막(114)은 개구부(16)를 도 6 과 같이 가질 수 있다. 계속해서, 상기 포토레지스트 막을 반도체 기판(3)으로부터 제거할 수 있다. 상기 희생막(114)을 식각 마스크로 사용해서 몰딩막(112)을 식각하여 상기 몰딩부 트랜치(118)를 형성할 수 있다. 상기 몰딩부 트랜치(118)는 제 1 영역(C)의 선택된 영역에 위치해서 몰딩막(112)의 상면으로부터 몰딩막(112)의 아래를 향하여 소정깊이로 연장하도록 형성된다.
도 2 및 도 8 을 참조하면, 상기 희생막(114)을 제 1 및 제 2 영역들(C, D)로부터 제거한다. 상기 몰딩부 트랜치(118)를 채워서 몰딩막(112)을 덮는 매립 배선막(123)을 형성한다. 상기 매립 배선막(123)은 도전물질을 사용해서 형성될 수 있다. 상기 매립 배선막(123)은 도핑된 폴리실리콘, 금속 나이트라이드 또는 이들의 적층물질을 사용해서 형성될 수도 있다.
도 2 및 도 10 을 참조하면, 상기 몰딩막(112)을 노출시킬 때까지 매립 배선막(123)을 전면적으로 식각해서 예비 매립 배선(126)을 도 10 과 같이 형성한다. 상기 예비 매립 배선(126)은 몰딩부 트랜치(118)를 충분히 채우도록 형성된다. 상기 예비 매립 배선(126)을 덮도록 제 1 및 제 2 영역들(C, D) 상에 차례로 적층된 배선 도전막(133) 및 배선 마스크 막(136)을 형성한다. 상기 배선 마스크 막(136)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 사용해서 형성될 수 있다. 상기 배선 마스크 막(136)은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 사용해서 형성될 수도 있다. 상기 배선 도전막(133)은 도전물질을 사용해서 형성될 수 있다. 상기 배선 도전막(133)은 도핑된 폴리실리콘, 금속 나이트라이드 또는 이들의 적층물질을 사용해서 형성될 수도 있다.
도 2 및 도 12 를 참조하면, 상기 제 2 영역(D)의 선택된 영역에 위치하도록 배선 마스크 막(136) 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 몰딩막(112)을 노출시킬 때까지 포토레지스트 패턴을 식각 마스크로 사용해서 배선 마스크 막(136) 및 배선 도전막(133)을 순서적으로 식각한다. 그리고, 상기 배선 마스크 막(136) 및 배선 도전막(133)을 식각하는 동안, 상기 예비 매립 배선(126)을 부분적으로 동시에 식각해서 매립 배선(129)을 도 2 또는 도 12 와 같이 형성한다. 상기 매립 배선(129)은 몰딩부 트랜치(118)를 부분적으로 채우도록 형성된다. 상기 포토레지스트 패턴을 반도체 기판(3)으로부터 제거한다.
한편, 상기 제 2 영역(D) 상에 배선 패턴(139)이 매립 배선(129)과 함께 도 2 또는 도 12 와 같이 형성된다. 상기 배선 패턴(139)은 제 2 영역(D)의 선택된 영역에 위치해서 몰딩막(112)의 상면으로부터 몰딩막(112)의 상부를 향하여 연장하도록 형성된다. 상기 배선 패턴(139)은 차례로 적층된 배선 전극(135) 및 배선 마스크 패턴(137)을 가지도록 형성된다. 이때에, 상기 배선 전극(135) 및 매립 배선(129)은 동일한 물질을 사용해서 형성될 수 있다. 상기 배선 전극(135) 및 매립 배선(129)은 각각이 서로 다른 물질들을 사용해서 형성될 수 있다. 계속해서, 상기 매립 배선(129) 및 배선 패턴(139)을 덮도록 몰딩막(112) 상에 배선 분리막(143)을 형성한다. 상기 배선 분리막(143)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 사용해서 형성될 수 있다.
도 2 및 도 14 를 참조하면, 상기 배선 분리막(143)을 전면적으로 식각해서 배선 분리패턴(149) 및 배선 스페이서(146)들을 도 14 와 같이 동시에 형성한다. 상기 배선 스페이서(146)들 및 배선 분리패턴(149)은 몰딩막(112)을 노출시키도록 형성된다. 상기 배선 분리패턴(149)은 매립 배선(129)의 상면에 형성된다. 상기 배선 분리패턴(149)은 몰딩막(112)의 상면과 실질적으로 동일 레벨을 가지도록 형성될 수 있다. 상기 배선 스페이서(146)들은 배선 패턴(139)의 측벽들에 각각 위치하 도록 형성된다. 계속해서, 상기 배선 분리패턴(149) 및 배선 패턴(139)을 덮도록 몰딩막(112) 상에 보호 절연막(155)을 도 14 와 같이 형성한다. 상기 보호 절연막(155)은 실리콘 옥사이드를 사용해서 형성될 수 있다. 상기 보호 절연막(155)은 실리콘 옥사이드의 격자내 금속 및 비금속 원자들 중 적어도 하나를 사용해서 형성될 수도 있다. 이를 통해서, 상기 제 1 및 제 2 영역들(C, D)에 반도체 집적 회로배선(164)들을 도 1 또는 도 14 와 같이 형성할 수 있다.
도 15, 17 및 19 는 각각이 도 1 의 절단선 Ｉ-Ｉ' 를 따라 취해서 본 발명의 제 2 실시예에 따른 트랜지스터의 형성방법을 설명해주는 단면도들이다. 본 발명의 트랜지스터들의 형성방법들의 제 2 실시예는 도 5 를 기본으로 해서 설명할 수 있다. 이때에, 상기 트랜지스터들의 형성방법들의 제 1 실시예와 동일한 참조번호는 동일 물질을 지칭한다.
도 1, 5 및 15 를 참조하면, 반도체 기판(3)의 제 1 활성영역(6)의 선택영역에 채널부 트랜치(18)를 도 1 또는 도 5 와 같이 형성한 후, 상기 반도체 기판(3)의 제 1 및 제 2 활성영역들(6, 9)로부터 버퍼막(14) 및 패드막(12)을 차례로 제거한다. 계속해서, 상기 제 1 및 제 2 활성영역(6, 9)들 상에 게이트 절연막(23)을 도 15 와 같이 형성한다. 상기 게이트 절연막(23)은 채널부 트랜치(118)를 컨포멀하게 덮도록 형성될 수 있다. 상기 게이트 절연막(23) 상에 게이트 도전막(33) 및 게이트 마스크 막(36)을 차례로 형성한다. 상기 게이트 도전막(33)은 채널부 트랜치(18)를 채우도록 형성된다.
도 1 및 17 를 참조하면, 상기 제 2 활성영역(9)의 선택된 영역에 위치하도 록 게이트 마스크 막(36) 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 게이트 절연막(23)을 노출시킬 때까지 포토레지스트 패턴을 식각 마스크로 사용해서 게이트 마스크 막(36) 및 게이트 도전막(33)을 순서적으로 식각하여 게이트 패턴(39)을 도 1 또는 도 17 과 같이 형성한다.
한편, 상기 게이트 패턴(39)은 차례로 적층된 게이트 전극(35) 및 게이트 마스크 패턴(37)을 가지도록 형성된다. 그리고, 상기 게이트 도전막(33)을 사용해서 채널부 트랜치(18)를 부분적으로 채우도록 게이트 패턴(39)과 함께 매립 게이트(34)를 도 1 또는 도 17 과 같이 형성한다. 상기 매립 게이트(34) 및 게이트 전극(35)은 동일한 도전물질을 사용해서 형성될 수 있다. 이를 통해서, 상기 게이트 전극(35) 및 매립 게이트(34)는 본 발명의 트랜지스터(74)들 관련 반도체 제조 공정을 더욱 단순화시켜 줄 수 있다. 상기 포토레지스트 패턴을 반도체 기판(3)으로부터 제거한다. 이어서, 상기 매립 게이트(34) 및 게이트 패턴(39)을 덮도록 게이트 절연막(23) 상에 게이트 분리막(43)을 형성한다.
도 1 및 도 19 를 참조하면, 상기 게이트 분리막(43)을 전면적으로 식각해서 게이트 분리패턴(49) 및 게이트 스페이서(46)들을 도 19 와 같이 동시에 형성한다. 상기 게이트 스페이서(46)들 및 게이트 분리패턴(49)은 게이트 절연막(23)을 노출시키도록 형성된다. 상기 게이트 분리패턴(49)은 매립 게이트(34)의 상면에 형성된다. 상기 게이트 분리패턴(49)은 게이트 절연막(23)의 상면과 실질적으로 동일 레벨을 가지도록 형성될 수 있다. 상기 게이트 스페이서(46)들은 게이트 패턴(39)의 측벽들에 각각 위치하도록 형성된다.
이어서, 상기 게이트 패턴(39), 게이트 스페이서(46)들 및 게이트 분리패턴(49)을 마스크로 사용해서 반도체 기판(3)에 불순물 이온들을 주입하여 확산영역(55)들을 도 19 와 같이 형성한다. 상기 확산영역(55)들은 매립 게이트(34) 및 게이트 패턴(39)과 중첩하도록 형성된다. 상기 게이트 패턴(39), 게이트 스페이서(46)들 및 게이트 분리패턴(49)을 덮도록 게이트 절연막(23) 상에 평탄화 절연막(63)을 도 19 와 같이 형성한다.
다시 도 1 및 도 19 를 참조하면, 상기 매립 게이트(34) 및 게이트 패턴(39)에 인접하도록 평탄화 절연막(63) 및 게이트 절연막(23)을 차례로 지나는 콘택홀(66)들을 도 1 또는 도 19 와 같이 형성한다. 상기 콘택홀(66)들을 각각 채우는 전기 노드(69)들을 형성한다. 이때에, 상기 전기 노드(69)들은 각각이 확산영역(55)들과 접촉하도록 형성된다. 이를 통해서, 상기 제 1 및 제 2 활성영역들(6, 9)에 트랜지스터(78)들을 도 1 또는 도 19 와 같이 형성할 수 있다.
도 16, 18 및 20 은 각각이 도 2 의 절단선 Ⅱ-Ⅱ' 를 따라 취해서 본 발명의 제 2 실시예에 따른 반도체 집적 회로배선의 형성방법을 설명해주는 단면도들이다. 본 발명의 반도체 집적 회로배선들의 형성방법들의 제 2 실시예는 도 6 을 기본으로 해서 설명할 수 있다. 이때에, 상기 반도체 집적 회로배선들의 형성방법들의 제 1 실시예와 동일한 참조번호는 동일 물질을 지칭한다.
도 2, 6 및 16 을 참조하면, 반도체 기판(105)의 제 1 영역(C)의 선택영역에 몰딩부 트랜치(118)를 도 2 또는 도 6 과 같이 형성한 후, 상기 반도체 기판(3)의 제 1 및 제 2 영역들(C, D)로부터 희생막(114)을 제거한다. 계속해서, 상기 몰딩막(112) 상에 배선 도전막(133) 및 배선 마스크 막(136)을 도 16 과 같이 차례로 형성한다. 상기 배선 도전막(133)은 몰딩부 트랜치(118)를 채우도록 형성된다.
도 2 및 도 18 을 참조하면, 상기 제 2 영역(D)의 선택된 영역에 위치하도록 배선 마스크 막(136) 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 몰딩막(112)을 노출시킬 때까지 포토레지스트 패턴을 식각 마스크로 사용해서 배선 마스크 막(136) 및 배선 도전막(133)을 순서적으로 식각하여 배선 패턴(139)을 도 2 또는 도 18 과 같이 형성한다.
상기 배선 패턴(139)은 차례로 적층된 배선 전극(135) 및 배선 마스크 패턴(137)을 가지도록 형성된다. 상기 배선 도전막(135)을 사용해서 몰딩부 트랜치(118)를 부분적으로 채우도록 배선 패턴(139)과 함께 매립 배선(134)을 도 2 또는 도 18 과 같이 형성한다. 상기 매립 배선(134) 및 배선 전극(135)은 동일한 도전물질을 사용해서 형성된다. 이를 통해서, 상기 배선 전극(135) 및 매립 배선(134)은 본 발명의 반도체 집적 회로배선(164)들 관련 반도체 제조 공정을 더욱 단순화시켜 줄 수 있다. 그리고, 상기 포토레지스트 패턴을 반도체 기판(105)으로부터 제거한다. 이어서, 상기 매립 배선(134) 및 배선 패턴(139)을 덮도록 몰딩막(112) 상에 배선 분리막(143)을 형성한다.
도 2 및 도 20 을 참조하면, 상기 배선 분리막(143)을 전면적으로 식각해서 배선 분리패턴(149) 및 배선 스페이서(146)들을 도 20 과 같이 동시에 형성한다. 상기 배선 스페이서(146)들 및 배선 분리패턴(149)은 몰딩막(112)을 노출시키도록 형성된다. 상기 배선 분리패턴(149)은 매립 배선(134)의 상면에 형성된다. 상기 배선 분리패턴(149)은 몰딩막(112)의 상면과 실질적으로 동일 레벨을 가지도록 형성될 수 있다. 상기 배선 스페이서(146)들은 배선 패턴(139)의 측벽들에 각각 위치하도록 형성된다. 그리고, 상기 배선 패턴(139) 및 배선 분리패턴(149)을 덮도록 몰딩막(112) 상에 보호 절연막(155)이 형성된다. 이를 통해서, 상기 제 1 및 제 2 영역들(C, D)에 반도체 집적 회로배선(168)들을 도 1 또는 도 20 과 같이 형성할 수 있다.
상술한 바와 같이, 본 발명은 트랜지스터들, 반도체 집적 회로배선들 및 그의 형성방법들을 제공한다. 상기 트랜지스터들, 반도체 집적 회로배선들 및 그의 형성방법들은 전류 구동능력 및 전류 배송능력의 향상, 그리고 반도체 제조 공정의 단순화를 꾀할 수 있게 해준다.

Claims (28)

  1. 제 1 및 제 2 활성 영역들을 가지는 반도체 기판;
    상기 반도체 기판에 배치되되, 그것은 상기 제 1 활성 영역의 선택된 영역에 위치하고 그리고 상기 반도체 기판의 상면으로부터 소정깊이로 이격해서 상기 반도체 기판의 아래를 향하여 연장하도록 형성되는 매립 게이트;
    상기 반도체 기판 상에 배치되되, 그것은 상기 제 2 활성 영역의 선택된 영역 상에 위치해서 상기 반도체 기판의 상면으로부터 상기 반도체 기판의 상부를 향하여 연장하도록 형성되는 게이트 패턴;
    상기 제 1 및 제 2 활성 영역들 상에 배치되되, 그것은 상기 매립 게이트를 둘러싸고 그리고 상기 게이트 패턴 및 상기 반도체 기판 사이에 개재되는 게이트 절연막;
    상기 매립 게이트의 상면에 덮이도록 배치되되, 그것은 상기 게이트 절연막의 상면과 실질적으로 동일 레벨을 가지는 게이트 분리패턴; 및
    상기 게이트 패턴의 측벽들에 각각 덮이는 게이트 스페이서들을 포함하되,
    상기 게이트 패턴은 차례로 적층된 게이트 전극 및 게이트 마스크 패턴을 가지는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 전극 및 상기 매립 게이트는 동일한 도전물질을 포함하는 것이 특징인 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 상기 매립 게이트와 다른 도전물질을 포함하는 것이 특징인 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 마스크 패턴, 상기 게이트 스페이서들 및 상기 게이트 분리패턴은 동일한 물질을 포함하는 것이 특징인 트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 마스크 패턴, 상기 게이트 스페이서들 및 상기 게이트 분리패턴은 각각이 서로 다른 물질들을 포함하는 것이 특징인 트랜지스터.
  6. 제 1 항에 있어서,
    상기 게이트 절연막은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 포함하는 물질인 것이 특징인 트랜지스터.
  7. 제 1 항에 있어서,
    상기 매립 게이트 및 상기 게이트 패턴과 중첩하도록 상기 반도체 기판에 배 치되는 확산영역들;
    상기 게이트 패턴, 상기 게이트 분리패턴 및 상기 게이트 스페이서들 상에 덮이도록 상기 게이트 절연막 상에 배치되는 평탄화 절연막; 및
    상기 매립 게이트 및 상기 게이트 패턴에 인접하도록 상기 평탄화 절연막 및 상기 게이트 절연막을 차례로 지나서 상기 확산영역들과 각각 접촉하는 전기 노드들을 더 포함하는 트랜지스터.
  8. 제 1 및 제 2 영역들을 가지는 반도체 기판;
    상기 반도체 기판의 상기 제 1 및 제 2 영역들 상에 배치된 몰딩막;
    상기 몰딩막에 배치되되, 그것은 상기 제 1 영역의 선택된 영역에 위치하고 그리고 상기 몰딩막의 상면으로부터 소정깊이로 이격해서 상기 몰딩막의 아래를 향하여 연장하도록 형성되는 매립 배선;
    상기 몰딩막 상에 배치되되, 그것은 상기 제 2 영역의 선택된 영역에 위치해서 상기 몰딩막의 상면으로부터 상기 몰딩막의 상부를 향하여 연장하도록 형성되는 배선 패턴;
    상기 매립 배선의 상면에 덮이도록 배치되되, 그것은 상기 몰딩막의 상면과 실질적으로 동일 레벨을 가지는 배선 분리패턴; 및
    상기 배선 패턴의 측벽들에 각각 덮이는 배선 스페이서들을 포함하되,
    상기 배선 패턴은 차례로 적층된 배선 전극 및 배선 마스크 패턴을 가지는 반도체 집적 회로배선.
  9. 제 8 항에 있어서,
    상기 배선 전극 및 상기 매립 배선은 동일한 도전물질을 포함하는 것이 특징인 반도체 집적 회로배선.
  10. 제 8 항에 있어서,
    상기 배선 전극은 상기 매립 배선과 다른 도전물질을 포함하는 것이 특징인 반도체 집적 회로배선.
  11. 제 8 항에 있어서,
    상기 배선 마스크 패턴, 상기 배선 스페이서들 및 상기 배선 분리패턴은 동일한 도전물질을 포함하는 것이 특징인 반도체 집적 회로배선.
  12. 제 8 항에 있어서,
    상기 배선 마스크 패턴, 상기 배선 스페이서들 및 상기 배선 분리패턴은 각각이 서로 다른 도전물질들을 포함하는 것이 특징인 반도체 집적 회로배선.
  13. 제 8 항에 있어서,
    상기 몰딩막은 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함하는 것이 특징인 반도체 집적 회로배선.
  14. 제 1 및 제 2 활성영역들을 가지는 반도체 기판을 준비하고,
    상기 반도체 기판에 채널부 트랜치를 형성하되, 상기 채널부 트랜치는 상기 제 1 활성영역의 선택된 영역에 위치해서 상기 반도체 기판의 상면으로부터 상기 반도체 기판의 아래를 향하여 소정깊이로 연장하도록 형성되고,
    상기 제 1 및 제 2 활성영역들 상에 게이트 절연막을 동시에 형성하고,
    상기 게이트 절연막 상에 매립 게이트 및 게이트 패턴을 차례로 형성하되, 상기 매립 게이트는 상기 채널부 트랜치를 부분적으로 채우고 그리고 상기 게이트 패턴은 상기 제 2 활성영역의 선택된 영역에 위치해서 상기 게이트 절연막의 상면으로부터 상기 게이트 절연막의 상부를 향하여 연장하도록 형성되고,
    상기 매립 게이트의 상면 및 상기 게이트 패턴의 측벽들에 각각 위치하도록 게이트 분리패턴 및 게이트 스페이서들을 동시에 형성하는 것을 포함하되,
    상기 게이트 패턴은 차례로 적층된 게이트 전극 및 게이트 마스크 패턴을 사용해서 형성되는 트랜지스터의 형성방법.
  15. 제 14 항에 있어서,
    상기 게이트 분리패턴 및 상기 게이트 스페이서들을 형성하는 것은,
    상기 매립 게이트 및 상기 게이트 패턴을 덮도록 상기 게이트 절연막 상에 게이트 분리막을 형성하고,
    상기 게이트 분리막을 전면적으로 식각해서 상기 게이트 절연막을 노출시키 는 것을 포함하되,
    상기 게이트 분리패턴은 상기 게이트 절연막의 상면과 실질적으로 동일 레벨을 가지도록 형성되는 것이 특징인 트랜지스터의 형성방법.
  16. 제 15 항에 있어서,
    상기 게이트 마스크 패턴, 상기 게이트 스페이서들 및 상기 게이트 분리패턴은 동일한 도전물질을 사용해서 형성되는 것이 특징인 트랜지스터의 형성방법.
  17. 제 15 항에 있어서,
    상기 게이트 마스크 패턴, 상기 게이트 스페이서들 및 상기 게이트 분리패턴은 각각이 서로 다른 도전물질들을 사용해서 형성되는 것이 특징인 트랜지스터의 형성방법.
  18. 제 14 항에 있어서,
    상기 매립 게이트 및 상기 게이트 패턴을 형성하는 것은,
    상기 채널부 트랜치를 채워서 상기 게이트 절연막을 덮는 매립 게이트막을 형성하고,
    상기 게이트 절연막을 노출시킬 때까지 상기 매립 게이트막을 전면적으로 식각해서 예비 매립 게이트를 형성하되, 상기 예비 매립 게이트는 상기 채널부 트랜치를 충분히 채우도록 형성되고,
    상기 예비 매립 게이트를 덮도록 상기 제 1 및 제 2 활성영역들 상에 차례로 적층된 게이트 도전막 및 게이트 마스크 막을 형성하고,
    상기 제 2 활성영역의 상기 선택된 영역에 위치하도록 상기 게이트 마스크 막 상에 포토레지스트 패턴을 형성하고,
    상기 게이트 절연막을 노출시킬 때까지 상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 게이트 마스크 막 및 상기 게이트 도전막을 순서적으로 그리고 상기 예비 매립 게이트를 부분적으로 동시에 식각하고, 및
    상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거하는 것을 포함하는 트랜지스터의 형성방법.
  19. 제 14 항에 있어서,
    상기 매립 게이트 및 상기 게이트 패턴을 형성하는 것은,
    상기 게이트 절연막 상에 게이트 도전막 및 게이트 마스크 막을 차례로 형성하되, 상기 게이트 도전막은 상기 채널부 트랜치를 채우도록 형성되고,
    상기 제 2 활성영역의 상기 선택된 영역에 위치하도록 상기 게이트 마스크 막 상에 포토레지스트 패턴을 형성하고,
    상기 게이트 절연막을 노출시킬 때까지 상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 게이트 마스크 막 및 상기 게이트 도전막을 순서적으로 식각함과 동시에 상기 게이트 도전막을 사용해서 상기 채널부 트랜치를 부분적으로 채우도록 형성하고, 및
    상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거하는 것을 포함하는 트랜지스터의 형성방법.
  20. 제 14 항에 있어서,
    상기 채널부 트랜치를 형성하는 것은,
    상기 제 1 및 제 2 활성영역들 상에 차례로 적층된 패드막 및 버퍼막을 형성하되, 상기 버퍼막은 상기 제 1 활성영역의 상기 선택된 영역에 위치하는 개구부를 가지도록 형성되고,
    상기 버퍼막을 식각 마스크로 사용해서 상기 패드막 및 상기 반도체 기판을 차례로 식각하고, 및
    상기 버퍼막 및 상기 패드막을 상기 반도체 기판으로부터 차례로 제거하는 것을 포함하되,
    상기 패드막 및 상기 버퍼막은 상기 반도체 기판과 다른 식각률을 가지는 물질을 사용해서 형성되는 트랜지스터의 형성방법.
  21. 제 14 항에 있어서,
    상기 게이트 분리패턴, 상기 게이트 패턴 및 상기 게이트 스페이서들을 마스크로 사용해서 상기 반도체 기판에 불순물 이온들을 주입하여 확산영역들을 형성하되, 상기 확산영역들은 상기 매립 게이트 및 상기 게이트 패턴과 중첩하도록 형성되고,
    상기 게이트 분리패턴, 상기 게이트 패턴 및 상기 게이트 스페이서들을 덮도록 상기 게이트 절연막 상에 평탄화 층간절연막을 형성하고, 및
    상기 매립 게이트 및 상기 게이트 패턴에 인접하도록 상기 평탄화 층간절연막 및 상기 게이트 절연막을 차례로 지나서 상기 확산영역들과 각각 접촉하는 전기 노드들을 형성하는 것을 더 포함하는 트랜지스터의 형성방법.
  22. 제 1 및 제 2 영역들을 가지는 반도체 기판을 준비하고,
    상기 제 1 및 제 2 영역들 상에 몰딩막을 형성하고,
    상기 몰딩막에 몰딩부 트랜치를 형성하되, 상기 몰딩부 트랜치는 상기 제 1 영역의 선택된 영역에 위치해서 상기 몰딩막의 상면으로부터 상기 몰딩막의 아래를 향하여 소정깊이로 연장하도록 형성되고,
    상기 제 1 및 제 2 영역들에 각각 위치하도록 매립 배선 및 배선 패턴을 차례로 형성하되, 상기 매립 배선은 상기 몰딩부 트랜치를 부분적으로 채우고 그리고 상기 배선 패턴은 상기 제 2 영역의 선택된 영역에 위치해서 상기 몰딩막의 상면으로부터 상기 몰딩막의 상부를 향하여 연장하도록 형성되고,
    상기 매립 배선의 상면 및 상기 배선 패턴의 측벽들에 각각 위치하도록 배선 분리패턴 및 배선 스페이서들을 동시에 형성하는 것을 포함하되,
    상기 배선 패턴은 차례로 적층된 배선 전극 및 배선 마스크 패턴을 사용해서 형성되는 반도체 집적 회로배선의 형성방법.
  23. 제 22 항에 있어서,
    상기 배선 분리패턴 및 상기 배선 스페이서들을 형성하는 것은,
    상기 매립 배선 및 상기 배선 패턴을 덮도록 상기 몰딩막 상에 배선 분리막을 형성하고,
    상기 배선 분리막을 전면적으로 식각해서 상기 몰딩막을 노출시키는 것을 포함하되,
    상기 배선 분리패턴은 상기 몰딩막의 상면과 실질적으로 동일 레벨을 가지도록 형성되는 것이 특징인 반도체 집적 회로배선의 형성방법.
  24. 제 23 항에 있어서,
    상기 배선 마스크 패턴, 상기 배선 스페이서들 및 상기 배선 분리패턴은 동일한 도전물질을 사용해서 형성되는 것이 특징인 반도체 집적 회로배선의 형성방법.
  25. 제 23 항에 있어서,
    상기 배선 마스크 패턴, 상기 배선 스페이서들 및 상기 배선 분리패턴은 각각이 서로 다른 도전물질들을 사용해서 형성되는 것이 특징인 반도체 집적 회로배선의 형성방법.
  26. 제 22 항에 있어서,
    상기 매립 배선 및 상기 배선 패턴을 형성하는 것은,
    상기 몰딩부 트랜치를 채워서 상기 몰딩막을 덮는 매립 배선막을 형성하고,
    상기 몰딩막을 노출시킬 때까지 상기 매립 배선막을 전면적으로 식각해서 예비 매립 배선를 형성하되, 상기 예비 매립 배선은 상기 몰딩부 트랜치를 충분히 채우도록 형성되고,
    상기 예비 매립 배선을 덮도록 상기 제 1 및 제 2 영역들 상에 차례로 적층된 배선 도전막 및 배선 마스크 막을 형성하고,
    상기 제 2 영역의 상기 선택된 영역에 위치하도록 상기 배선 마스크 막 상에 포토레지스트 패턴을 형성하고,
    상기 몰딩막을 노출시킬 때까지 상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 배선 마스크 막 및 상기 배선 도전막을 순서적으로 그리고 상기 예비 매립 배선을 부분적으로 동시에 식각하고, 및
    상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거하는 것을 포함하는 반도체 집적 회로배선의 형성방법.
  27. 제 22 항에 있어서,
    상기 매립 배선 및 상기 배선 패턴을 형성하는 것은,
    상기 몰딩막 상에 배선 도전막 및 배선 마스크 막을 차례로 형성하되, 상기 배선 도전막은 상기 몰딩부 트랜치를 채우도록 형성되고,
    상기 제 2 영역의 상기 선택된 영역에 위치하도록 상기 배선 마스크 막 상에 포토레지스트 패턴을 형성하고,
    상기 몰딩막을 노출시킬 때까지 상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 배선 마스크 막 및 상기 배선 도전막을 순서적으로 식각함과 동시에 상기 배선 도전막을 사용해서 상기 몰딩부 트랜치를 부분적으로 채우도록 형성하고, 및
    상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거하는 것을 포함하는 반도체 집적 회로배선의 형성방법.
  28. 제 22 항에 있어서,
    상기 몰딩부 트랜치를 형성하는 것은,
    상기 제 1 및 제 2 영역들 상에 희생막을 형성하되, 상기 희생막은 상기 제 1 영역의 상기 선택된 영역에 위치하는 개구부를 가지도록 형성되고,
    상기 희생막을 식각 마스크로 사용해서 상기 몰딩막을 식각하고, 및
    상기 희생막을 상기 반도체 기판으로부터 차례로 제거하는 것을 포함하되,
    상기 희생막 및 몰딩막은 각각이 서로 다른 식각률을 가지는 절연물질들을 사용해서 형성되는 반도체 집적 회로배선의 형성방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060053558A (ko) * 2004-11-17 2006-05-22 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9928285D0 (en) * 1999-11-30 2000-01-26 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
KR20030056914A (ko) 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체 장치의 캐패시터의 제조방법
JP3576144B2 (ja) * 2002-03-15 2004-10-13 沖電気工業株式会社 半導体装置の製造方法
KR100593599B1 (ko) * 2003-12-30 2006-06-28 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
EP1717861B1 (en) * 2005-04-27 2010-08-25 STMicroelectronics Srl Vertical MOSFET transistor operating as a selector in nonvolatile memory devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060053558A (ko) * 2004-11-17 2006-05-22 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법

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