JPS62176154A - 半導体集積回路及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、半導体集積回路の製造方法に関するもので
あり、特にセミカスタム集積回路の製造方法に関するも
のである。

従来の技術 ゲートアレイ等のセミカスタムＩＣでは、トランジスタ
の製造工程までを統一化してチップ上に所定の形式の素
子を所定の数、所定の配置で予め形成しておいて、配線
工程においてユーザの要望に応じてチップ上のトランジ
スタを接続して所要の機能の回路を構成する。この場合
、容量素子としては、トランジスタのｐｎ接合を利用す
る拡散容量素子、または、ＭＯＳの酸化膜の容量を利用
する酸化膜容量素子のいずれかが一般に用いられる。い
ずれの容量素子を用いるにしても高々１（１０）ｐＦ程
度の容量が限界であると共に、ある程度大きな容量を得
ようとするとチップ上に上記の容量素子のためのスペー
スを特別に割く必要がある。

その結果、集積回路の集積度を大きくすることができな
い。

発明が解決しようとする問題点 以上説明したように、従来のセミカスタムＩＣではチッ
プ上で容量素子の占める面積が大きくなるため、集積回
路の集積度を大きくすることができないという問題点が
あった。

そこで、本発明は、集積度の低下を招くことなく、容量
素子が形成された半導体集積回路及びその製造方法を提
供せんとするものである。

問題点を解決するための手段 本発明の発明者は、従来のセミカスタムＩＣのｒ！Ａ進
法を大きく変えることなく上記問題点を解決することを
研究して、セミカスタムＩＣにおいて確保されている配
線バスライン用のスペースに着目し、高い集積度が実現
できると共に容量素子を有することができる半導体集積
回路、及びその半導体集積回路を従来のセミカスタムＩ
Ｃの製造法を太き（変えることなく製造することができ
る方法の開発に成功した。

すなわち、本発明によるならば、基板と、該基板の配線
バスラインが形成されるべき部分上に形成された第１の
導体層と、該第１の導体層の上に形成された第１の絶縁
層と、該第１の絶縁層の上に形成された第２の導体層と
を具備することを特徴とする半導体集積回路が提供され
る。

本発明の半導体集積回路の１！Ｅ４様では、前記第１の
導体層と前記第１の絶縁層と前記第２の導体層とは容量
素子を構成している。そして、好ましい実施例では、前
記基板はシリコン基板であり、前記第１の絶縁層は窒化
シリコン膜である。また、本発明の半導体集積回路の別
の態様では、前記第２の導体層は、前記第１の絶縁層の
上に第２の絶縁層を介して形成されており、配線バスラ
インを構成している。

更に、本発明によるならば、基板の配線バスラインが形
成されるべき部分上に第１の導体層を形成し、該第１の
導体層の上に第１の絶縁層を形成し、更に、該第１の絶
縁層の上に配線バスラインの形成と同時に第２の導体層
を形成して、前記基板上に容量素子を形成することを特
徴とする半導体集積回路の製造方法が提供される。

そして、この製造方法の好ましい実施例では、前記第１
の絶縁層を形成した後、前記基板上に層間絶縁膜を形成
しておき、次いで、前記第１の絶縁層上の前記層間絶縁
膜を除去して前記第２の導体層を形成する。

一作浬 上記した本発明の半導体集積回路では、基板すなわちＩ
Ｃチップの配線バスラインが形成される部分に、第１の
導体層と第１の絶縁層と第２の導体層とにより容量素子
が形成されている。従って、容量素子専用のスペースを
ＩＣチップ上に設ける必要がない。

また、本発明の半導体集積回路の製造方法によれば、セ
ミカスタムＩＣに広く使用されるゲートアレーの一般的
な構成要素であるＭＯＳ　）ランジスタのゲート電極の
形成と同時に、基板の配線バスラインが形成されるべき
部分上に第１の導体層を形成することが可能である。そ
して、該第１の導体層の上に第１の絶縁層を形成した後
、前記第１の絶縁層の上に配線バスラインの形成と同時
に第２の導体層を形成している。従って、従来のセミカ
スタムＩＣの製造法を大きく変えることなく容量素子を
形成できる。

そして、この製造方法の実施例では、容量素子を構成し
ないときには、層間絶縁膜を除去しないことにより、２
つの導体層を絶縁層内に埋め込み、それらを単なる絶縁
膜としてしか機能しないようにすることができる。

実施例 以下、第１図を参照して本発明による半導体集積回路を
製造する本発明の方法の実施例を説明する。

第１図（ａ）は、シリコン基板１０にソース１２及びド
レイン１４が形成された状態を図示している。それらソ
ースとドレインは例えば熱拡散により形成される。しか
し、イオン注入法などのほかの方法により形成すること
もできる。

その基板１０の主面上には、５（１０）０人程度０厚さ
の酸化シリコン（ＳｉＣ２）膜１６が形成され、更に、
ソース１２とドレイン１４との間のチャネル領域の上に
多結晶シリコンのゲート電極１８が形成されて、シリコ
ンゲートＭＯ３）ランジスタが作られている。そして、
酸化シリコン膜１６のアルミニウム配線バスラインを形
成すべき領域上にも多結晶シリコンの導体層２０が形成
されている。これらゲート電極１８及び導体層２０は、
酸化シリコン膜１６の上全体に多結晶シリコン膜を形成
して、その多結晶シリコン膜上に所与のマスクを形成し
てそのマスクを介して多結晶シリコン膜をエツチングに
より形成することができる。

その後、基板１０の主面上に５（１０）０八程度の窒化
シリコン（Ｓｉ３Ｎ４）膜を形成して、更にマスクを設
け、そのマスクを介してエツチングすることにより、第
１図（ｂ）に示すように、導体層２０上のみに窒化シリ
コン膜２２を形成する。これが、将来、容量素子の誘電
体層になる可能性のある絶縁膜である。

Ｓｉ、３Ｎ、は、ＳｉＣ２より誘電率が高く、同じ絶縁
耐力を実現するように同じ厚さとしたときに大きな容量
を持つことができる。しかし、膜２２の材料としては、
Ｓｉ３Ｎ、だけでなく、アルミナ、酸化タリウム、酸化
チタンなども使用できる。

続いて、第１図（Ｃ）に示すように、層間絶縁膜として
基板１０の主面全体を酸化シリコン膜２４で覆う。

次いで、窒化シリコン、膜２２を利用して容量素子を形
成する場合は、第１図（ｄ）に示すように、ＭＯＳトラ
ンジスタのソース１２とドレイン１４上の層間絶縁膜２
４にコンタクト孔２Ｇ及び２８を形成するときに、窒化
シリコン膜２２上の層間絶縁膜２４を除去して窒化シリ
コン膜２２とほぼ同じ程度の大きさの孔３０をエツチン
グにより形成する。

その後、第１図（ｅ）に示すように、リフトオフ法など
により、アルミニウム電極３２．３４．３６を形成する
。このアルミニウム電極３２及び３４がソース電極及び
ドレイン電極を構成し、アルミニウム電極３６は、窒化
シリコン膜２２及び多結晶シリコンの導体層２０ととも
に容量素子を構成する。

これに対し、窒化シリコン膜２２を単に絶縁膜として残
しておく場合には、第１図（Ｃ）のように層間絶縁膜２
４を形成したあと、第２図（ａ）に示すように、ＭＯＳ
）ランジスタのソース１２とドレイン１４上の層間絶縁
膜２４にコンタクト孔２６及び２８のみを形成し、窒化
シリコン膜２２上の層間絶縁膜２４は除去しない。

次いで、第２図（ｂ）に示すように、孔をあけられたＭ
ＯＳ）ランシスタのソース１２とドレインＹ１・１上ｉ
こはアルミニウム電極を設（す、窒化シリコン膜２２の
上５Ｂに（ま酸化シリコンｉＪｃ’ｉ　２４を介してア
ルミニウム配線バスライン３８を設ける。

第１図（ｅ）かられかるように、従来のセミカスタムＩ
Ｃと比べて上記したセミカスタムＩＣでは窒化シリコン
膜２２の幅の分だけチップ上に余分のスペースをとるわ
けであるが、一般にはアルミニウム配線ハスライン３８
のスペースは充分見込んであるので、容量素子のために
特別に新たなスペースを設ける必要がない。従って、容
量素子を形成するために、集積度が犠牲にされることは
ない。

また、第２図ら〕かられかるように、窒化シリコン膜２
２を利用して容量素子を形成しないときは、窒化シリコ
ン膜２２は単に絶縁膜として機能する。

このとき、アルミニウム配線ハスライン３８と多結晶シ
リコンの導体層２０とが容量を形成するが、多結晶シリ
コン層を素子に接続しないかぎり、容量として機能しな
いので問題にならない。

更に、上記実施例においては、容量素子を形成する場合
も、配線バスラインを形成する場合も、ＭＯＳトランジ
スタの電極形成と平行して処理できるので、工程の増加
なく製造することができる。

また、窒化シリコン膜２２が付加されているように思え
るが、シリコン半導体装置の製造方法においては、エツ
チング等の際の保護膜として、酸化シリコンと窒化シリ
コンの二層膜が頻繁に利用されているので、その窒化シ
リコン膜の形成にあわせて膜２２を形成することにより
、工程の増加はない。

発明の効果 以上の説明かられかるように、本発明の半導体集積回路
では、アルミ配線バスラインの下に容量素子を形成する
ことによりスペースの節約が可能である。その結果、集
積回路の集積度を大きくできる。

また、容量素子には窒化シリコン等の誘電率の大きな物
質を用いるので大きな容量が得られる。

更に、本発明による半導体集積回路の製造方法では、工
程の増加なく、ＭＯＳ）ランジスタの製造と平行して必
要な容量素子または配線ハスラインを形成することがで
きる。

【図面の簡単な説明】

第１図（ａ）から第１図（ｅ）は、容量素子を形成する
場合の本発明による半導体集積回路の製造方法を示す工
程図であり、 第２図（ａ）及び第２図（ｂ）は、配線バスラインを・
生成する場合の半導体集積回路の製造方法の工程図であ
る。 （主な参照番号） １０・・シリコン基板、 １２・・ソース、 １４・　・ドレイン、 １６．２４・・酸化シリコン膜、 １８．２０・・多結晶シリコンの層、 ２２・・窒化シリコン膜、

Claims (11)

【特許請求の範囲】
1. （１）基板と、該基板の配線バスラインが形成されるべ
   き部分上に形成された第１の導体層と、該第１の導体層
   の上に形成された第１の絶縁層と、該第１の絶縁層の上
   に形成された第２の導体層とを具備することを特徴とす
   る半導体集積回路。
2. （２）前記第１の導体層と前記第１の絶縁層と前記第２
   の導体層とは容量素子を構成していることを特徴とする
   特許請求の範囲第（１）項記載の半導体集積回路。
3. （３）前記基板はシリコン基板であり、前記第１の絶縁
   層は窒化シリコン膜であることを特徴とする特許請求の
   範囲第（１）項または第（２）項記載の半導体集積回路
   。
4. （４）前記第２の導体層は、前記第１の絶縁層の上に第
   ２の絶縁層を介して形成されており、配線バスラインを
   構成していることを特徴とする特許請求の範囲第（１）
   項記載の半導体集積回路。
5. （５）前記基板はシリコン基板であり、前記第１の絶縁
   層は窒化シリコン膜であり、前記第２の絶縁膜は酸化シ
   リコン膜であることを特徴とする特許請求の範囲第（４
   ）項記載の半導体集積回路。
6. （６）前記第２の絶縁膜は層間絶縁膜であり、前記第１
   の絶縁膜は前記層間絶縁膜の構成材料より誘電率の高い
   絶縁性材料で構成されていることを特徴とする特許請求
   の範囲第（４）項記載の半導体集積回路。
7. （７）前記第１の導体層は多結晶シリコンで形成されて
   おり、前記第２の導体層はアルミニウムで形成されてい
   ることを特徴とする特許請求の範囲第（１）項から第（
   ６）項までのいずれか１項に記載の半導体集積回路。
8. （８）基板の配線バスラインが形成されるべき部分上に
   第１の導体層を形成し、該第１の導体層の上に第１の絶
   縁層を形成し、更に、該第１の絶縁層の上に配線バスラ
   インの形成と同時に第２の導体層を形成して、前記基板
   上に容量素子を形成することを特徴とする半導体集積回
   路の製造方法。
9. （９）前記第１の絶縁層を形成した後、前記基板上に層
   間絶縁膜を形成し、次いで、前記第１の絶縁層上の前記
   層間絶縁膜を除去して前記第２の導体層を形成すること
   を特徴とすることを特徴とする特許請求の範囲第（８）
   項記載の半導体集積回路の製造方法。
10. （１０）前記第１の絶縁層を形成した後、前記基板上に
    層間絶縁膜を形成し、次いで、前記第１の絶縁層上の前
    記層間絶縁膜の上に前記第２の導体層を形成することを
    特徴とすることを特徴とする特許請求の範囲第（８）項
    記載の半導体集積回路の製造方法。
11. （１１）前記第１の絶縁層は、前記層間絶縁層の絶縁材
    料より高い誘電率を有する絶縁性材料で構成することを
    特徴とする特許請求の範囲第（９）項または第（１０）
    項記載の半導体集積回路の製造方法。