JP3485656B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 title claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 60
- 230000004888 barrier function Effects 0.000 claims description 40
- 239000000463 material Substances 0.000 claims description 40
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 16
- 230000002265 prevention Effects 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000007740 vapor deposition Methods 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 239000010408 film Substances 0.000 description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000001556 precipitation Methods 0.000 description 2
- 230000003449 preventive effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000002775 capsule Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係り、特に新たなゲート電極構造を有する半導
体トランジスタ装置およびその製造方法に関する。
造方法に係り、特に新たなゲート電極構造を有する半導
体トランジスタ装置およびその製造方法に関する。
【０００２】
【従来の技術】一般的にＭＯＳ（metal oxide semicond
uctor)トランジスタのゲート電極は不純物がドーピング
されたポリシリコンから構成される。ポリシリコンでゲ
ート電極を構成する場合には、工程が極めて安定に遂行
されるという利点を有する反面、金属で構成されるゲー
ト電極に比して面抵抗（sheet resistance）が高いとい
う短所を有する。即ち、ゲート電極を構成するポリシリ
コンは大略的に１０００μΩcm以下の抵抗を有するの
で、信号の伝達が遅延され、電力の消耗を増加させるよ
うになる。
uctor)トランジスタのゲート電極は不純物がドーピング
されたポリシリコンから構成される。ポリシリコンでゲ
ート電極を構成する場合には、工程が極めて安定に遂行
されるという利点を有する反面、金属で構成されるゲー
ト電極に比して面抵抗（sheet resistance）が高いとい
う短所を有する。即ち、ゲート電極を構成するポリシリ
コンは大略的に１０００μΩcm以下の抵抗を有するの
で、信号の伝達が遅延され、電力の消耗を増加させるよ
うになる。
【０００３】抵抗の高い材料からなる電極が有する前記
のような短所は、半導体素子が微細化および高集積化さ
れるにつれて問題となり、素子の性能および信頼度を低
下させる主な原因となる。一方、ポリシリコンに比して
抵抗の低い金属を使用して電極を構成しようとする場合
には、電極を形成した後に遂行される工程により電極を
構成する金属物質が電極の下部に拡散または沈殿して素
子の特性が破壊される恐れがあるという短所がある。
のような短所は、半導体素子が微細化および高集積化さ
れるにつれて問題となり、素子の性能および信頼度を低
下させる主な原因となる。一方、ポリシリコンに比して
抵抗の低い金属を使用して電極を構成しようとする場合
には、電極を形成した後に遂行される工程により電極を
構成する金属物質が電極の下部に拡散または沈殿して素
子の特性が破壊される恐れがあるという短所がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、前記
のような問題点を解決しさらに低い抵抗値を有する新た
な構造の半導体装置を提供することである。本発明の他
の目的は、前記のような半導体装置を製造する方法を提
供することである。
のような問題点を解決しさらに低い抵抗値を有する新た
な構造の半導体装置を提供することである。本発明の他
の目的は、前記のような半導体装置を製造する方法を提
供することである。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
めに本発明は、半導体基板と、前記半導体基板上に形成
されている絶縁膜と、前記絶縁膜の上部に形成されてお
り、拡散防止物質により取り囲まれた金属よりなる電極
を具備することを特徴とする半導体装置を提供する。
めに本発明は、半導体基板と、前記半導体基板上に形成
されている絶縁膜と、前記絶縁膜の上部に形成されてお
り、拡散防止物質により取り囲まれた金属よりなる電極
を具備することを特徴とする半導体装置を提供する。
【０００６】本発明の一実施例は、前記拡散防止物質が
ＴｉＮであり、前記電極に含まれる金属は銅である半導
体装置を提供する。特に、前記半導体装置はＭＯＳトラ
ンジスタであり、前記電極はトランジスタのゲートにな
る。本発明は前記他の目的を達成するために、半導体基
板上に絶縁膜を形成する工程と、前記絶縁膜上に第１拡
散防止物質層を形成する工程と、前記第１拡散防止物質
層の上部に開口部を有するマスクパターンを形成する工
程と、前記開口部の一部を埋め立てるように金属層を形
成する工程と、前記マスクパターンおよび前記金属層よ
りなる表面上に第２拡散防止物質層を形成する工程と、
前記マスクパターンの表面が露出されるように前記第２
拡散防止物質層をエッチバックする工程と、前記マスク
パターンを取り除く工程と、前記第２拡散防止物質層の
上面、前記第２拡散防止物質層および前記金属層の側面
および前記第１拡散防止物質層の上面に第３拡散防止物
質層を形成する工程と、拡散防止物質層により取り囲ま
れた金属層よりなる電極を形成するために前記拡散防止
物質層を選択的に食刻する工程とを含むことを特徴とす
る半導体装置の製造方法を提供する。
ＴｉＮであり、前記電極に含まれる金属は銅である半導
体装置を提供する。特に、前記半導体装置はＭＯＳトラ
ンジスタであり、前記電極はトランジスタのゲートにな
る。本発明は前記他の目的を達成するために、半導体基
板上に絶縁膜を形成する工程と、前記絶縁膜上に第１拡
散防止物質層を形成する工程と、前記第１拡散防止物質
層の上部に開口部を有するマスクパターンを形成する工
程と、前記開口部の一部を埋め立てるように金属層を形
成する工程と、前記マスクパターンおよび前記金属層よ
りなる表面上に第２拡散防止物質層を形成する工程と、
前記マスクパターンの表面が露出されるように前記第２
拡散防止物質層をエッチバックする工程と、前記マスク
パターンを取り除く工程と、前記第２拡散防止物質層の
上面、前記第２拡散防止物質層および前記金属層の側面
および前記第１拡散防止物質層の上面に第３拡散防止物
質層を形成する工程と、拡散防止物質層により取り囲ま
れた金属層よりなる電極を形成するために前記拡散防止
物質層を選択的に食刻する工程とを含むことを特徴とす
る半導体装置の製造方法を提供する。
【０００７】望ましい実施例において、前記第１拡散防
止物質層、第２拡散防止物質層および第３拡散防止物質
層を形成する工程はＴｉＮを蒸着させる工程であり、前
記金属層を選択的に蒸着させる工程は銅を有機金属気相
成長法（ＭＯＣＶＤ；metalorganic vapor depositio
n）で蒸着させる工程である。
止物質層、第２拡散防止物質層および第３拡散防止物質
層を形成する工程はＴｉＮを蒸着させる工程であり、前
記金属層を選択的に蒸着させる工程は銅を有機金属気相
成長法（ＭＯＣＶＤ；metalorganic vapor depositio
n）で蒸着させる工程である。
【０００８】
【作用】ゲート電極としてポリシリコンの代わりに面抵
抗が低い銅（copper）のような金属を使用するが、金属
がその下部に位置する絶縁膜および基板に拡散または沈
殿（precipitation)することを防止するために、ＴｉＮ
のような拡散防止物質でカプセル（capsule ）化させ
た。
抗が低い銅（copper）のような金属を使用するが、金属
がその下部に位置する絶縁膜および基板に拡散または沈
殿（precipitation)することを防止するために、ＴｉＮ
のような拡散防止物質でカプセル（capsule ）化させ
た。
【０００９】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図１は、従来の半導体装置のＭＯＳトラジス
タの模式的断面図であって、半導体基板１０１に互いに
一定した間隔をおいてソース領域１０２およびドレイン
領域１０３が形成されている。ソース領域１０２とドレ
イン領域１０３との間に位置する半導体基板１０１の領
域はチャネルとなり、チャネルの上部にはゲート絶縁膜
１０４が形成されており、その上にはゲート電極として
不純物がドーピングされたポリシリコン層１０５が形成
されている。
説明する。図１は、従来の半導体装置のＭＯＳトラジス
タの模式的断面図であって、半導体基板１０１に互いに
一定した間隔をおいてソース領域１０２およびドレイン
領域１０３が形成されている。ソース領域１０２とドレ
イン領域１０３との間に位置する半導体基板１０１の領
域はチャネルとなり、チャネルの上部にはゲート絶縁膜
１０４が形成されており、その上にはゲート電極として
不純物がドーピングされたポリシリコン層１０５が形成
されている。
【００１０】図２は本発明の一実施例による半導体装置
を示した断面図である。図２において、半導体基板２０
１内に一定間隔をおいてソース領域２０２およびドレイ
ン領域２０３が形成されており、ゲート絶縁膜２０４の
上部にゲート電極が備えられている。ここで、ゲート電
極は従来の技術とは異なり拡散防止物質層２０５により
取り囲まれた金属層２０６より構成されている。金属層
２０６は面抵抗（sheet resistance) が１．６７３μΩ
cmである銅（copper) を含んで構成され、拡散防止物質
層２０５は窒化チタン（ＴｉＮ）を含んで構成される。
拡散防止物質層２０５は、金属層２０６を構成する金属
物質が下部に位置するゲート絶縁膜２０４に拡散（diff
usion)したりまたは半導体基板２０１に沈殿（precipit
ation)することを防止する作用をする。
を示した断面図である。図２において、半導体基板２０
１内に一定間隔をおいてソース領域２０２およびドレイ
ン領域２０３が形成されており、ゲート絶縁膜２０４の
上部にゲート電極が備えられている。ここで、ゲート電
極は従来の技術とは異なり拡散防止物質層２０５により
取り囲まれた金属層２０６より構成されている。金属層
２０６は面抵抗（sheet resistance) が１．６７３μΩ
cmである銅（copper) を含んで構成され、拡散防止物質
層２０５は窒化チタン（ＴｉＮ）を含んで構成される。
拡散防止物質層２０５は、金属層２０６を構成する金属
物質が下部に位置するゲート絶縁膜２０４に拡散（diff
usion)したりまたは半導体基板２０１に沈殿（precipit
ation)することを防止する作用をする。
【００１１】このような半導体装置を製造する方法とし
ては、選択的にフィルード酸化膜を形成することにより
素子領域を限定した後、半導体基板２０１上にゲート絶
縁膜２０４を形成する。その後、ゲート電極を形成す
る。拡散防止物質層により取り囲まれた金属層からなる
ゲート電極の形成が完了した後、ソース領域２０２およ
びドレイン領域２０３を形成するためのイオン注入工程
を施す。
ては、選択的にフィルード酸化膜を形成することにより
素子領域を限定した後、半導体基板２０１上にゲート絶
縁膜２０４を形成する。その後、ゲート電極を形成す
る。拡散防止物質層により取り囲まれた金属層からなる
ゲート電極の形成が完了した後、ソース領域２０２およ
びドレイン領域２０３を形成するためのイオン注入工程
を施す。
【００１２】図３は本発明による半導体トランジスタ装
置の他の実施例を示す断面図であって、図２に示したも
のに比べ、ゲート電極の側壁に形成されているスペーサ
２０７をさらに具備し、ソース領域２０２およびドレイ
ン領域２０３がＬＤＤ（light doped drain)構造を有す
るようになっている。このような半導体トランジスタを
形成する方法は次の通りである。半導体基板２０１上に
ゲート絶縁膜２０４を形成する。その後、拡散防止物質
層により取り囲まれた金属層よりなるゲート電極を形成
し、続けてＬＤＤ構造のソース領域およびドレイン領域
を形成するために１次イオン注入を施した後、スペーサ
２０７を形成する。ここで、ゲート電極は図２に示した
ゲート電極と同一な構造を有するものである。
置の他の実施例を示す断面図であって、図２に示したも
のに比べ、ゲート電極の側壁に形成されているスペーサ
２０７をさらに具備し、ソース領域２０２およびドレイ
ン領域２０３がＬＤＤ（light doped drain)構造を有す
るようになっている。このような半導体トランジスタを
形成する方法は次の通りである。半導体基板２０１上に
ゲート絶縁膜２０４を形成する。その後、拡散防止物質
層により取り囲まれた金属層よりなるゲート電極を形成
し、続けてＬＤＤ構造のソース領域およびドレイン領域
を形成するために１次イオン注入を施した後、スペーサ
２０７を形成する。ここで、ゲート電極は図２に示した
ゲート電極と同一な構造を有するものである。
【００１３】スペーサ２０７の形成が完了した後、ゲー
ト電極およびスペーサをイオン注入防止マスクとして使
用しながら、ソース領域およびドレイン領域を形成する
ための２次イオン注入を施す。図４および図５は本発明
による半導体装置の電極製造工程を順に示した断面図で
ある。
ト電極およびスペーサをイオン注入防止マスクとして使
用しながら、ソース領域およびドレイン領域を形成する
ための２次イオン注入を施す。図４および図５は本発明
による半導体装置の電極製造工程を順に示した断面図で
ある。
【００１４】図４Ａに示すように、所定の半導体基板４
０１の上部に第１拡散防止物質層４０２として約３００
Å程度の窒化チタン（ＴｉＮ）薄膜をスパッタリング
（sputtering）方法により蒸着する。この半導体基板４
０１は表面上に形成されているゲート絶縁膜を含む構造
であるか、多数の回路素子が形成されており上部に絶縁
層が形成されている構造である。
０１の上部に第１拡散防止物質層４０２として約３００
Å程度の窒化チタン（ＴｉＮ）薄膜をスパッタリング
（sputtering）方法により蒸着する。この半導体基板４
０１は表面上に形成されているゲート絶縁膜を含む構造
であるか、多数の回路素子が形成されており上部に絶縁
層が形成されている構造である。
【００１５】その後、所定の開口部を有するマスクパタ
ーン４０３を形成する。具体的には、第１拡散防止物質
層４０２上に３０００Å程度のフォトレジストを塗布し
た後、ゲート電極が形成される部位を露光し現像して、
第１拡散防止物質層４０２を露出させる開口部を形成さ
せる。次いで、図４Ｂに示したように、金属層４０４と
して１０００Å程度の銅薄膜を１２０〜２５０℃でＭＯ
ＣＶＤ（metal organic chemical vapor deposition)方
法により前記開口部を通じて露出された第１拡散防止物
質層４０２上に選択的に蒸着させる。このとき、フォト
レジストから構成される前記マスクパターン４０３は結
晶成長防止マスクとして作用する。
ーン４０３を形成する。具体的には、第１拡散防止物質
層４０２上に３０００Å程度のフォトレジストを塗布し
た後、ゲート電極が形成される部位を露光し現像して、
第１拡散防止物質層４０２を露出させる開口部を形成さ
せる。次いで、図４Ｂに示したように、金属層４０４と
して１０００Å程度の銅薄膜を１２０〜２５０℃でＭＯ
ＣＶＤ（metal organic chemical vapor deposition)方
法により前記開口部を通じて露出された第１拡散防止物
質層４０２上に選択的に蒸着させる。このとき、フォト
レジストから構成される前記マスクパターン４０３は結
晶成長防止マスクとして作用する。
【００１６】その後、マスクパターン４０３および金属
層４０４よりなる表面上に第２拡散防止物質層４０５を
形成する。第２拡散防止物質層４０５としては、表面段
差（surface step) を最小化するためにブランケット
（blanket)ＣＶＤ方法により窒化チタン（ＴｉＮ）薄膜
を形成する。次いで、図４Ｃに示すように、第２拡散防
止物質層４０５はマスクパターン４０３が露出されるよ
うにエッチバックされる。これにより、金属層４０４の
上部にのみパターンされた第２拡散防止物質層４０５Ａ
が残る。エッチバック工程が完了した後、マスクパター
ン４０３のフォトレジストを取り除く。マスクパターン
４０３が取り除かれると、金属層４０４の上部および下
部はそれぞれ２０００Åおよび３００Å厚さの窒化チタ
ン（ＴｉＮ）薄膜により保護される反面、金属層４０４
の左右側壁は露出される。
層４０４よりなる表面上に第２拡散防止物質層４０５を
形成する。第２拡散防止物質層４０５としては、表面段
差（surface step) を最小化するためにブランケット
（blanket)ＣＶＤ方法により窒化チタン（ＴｉＮ）薄膜
を形成する。次いで、図４Ｃに示すように、第２拡散防
止物質層４０５はマスクパターン４０３が露出されるよ
うにエッチバックされる。これにより、金属層４０４の
上部にのみパターンされた第２拡散防止物質層４０５Ａ
が残る。エッチバック工程が完了した後、マスクパター
ン４０３のフォトレジストを取り除く。マスクパターン
４０３が取り除かれると、金属層４０４の上部および下
部はそれぞれ２０００Åおよび３００Å厚さの窒化チタ
ン（ＴｉＮ）薄膜により保護される反面、金属層４０４
の左右側壁は露出される。
【００１７】次に、図５Ｄに示すように、露出された金
属層４０４の側壁を拡散防止物質で取り囲むために、前
記結果物の全面上に第３拡散防止物質層４０６として１
０００Å程度の窒化チタン（ＴｉＮ）薄膜をＣＶＤ方法
により蒸着させる。これにより、銅よりなる金属層４０
４は周辺が窒化チタン（ＴｉＮ）のような拡散防止物質
により完全に取り囲まれる。
属層４０４の側壁を拡散防止物質で取り囲むために、前
記結果物の全面上に第３拡散防止物質層４０６として１
０００Å程度の窒化チタン（ＴｉＮ）薄膜をＣＶＤ方法
により蒸着させる。これにより、銅よりなる金属層４０
４は周辺が窒化チタン（ＴｉＮ）のような拡散防止物質
により完全に取り囲まれる。
【００１８】次いで、乾式食刻（dry etch）方法により
電極（例えば、トランジスタのゲート電極）が形成され
るべき領域を除いた残り部位に当たる第１拡散防止物質
層４０２、第３拡散防止物質層４０６およびパターンさ
れた第２拡散防止物質層４０５Ａを選択的に食刻する。
そして、図５Ｅに示したように、パターンされた第１拡
散防止物質層４０２Ａ、パターンされた第３拡散防止物
質層４０６Ａおよびパターンされた第２拡散防止物質層
４０５Ｂにより取り囲まれた金属層４０４よりなる電極
を形成する。
電極（例えば、トランジスタのゲート電極）が形成され
るべき領域を除いた残り部位に当たる第１拡散防止物質
層４０２、第３拡散防止物質層４０６およびパターンさ
れた第２拡散防止物質層４０５Ａを選択的に食刻する。
そして、図５Ｅに示したように、パターンされた第１拡
散防止物質層４０２Ａ、パターンされた第３拡散防止物
質層４０６Ａおよびパターンされた第２拡散防止物質層
４０５Ｂにより取り囲まれた金属層４０４よりなる電極
を形成する。
【００１９】なお、図５Ｅに示したものとは異なり、乾
式食刻における垂直食刻率と水平食刻率との差異によ
り、金属層４０４の上部に残る拡散防止物質層をパター
ンされた第２拡散防止物質層あるいはパターンされた第
３拡散防止物質層から構成することもできる。いずれの
場合にも、金属層の上部は拡散防止物質層である窒化チ
タン（ＴｉＮ）により覆われ、カプセル化された金属層
を形成する。
式食刻における垂直食刻率と水平食刻率との差異によ
り、金属層４０４の上部に残る拡散防止物質層をパター
ンされた第２拡散防止物質層あるいはパターンされた第
３拡散防止物質層から構成することもできる。いずれの
場合にも、金属層の上部は拡散防止物質層である窒化チ
タン（ＴｉＮ）により覆われ、カプセル化された金属層
を形成する。
【００２０】本発明は前記の実施例に限定されず、本発
明の技術的思想を逸脱しない範囲内で当分野の通常の知
識を持つ者による多様な変形が可能なことは無論であ
る。
明の技術的思想を逸脱しない範囲内で当分野の通常の知
識を持つ者による多様な変形が可能なことは無論であ
る。
【００２１】
【発明の効果】このように、本発明は従来技術の問題点
を克服して高集積化される次世代デバイスの高速化およ
び機能化を追求するためのものであって、拡散防止物質
層により取り囲まれた抵抗の低い耐熱性金属から電極を
構成することにより、高抵抗による時間遅延を短縮し、
電力の消耗を減少させる利点がある。
を克服して高集積化される次世代デバイスの高速化およ
び機能化を追求するためのものであって、拡散防止物質
層により取り囲まれた抵抗の低い耐熱性金属から電極を
構成することにより、高抵抗による時間遅延を短縮し、
電力の消耗を減少させる利点がある。
【図１】従来の半導体装置の模式的断面図である。
【図２】本発明による半導体装置の一実施例を示す断面
図である。
図である。
【図３】本発明による半導体装置の他の実施例を示す断
面図である。
面図である。
【図４】Ａ〜Ｃは、本発明による半導体装置の電極製造
工程を順に示す断面図である。
工程を順に示す断面図である。
【図５】ＤおよびＥは、本発明による半導体装置の電極
製造工程を順に示す断面図である。
製造工程を順に示す断面図である。
２０１ 半導体基板
２０２ ソース領域
２０３ ドレイン領域
２０４ ゲート絶縁膜（絶縁膜）
２０５ 拡散防止物質層（電極）
２０６ 金属層（電極）
２０７ スペーサ
４０１ 半導体基板
４０２ 第１拡散防止物質層
４０３ マスクパターン
４０４ 金属層
４０５ 第２拡散防止物質層
４０６ 第３拡散防止物質層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 文 鍾
大韓民国 京畿道 水原市 華西区 11
−14番地 壁山アパート 101棟 401号
(72)発明者 沈 泰彦
大韓民国 京畿道 城南市 盆唐区 二
梅洞 132番地 アルムマウル 203棟
201号
(56)参考文献 特開 平１−94664（ＪＰ，Ａ)
特開 平５−102467（ＪＰ，Ａ)
特開 昭63−174371（ＪＰ，Ａ)
特開 昭63−73645（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (3)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜上に第１拡散防止物質層を形成する工程と、 前記第１拡散防止物質層の上部に開口部を有するマスク
パターンを形成する工程と、 前記開口部の一部を埋め立てるように金属層を形成する
工程と、 前記マスクパターンおよび前記金属層よりなる表面上に
第２拡散防止物質層を形成する工程と、 前記マスクパターンが露出されるように前記第２拡散防
止物質層をエッチバックする工程と、 前記マスクパターンを取り除く工程と、 前記第２拡散防止物質層の上面、前記第２拡散防止物質
層および前記金属層の側面および前記第１拡散防止物質
層の上面に第３拡散防止物質層を形成する工程と、 拡散防止物質層により取り囲まれた金属層よりなる電極
を形成するために前記第１拡散防止物質層、前記第２拡
散防止物質層および前記第３拡散防止物質層を選択的に
食刻する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 前記第１拡散防止物質層、前記第２拡散
防止物質層および前記第３拡散防止物質層を形成する工
程は、ＴｉＮを蒸着させる工程であることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記金属層を形成する工程は、銅を有機
金属気相成長法（ＭＯＣＶＤ；metal organic vapor de
position）を使用して蒸着させることを特徴とする請求
項１記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930028223A KR0129985B1 (ko) | 1993-12-17 | 1993-12-17 | 반도체장치 및 그의 제조방법 |
| KR1993P28223 | 1993-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211904A JPH07211904A (ja) | 1995-08-11 |
| JP3485656B2 true JP3485656B2 (ja) | 2004-01-13 |
Family
ID=19371427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31205394A Expired - Fee Related JP3485656B2 (ja) | 1993-12-17 | 1994-12-15 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5501995A (ja) |
| JP (1) | JP3485656B2 (ja) |
| KR (1) | KR0129985B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851889A (en) * | 1997-01-30 | 1998-12-22 | Advanced Micro Devices, Inc. | Semiconductor gate conductor with a substantially uniform doping profile having minimal susceptibility to dopant penetration into the underlying gate dielectric |
| US5940698A (en) * | 1997-12-01 | 1999-08-17 | Advanced Micro Devices | Method of making a semiconductor device having high performance gate electrode structure |
| TW439102B (en) * | 1998-12-02 | 2001-06-07 | Nippon Electric Co | Field effect transistor and method of manufacturing the same |
| US6248638B1 (en) * | 1998-12-18 | 2001-06-19 | Texas Instruments Incorporated | Enhancements to polysilicon gate |
| US6137145A (en) * | 1999-01-26 | 2000-10-24 | Advanced Micro Devices, Inc. | Semiconductor topography including integrated circuit gate conductors incorporating dual layers of polysilicon |
| US6265297B1 (en) | 1999-09-01 | 2001-07-24 | Micron Technology, Inc. | Ammonia passivation of metal gate electrodes to inhibit oxidation of metal |
| US6458714B1 (en) | 2000-11-22 | 2002-10-01 | Micron Technology, Inc. | Method of selective oxidation in semiconductor manufacture |
| JP2011154380A (ja) * | 2003-03-20 | 2011-08-11 | Toshiba Mobile Display Co Ltd | 表示装置の形成方法 |
| KR100911683B1 (ko) * | 2006-07-03 | 2009-08-10 | 주식회사 엘지화학 | 노트북 컴퓨터에 전지팩을 장착하기 위한 장치 및 이를포함하고 있는 노트북 컴퓨터 |
| KR100913695B1 (ko) * | 2007-07-28 | 2009-08-24 | 주식회사 이랜텍 | 배터리 팩 |
| KR101335714B1 (ko) * | 2012-06-15 | 2013-12-05 | 연세대학교 산학협력단 | 그래핀 확산 방지막 및 이를 이용한 전자소자 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL190388C (nl) * | 1986-02-07 | 1994-02-01 | Nippon Telegraph & Telephone | Werkwijze voor het vervaardigen van een halfgeleiderinrichting en halfgeleiderinrichting. |
| US5212105A (en) * | 1989-05-24 | 1993-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and semiconductor device manufactured thereby |
| US5298446A (en) * | 1990-02-20 | 1994-03-29 | Sharp Kabushiki Kaisha | Process for producing semiconductor device |
| DE4037774C1 (ja) * | 1990-11-28 | 1992-04-02 | J.M. Voith Gmbh, 7920 Heidenheim, De | |
| JP2994128B2 (ja) * | 1991-03-04 | 1999-12-27 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH04298030A (ja) * | 1991-03-27 | 1992-10-21 | Sony Corp | メタルプラグの形成方法 |
| US5314834A (en) * | 1991-08-26 | 1994-05-24 | Motorola, Inc. | Field effect transistor having a gate dielectric with variable thickness |
| US5429589A (en) * | 1992-04-02 | 1995-07-04 | New Dimensions In Medicine, Inc. | Hydrogel gauze wound dressing |
| KR950002202B1 (ko) * | 1992-07-01 | 1995-03-14 | 현대전자산업주식회사 | 적층 박막 트랜지스터 제조방법 |
-
1993
- 1993-12-17 KR KR1019930028223A patent/KR0129985B1/ko not_active IP Right Cessation
-
1994
- 1994-12-15 JP JP31205394A patent/JP3485656B2/ja not_active Expired - Fee Related
- 1994-12-19 US US08/358,904 patent/US5501995A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07211904A (ja) | 1995-08-11 |
| KR950021526A (ko) | 1995-07-26 |
| US5501995A (en) | 1996-03-26 |
| KR0129985B1 (ko) | 1998-04-07 |
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