JPH0661244A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ベース幅の寸法が狭く、かつベース幅の寸法
精度が高いベース領域を有するラテラルバイポーラトラ
ンジスタとして構成でき、かつ、製造プロセス上の制約
が小さく、容易な工程を得ることができる半導体装置、
及びその製造方法の提供。 【構成】 第１の伝導体51及び絶縁体52よりなる積層構
造体５と、積層構造体５の一方の側壁部の一部に接する
第２の伝導体のサイドウォール62と、積層構造体の他方
の側壁部の全面に接する絶縁体のサイドウォール71及び
第２の伝導体のサイドウォール62に接する絶縁体のサイ
ドウォール72と、積層構造体５及び絶縁体のサイドウォ
ールに近接して形成された基板半導体の凹部10ａ，10ｂ
と、該凹部に埋め込まれた第３の伝導体81，82とからな
る半導体装置及びその製造方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関する。本発明は、例えばラテラルバ
イポーラトランジスタ及びその製造方法として利用する
ことができる。また、特に、ＳＯＩ構造のラテラルバイ
ポーラトランジスタ及びその製造方法として利用でき
る。

【０００２】

【従来の技術】接合容量Ｃｊｓの低減、α線耐性の向上
等を図ることを目的として、ＳＯＩ構造のバイポーラト
ランジスタが提案されている。

【０００３】一方、バイポーラトランジスタの動作特性
を高める構造として、ベース幅を狭くすることが容易な
縦型（ラテラル）バイポーラトランジスタが提案されて
いる。

【０００４】縦型バイポーラトランジスタでは、寄生抵
抗を小さくするために、埋め込み層を形成することが一
般的である。この埋め込み層を形成した場合には、バイ
ポーラトランジスタの形成面積が大きくなるために、高
集積化が困難になる。

【０００５】そこで、ベース幅の縮小が容易なＳＯＩ構
造のラテラルバイポーラトランジスタが提案されてい
る。

【０００６】ＳＯＩ構造の半導体装置については数多く
の提案があり、その形成手段も多数あって、本発明をＳ
ＯＩ構造について適用する場合も、いずれの手段を用い
てもよいものであるが、その形成方法の一つとして、は
り合わせＳＯＩ構造の形成方法と称される手法が知られ
ている。以下この手法を例にとってＳＯＩ構造の形成に
ついて図３を参照して説明すると、以下のとおりである
（Extended Abstractsof the 21st Conference on Soli
d State Devices and Materials,Tokyo,1989,pp.89-92
のM.Hashimoto et.al.「Low Leakage SOIMOSFETs Fabri
cated Using aWafer Bonding Method」参照）。

【０００７】図３（ａ）に示すようにシリコン基板１
（一般に高平坦度シリコンウエーハを用いる。これを基
板Ａとする）の一方の側の面をフォトリソグラフィー技
術やエッチング技術を用いてパターニングし、１５００
Åあるいはこれより小さい位の深さの凹部を形成する。

【０００８】次に、この面にＳｉＯ₂ 膜をＣＶＤ等で形
成すること等によって絶縁部２を形成する。これによっ
て、図３（ｂ）に示すように、シリコン基板１の一方の
側に絶縁部２が形成された構造が得られる。絶縁部２
は、パターニングされたシリコン基板１の表面形状に従
って、図示の如く凹凸をもった膜として形成される。

【０００９】更にこの絶縁部２上に接着層３としてのポ
リシリコン膜等をＣＶＤ等により５μｍ厚程度で形成す
る（図３（ｃ））。接着層３であるポリシリコン膜は、
後の工程で別の基板（図２（ｅ）にＢで示す基板４）を
はり合わせる際に、高度に平滑なはり合わせ面を形成す
るためのものである。

【００１０】次に、接着層３の表面を平坦化研磨し、高
度に平滑な面とする（図３（ｄ））。ここで残膜として
接着層（ポリシリコン膜）が３μｍ厚かそれ以下になる
ようにする。

【００１１】この接着層３の研磨面に、別の基板４（こ
れを基板Ｂとする）を密着させる。密圧着によって両面
は接合し、この結果図３（ｅ）に示すような接合構造が
得られる。一般には、両面に介在する水ないし水酸基の
作用による水素結合によって、しっかりとした接合が達
成されると言われている。これを通常、熱して熱接合さ
せ、きわめて強固なはり合わせを達成する。はり合わせ
強度は一般に２００ｋｇ／ｃｍ² 以上であり、場合によ
っては２，０００ｋｇ／ｃｍ² にもなる。はり合わせる
別の基板４（基板Ｂ）は、基板１（基板Ａ）と同様なシ
リコン基板を用いるのが通常である。はり合わせ後加熱
工程を経ることが多いので、熱膨張等の物性が等しいも
のでないと、不都合が生じるおそれがあるからである。
このような問題がなければ、例えば図３に示す従来技術
にあっては別の基板４は支持台としての役割を果たすだ
けであるので、これは必ずしもシリコン基板である必要
はない。但し、はり合わせる別の基板４（基板Ｂ）の方
にも素子を形成する場合は、素子形成可能な半導体基板
であることが要される。

【００１２】次に、基板１を研削し、基板１のシリコン
部分が残膜として５μｍ程度かそれ以下になるようにし
て、図３（ｆ）の構造とする。図３（ｆ）は、図３
（ｅ）と上下が逆になっているが、これは、この研削
や、次の選択研磨のため、上下を逆にして基板１を上側
にしたためである。

【００１３】次いで、選択研磨を行う。ここでは、丁度
絶縁部２が露出するまで、精密な仕上げの研磨で行う。
これにより、図３（ｇ）に示すように、凹凸のある絶縁
部２に囲まれて、この絶縁部２上にシリコン部分10が存
在する構造が得られる。このシリコン部分10がＳＯＩ膜
となる。このように絶縁部２上にシリコン部分10が存在
する構造（ＳＯＩ構造）について、そのシリコン部分10
に各素子を形成する。図３（ｇ）に示すように、各シリ
コン部分10が絶縁部２に囲まれているので、当初より完
全な素子分離がなされた構成となっている。

【００１４】上記説明したような手法により形成される
如き各種のＳＯＩ構造を利用してラテラルバイポーラト
ランジスタを形成する場合について、次に述べる。即
ち、公知のＳＯＩ構造のラテラルバイポーラトランジス
タを、図４により説明すると、次のとおりである。図４
（ａ）は概略構成平面図、図４（ｂ）は概略構成断面図
で図２（ｂ）のＩＩＩ−ＩＩＩ線断面に対応する。

【００１５】図４（ｂ）に示すように、絶縁部（例え
ば、酸化シリコン基板等の絶縁基板）２上には、単結晶
シリコンよりなる半導体部分10から構成されたトランジ
スタ形成領域が設けられている。

【００１６】上記トランジスタ形成領域には、エミッタ
領域３Ｅ、ベース領域３Ｂ、コレクタ領域３Ｃ、及びコ
レクタコンタクト形成のための高濃度不純物拡散領域
（図の右側のｎ⁺ 部分）が設けられている。上記コレク
タ領域３Ｃは、上記トランジスタ形成領域で形成されて
いる。

【００１７】更に、上記トランジスタ形成領域上には、
図４（ａ），（ｂ）に示すように、酸化シリコン膜３Ａ
を介して、ベース領域３Ｂに接続するベース取り出し電
極３Ｄが形成されており、当該ベース取り出し電極３Ｄ
は、ポリシリコン３Ｆ、酸化シリコン膜３Ａの積層構造
及びこの積層構造の側部に形成されたポリシリコンのサ
イドウォール３Ｇよりなる。更に、前記ベース取り出し
電極の側部には、酸化シリコン膜のサイドウォール３Ｈ
が形成され、当該サイドウォール３Ｈにより、ベース取
り出し電極３Ｄと、エミッタ取り出し電極（図示せ
ず）、コレクタ取り出し電極（図示せず）とが分離され
ている。

【００１８】上記の如く、ラテラルバイポーラトランジ
スタが構成される。なお図４（ａ）中、３Ｉは外部ベー
ス電極である。

【００１９】次に、上記ラテラルバイポーラトランジス
タの製造方法を、図５の製造工程図により説明する。

【００２０】図５（ａ）に示すように、絶縁部２（例え
ば酸化シリコン基板である絶縁性基板）上に、単結晶シ
リコンよりなる薄膜半導体部分10を形成する。これは前
記ＳＯＩ構造で形成できる。その薄膜半導体部分10はＮ
型に不純物が導入されている。

【００２１】その後、化学気相成長法によって、酸化シ
リコン膜３Ｊ及びＰ⁺ 多結晶シリコン３Ｋを形成する。

【００２２】次に、図５（ｂ）に示すように、前記Ｐ⁺
多結晶シリコン３Ｋと酸化シリコン膜３Ｊの積層膜を加
工し、ポリシリコン３Ｆと酸化シリコン３Ａとする。こ
の時の加工幅が、コレクタ長となる。

【００２３】ひき続き、化学気相成長法及びそれに引き
続く異方性エッチングにより、エミッタ側の側壁に、多
結晶シリコンのサイドウォール３Ｇを形成する。当該サ
イドウォール３Ｇはベースコンタクトとして機能する。

【００２４】次に、エミッタ側をレジストで覆った後、
全面にＮ⁺ のイオン注入を行う。これにより、コレクタ
コンタクト形成のための高濃度不純物拡散領域を形成す
る。

【００２５】ひき続き、化学気相成長法及びそれにひき
続く異方性エッチングにより、前記Ｐ⁺ 多結晶シリコン
３Ｆと酸化シリコン膜３Ａの積層膜の側壁に、酸化シリ
コン膜のサイドウォール３Ｈ′を形成する。ひき続き、
全面にベースのイオン注入を行う。この時点での断面構
造を示したのが図５（ｃ）である。

【００２６】次に、全面にＮ⁺ イオン注入を行い、エミ
ッタを形成する。ひき続き、化学気相成長法及びそれに
ひき続く異方性エッチングにより、前記Ｐ⁺ 多結晶シリ
コン３Ｆと酸化シリコン膜３Ａの積層膜の側壁に、比較
的厚膜の酸化シリコン膜のサイドウォール３Ｈを形成し
た後、シリサイド化プロセスを行う。シリサイド部分を
符号３Ｌで示す。前記サイドウォール３Ｈは、シリサイ
ド３Ｌをエミッタ，ベース接合から遠ざける働きを果た
すものであるので、厚さは比較的大きくする必要があ
る。これにより、図５（ｄ）の断面構造を得る。上記の
如くして、ラテラルバイポーラトランジスタが形成され
る。

【００２７】

【発明が解決しようとする課題】しかしながら、図６に
示した２次元不純物プロファイルからも理解できるよう
に、ベース及びエミッタを上方からのサイド拡散により
形成する形となるため、ベース領域の幅に、深さ方向の
バラツキが生じる。

【００２８】具体的には、表面から遠ざかるにつれてベ
ース領域の幅が広がり、この部分での電流増幅率ｈ_FEの
低下や遮断周波数ｆ_T の低下といった悪影響をひき起こ
す。このことは、ＳＯＩシリコン膜厚のバラツキによる
特性バラツキの原因となる。

【００２９】また、上記従来のラテラルバイポーラトラ
ンジスタは、酸化シリコン膜のサイドウォール３Ｈ′を
マスクとしてイオン注入を行い、その後上方からの拡散
により、ベース及びエミッタを形成するので、ベース領
域の幅は、酸化シリコン膜のサイドウォール３Ｈ′の幅
に影響されやすく、その後の熱処理によっても規定され
る。

【００３０】従って、ベース領域の幅は、酸化シリコン
膜のサイドウォール３Ｈ′の幅と熱処理条件により変動
し、電流増幅率ｈ_FEや遮断周波数ｆ_T 等の電気特性がば
らつく。

【００３１】そこで、ベース幅の寸法が狭く、かつベー
ス幅の寸法精度が高いベース領域を有するラテラルバイ
ポーラトランジスタとその製造方法を提供することが望
まれていた。

【００３２】上記の目的を達成するため、本発明者は図
２に示す半導体装置の製造方法を開発した。図２に示す
技術は、第１の導伝体及び絶縁体よりなる積層構造体を
形成し、その後前記積層構造体の側壁部の一部に接する
ように第２の導伝体のサイドウォールを形成する。次
に、前記導伝体のサイドウォールに接するように絶縁体
のサイドウォールを形成し、しかる後に前記積層構造体
及び絶縁体のサイドウォールをマスクとして、基板半導
体の一部を除去する。その後、前記基板半導体の除去部
に第３の導伝体を埋め込み、当該第３の導伝体を拡散源
として拡散領域であるエミッタ及び／またはベースを形
成する。

【００３３】しかしながら、上記技術においては、前記
積層構造体の側壁部の一部のみに接するように第２の導
伝体のサイドウォールを形成する必要があるため、前記
積層構造体の底部の一部領域に第２の絶縁体を形成し、
この第２の絶縁体をマスクとして第２の導伝体のサイド
ウォールを形成している。従って、積層構造体を構成す
る第１の絶縁体を加工する際、第２の絶縁体に対して高
選択比を持たせる必要があり、エッチングガス等への制
約が多く、プロセス上の自由度が小さく、製造上問題が
あった。

【００３４】上記技術について、図２を参照して更に詳
しく説明すると、次のとおりである。

【００３５】図２（ａ）に示すように、絶縁性基板（例
えば酸化シリコン基板）である絶縁部２上に、単結晶シ
リコンよりなる薄膜層を形成し、半導体部分10とする。
この薄膜層半導体部分10にはＮ型に不純物が導入されて
いる。この構成の形成のためには、既存のウエーハはり
合わせ技術（例えば前述の説明参照）と、選択酸化技術
を用いることができる。

【００３６】次に、図２（ｂ）に示すように、ＣＶＤに
よりＳｉＯ₂ 等の薄い酸化膜11を形成し、図示の如く単
結晶シリコン薄膜層である半導体部分10の一部が露出す
る形に、この薄い酸化膜11を開口する。

【００３７】次に、図２（ｃ）に示すように、ＣＶＤに
よりシリコン窒化膜膜50、及びＰ⁺多結晶シリコン51と
酸化シリコン膜52との積層膜５を形成する。その後、前
記シリコン窒化膜50、Ｐ⁺ 多結晶シリコン51と酸化シリ
コン膜52の積層膜５を加工する。この時、前記積層膜５
の一端が、前記図２（ｂ）の薄い酸化膜11を被覆するよ
うに加工する。しかも、この被覆する側の薄い酸化膜を
残存させることが必要となるため、例えば、ＣＨ₂ Ｆ₂
＋ＣＯ₂ ガスによる異方性エッチング技術を用いて、シ
リコン窒化膜50の加工を行わなければならない。これに
より、シリコン窒化膜50の対酸化膜11高選択比エッチン
グが可能となる。よってこの段階で、前記したような問
題、即ち第１の絶縁体（シリコン窒化膜50）を加工する
際の第２の絶縁体（酸化膜11）に対して高選択比を持た
せる手法を採用しなければならないという、技術上の制
約が生じる。

【００３８】図２に示す例においては図２（ｄ）に示す
ように、ひき続き、化学気相成長法及びそれにひき続く
異方性エッチングにより、前記積層膜５の側壁に、多結
晶シリコンのサイドウォール61，62を形成する。当該サ
イドウォール61，62はベースコンタクトとして機能す
る。しかも、図２（ｃ）にて、前記積層膜５の一端に薄
い酸化膜11が残存させてあるため、この部分における当
該サイドウォール61は、単結晶シリコン薄膜層である半
導体部分10と接続されない。従って、ベースコンタクト
として機能するサイドウォール62のみが、前記積層膜５
の側壁の一端（図の左側の端）のみで、単結晶シリコン
薄膜層である半導体部分10と接続することが可能とな
る。

【００３９】更にひき続き、化学気相成長法及びそれに
ひき続く異方性エッチングにより、前記積層膜５の側壁
に、酸化シリコン膜のサイドウォール71，72を形成す
る。当該サイドウォール71，72はベースコンタクトと、
その後形成するエミッタコンタクトとの分離膜として機
能する。

【００４０】その後、前記酸化シリコン膜71，72のサイ
ドウォールをマスクとして、露出した単結晶シリコン薄
膜層である半導体部分10を、下地の絶縁性基板２に達す
るまで、エッチング除去する。エッチング除去により形
成された凹部を符号10ａ，10ｂで示す。

【００４１】次に、図１（ｅ）に示すように、化学気相
成長法により、図２（ｄ）における単結晶シリコン薄膜
層半導体部分10の凹部10ａ，10ｂに多結晶シリコン81，
82を埋め込む。

【００４２】次に、コレクタ側（図の右側）をレジスト
で覆った後、全面にＰ⁺ のイオン注入を行う。これによ
り一方（図の左側）の多結晶シリコン82がＰ⁺ となる。
その後、アニールすることで、前記多結晶シリコン82を
拡散源として、単結晶シリコン薄膜層半導体部分10の表
面層と平行方向（図の水平方向）にベース３Ｂを形成す
る。

【００４３】この方法により、単結晶シリコン薄膜層半
導体部分10の深さ方向（図の垂直方向）に、概略濃度一
定の拡散源から、ベース３Ｂを形成することが可能とな
り、従来例で問題となった、基板深さ方向での不純物濃
度の不均一性が解消される。更に、不純物拡散源は、ベ
ースコンタクト電極として機能するサイドウォール62に
規定され、よってこれに対して自己整合で形成される。

【００４４】次に、全面にＮ⁺ のイオン注入を行い、そ
の後アニールすることで、前記多結晶シリコン81，82を
拡散源として、エミッタ及びコレクタコンタクト形成の
ための高濃度不純物拡散領域を形成する。

【００４５】エミッタにおいても、従来例で問題となっ
た基板深さ方向での不純物濃度の不均一性が解消される
点は、先のベースの場合と同様である。これによりエミ
ッタ３Ｅ、コレクタ３Ｃが形成される（図２（ｅ）参
照）。

【００４６】その後、エミッタ及びコレクタ取り出し電
極を残して、当該結晶シリコンを加工する。これによ
り、コレクタコンタクト形成のための高濃度不純物拡散
領域を形成する。

【００４７】以上説明したように、図２に示す技術によ
れば、薄膜ＳＯＩ基板にバイポーラトランジスタを形成
する際、ベース及びエミッタをシリコン基板内に埋め込
まれた導伝体により形成された概略均一濃度の不純物拡
散源からの拡散により形成することで、ベース幅の寸法
が狭く、かつベース幅の深さ方向のバラツキが無いベー
ス領域の形成が可能となるのではあるが、高選択比エッ
チング技術を要し、エッチングガスの制約等が多く自由
度に欠け、必ずしも容易な製造工程をとれるものではな
い。

【００４８】

【発明の目的】本発明は、ベース幅の寸法が狭く、かつ
ベース幅の寸法精度が高いベース領域を有するラテラル
バイポーラトランジスタとして構成できる半導体装置及
びその製造方法であって、かつ、製造プロセス上の制約
が小さく、容易な工程で得ることができる半導体装置、
及びその製造方法を提供することを目的とする。

【００４９】

【課題を解決するための手段】本出願の請求項１の発明
は、第１の導伝体及び絶縁体よりなる積層構造体と、前
記積層構造体の一方の側壁部の一部に接する第２の導伝
体のサイドウォールと、前記積層構造体の他方の側壁部
の全面に接する絶縁体のサイドウォール及び前記第２の
導伝体のサイドウォールに接する絶縁体のサイドウォー
ルと、前記積層構造体及び絶縁体のサイドウォールに近
接して形成された基板半導体の凹部と、前記基板半導体
の凹部に埋め込まれた第３の導伝体とからなる半導体装
置であって、これにより上記目的を達成するものであ
る。

【００５０】本出願の請求項２の発明は、第１及び第２
の導伝体を多結晶シリコン、もしくは、多結晶シリコン
と高融点金属との積層構造としたところの請求項１に記
載の半導体装置であって、これにより上記目的を達成す
るものである。

【００５１】本出願の請求項３の発明は、第３の導伝体
を多結晶シリコンとしたところの請求項１または２に記
載の半導体装置であって、これにより上記目的を達成す
るものである。

【００５２】本出願の請求項４の発明は、第１の導伝体
及び絶縁体よりなる積層構造体を形成する工程と、前記
積層構造体の側壁部の全面に接する第２の導伝体のサイ
ドウォールを形成する工程と、前記積層構造体及び導伝
体のサイドウォールの不要部分を除去する工程と、前記
導伝体のサイドウォールに接する絶縁体のサイドウォー
ルを形成する工程と、前記積層構造体及び絶縁体のサイ
ドウォールをマスクとして、基板半導体の一部を除去す
る工程と、前記基板半導体の除去部に第３の導伝体を埋
め込む工程と、当該第３の導伝体を拡散源として、拡散
領域を形成する工程とを含む半導体装置の製造方法であ
って、これにより上記目的を達成するものである。

【００５３】本出願の請求項５の発明は、第１及び第２
の導伝体を多結晶シリコン、もしくは、多結晶シリコン
と高融点金属との製造構造としたところの請求項４記載
の半導体装置の製造方法であって、これにより上記目的
を達成するものである。

【００５４】本出願の請求項６の発明は、第３の導伝体
を多結晶シリコンとしたところの請求項４または５記載
の半導体装置の製造方法であって、これにより上記目的
を達成するものである。

【００５５】

【作用】本発明においては、前記積層構造体の側壁部の
一部のみに接するように第２の導伝体のサイドウォール
を形成するにあたり、先ず、積層構造体の側壁部の全面
に接するように第２の導伝体のサイドウォールを形成
し、しかる後に不要部分を除去することでこれを達成す
る。従って、従来必要とした高選択エッチング技術を必
要とせずに、容易なプロセスでこれを製造することが可
能となった。

【００５６】本出願の発明によれば、半導体装置（ラテ
ラルバイポーラトランジスタ等）の拡散領域（ベース及
びエミッタ等）をシリコン等の半導体部分に埋め込まれ
た概略均一濃度の不純物拡散源からの拡散により形成す
ることで、拡散領域幅（ベース幅等）の寸法が狭く、か
つ該拡散領域の深さ方向のバラツキが無いベース領域等
拡散領域の形成が可能となる。

【００５７】更に、前記略均一濃度の不純物拡散源を、
拡散領域の取り出し電極（ベース取り出し電極等）に対
して自己整合で形成することにより、素子領域の縮小を
図り、素子特性の向上、集積度の向上に寄与することが
可能となる。

【００５８】更に、ベース取り出し電極等の形成を導伝
体のサイドウォールを利用し、容易に形成することが可
能となり、ベースコンタクト幅の微細化が可能となる。

【００５９】

【実施例】以下、本発明の具体的な実施例を図面を用い
て説明する。但し当然のことではあるが、本発明は実施
例により限定されるものではない。

【００６０】実施例１ この実施例では、以下のようにＳＯＩ構造のラテラルバ
イポーラトランジスタを形成した。

【００６１】（Ａ）図１（ａ）に示すように、絶縁性基
板（例えば酸化シリコン基板）である絶縁部２上に、単
結晶シリコンよりなる薄膜層を形成し、半導体部分10と
する。この薄膜層半導体部分10はＮ型に不純物が導入さ
れている。この構成の形成のためには、既存のウエーハ
はり合わせ技術（例えば前述の説明参照）と、選択酸化
技術を用いることができる。これにより、図１（ａ）の
構造を得る。

【００６２】（Ｂ）次に、図１（ｂ）に示すように、Ｃ
ＶＤによりＳｉＯ₂ 等の薄い酸化膜11、及び第１の導伝
体51であるＰ⁺ 多結晶シリコンと絶縁体52である酸化シ
リコン膜の製造構造体５を形成する。

【００６３】その後、前記薄い酸化膜11、Ｐ⁺ 多結晶シ
リコンと酸化シリコン膜の積層構造体５をフォトレジス
ト等のマスク41を用いて、加工する。この時、当該積層
構造体５の一端を基板半導体部分10上に、残りの一端を
基板絶縁部２上に形成する。これにより図１（ｂ）の構
造を得る。

【００６４】（Ｃ）次に、図１（ｃ）に示すように、ひ
き続き、化学気相成長法及びそれにひき続く異方性エッ
チングにより、前記積層構造体５の側壁に、多結晶シリ
コンにより第２の導伝体のサイドウォール61，62を形成
する。サイドウォール62は、ベースコンタクトとして機
能する。

【００６５】この時、上記工程（Ｂ）にて、前記積層構
造体５の一端は、基板絶縁部２上に形成されているた
め、この部分に接する当該サイドウォール61は、単結晶
シリコン薄膜半導体部分10と接続されない。従って、ベ
ースコンタクトとして機能する当該サイドウォール62
は、前記積層構造体５の側壁の一端のみで、単結晶シリ
コン薄膜層半導体部分10と接続することが可能となる。
これにより図１（ｃ）の構造を得る。

【００６６】（Ｄ）次に、図１（ｄ）に示すように、前
記積層構造体５及び多結晶シリコンのサイドウォール6
1，62の基板半導体部分10上にある部分をレジスト等の
保護膜42で被覆し、露出部を除去する。これにより、図
１（ｄ）に示すように、前記積層構造体５の側壁部の一
部のみに接し、基板半導体部分10に接続する形で多結晶
シリコンのサイドウォール62が残った構造が形成され
る。

【００６７】（Ｅ）次に、図１（ｅ）に示すように、化
学気相成長法及びそれにひき続く異方性エッチングによ
り、前記積層構造体５の側壁に、酸化シリコン膜により
絶縁体のサイドウォール71，72を形成する。当該サイド
ウォール71，72はベースコンタクトと、その後形成する
エミッタコンタクトとの分離膜として機能する。

【００６８】その後、前記酸化シリコン膜のサイドウォ
ール71，72をマスクとして、露出した単結晶シリコン薄
膜層半導体部分10を、下地の基板絶縁部２に達するま
で、エッチング除去する。これにより図１（ｅ）の構造
を得る。エッチング除去により形成された凹部を符号10
ａ，10ｂで示す。

【００６９】（Ｆ）次に、図１（ｆ）に示すように、化
学気相成長法により上記工程（Ｅ）にて形成された、単
結晶シリコン薄膜層半導体部分10の凹部10ａ，10ｂに第
３の導伝体として多結晶シリコン81，82を埋め込む。

【００７０】次に、コレクタ側（図の右側）をレジスト
で覆った後、全面にＰ⁺ のイオン注入を行う。その後、
アニールすることで、前記多結晶シリコン81，82を拡散
源として、単結晶シリコン薄膜層表面層と平行方向（図
の水平方向）にベース３Ｂを形成する。

【００７１】前記方法により、単結晶シリコン薄膜層半
導体部分10の深さ方向（図の垂直方向）に、概略濃度一
定の拡散源から、ベース３Ｂを形成することが可能とな
り、従来例で問題となった、基板深さ方向での不純物濃
度の不均一性が解消される。

【００７２】更に、前記不純物拡散源は、上記工程
（Ｃ）にて形成された、サイドウォール62であるベース
コンタクト電極に対して自己整合で形成される。

【００７３】次に、全面にＮ⁺ のイオン注入を行いその
後、アニールすることで、前記多結晶シリコン81，82を
拡散源として、エミッタ３Ｅ及びコレクタ３Ｃのコンタ
クト形成のための高濃度不純物拡散領域を形成する。

【００７４】エミッタにおいても従来例で問題となっ
た、基板深さ方向での不純物濃度の不均一性が解消され
る点は、先のベースの場合と同様である。

【００７５】その後、エミッタ及びコレクタ取り出し電
極を残して、当該多結晶シリコン81，82を加工する。こ
れにより、コレクタコンタクト形成のための高濃度不純
物拡散領域を形成する。

【００７６】

【発明の効果】本発明によれば、ベース幅の寸法が狭
く、かつベース幅の寸法精度が高いベース領域を有する
ようにラテラルバイポーラトランジスタとして構成でき
る技術であって、かつ、製造プロセス上の制約が小さ
く、容易な工程で得ることができる半導体装置、及びそ
の製造方法を提供することができる。

【図面の簡単な説明】

【図１】実施例１の工程を順に断面図で示すものであ
る。

【図２】背景技術を示す

【図３】従来技術を示す。

【図４】従来技術を示す。

【図５】従来技術を示す。

【図６】従来技術を示す。

【符号の説明】 10 半導体 11ａ 凹部 11ｂ 凹部 ２ 絶縁部 ３Ｂ 拡散領域（ベース領域） ３Ｃ 拡散領域（コレクタ領域） ３Ｅ 拡散領域（エミッタ領域） 51 第１の導伝体 52 絶縁体 ５ 積層構造体 61，62 第２の導伝体のサイドウォール 71，72 絶縁体のサイドウォール 81，82 第３の導伝体

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１の導伝体及び絶縁体よりなる積層構造
   体と、前記積層構造体の一方の側壁部の一部に接する第
   ２の導伝体のサイドウォールと、前記積層構造体の他方
   の側壁部の全面に接する絶縁体のサイドウォール及び前
   記第２の導伝体のサイドウォールに接する絶縁体のサイ
   ドウォールと、前記積層構造体及び絶縁体のサイドウォ
   ールに近接して形成された基板半導体の凹部と、前記基
   板半導体の凹部に埋め込まれた第３の導伝体とからなる
   半導体装置。
2. 【請求項２】第１及び第２の導伝体を多結晶シリコン、
   もしくは、多結晶シリコンと高融点金属との積層構造と
   したところの請求項１に記載の半導体装置。
3. 【請求項３】第３の導伝体を多結晶シリコンとしたとこ
   ろの請求項１または２に記載の半導体装置。
4. 【請求項４】第１の導伝体及び絶縁体よりなる積層構造
   体を形成する工程と、 前記積層構造体の側壁部の全面に接する第２の導伝体の
   サイドウォールを形成する工程と、 前記積層構造体及び導伝体のサイドウォールの不要部分
   を除去する工程と、 前記導伝体のサイドウォールに接する絶縁体のサイドウ
   ォールを形成する工程と、 前記積層構造体及び絶縁体のサイドウォールをマスクと
   して、基板半導体の一部を除去する工程と、 前記基板半導体の除去部に第３の導伝体を埋め込む工程
   と、 当該第３の導伝体を拡散源として、拡散領域を形成する
   工程とを含む半導体装置の製造方法。
5. 【請求項５】第１及び第２の導伝体を多結晶シリコン、
   もしくは、多結晶シリコンと高融点金属との積層構造と
   したところの請求項４に記載の半導体装置の製造方法。
6. 【請求項６】第３の導伝体を多結晶シリコンとしたとこ
   ろの請求項４または５記載の半導体装置の製造方法。