JPH0669221A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0669221A JPH0669221A JP4160265A JP16026592A JPH0669221A JP H0669221 A JPH0669221 A JP H0669221A JP 4160265 A JP4160265 A JP 4160265A JP 16026592 A JP16026592 A JP 16026592A JP H0669221 A JPH0669221 A JP H0669221A
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- semiconductor
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Abstract
(57)【要約】 （修正有）
【目的】 ベース幅等の拡散領域の寸法が狭く、かつベ
ース等拡散領域幅の深さ方向のバラツキが無い拡散領域
の形成を可能とし、かつ抵抗を低減した半導体装置の製
造方法の提供。 【構成】 絶縁部２中に位置する半導体部分10の一部を
除去し、該除去部10′に伝導体を埋め込み、該伝導体を
拡散源として、拡散領域41を形成し、伝導体をマスクと
して、絶縁部２の一部を除去することにより、半導体部
分の除去部10′に埋め込まれた伝導体の少なくとも一部
を露出し、該露出部を選択的にシリサイド化する半導体
装置の製造方法。
ース等拡散領域幅の深さ方向のバラツキが無い拡散領域
の形成を可能とし、かつ抵抗を低減した半導体装置の製
造方法の提供。 【構成】 絶縁部２中に位置する半導体部分10の一部を
除去し、該除去部10′に伝導体を埋め込み、該伝導体を
拡散源として、拡散領域41を形成し、伝導体をマスクと
して、絶縁部２の一部を除去することにより、半導体部
分の除去部10′に埋め込まれた伝導体の少なくとも一部
を露出し、該露出部を選択的にシリサイド化する半導体
装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。本発明は、例えば、ラテラルバイポーラトラ
ンジスタの製造方法として利用することができる。ま
た、特に、ＳＯＩ構造のラテラルバイポーラトランジス
タの製造方法として利用できる。
に関する。本発明は、例えば、ラテラルバイポーラトラ
ンジスタの製造方法として利用することができる。ま
た、特に、ＳＯＩ構造のラテラルバイポーラトランジス
タの製造方法として利用できる。
【０００２】
【従来の技術】接合容量Ｃｊｓの低減、α線耐性の向上
等を図ることを目的として、ＳＯＩ構造のバイポーラト
ランジスタが提案されている。
等を図ることを目的として、ＳＯＩ構造のバイポーラト
ランジスタが提案されている。
【０００３】一方、バイポーラトランジスタの動作特性
を高める構造として、ベース幅を狭くすることが容易な
縦型（ラテラル）バイポーラトランジスタが提案されて
いる。
を高める構造として、ベース幅を狭くすることが容易な
縦型（ラテラル）バイポーラトランジスタが提案されて
いる。
【０００４】縦型バイポーラトランジスタでは、寄生抵
抗を小さくするために、埋め込み層を形成することが一
般的である。この埋め込み層を形成した場合には、バイ
ポーラトランジスタの形成面積が大きくなるために、高
集積化が困難になる。
抗を小さくするために、埋め込み層を形成することが一
般的である。この埋め込み層を形成した場合には、バイ
ポーラトランジスタの形成面積が大きくなるために、高
集積化が困難になる。
【０００５】そこで、ベース幅の縮小が容易なＳＯＩ構
造のラテラルバイポーラトランジスタが提案されてい
る。
造のラテラルバイポーラトランジスタが提案されてい
る。
【０００６】ＳＯＩ構造の半導体装置については数多く
の提案があり、その形成手段も多数あって、本発明をＳ
ＯＩ構造について適用する場合もいずれの手段を用いて
もよいものであるが、その形成方法の一つとしてはり合
わせＳＯＩ構造の形成方法と称される手法が知られてい
る。以下この手法を例にとってＳＯＩ構造の形成につい
て図３を参照して説明すると、以下のとおりである（Ex
tended Abstracts ofthe 21st Conference on Solid St
ate Devices and Materials, Tokyo, 1989, pp.89-92
のM.Hashimoto et. al. 「Low Leakage SOIMOSFETS Fab
ricated Usinga Wafer Bonding Methhod 」参照）。
の提案があり、その形成手段も多数あって、本発明をＳ
ＯＩ構造について適用する場合もいずれの手段を用いて
もよいものであるが、その形成方法の一つとしてはり合
わせＳＯＩ構造の形成方法と称される手法が知られてい
る。以下この手法を例にとってＳＯＩ構造の形成につい
て図３を参照して説明すると、以下のとおりである（Ex
tended Abstracts ofthe 21st Conference on Solid St
ate Devices and Materials, Tokyo, 1989, pp.89-92
のM.Hashimoto et. al. 「Low Leakage SOIMOSFETS Fab
ricated Usinga Wafer Bonding Methhod 」参照）。
【０００７】図３（ａ）に示すようにシリコン基板１
（一般に高平坦度シリコンウェーハを用いる。これを基
板Ａとする）の一方のがわの面をフォトリソグラフィー
技術やエッチング技術を用いてパターニングし、１５０
０Åあるいはこれより小さい位の深さの凹部を形成す
る。
（一般に高平坦度シリコンウェーハを用いる。これを基
板Ａとする）の一方のがわの面をフォトリソグラフィー
技術やエッチング技術を用いてパターニングし、１５０
０Åあるいはこれより小さい位の深さの凹部を形成す
る。
【０００８】次に、この面にＳｉＯ2 膜をＣＶＤ等で形
成すること等によって絶縁部２を形成する。これによっ
て、図３（ｂ）に示すように、シリコン基板１の一方の
がわに絶縁部２が形成された構造が得られる。絶縁部２
は、パターニングされたシリコン基板１の表面形状に従
って、図示の如く凹凸をもった膜として形成される。
成すること等によって絶縁部２を形成する。これによっ
て、図３（ｂ）に示すように、シリコン基板１の一方の
がわに絶縁部２が形成された構造が得られる。絶縁部２
は、パターニングされたシリコン基板１の表面形状に従
って、図示の如く凹凸をもった膜として形成される。
【０００９】更にこの絶縁部２上に接着層３としてのポ
リシリコン膜等をＣＶＤ等により５μｍ厚程度で形成す
る（図３（ｃ））。接着層３であるポリシリコン膜は、
後の工程で別の基板（図３（ｅ）にＢで示す基板４）を
はり合わせる際に、高度な平滑なはり合わせ面を形成す
るためのものである。
リシリコン膜等をＣＶＤ等により５μｍ厚程度で形成す
る（図３（ｃ））。接着層３であるポリシリコン膜は、
後の工程で別の基板（図３（ｅ）にＢで示す基板４）を
はり合わせる際に、高度な平滑なはり合わせ面を形成す
るためのものである。
【００１０】次に、接着層３の表面を平坦化研磨し、高
度に平滑な面とする（図３（ｄ））。ここで残膜として
接着層（ポリシリコン膜）が３μｍ厚かそれ以下になる
ようにする。
度に平滑な面とする（図３（ｄ））。ここで残膜として
接着層（ポリシリコン膜）が３μｍ厚かそれ以下になる
ようにする。
【００１１】この接着層３の研磨面に、別の基板４（こ
れを基板Ｂとする）を密着させる。密圧着によって両面
は接合し、この結果図３（ｅ）に示すような接合構造が
得られる。一般には、両面に介在する水ないし水酸基の
作用による水素結合によって、しっかりとした接合が達
成されると言われている。これを通常、熱して熱接合さ
せ、きわめて強固なはり合わせを達成する。はり合わせ
強度は一般に２００ｋｇ／ｃｍ2 以上であり、場合によ
っては２，０００ｋｇ／ｃｍ2 にもなる。はり合わせる
別の基板４（基板Ｂ）は、基板１（基板Ａ）と同様なシ
リコン基板を用いるのが通常である。はり合わせ後加熱
処理を経ることが多いので、熱膨脹等の物性が等しいも
のでないと、不都合が生じるおそれがあるからである。
このような問題がなければ、例えば図３に示す従来技術
にあっては別の基板４は支持台としての役割を果たすだ
けであるので、これは必ずしもシリコン基板である必要
はない。但し、はり合わせる別の基板４（基板Ｂ）の方
にも素子を形成する場合は、素子形成可能な半導体基板
であることが要される。
れを基板Ｂとする）を密着させる。密圧着によって両面
は接合し、この結果図３（ｅ）に示すような接合構造が
得られる。一般には、両面に介在する水ないし水酸基の
作用による水素結合によって、しっかりとした接合が達
成されると言われている。これを通常、熱して熱接合さ
せ、きわめて強固なはり合わせを達成する。はり合わせ
強度は一般に２００ｋｇ／ｃｍ2 以上であり、場合によ
っては２，０００ｋｇ／ｃｍ2 にもなる。はり合わせる
別の基板４（基板Ｂ）は、基板１（基板Ａ）と同様なシ
リコン基板を用いるのが通常である。はり合わせ後加熱
処理を経ることが多いので、熱膨脹等の物性が等しいも
のでないと、不都合が生じるおそれがあるからである。
このような問題がなければ、例えば図３に示す従来技術
にあっては別の基板４は支持台としての役割を果たすだ
けであるので、これは必ずしもシリコン基板である必要
はない。但し、はり合わせる別の基板４（基板Ｂ）の方
にも素子を形成する場合は、素子形成可能な半導体基板
であることが要される。
【００１２】次に、基板１を研削し、基板１のシリコン
部分が残膜として５μｍ程度かそれ以下になるようにし
て、図３（ｆ）の構造とする。図３（ｆ）は、図３
（ｅ）と上下が逆になっているが、これは、この研削
や、次の選択研磨のため、上下を逆にして基板１を上側
にしたためである。
部分が残膜として５μｍ程度かそれ以下になるようにし
て、図３（ｆ）の構造とする。図３（ｆ）は、図３
（ｅ）と上下が逆になっているが、これは、この研削
や、次の選択研磨のため、上下を逆にして基板１を上側
にしたためである。
【００１３】次いで、選択研磨を行う。ここでは、丁度
絶縁部２が露出するまで、精密な仕上げの研磨を行う。
これにより、図３（ｇ）に示すように、凹凸のある絶縁
部２に囲まれて、この絶縁部２上にシリコン部分10が存
在する構造が得られる。このシリコン部分10がＳＯＩ膜
となる。このように絶縁部２上にシリコン部分10が存在
する構造（ＳＯＩ構造）について、そのシリコン部分10
に各種素子を形成する。図３（ｇ）に示すように、各シ
リコン部分10が絶縁部２に囲まれているので、当初より
完全な素子分離がなされた構成となっている。
絶縁部２が露出するまで、精密な仕上げの研磨を行う。
これにより、図３（ｇ）に示すように、凹凸のある絶縁
部２に囲まれて、この絶縁部２上にシリコン部分10が存
在する構造が得られる。このシリコン部分10がＳＯＩ膜
となる。このように絶縁部２上にシリコン部分10が存在
する構造（ＳＯＩ構造）について、そのシリコン部分10
に各種素子を形成する。図３（ｇ）に示すように、各シ
リコン部分10が絶縁部２に囲まれているので、当初より
完全な素子分離がなされた構成となっている。
【００１４】例えば上記のようにして得られるＳＯＩ構
造を利用したラテラルバイポーラトランジスタの製造方
法として、本発明者は、図２に示す製造工程の技術を創
案した。
造を利用したラテラルバイポーラトランジスタの製造方
法として、本発明者は、図２に示す製造工程の技術を創
案した。
【００１５】図２（ａ）に示すように、絶縁性基板（例
えば酸化シリコン基板）上に、単結晶シリコンよりなる
薄膜層を形成して、絶縁部２内に半導体部分10が位置す
る構造とする。前記薄膜層はＮ型に不純物が導入され
て、半導体部分10をなしているのである。この構造を得
るためには、前述した基板ウェーハのはり合わせ技術
と、選択酸化技術を用いることができる。
えば酸化シリコン基板）上に、単結晶シリコンよりなる
薄膜層を形成して、絶縁部２内に半導体部分10が位置す
る構造とする。前記薄膜層はＮ型に不純物が導入され
て、半導体部分10をなしているのである。この構造を得
るためには、前述した基板ウェーハのはり合わせ技術
と、選択酸化技術を用いることができる。
【００１６】次に、図２（ｂ）に示すように、ＣＶＤに
より薄い酸化膜11及びＰ+ 多結晶シリコンから成る伝導
体51と酸化シリコン膜から成る絶縁体52の積層膜５を形
成する。その後、前記薄い酸化膜11、Ｐ+ 多結晶シリコ
ンと酸化シリコン膜の積層膜５を加工する。この時、図
２（ｂ）の如く当該積層構造体５の一端５ａを半導体部
分10上に、他の一端５ｂを絶縁部２上に形成する。
より薄い酸化膜11及びＰ+ 多結晶シリコンから成る伝導
体51と酸化シリコン膜から成る絶縁体52の積層膜５を形
成する。その後、前記薄い酸化膜11、Ｐ+ 多結晶シリコ
ンと酸化シリコン膜の積層膜５を加工する。この時、図
２（ｂ）の如く当該積層構造体５の一端５ａを半導体部
分10上に、他の一端５ｂを絶縁部２上に形成する。
【００１７】次に、図３（ｃ）に示すように、ひき続
き、化学気相成長法及びそれにひき続く異方性エッチン
グにより、前記積層膜５の側壁に、多結晶シリコンのサ
イドウォール61，62を形成する。サイドウォール62は、
ベースコンタクトとして機能する。この時、図２（ｂ）
により説明したように、積層膜５の一端５ｂは、絶縁部
２上に形成されているため、この部分に接する当該サイ
ドウォール61は、単結晶シリコン薄膜層から成る半導体
部分10と接続されない。従って、ベースコンタクトとし
て機能するサイドウォール62は、前記積層膜５の側壁の
一端のみで、半導体部分10と接続することが可能とな
る。
き、化学気相成長法及びそれにひき続く異方性エッチン
グにより、前記積層膜５の側壁に、多結晶シリコンのサ
イドウォール61，62を形成する。サイドウォール62は、
ベースコンタクトとして機能する。この時、図２（ｂ）
により説明したように、積層膜５の一端５ｂは、絶縁部
２上に形成されているため、この部分に接する当該サイ
ドウォール61は、単結晶シリコン薄膜層から成る半導体
部分10と接続されない。従って、ベースコンタクトとし
て機能するサイドウォール62は、前記積層膜５の側壁の
一端のみで、半導体部分10と接続することが可能とな
る。
【００１８】次に、図２（ｄ）に示すように、前記積層
構造体５及び多結晶シリコンのサイドウォール62の半導
体部分10上に接している部分をレジスト等の保護膜32で
被覆し、露出部を除去する。これにより、前記積層構造
体５の側壁部の一部のみに接し、かつ半導体部分10に接
続する形で多結晶シリコンのサイドウォール62が形成さ
れる。
構造体５及び多結晶シリコンのサイドウォール62の半導
体部分10上に接している部分をレジスト等の保護膜32で
被覆し、露出部を除去する。これにより、前記積層構造
体５の側壁部の一部のみに接し、かつ半導体部分10に接
続する形で多結晶シリコンのサイドウォール62が形成さ
れる。
【００１９】次に、図２（ｄ）に示すように、化学気相
成長法及びそれにひき続く異方性エッチングにより、前
記積層膜５の側壁に、酸化シリコン膜のサイドウォール
71，72を形成する。当該サイドウォール71，72はベース
コンタクトと、その後形成するエミッタコンタクトとの
分離膜として機能する。その後、前記酸化シリコン膜の
サイドウォール71，72をマスクとして、露出した半導体
部分10（単結晶シリコン薄膜層）を、下地の基板をなす
絶縁部２に達するまで、エッチング除去する。これによ
り図２（ｅ）の構造を得る。半導体部分10のエッチング
除去された所を10′で示す。
成長法及びそれにひき続く異方性エッチングにより、前
記積層膜５の側壁に、酸化シリコン膜のサイドウォール
71，72を形成する。当該サイドウォール71，72はベース
コンタクトと、その後形成するエミッタコンタクトとの
分離膜として機能する。その後、前記酸化シリコン膜の
サイドウォール71，72をマスクとして、露出した半導体
部分10（単結晶シリコン薄膜層）を、下地の基板をなす
絶縁部２に達するまで、エッチング除去する。これによ
り図２（ｅ）の構造を得る。半導体部分10のエッチング
除去された所を10′で示す。
【００２０】次に、図２（ｆ）に示すように、化学気相
成長法により上記図２（ｅ）を得る工程で形成された、
半導体部分10の凹部10′に伝導体８として多結晶シリコ
ンを埋め込む。
成長法により上記図２（ｅ）を得る工程で形成された、
半導体部分10の凹部10′に伝導体８として多結晶シリコ
ンを埋め込む。
【００２１】次に、コレクタ側をレジストで覆って後、
全面にＰ+ のイオン注入を行う。。その後、アニールす
ることで、前記伝導体８として多結晶シリコンを拡散源
として、拡散領域41を形成し、即ち単結晶シリコン薄膜
層である半導体部分10の表面層と平行方向（図の水平方
向）にベースを形成する。
全面にＰ+ のイオン注入を行う。。その後、アニールす
ることで、前記伝導体８として多結晶シリコンを拡散源
として、拡散領域41を形成し、即ち単結晶シリコン薄膜
層である半導体部分10の表面層と平行方向（図の水平方
向）にベースを形成する。
【００２２】前記方法により、半導体部分10である単結
晶シリコン薄膜層の深さ方向（図の垂直方向）に、概略
濃度一定の拡散源からベースを形成することが可能とな
り、基板深さ方向での不純物濃度の不均一性が解消され
る。
晶シリコン薄膜層の深さ方向（図の垂直方向）に、概略
濃度一定の拡散源からベースを形成することが可能とな
り、基板深さ方向での不純物濃度の不均一性が解消され
る。
【００２３】更に、前記不純物拡散源は、図２（ｃ）の
構造を得る工程で形成されたサイドウォールベースコン
タクト電極62に対して、自己整合で形成される。
構造を得る工程で形成されたサイドウォールベースコン
タクト電極62に対して、自己整合で形成される。
【００２４】次に、全面にＮ+ のイオン注入を行いその
後、アニールすることで、前記多結晶シリコンを拡散源
８として、エミッタ及びコレクタコンタクト形成のため
の高濃度不純物拡散領域を形成する。
後、アニールすることで、前記多結晶シリコンを拡散源
８として、エミッタ及びコレクタコンタクト形成のため
の高濃度不純物拡散領域を形成する。
【００２５】エミッタにおいても基板深さ方向での不純
物濃度の不均一性が解消される点は、先のベースの場合
と同様である。
物濃度の不均一性が解消される点は、先のベースの場合
と同様である。
【００２６】その後、エミッタ及びコレクタ取り出し電
極を残して、当該多結晶シリコンを加工する。これによ
り、コレクタコンタクト形成のための高濃度不純物拡散
領域を形成する。
極を残して、当該多結晶シリコンを加工する。これによ
り、コレクタコンタクト形成のための高濃度不純物拡散
領域を形成する。
【００２７】上記技術では、シリコン半導体部分内に概
略均一濃度の不純物拡散源を埋め込んだ構成とし、ベー
ス及びエミッタを前記不純物拡散源をからの拡散により
形成する。これにより、ベース幅の寸法が狭く、かつベ
ース幅の深さ方向のバラツキが無いベース領域の形成を
可能とした。更に、前記概略均一濃度の不純物拡散源を
ベー取り出電極に対して自己整合で形成することで、素
子領域の縮小を図り、素子特性の向上、集積度の向上に
寄与することを可能とした。
略均一濃度の不純物拡散源を埋め込んだ構成とし、ベー
ス及びエミッタを前記不純物拡散源をからの拡散により
形成する。これにより、ベース幅の寸法が狭く、かつベ
ース幅の深さ方向のバラツキが無いベース領域の形成を
可能とした。更に、前記概略均一濃度の不純物拡散源を
ベー取り出電極に対して自己整合で形成することで、素
子領域の縮小を図り、素子特性の向上、集積度の向上に
寄与することを可能とした。
【００２８】
【発明が解決しようとする問題点】しかしながら、上記
背景技術によるラテラルバイポーラトランジスタでは、
エミッタ取り出し電極をシリコン半導体部分10内に埋め
込んだ不純物拡散源により形成する際、この不純物拡散
源としては、例えば多結晶シリコンを用いるが、この場
合、エミッタ抵抗の低減に限界があり、特性向上の妨げ
となる。
背景技術によるラテラルバイポーラトランジスタでは、
エミッタ取り出し電極をシリコン半導体部分10内に埋め
込んだ不純物拡散源により形成する際、この不純物拡散
源としては、例えば多結晶シリコンを用いるが、この場
合、エミッタ抵抗の低減に限界があり、特性向上の妨げ
となる。
【００２９】そこで、半導体部分内に概略均一濃度の不
純物拡散源を埋め込む構成とし、拡散領域を該不純物拡
散源をからの拡散により形成することで、ベース幅等の
拡散領域の寸法が狭く、かつベース等拡散領域幅の深さ
方向のバラツキが無い拡散領域（ベース領域）の形成を
可能とするとともに、そればかりでなく、抵抗（エミッ
タ抵抗）を低減し半導体装置（特にラテラルバイポーラ
トランジスタ）を提供することが望まれているのであ
り、本発明はこの要請を満足した半導体装置の形成方法
を提供することを目的とする。
純物拡散源を埋め込む構成とし、拡散領域を該不純物拡
散源をからの拡散により形成することで、ベース幅等の
拡散領域の寸法が狭く、かつベース等拡散領域幅の深さ
方向のバラツキが無い拡散領域（ベース領域）の形成を
可能とするとともに、そればかりでなく、抵抗（エミッ
タ抵抗）を低減し半導体装置（特にラテラルバイポーラ
トランジスタ）を提供することが望まれているのであ
り、本発明はこの要請を満足した半導体装置の形成方法
を提供することを目的とする。
【００３０】
【課題を解決するための手段】本出願の各発明は、上記
目的を達成するためになされたもので、請求項１の発明
は、絶縁部中に位置する半導体部分の一部を除去する工
程と、半導体部分の該除去部に伝導体を埋め込む工程
と、該伝導体を拡散源として、拡散領域を形成する工程
と、前記伝導体をマスクとして、前記絶縁部の一部を除
去することにより、半導体部分の前記除去部に埋め込ま
れた当該伝導体の少なくとも一部を露出する工程と、該
伝導体の当該露出部を選択的にシリサイド化する工程と
を含む半導体装置の製造方法である。
目的を達成するためになされたもので、請求項１の発明
は、絶縁部中に位置する半導体部分の一部を除去する工
程と、半導体部分の該除去部に伝導体を埋め込む工程
と、該伝導体を拡散源として、拡散領域を形成する工程
と、前記伝導体をマスクとして、前記絶縁部の一部を除
去することにより、半導体部分の前記除去部に埋め込ま
れた当該伝導体の少なくとも一部を露出する工程と、該
伝導体の当該露出部を選択的にシリサイド化する工程と
を含む半導体装置の製造方法である。
【００３１】請求項２の発明は、半導体部分がＳＯＩ構
造をなす請求項１に記載の半導体装置の製造方法であ
る。
造をなす請求項１に記載の半導体装置の製造方法であ
る。
【００３２】請求項３の発明は、前記半導体装置がバイ
ポーラトランジスタであり、前記伝導体を拡散源として
拡散領域を形成する工程が、エミッタ、ベースの少なく
ともいずれかを形成する工程である請求項１または２に
記載の半導体装置の製造方法である。
ポーラトランジスタであり、前記伝導体を拡散源として
拡散領域を形成する工程が、エミッタ、ベースの少なく
ともいずれかを形成する工程である請求項１または２に
記載の半導体装置の製造方法である。
【００３３】請求項４の発明は、伝導体を多結晶シリコ
ンとしたところの請求項１ないし３のいずれかに記載の
半導体装置の製造方法である。
ンとしたところの請求項１ないし３のいずれかに記載の
半導体装置の製造方法である。
【００３４】請求項５の発明は、絶縁部中に半導体部分
を形成した基板上に、第１の伝導体及び絶縁体よりなる
積層構造体を形成する工程と、該積層構造体の側壁部の
片面に接する構成で第２の伝導体のサイドウォールを形
成する工程と、該第２の伝導体のサイドウォールに接す
る構成で、絶縁体のサイドウォールを形成する工程と、
前記積層構造体及び絶縁体のサイドウォールをマスクと
して、前記半導体部分の一部を除去する工程と、半導体
部分の該除去部に第３の伝導体を埋め込む工程と、該第
３の伝導体を拡散源として、拡散領域を形成する工程
と、前記第３の伝導体をマスクとして、前記絶縁部の一
部を除去することにより、半導体部分の前記除去部に埋
め込まれた第３の伝導体を露出する工程と、該第３の伝
導体の当該露出部を選択的にシリサイド化する工程とを
含む半導体装置の製造方法である。
を形成した基板上に、第１の伝導体及び絶縁体よりなる
積層構造体を形成する工程と、該積層構造体の側壁部の
片面に接する構成で第２の伝導体のサイドウォールを形
成する工程と、該第２の伝導体のサイドウォールに接す
る構成で、絶縁体のサイドウォールを形成する工程と、
前記積層構造体及び絶縁体のサイドウォールをマスクと
して、前記半導体部分の一部を除去する工程と、半導体
部分の該除去部に第３の伝導体を埋め込む工程と、該第
３の伝導体を拡散源として、拡散領域を形成する工程
と、前記第３の伝導体をマスクとして、前記絶縁部の一
部を除去することにより、半導体部分の前記除去部に埋
め込まれた第３の伝導体を露出する工程と、該第３の伝
導体の当該露出部を選択的にシリサイド化する工程とを
含む半導体装置の製造方法である。
【００３５】請求項６の発明は、半導体部分がＳＯＩ構
造をなす請求項５に記載の半導体装置の製造方法であ
る。
造をなす請求項５に記載の半導体装置の製造方法であ
る。
【００３６】請求項７の発明は、前記半導体装置がバイ
ポーラトランジスタであり、前記伝導体を拡散源として
拡散領域を形成する工程が、エミッタ、ベースの少なく
ともいずれかを形成する工程である請求項５または６に
記載の半導体装置の製造方法である。
ポーラトランジスタであり、前記伝導体を拡散源として
拡散領域を形成する工程が、エミッタ、ベースの少なく
ともいずれかを形成する工程である請求項５または６に
記載の半導体装置の製造方法である。
【００３７】請求項８の発明は、前記第１，第２の伝導
体の少なくともいずれかを多結晶シリコン、もしくは、
多結晶シリコンと高融点金属との積層構造としたところ
の請求項５ないし７のいずれかに記載の半導体装置の製
造方法である。
体の少なくともいずれかを多結晶シリコン、もしくは、
多結晶シリコンと高融点金属との積層構造としたところ
の請求項５ないし７のいずれかに記載の半導体装置の製
造方法である。
【００３８】請求項９の発明は、前記第３の伝導体を多
結晶シリコンとしたところの請求項１ないし３のいずれ
かに記載の半導体装置の製造方法である。
結晶シリコンとしたところの請求項１ないし３のいずれ
かに記載の半導体装置の製造方法である。
【００３９】
【作用】本発明によれば、シリコン基板等の基板内に埋
め込んだ不純物拡散源の近接部を自己整合でシリサイド
化することで、特性の良い半導体装置、例えばエミッタ
抵抗を低減したラテラルバイポーラトランジスタを提供
できる。
め込んだ不純物拡散源の近接部を自己整合でシリサイド
化することで、特性の良い半導体装置、例えばエミッタ
抵抗を低減したラテラルバイポーラトランジスタを提供
できる。
【００４０】即ち、本発明を、例えばラテラルバイポー
ラトランジスタに適用すると、ベース及びエミッタを形
成するにあたり、概略均一濃度の不純物拡散源をベース
取り出し電極に対して自己整合で基板内に埋め込み、当
該不純物拡散源からの拡散るによりこれらを形成するこ
とで、ベース幅の寸法が狭く、かつベース幅の深さ方向
のバラツキが無いベース領域の形成が可能となる。
ラトランジスタに適用すると、ベース及びエミッタを形
成するにあたり、概略均一濃度の不純物拡散源をベース
取り出し電極に対して自己整合で基板内に埋め込み、当
該不純物拡散源からの拡散るによりこれらを形成するこ
とで、ベース幅の寸法が狭く、かつベース幅の深さ方向
のバラツキが無いベース領域の形成が可能となる。
【００４１】更に、基板内に埋め込んだ前記不純物拡散
源の近接部を自己整合でシリサイド化することで、エミ
ッタ抵抗の低減が可能となる。
源の近接部を自己整合でシリサイド化することで、エミ
ッタ抵抗の低減が可能となる。
【００４２】
【実施例】以下、本発明の具体的な実施例を図面を用い
て説明する。但し当然のことではあるが、本発明は実施
例により限定を受けるものではない。
て説明する。但し当然のことではあるが、本発明は実施
例により限定を受けるものではない。
【００４３】実施例１ 本実施例においては、次のようにしてＳＯＩ構造のラテ
ラルバイポーラトランジスタを形成した。
ラルバイポーラトランジスタを形成した。
【００４４】（Ａ）図１（ａ）に示すように、絶縁部２
をなす絶縁性基板（例えば酸化シリコン基板）上に、単
結晶シリコンよりなる薄膜層を形勢し、半導体部分10と
する。この薄膜層半導体部分10は、Ｎ型に不純物が導入
されている。この構造の形成には、前述した既存のウェ
ーハはり合わせ技術と、選択酸化技術を用いることがで
きる。
をなす絶縁性基板（例えば酸化シリコン基板）上に、単
結晶シリコンよりなる薄膜層を形勢し、半導体部分10と
する。この薄膜層半導体部分10は、Ｎ型に不純物が導入
されている。この構造の形成には、前述した既存のウェ
ーハはり合わせ技術と、選択酸化技術を用いることがで
きる。
【００４５】（Ｂ）次に、図１（ｂ）に示すように、Ｃ
ＶＤにより薄い酸化膜11、更に第１の伝導体51であるＰ
+ 多結晶シリコンと絶縁体52である酸化シリコン膜52の
積層構造体（積層膜）５を形成する。
ＶＤにより薄い酸化膜11、更に第１の伝導体51であるＰ
+ 多結晶シリコンと絶縁体52である酸化シリコン膜52の
積層構造体（積層膜）５を形成する。
【００４６】その後、前記薄い酸化膜11、Ｐ+ 多結晶シ
リコンと酸化シリコン膜の積層構造体５をレジスト等の
保護膜31を用いて加工する。この時、当該積層構造体５
の一端を基板上の半導体部分10上に、残りの一端を基板
の絶縁部２上に形成する。
リコンと酸化シリコン膜の積層構造体５をレジスト等の
保護膜31を用いて加工する。この時、当該積層構造体５
の一端を基板上の半導体部分10上に、残りの一端を基板
の絶縁部２上に形成する。
【００４７】（Ｃ）次に、図１（ｃ）に示すように、ひ
き続き、化学気相成長法及びそれにひき続く異方性エッ
チングにより、前記積層構造体５の側壁に、多結晶シリ
コンにより第２伝導体のサイドウォール61，62を形成す
る。このサイドウォールは、ベースコンタクトとして機
能する。
き続き、化学気相成長法及びそれにひき続く異方性エッ
チングにより、前記積層構造体５の側壁に、多結晶シリ
コンにより第２伝導体のサイドウォール61，62を形成す
る。このサイドウォールは、ベースコンタクトとして機
能する。
【００４８】この時、上記（Ｂ）の工程において、前記
積層構造体５の一端は、基板絶縁部２上に形成されてい
るため、この部分に接する当該サイドウォール61は、単
結晶シリコン薄膜層半導体部分10と接続されない。従っ
て、ベースコンタクトとして機能する当該サイドウォー
ル61，62は、前記積層構造体５の側壁の一端のみで（図
の左側のサイドウォール62のみで）、単結晶シリコン薄
膜層半導体部分10と接続することが可能となる。
積層構造体５の一端は、基板絶縁部２上に形成されてい
るため、この部分に接する当該サイドウォール61は、単
結晶シリコン薄膜層半導体部分10と接続されない。従っ
て、ベースコンタクトとして機能する当該サイドウォー
ル61，62は、前記積層構造体５の側壁の一端のみで（図
の左側のサイドウォール62のみで）、単結晶シリコン薄
膜層半導体部分10と接続することが可能となる。
【００４９】（Ｄ）次に、図１（ｄ）に示すように、前
記積層構造体５及び多結晶シリコンのサイドウォール62
の基板半導体部分10上の部分をレジスト等の保護膜32で
被覆し、露出部を除去する。これにより、前記積層構造
体５の側壁部の一部のみに接し、基板半導体部分10に接
続する形で多結晶シリコンのサイドウォール62が形成さ
れる。
記積層構造体５及び多結晶シリコンのサイドウォール62
の基板半導体部分10上の部分をレジスト等の保護膜32で
被覆し、露出部を除去する。これにより、前記積層構造
体５の側壁部の一部のみに接し、基板半導体部分10に接
続する形で多結晶シリコンのサイドウォール62が形成さ
れる。
【００５０】（Ｅ）次に、図１（ｅ）に示すように、化
学気相成長法及びそれにひき続く異方性エッチングによ
り、前記積層構造体５の側壁に、酸化シリコン膜により
絶縁体のサイドウォール71，72を形成する。このサイド
ウォールはベースコンタクトと、その後形成するエミッ
タコンタクトとの分離膜として機能する。
学気相成長法及びそれにひき続く異方性エッチングによ
り、前記積層構造体５の側壁に、酸化シリコン膜により
絶縁体のサイドウォール71，72を形成する。このサイド
ウォールはベースコンタクトと、その後形成するエミッ
タコンタクトとの分離膜として機能する。
【００５１】その後、前記酸化シリコン膜のサイドウォ
ール71，72をマスクとして、露出した単結晶シリコン薄
膜層半導体部分10を、下地の基板絶縁部２に達するま
で、エッチング除去する。形成された除去部分（凹部）
を符号10′で示す。
ール71，72をマスクとして、露出した単結晶シリコン薄
膜層半導体部分10を、下地の基板絶縁部２に達するま
で、エッチング除去する。形成された除去部分（凹部）
を符号10′で示す。
【００５２】（Ｆ）次に、図１（ｆ）に示すように、化
学気相成長法により前記工程（Ｅ）にて形成された、単
結晶シリコン薄膜層半導体部分10の凹部10′に選択的に
伝導体（第３の伝導体）81，82として多結晶シリコンを
埋め込む。この時、図の如く埋め込み多結晶シリコンが
凹部10′をオーバーハングする形とする。
学気相成長法により前記工程（Ｅ）にて形成された、単
結晶シリコン薄膜層半導体部分10の凹部10′に選択的に
伝導体（第３の伝導体）81，82として多結晶シリコンを
埋め込む。この時、図の如く埋め込み多結晶シリコンが
凹部10′をオーバーハングする形とする。
【００５３】次に、コレクタ側をレジストで覆った後、
全面にＰ+ のイオン注入を行う。その後、アニールする
ことで、前記多結晶シリコンである第３の伝導体82を拡
散源として、単結晶シリコン薄膜層半導体部分10の表面
層と平行方向（図の水平方向）に拡散領域41であるベー
スを形成する。
全面にＰ+ のイオン注入を行う。その後、アニールする
ことで、前記多結晶シリコンである第３の伝導体82を拡
散源として、単結晶シリコン薄膜層半導体部分10の表面
層と平行方向（図の水平方向）に拡散領域41であるベー
スを形成する。
【００５４】前記方法により、単結晶シリコン薄膜層半
導体部分10の深さ方向（図の垂直方向）に、概略濃度一
定の拡散源から、ベースを形成することが可能となり、
基板深さ方向での不純物濃度の不均一性が解消される。
導体部分10の深さ方向（図の垂直方向）に、概略濃度一
定の拡散源から、ベースを形成することが可能となり、
基板深さ方向での不純物濃度の不均一性が解消される。
【００５５】更に、前記不純物拡散源は、工程（Ｃ）に
て形成されたサイドウォールベースコンタクト電極（サ
イドウォール62）に対して、自己整合で形成される。
て形成されたサイドウォールベースコンタクト電極（サ
イドウォール62）に対して、自己整合で形成される。
【００５６】次に、全面にＮ+ のイオン注入を行い、そ
の後、アニールすることで、前記多結晶シリコンである
第３の伝導体81，82を拡散源として、エミッタ及びコレ
クタコンタクト形成のための高濃度不純物拡散領域42，
43を形成する。エミッタをなす拡散領域42形成において
も、基板深さ方向での不純物濃度の不均一性が解消され
る点は、前述したベースの場合と同様である。
の後、アニールすることで、前記多結晶シリコンである
第３の伝導体81，82を拡散源として、エミッタ及びコレ
クタコンタクト形成のための高濃度不純物拡散領域42，
43を形成する。エミッタをなす拡散領域42形成において
も、基板深さ方向での不純物濃度の不均一性が解消され
る点は、前述したベースの場合と同様である。
【００５７】（Ｇ）次に、図１（ｇ）に示すように、前
記多結晶シリコン（第３の伝導体）81，82をマスクとし
て、当該多結晶シリコン近傍の酸化シリコン膜をフッ酸
により除去する。この時、積層構造体５の絶縁体52（酸
化シリコン膜）が除去されるのを防止するため、この部
分をレジスト33で被覆しておく。
記多結晶シリコン（第３の伝導体）81，82をマスクとし
て、当該多結晶シリコン近傍の酸化シリコン膜をフッ酸
により除去する。この時、積層構造体５の絶縁体52（酸
化シリコン膜）が除去されるのを防止するため、この部
分をレジスト33で被覆しておく。
【００５８】（Ｈ）次に、図１（ｈ）に示すように、前
記工程（Ｇ）にて露出した第３の伝導体81，82である多
結晶シリコン表面を選択的にシリサイド化する。このた
めには、例えば、ＳｉＨ4 とＷＦ6 を用いたＣＶＤ技術
を用いれば良い。シリサイド化された部分（シリサイド
部分）を符号91で示す。
記工程（Ｇ）にて露出した第３の伝導体81，82である多
結晶シリコン表面を選択的にシリサイド化する。このた
めには、例えば、ＳｉＨ4 とＷＦ6 を用いたＣＶＤ技術
を用いれば良い。シリサイド化された部分（シリサイド
部分）を符号91で示す。
【００５９】以上、説明したように、本実施例によれ
ば、薄膜ＳＯＩ基板にバイポーラトランジスタを形成す
る際、ベース及びエミッタを形成するにあたり、概略均
一濃度の不純物拡散源をベース取り出し電極に対して自
己整合でシリコン基板内に埋め込み、当該不純物拡散源
からの拡散により形成することで、ベース幅の寸法が狭
く、かつベース幅の深さ方向のバラツキが無いベース領
域の形成が可能となる。
ば、薄膜ＳＯＩ基板にバイポーラトランジスタを形成す
る際、ベース及びエミッタを形成するにあたり、概略均
一濃度の不純物拡散源をベース取り出し電極に対して自
己整合でシリコン基板内に埋め込み、当該不純物拡散源
からの拡散により形成することで、ベース幅の寸法が狭
く、かつベース幅の深さ方向のバラツキが無いベース領
域の形成が可能となる。
【００６０】更に、シリコン基板内に埋め込んだ前記不
純物拡散源である第３の伝導体81，82の近接部を自己整
合でシリサイド化することで、エミッタ抵抗の低減が可
能となる。
純物拡散源である第３の伝導体81，82の近接部を自己整
合でシリサイド化することで、エミッタ抵抗の低減が可
能となる。
【００６１】
【発明の効果】本発明によれば、半導体部分内に概略均
一濃度の不純物拡散源を埋め込む構成とし、拡散領域を
該不純物拡散源からの拡散により形成することで、ベー
ス幅等の拡散領域の寸法が狭く、かつベース等拡散領域
幅の深さ方向のバラツキが無い拡散領域（ベース領域）
の形成を可能とするとともに、そればかりでなく、抵抗
（エミッタ抵抗）を低減し半導体装置（特にラテラルバ
イポーラトランジスタ）を提供することができる。
一濃度の不純物拡散源を埋め込む構成とし、拡散領域を
該不純物拡散源からの拡散により形成することで、ベー
ス幅等の拡散領域の寸法が狭く、かつベース等拡散領域
幅の深さ方向のバラツキが無い拡散領域（ベース領域）
の形成を可能とするとともに、そればかりでなく、抵抗
（エミッタ抵抗）を低減し半導体装置（特にラテラルバ
イポーラトランジスタ）を提供することができる。
【図１】実施例１の工程を示す図である。
【図２】背景技術の工程を示す図である。
【図３】従来技術を示す図である。
10 半導体部分（単結晶シリコン薄膜層） ２ 絶縁部（ＳｉＯ2 ） 51 第１の伝導体（ポリシリコン） 52 絶縁体（ＳｉＯ2 ） 61，62 第２の伝導体（ポリシリコン）のサイドウォ
ール 71，72 絶縁体（ＳｉＯ2 ）のサイドウォール 10′ 半導体部分の除去部分（凹部） 81，82 （第３の）伝導体（埋め込みポリシリコン） 91，92 シリサイド部分
ール 71，72 絶縁体（ＳｉＯ2 ）のサイドウォール 10′ 半導体部分の除去部分（凹部） 81，82 （第３の）伝導体（埋め込みポリシリコン） 91，92 シリサイド部分
Claims (9)
- 【請求項１】絶縁部中に位置する半導体部分の一部を除
去する工程と、 半導体部分の該除去部に伝導体を埋め込む工程と、 該伝導体を拡散源として、拡散領域を形成する工程と、 前記伝導体をマスクとして、前記絶縁部の一部を除去す
ることにより、半導体部分の前記除去部に埋め込まれた
当該伝導体の少なくとも一部を露出する工程と、 該伝導体の当該露出部を選択的にシリサイド化する工程
とを含む半導体装置の製造方法。 - 【請求項２】半導体部分がＳＯＩ構造をなす請求項１に
記載の半導体装置の製造方法。 - 【請求項３】前記半導体装置がバイポーラトランジスタ
であり、前記伝導体を拡散源として拡散領域を形成する
工程が、エミッタ、ベースの少なくともいずれかを形成
する工程である請求項１または２に記載の半導体装置の
製造方法。 - 【請求項４】伝導体を多結晶シリコンとしたところの請
求項１ないし３のいずれかに記載の半導体装置の製造方
法。 - 【請求項５】絶縁部中に半導体部分を形成した基板上
に、第１の伝導体及び絶縁体よりなる積層構造体を形成
する工程と、 該積層構造体の側壁部の片面に接する構成で第２の伝導
体のサイドウォールを形成する工程と、 該第２の伝導体のサイドウォールに接する構成で、絶縁
体のサイドウォールを形成する工程と、 前記積層構造体及び絶縁体のサイドウォールをマスクと
して、前記半導体部分の一部を除去する工程と、 半導体部分の該除去部に第３の伝導体を埋め込む工程
と、 該第３の伝導体を拡散源として、拡散領域を形成する工
程と、 前記第３の伝導体をマスクとして、前記絶縁部の一部を
除去することにより、半導体部分の前記除去部に埋め込
まれた第３の伝導体を露出する工程と、 該第３の伝導体の当該露出部を選択的にシリサイド化す
る工程とを含む半導体装置の製造方法。 - 【請求項６】半導体部分がＳＯＩ構造をなす請求項５に
記載の半導体装置の製造方法。 - 【請求項７】前記半導体装置がバイポーラトランジスタ
であり、前記伝導体を拡散源として拡散領域を形成する
工程が、エミッタ、ベースの少なくともいずれかを形成
する工程である請求項５または６に記載の半導体装置の
製造方法。 - 【請求項８】前記第１，第２の伝導体の少なくともいず
れかを多結晶シリコン、もしくは、多結晶シリコンと高
融点金属との積層構造としたところの請求項５ないし７
のいずれかに記載の半導体装置の製造方法。 - 【請求項９】前記第３の伝導体を多結晶シリコンとした
ところの請求項１ないし３のいずれかに記載の半導体装
置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160265A JPH0669221A (ja) | 1992-05-27 | 1992-05-27 | 半導体装置の製造方法 |
| KR1019930007222A KR100292330B1 (ko) | 1992-05-01 | 1993-04-28 | 반도체장치와그제조방법및실리콘절연기판의제조방법 |
| US08/245,767 US5580797A (en) | 1992-05-01 | 1994-05-18 | Method of making SOI Transistor |
| US08/319,150 US5629217A (en) | 1992-05-01 | 1994-10-06 | Method and apparatus for SOI transistor |
| US08/400,447 US5548156A (en) | 1992-05-01 | 1995-03-07 | Method and apparatus for SOI transistor |
| US08/786,879 US5786258A (en) | 1992-05-01 | 1997-01-23 | Method of making an SOI transistor |
| US08/787,797 US5783472A (en) | 1992-04-27 | 1997-01-23 | Method of making an SOI transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160265A JPH0669221A (ja) | 1992-05-27 | 1992-05-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669221A true JPH0669221A (ja) | 1994-03-11 |
Family
ID=15711268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160265A Pending JPH0669221A (ja) | 1992-04-27 | 1992-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669221A (ja) |
-
1992
- 1992-05-27 JP JP4160265A patent/JPH0669221A/ja active Pending
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