WO2023189161A1 - 半導体装置 - Google Patents

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WO2023189161A1
WO2023189161A1 PCT/JP2023/007747 JP2023007747W WO2023189161A1 WO 2023189161 A1 WO2023189161 A1 WO 2023189161A1 JP 2023007747 W JP2023007747 W JP 2023007747W WO 2023189161 A1 WO2023189161 A1 WO 2023189161A1
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trench
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章太 泉
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ローム株式会社
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device including a p-type region, a first p epitaxial region, an n-type buried region, a second p epitaxial region, and a DTI structure (deep trench isolation structure).
  • a first p-type epitaxial layer is formed on the p-type region.
  • the n-type buried region is formed over the first p epitaxial region.
  • the second p epitaxial region is formed over the n-type buried region.
  • the DTI structure surrounds a region where a high voltage lateral MOS transistor is formed in a plan view. The DTI structure passes through the second p-epitaxial region, the n-type buried region and the first p-epitaxial region to reach the p-type region.
  • An embodiment of the present disclosure provides a semiconductor device that can reduce the element area while suppressing a decrease in breakdown voltage.
  • a semiconductor device includes a chip having a main surface, a trench that defines a first region on one side and a second region on the other side of the chip in cross-sectional view, and a sidewall and a bottom of the trench. a plurality of trench insulation structures covering a wall, the plurality of trench insulation structures integral with each other; a drift region of a first conductivity type that provides a current path connecting the region and the second region.
  • FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is an enlarged view of the area surrounded by the two-dot chain line II in FIG.
  • FIG. 3 is a diagram showing a cross section taken along line III-III in FIG.
  • FIG. 4 is an enlarged view of the portion surrounded by the two-dot chain line IV in FIG.
  • FIG. 5 is an enlarged view of the main part of FIG. 4.
  • FIG. 6 is a diagram showing a flow of the manufacturing process of the semiconductor device.
  • FIG. 7A is a schematic cross-sectional view showing a part of the manufacturing process of the semiconductor device.
  • FIG. 7B is a diagram showing the next step after FIG. 7A.
  • FIG. 7C is a diagram showing the next step after FIG. 7B.
  • FIG. 7D is a diagram showing the next step after FIG. 7C.
  • FIG. 8 is a diagram showing a modification of the semiconductor device.
  • FIG. 1 is a schematic plan view of a semiconductor device 1 according to an embodiment of the present disclosure.
  • FIG. 2 is an enlarged view of the area surrounded by the two-dot chain line II in FIG.
  • FIG. 3 is a diagram showing a cross section taken along line III-III in FIG.
  • FIG. 4 is an enlarged view of the portion surrounded by the two-dot chain line IV in FIG.
  • FIG. 5 is an enlarged view of the main part of FIG. 4.
  • the semiconductor device 1 includes a rectangular parallelepiped-shaped semiconductor chip 2.
  • the semiconductor chip 2 is made of a Si (silicon) chip.
  • the semiconductor chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. are doing.
  • the first main surface 3 and the second main surface 4 are formed into a rectangular shape in a plan view (hereinafter simply referred to as "plan view") when viewed from the normal direction Z thereof.
  • the normal direction Z is also the thickness direction of the semiconductor chip 2.
  • the first side surface 5A and the second side surface 5B extend in a first direction ) is facing.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the semiconductor device 1 includes a p-type first layer 6 , a p-type or n-type second layer 7 , and an n-type third layer 8 formed in a semiconductor chip 2 .
  • the first layer 6 may also be referred to as a "base layer”.
  • the second layer 7 may also be referred to as a "device forming layer.”
  • the third layer 8 may also be referred to as a "buried layer.”
  • the first layer 6 , the second layer 7 and the third layer 8 may be considered as constituent elements of the semiconductor chip 2 .
  • the first layer 6 is formed in a region on the second main surface 4 side in the semiconductor chip 2, and forms part of the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the first layer 6 may have a concentration gradient in which the p-type impurity concentration on the first main surface 3 side is lower than the p-type impurity concentration on the second main surface 4 side.
  • the first layer 6 may have a stacked structure including a high concentration layer and a low concentration layer stacked in this order from the second main surface 4 side.
  • the first layer 6 may have a thickness of, for example, 100 ⁇ m or more and 600 ⁇ m or less.
  • the first layer 6 may be made of a p-type semiconductor substrate (Si substrate).
  • the second layer 7 is formed in a region on the first main surface 3 side in the semiconductor chip 2, and forms part of the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the conductivity type (n type or p type) of the second layer 7 is arbitrary and selected according to the specifications of the semiconductor device 1. In this embodiment, an example in which the second layer 7 has an n-type conductivity will be described, but this is not intended to limit the conductivity type of the second layer 7 to the n-type.
  • the second layer 7 may have a uniform n-type impurity concentration in the thickness direction, or may have an n-type impurity concentration gradient that increases toward the first main surface 3.
  • the second layer 7 may be made of an n-type epitaxial layer (Si epitaxial layer).
  • the third layer 8 is interposed in the region between the first layer 6 and the second layer 7 in the semiconductor chip 2, and forms part of the first to fourth side surfaces 5A to 5D of the semiconductor chip 2.
  • the third layer 8 forms a pn junction J at the boundary with the first layer 6. That is, in the semiconductor chip 2, in the middle part in the thickness direction between the first main surface 3 and the second main surface 4, there is a part extending in the horizontal direction along the first main surface 3 (orthogonal direction to the thickness direction).
  • a pn-junction portion J (a pn-junction portion) is formed.
  • the pn junction J may also be referred to as a "pn-connection portion" or "a pn-boundary portion.”
  • the third layer 8 has a higher n-type impurity concentration than the second layer 7.
  • the third layer 8 may have a concentration gradient in which the n-type impurity concentration on the first main surface 3 side is higher than the n-type impurity concentration on the second main surface 4 side.
  • the third layer 8 may have a thickness of, for example, 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the third layer 8 may be made of an n-type epitaxial layer (Si epitaxial layer).
  • the semiconductor device 1 includes a plurality of element regions 9 provided on the first main surface 3 (second layer 7).
  • the plurality of element regions 9 are regions in which various functional elements are formed.
  • the plurality of element regions 9 are each partitioned inwardly of the first main surface 3 at intervals from the first to fourth side surfaces 5A to 5D in plan view.
  • the number, arrangement, and shape of the element regions 9 are arbitrary, and are not limited to a specific number, arrangement, and shape.
  • the plurality of functional elements may each include at least one of a semiconductor switching element, a semiconductor rectifying element, and a passive element.
  • Semiconductor switching elements include JFET (Junction Field Effect Transistor), MISFET (Metal Insulator Semiconductor Field Effect Transistor), BJT (Bipolar Junction Transistor), and IGBT (Insulated Gate Bipolar Junction Transistor (insulated gate bipolar transistor).
  • the semiconductor rectifying element may include at least one of a pn junction diode, a pin junction diode, a Zener diode, a Schottky barrier diode, and a fast recovery diode.
  • Passive elements may include at least one of a resistor, a capacitor, an inductor, and a fuse.
  • the plurality of element regions 9 include at least one transistor region 9A. The structure of the transistor region 9A side will be specifically explained below.
  • the semiconductor device 1 includes an element isolation structure 10 that partitions a transistor region 9A on the first main surface 3.
  • the element isolation structure 10 defines transistor regions 9A having a predetermined shape in a plan view.
  • the element isolation structure 10 may also be referred to as a "trench electrode structure.”
  • element isolation structure 10 is formed in a band shape extending along transistor region 9A in plan view.
  • the element isolation structure 10 is formed into an annular shape (quadrangular annular shape in this embodiment) in plan view, and partitions a transistor region 9A having a predetermined shape (quadrangular shape in this embodiment).
  • the four corners of the element isolation structure 10 have a round shape that curves away from the transistor region 9A in plan view.
  • the planar shape of the element isolation structure 10 (the planar shape of the transistor region 9A) is arbitrary.
  • the element isolation structure 10 may be formed in a polygonal ring shape, a circular ring shape, or an elliptical ring shape in a plan view, and may partition a transistor region 9A having a polygonal shape, a circular shape, or an elliptical shape in a plan view.
  • element isolation structure 10 has a trench width W1.
  • the trench width W1 is a width in a direction perpendicular to the direction in which the element isolation structure 10 extends in plan view.
  • the trench width W1 may be 0.5 ⁇ m or more and 10 ⁇ m or less.
  • element isolation structure 10 is formed on first main surface 3 so as to penetrate pn junction J, and defines transistor region 9A on first main surface 3. Specifically, the element isolation structure 10 penetrates the second layer 7 and the third layer 8 to reach the first layer 6, and defines transistor regions 9A in the second layer 7. In this embodiment, the element isolation structure 10 extends from the first main surface 3 toward the second main surface 4 side so as to reach the first layer 6, and penetrates the second layer 7 and the third layer 8. .
  • the element isolation structure 10 includes an inner peripheral wall on the side of the transistor region 9A, an outer peripheral wall on the opposite side of the inner peripheral wall (the peripheral edge side of the semiconductor chip 2), and a bottom wall connecting the inner peripheral wall and the outer peripheral wall.
  • the element isolation structure 10 is electrically connected to the semiconductor chip 2 at the bottom wall and electrically insulated from the semiconductor chip 2 at the side walls (inner peripheral wall and outer peripheral wall). That is, the element isolation structure 10 has a lower end portion electrically connected to the semiconductor chip 2.
  • the element isolation structure 10 is electrically connected to the first layer 6 and electrically insulated from the second layer 7 and the third layer 8. In other words, the element isolation structure 10 is fixed at the same potential as the first layer 6.
  • the element isolation structure 10 includes an element isolation trench 13, an element isolation insulating film 14, and an element isolation electrode 15.
  • element isolation trench 13 is formed in an annular shape in plan view.
  • the width of the element isolation trench 13 may be the trench width W1 described above.
  • element isolation trench 13 is formed on the first main surface 3 side of semiconductor chip 2 so as to penetrate pn junction J. Specifically, the element isolation trench 13 penetrates through the second layer 7 and the third layer 8 to reach the first layer 6.
  • the element isolation trench 13 has an inner peripheral wall 16 on the side of the transistor region 9A, an outer peripheral wall 17 on the opposite side of the inner peripheral wall 16 (the peripheral edge side of the semiconductor chip 2), and a bottom wall 18 connecting the inner peripheral wall 16 and the outer peripheral wall 17.
  • the inner peripheral wall 16 and the outer peripheral wall 17 may be respectively referred to as an "inner wall” and an “outer wall", or a "first side wall” and a "second side wall”.
  • the element isolation insulating film 14 covers the inner peripheral wall 16 and outer peripheral wall 17 of the element isolation trench 13 so that the semiconductor chip 2 is exposed from the bottom wall 18 of the element isolation trench 13. Specifically, the element isolation insulating film 14 exposes the first layer 6 from the bottom wall 18 of the element isolation trench 13. It is preferable that the element isolation insulating film 14 covers the entire inner peripheral wall 16 and the entire outer peripheral wall 17 of the element isolation trench 13. The region where the bottom wall 18 of the element isolation trench 13 is exposed may be the contact hole 11 of the element isolation insulating film 14.
  • the element isolation insulating film 14 may include a silicon oxide film.
  • the element isolation insulating film 14 preferably includes a silicon oxide film made of an oxide of the semiconductor chip 2.
  • the element isolation electrode 15 is buried in the element isolation trench 13 with the element isolation insulating film 14 in between, and is electrically connected to the semiconductor chip 2 at the bottom wall 18 of the element isolation trench 13. Specifically, the element isolation electrode 15 is electrically connected to the first layer 6 through the contact hole 11 and is electrically insulated from the second layer 7 and the third layer 8 by the element isolation insulating film 14. There is.
  • element isolation electrode 15 includes conductive polysilicon.
  • the element isolation electrode 15 preferably includes conductive polysilicon of the same conductivity type as the first layer 6 (p-type in this embodiment).
  • the p-type impurity of the element isolation electrode 15 is preferably boron.
  • an element isolation contact 79 may be connected to the element isolation electrode 15. Thereby, the potential of the element isolation electrode 15 can be controlled via wiring (not shown).
  • the semiconductor device 1 further includes a sinker layer 12 formed on the second layer 7.
  • the sinker layer 12 extends in the depth direction of the element isolation trench 13 and is in contact with the third layer 8 and the element isolation insulating film 14 . More specifically, the sinker layer 12 is formed in an annular shape along the inner circumferential wall 16 and the outer circumferential wall 17 of the element isolation trench 13, and extends in the depth direction of the element isolation trench 13 as shown in FIG. The entire surface is in contact with the element isolation insulating film 14.
  • the sinker layer 12 may have a thickness of 0.5 ⁇ m to 5 ⁇ m in a direction perpendicular to the depth direction of the isolation trench 13.
  • a contact region 19 is formed at the end of the sinker layer 12 on the first main surface 3 side along the inner peripheral wall 16 . Contact region 19 is exposed from first main surface 3 . As shown in FIG. 2, the contact region 19 is formed linearly along a part of the element isolation trench 13 and is in contact with the element isolation insulating film 14.
  • the sinker layer 12 has the same conductivity type as the third layer 8, and is n-type in this embodiment. Contact region 19 similarly has the same conductivity type as third layer 8, which in this embodiment is n + type.
  • the impurity concentration of contact region 19 may be higher than that of sinker layer 12 .
  • semiconductor device 1 includes a planar gate MISFET 30 as an example of a functional element formed in transistor region 9A.
  • the MISFET 30 can be classified into HV (high voltage)-MISFET (for example, 100 V or more and 1000 V or less), MV (middle voltage)-MISFET (for example, 30 V or more and 100 V or less), and It can take the form of any one of LV (low voltage)-MISFETs (for example, 1V or more and 30V or less).
  • MISFET 30 includes a first trench isolation structure 20 and a second trench isolation structure 21 formed in transistor region 9A.
  • the first trench isolation structure 20 may be referred to as a shallow trench structure or an STI (shallow trench isolation) structure.
  • the first trench isolation structure 20 is formed in the second layer 7 at a distance from the third layer 8 in the thickness direction of the second layer 7 .
  • the first trench isolation structure 20 is formed along the periphery of the sinker layer 12 and is in contact with the sinker layer 12 .
  • the first trench isolation structure 20 surrounds the second trench isolation structure 21 in the second layer 7 .
  • First trench isolation structure 20 includes a shallow trench 22 and a buried insulator 23 .
  • the shallow trench 22 is formed on the first main surface 3.
  • the buried insulator 23 is buried in the shallow trench 22.
  • the second trench isolation structure 21 divides the transistor region 9A into an outer first region 24 and an inner second region 25.
  • the second trench isolation structure 21 is formed in an annular shape in plan view.
  • the inner region surrounded by the annular second trench isolation structure 21 is the second region 25, and the outer region surrounding the annular second trench isolation structure 21 is the first region 24.
  • second trench isolation structure 21 includes a trench 26 and a trench isolation structure 27.
  • the trench 26 is formed in an annular shape in plan view.
  • the width W2 of the trench 26 is the width in a direction perpendicular to the direction in which the second trench isolation structure 21 extends in plan view (see FIG. 2).
  • the width W2 of the trench 26 is larger than the trench width W1 and the width of the shallow trench 22.
  • the trench width W2 may be 20 ⁇ m or more and 100 ⁇ m or less.
  • the trench 26 is formed in the second layer 7 at a distance from the third layer 8 in the thickness direction of the second layer 7 . Trench 26 has a greater depth than shallow trench 22.
  • the trench 26 includes an inner peripheral wall 28 on the second region 25 side, an outer peripheral wall 29 on the opposite side of the inner peripheral wall 28 (the peripheral edge side of the semiconductor chip 2), and a bottom wall 31 connecting the inner peripheral wall 28 and the outer peripheral wall 29.
  • the inner peripheral wall 28 and the outer peripheral wall 29 may be respectively referred to as an "inner wall” and an “outer wall”, or a "first side wall” and a "second side wall”.
  • the trench insulation structure 27 includes a plurality of trench insulation structures 27 that integrally cover the peripheral walls 28, 29 and the bottom wall 31 of the trench 26.
  • the plurality of trench insulation structures 27 may be differentiated into individual trench insulation structures 27 by protrusions 34 formed on the bottom wall 31 of the trench 26 .
  • the protruding portion 34 protrudes upward from the lower end of the trench insulating structure 27 into the interior of the trench insulating structure 27 in the depth direction of the trench 26 .
  • the protrusion 34 is embedded in the trench insulation structure 27 .
  • a recess 35 corresponding to the shape of the protrusion 34 is formed at the lower end of the trench insulation structure 27 (see FIG. 5).
  • the protrusion 34 is formed in an annular shape along the circumferential direction of the annular trench 26 so as to overlap the trench insulation structure 27 in a plan view. Since the protrusion 34 is continuous over the entire circumference of the trench 26 in plan view, it may also be referred to as a "ring-shaped protrusion”. Therefore, the recess 35 corresponding to the shape of the protrusion 34 may be referred to as an "annular groove”.
  • a plurality of protrusions 34 are formed.
  • the plurality of protrusions 34 are formed concentrically in order from the inner circumferential wall 28 to the outer circumferential wall 29 of the trench 26 . That is, a plurality of protrusions 34 surrounding the second region 25 in plan view are formed.
  • the portions of the trench insulation structure 27 on the regions between adjacent projections 34 may each be an individual unit 36 of the trench insulation structure 27 .
  • Each individual unit 36 is formed vertically in the depth direction of the trench 26 from the bottom wall 31 of the trench 26 to the first main surface 3 .
  • the plurality of individual units 36 of the trench insulation structure 27 are not physically separated from each other, but are integrated in the horizontal direction along the first main surface 3. In other words, in this embodiment, the plurality of trench insulation structures 27 are not physically separated, but are conceptually distinguished by the plurality of protrusions 34.
  • Each individual unit 36 of the trench insulation structure 27 is formed along a buried line 37 extending upward in the depth direction of the trench 26 from the region between adjacent protrusions 34 .
  • the buried line 37 is an imaginary line extending upward from the center between adjacent protrusions 34, and is shown as a broken line in FIGS. 2 to 5.
  • the trench insulation structure 27 includes a first structure 38 and a second structure 39 as a plurality of individual units 36 .
  • the first structure 38 is unevenly distributed on the second region 25 side with respect to the central portion between the first region 24 and the second region 25.
  • the plurality of trench insulation structures 27 (six in FIG. 4) only the trench insulation structure 27 at the end on the second region 25 side is the first structure 38, and the rest are the second structures 39. be.
  • the second structure 39 is formed in a larger proportion on the first region 24 side than on the second region 25 side with respect to the central portion between the first region 24 and the second region 25 . Further, referring to FIG.
  • the first width W3 of the first structure 38 is larger than the second width W4 of the second structure 39.
  • the first width W3 and the second width W4 may be defined by the pitch between adjacent protrusions 34.
  • the width of the extreme trench insulation structure 27 may be the width between the peripheral walls 28, 29 of the trench 26 and the protrusion 34 closest to the peripheral walls 28, 29.
  • the number of the first structures 38 and the second structures 39 may be adjusted as appropriate depending on the breakdown voltage required of the semiconductor device 1. For example, if the semiconductor device 1 requires a high breakdown voltage, the number of first structures 38 and second structures 39 may be increased as much as possible.
  • trench insulation structure 27 includes a buried insulator 40 and a buried conductor 41.
  • the buried insulator 40 is an insulator portion of the trench insulation structure 27 and is integrated between the first structure 38 and the second structure 39.
  • embedded insulator 40 may include a first film portion 42 having relatively high density and a second film portion 43 having lower density than first film portion 42. good.
  • a clearly defined film interface may exist between the first film part 42 and the second film part 43 as shown in FIG. 5, or it may not exist as shown in FIG. good.
  • the denseness of the film can be compared, for example, by etching the first film part 42 and the second film part 43 with a common etching gas or etching solution, and based on the difference in etching rate at that time. For example, when the first film part 42 and the second film part 43 are etched with a common etching gas or etching solution, the etching rate of the first film part 42 having relatively high density is higher than that of the second film part 43. may be slower than the etching rate. Note that when the buried insulator 40 is made of silicon oxide, hydrofluoric acid (HF) can be used as a common etching gas.
  • HF hydrofluoric acid
  • the first film part 42 has a recess 44 extending in the depth direction of the trench 26, and the second film part 43 is formed along the inner wall of the recess 44.
  • a buried conductor 41 is embedded in the recess 44 .
  • the embedded conductor 41 is exposed on the first main surface 3.
  • Embedded conductor 41 is made of conductive polysilicon in this embodiment.
  • the embedded conductor 41 may have a shape that tapers at the upper part near the first main surface 3, as shown in FIG.
  • the first film part 42 has a recess 45 extending in the depth direction of the trench 26, and the second film part 43 is embedded in the recess 45.
  • the buried insulator 40 has a first portion 46 on the first region 24 side with respect to the buried conductor 41; A second portion 47 on the second region 25 side with respect to the buried conductor 41 may be included.
  • the thickness T1 of the first portion 46 may be larger than the thickness T2 of the second portion 47.
  • n-type drift region 48 is formed in the second layer 7 in the transistor region 9A.
  • Drift region 48 is formed along peripheral walls 28, 29 and bottom wall 31 of trench 26 so as to form a current path connecting first region 24 and second region 25.
  • Drift region 48 is in contact with buried insulator 40 throughout the depth direction of trench 26, as shown in FIG.
  • Drift region 48 may have a thickness of 0.5 ⁇ m to 5 ⁇ m in a direction perpendicular to the depth direction of trench 26.
  • the impurity concentration of the drift region 48 may be the same as the impurity concentration of the sinker layer 12.
  • drift region 48 is formed in an annular shape in plan view, and is exposed from first main surface 3 in both first region 24 and second region 25.
  • drift region 48 may branch from first main surface 3 toward the depth direction of trench 26.
  • a part of the second layer 7 may be sandwiched between the pair of drift regions 48 in a cross-sectional view.
  • a portion of the second layer 7 may be a protrusion 49 that protrudes into the second region 25 from a position below the trench 26 toward the first main surface 3 .
  • a drain region 50 is formed in the first region 24 at the end of the drift region 48 on the first main surface 3 side. Drain region 50 is electrically connected to drift region 48 . Drain region 50 is sandwiched between first trench isolation structure 20 and second trench isolation structure 21 . Drain region 50 is in contact with buried insulator 40 and buried insulator 23 . A drain contact region 51 is formed in the surface layer portion of the drain region 50 . Drain contact region 51 is exposed from first main surface 3 . Drain contact region 51 is formed linearly along a portion of trench 26, as shown in FIG. Drain region 50 has the same conductivity type as drift region 48, which in this embodiment is n-type. Drain contact region 51 similarly has the same conductivity type as drift region 48, which in this embodiment is n + type. The impurity concentration of drain contact region 51 may be higher than that of drain region 50.
  • a body region 52 is formed in the second region 25 at the end of the drift region 48 on the first main surface 3 side.
  • Body region 52 is electrically connected to drift region 48 .
  • Body region 52 is formed in an inner region of second region 25 spaced apart from second trench isolation structure 21 .
  • the body region 52 may be formed to cross the protrusion 49 between the pair of drift regions 48 in a cross-sectional view.
  • the body region 52 may form a pn junction with the protrusion 49.
  • a source region 53 and a body contact region 54 are formed in the surface layer of the body region 52 .
  • the source region 53 is formed at a distance from the outer peripheral edge of the body region 52 on the inner side.
  • source region 53 may have a rectangular shape that extends along the longitudinal direction of rectangular body region 52 and crosses from one end of body region 52 in the longitudinal direction to the other end in plan view. good.
  • Channel region 55 is formed between the outer periphery of body region 52 and the outer periphery of source region 53 in the surface layer portion of body region 52 .
  • body region 52 is p-type and source region 53 is n + type.
  • the body contact region 54 is formed in the center of the source region 53 and connected to the body region 52. Referring to FIG. 2, body contact region 54 may have a rectangular shape extending along the longitudinal direction of source region 53 and formed in an inner region of source region 53. Referring to FIG. In this embodiment, body contact region 54 is surrounded by source region 53 in plan view.
  • planar gate structure 56 is further formed in the second region 25.
  • planar gate structure 56 is formed on first main surface 3 so as to cover channel region 55, and controls whether channel region 55 is turned on or off.
  • the planar gate structure 56 is formed so as to span the source region 53 and the second trench isolation structure 21 .
  • Planar gate structure 56 may cover a portion of trench isolation structure 27 of second trench isolation structure 21 .
  • the planar gate structure 56 includes a gate insulating film 57 and a gate electrode 58 stacked in this order from the first main surface 3 side.
  • Gate insulating film 57 may include a silicon oxide film.
  • the gate insulating film 57 preferably includes a silicon oxide film made of an oxide of the semiconductor chip 2 .
  • gate electrode 58 may be formed in an annular shape in plan view.
  • gate electrode 58 includes conductive polysilicon.
  • Gate electrode 58 preferably includes n-type conductive polysilicon.
  • the n-type impurity of the gate electrode 58 is preferably phosphorus or arsenic.
  • the gate electrode 58 may have p-type conductivity. In this case, the p-type impurity of the gate electrode 58 is preferably boron.
  • an interlayer insulating film 59 is formed on the first main surface 3 so as to cover the planar gate structure 56.
  • Interlayer insulating film 59 is made of silicon oxide, for example.
  • a plurality of interconnections 60 to 62 are formed on the interlayer insulating film 59.
  • Each of the plurality of wirings 60 to 62 may include a drain wiring 60, a source wiring 61, and a field plate wiring 62.
  • the drain wiring 60 is connected to the drain contact region 51 via a drain contact 63 embedded in the interlayer insulating film 59.
  • Source wiring 61 is connected to source region 53 and body contact region 54 via source contact 64 embedded in interlayer insulating film 59 .
  • Field plate wiring 62 is connected to buried conductor 41 via field plate contact 65 buried in interlayer insulating film 59 . Therefore, embedded conductor 41 may be referred to as a field plate.
  • the potential of the buried conductor 41 may be greater than or equal to the potential of the source region 53 and less than or equal to the potential of the drain region 50. Further, by omitting field plate wiring 62 and field plate contact 65, buried conductor 41 may be in an electrically floating state.
  • FIG. 6 is a diagram showing the flow of the manufacturing process of the semiconductor device 1.
  • 7A to 7D are schematic cross-sectional views showing a part of the manufacturing process of the semiconductor device 1 in order of process.
  • a p-type semiconductor wafer (first layer 6) that will become the basis of the semiconductor chip 2 is prepared, and a semiconductor wafer 66 (see FIGS. 7A to 7D) is prepared.
  • a buried layer (third layer 8) and second layer 7 are formed (step S1).
  • an n-type impurity for example, phosphorus
  • the second layer 7 is formed on the first layer 6 by epitaxially growing silicon while introducing n-type impurities.
  • the n-type impurity implanted into the surface portion of the first layer 6 is diffused to both sides of the semiconductor wafer 66 in the thickness direction.
  • a third layer 8 (buried layer) is formed between the first layer 6 and the second layer 7.
  • the obtained semiconductor wafer 66 has the above-described first main surface 3 and second main surface 4.
  • a hard mask for example, silicon oxide
  • the second layer 7 and the third layer 8 are formed through the hard mask. selectively etched.
  • element isolation trenches 13 are formed, and transistor regions 9A are defined in the first layer 6 (step S2).
  • the bottom of the element isolation trench 13 is located in the middle of the third layer 8 in the thickness direction.
  • n-type impurities are selectively implanted into the inner walls (inner peripheral wall 16, outer peripheral wall 17, and bottom wall 18) of element isolation trench 13 and first main surface 3 of transistor region 9A.
  • the n-type impurity is implanted at a tilt angle ⁇ of 3° to 7° with respect to the normal n direction of the first main surface 3.
  • n-type impurities can be efficiently implanted into the inner peripheral wall 16 and outer peripheral wall 17 of the element isolation trench 13.
  • phosphorus (P) or the like can be used as the n-type impurity.
  • step S4 additional etching is performed on the element isolation trench 13 (step S4).
  • the element isolation trench 13 is further dug down, and the bottom wall 18 of the element isolation trench 13 reaches the first layer 6.
  • this additional etching step can be omitted.
  • the element isolation trench 13 may be formed by the etching process in step S2 so that the bottom wall 18 reaches the first layer 6.
  • element isolation insulating film 14 is formed on the inner walls (inner peripheral wall 16, outer peripheral wall 17, and bottom wall 18) of element isolation trench 13 (step S5).
  • the element isolation insulating film 14 is formed, for example, by thermal oxidation treatment. Due to the heat generated during the formation of the element isolation insulating film 14, the n-type impurities in the inner peripheral wall 16 and outer peripheral wall 17 of the element isolation trench 13 and the n-type impurity in the transistor region 9A are diffused, and the sinker layer 12 and the drift region 48 are formed. be done.
  • step S6 a portion of the element isolation insulating film 14 on the bottom wall 18 of the element isolation trench 13 is removed by etching. As a result, a contact hole 11 is formed. Next, the element isolation electrode 15 is embedded in the element isolation trench 13 (step S6).
  • a hard mask 67 is formed on the first main surface 3 of the semiconductor wafer 66 (step S7).
  • the hard mask 67 has a first opening 68 and a second opening 69 corresponding to the shapes of a main trench 71 and a subtrench 72, respectively, which will be described later.
  • a deep trench 70 is formed in the semiconductor wafer 66 (step S8). Deep trench 70 is formed in drift region 48 and has a bottom inside drift region 48 .
  • the first main surface 3 side of the semiconductor wafer 66 is partitioned into a first region 24 and a second region 25 by the deep trench 70 .
  • the deep trench 70 includes a plurality of annular deep trenches 70 that are arranged concentrically with each other and physically separated from each other.
  • the deep trench 70 includes a main trench 71 at the end of the second region 25 side, and a plurality of subtrenches 72 that are arranged outside the main trench 71 and have a width narrower than the main trench 71. It may also be a trench group 73.
  • FIG. 7A three sub-trenches 72 are formed outside the main trench 71.
  • the number of sub-trenches 72 may be adjusted according to the number of second structures 39 described above.
  • the width of main trench 71 may be, for example, 2.5 ⁇ m or more and 3 ⁇ m or less, and the width of sub-trench 72 may be, for example, 1 ⁇ m or more and 1.5 ⁇ m or less.
  • each semiconductor wall portion 74 is formed in a band shape along the circumferential direction of the trench group 73 in plan view, and forms a boundary between adjacent deep trenches 70 .
  • the thickness of the semiconductor wall portion 74 is preferably, for example, 1 ⁇ m or less. Thereby, the semiconductor wall portion 74 can be easily transformed into the insulator wall portion 76 in the next thermal oxidation step.
  • the semiconductor wafer 66 is subjected to thermal oxidation treatment.
  • the first insulating film 75 (first film portion 42) is formed on the bottom wall and side wall of the deep trench 70 (step S9).
  • the first insulating film 75 may also be referred to as a "thermal oxide film” or a "liner oxide film”.
  • the semiconductor wall portion 74 is oxidized from both sides of the adjacent deep trenches 70, thereby changing into an insulator and being formed as an insulator wall portion 76.
  • the insulator wall portion 76 may also be referred to as a boundary insulating film that forms a boundary between adjacent deep trenches 70 .
  • the insulator wall portion 76 is formed by altering the quality of the semiconductor wall portion 74, it may have the same thickness as the semiconductor wall portion 74.
  • the lower part of the semiconductor wall 74 is not partially transformed into an insulator, so that the inside and upper part of the insulator wall 76 is A protruding portion 34 is formed that protrudes toward the substrate.
  • an insulating material is deposited on the semiconductor wafer 66 by, for example, CVD.
  • the gas used in the CVD method may be, for example, TEOS (Tetra Ethyl Ortho Silicate) gas.
  • An insulating material backfills subtrench 72 and is deposited along the inner surface of main trench 71.
  • a buried insulating film 77 embedded in the recess 45 of the sub-trench 72 is formed, and a second insulating film 78 is formed along the inner surface of the recess 44 of the main trench 71 (step S10).
  • the buried insulating film 77 and the second insulating film 78 correspond to the second film portion 43 described above.
  • a conductive material is deposited on the semiconductor wafer 66 by, for example, CVD.
  • the conductive material is polysilicon in this embodiment.
  • the conductive material backfills the recess 44 of the main trench 71.
  • the buried conductor 41 is formed in the main trench 71 (step S11).
  • the next step is to form the MISFET 30 in the transistor region 9A.
  • a first trench isolation structure 20 STI
  • step S12 a first trench isolation structure 20
  • step S13 device structures such as the body region 52, drain region 50, source region 53, etc. are formed (step S13), and a planar gate structure 56 is formed.
  • the semiconductor wafer 66 is then divided into the size of each semiconductor chip 2. Thereafter, if necessary, the semiconductor chip 2 is bonded to a lead frame and sealed with a sealing resin, thereby obtaining the semiconductor device 1.
  • the drift region 48 is formed along the peripheral walls 28, 29 and the bottom wall 31 of the trench 26, and the depth direction of the trench 26 can be used as the drift region 48.
  • the horizontal source-drain distance along the first main surface 3 can be shortened by the depth of the trench 26.
  • the element area can be reduced, so that on-resistance can be lowered.
  • the drift region 48 along the peripheral walls 28, 2 of the trench 26 it is possible to prevent the total length of the drift region 48 from becoming short, thereby suppressing a decrease in breakdown voltage.
  • the electric field between the source and drain can be alleviated.
  • all trench insulation structures 27 may be first structures 38 including buried conductors 41.
  • the potential of the plurality of buried conductors 41 has a potential gradient that decreases in steps from the first region 24 to the second region 25 within the range of the potential difference between the drain region 50 and the source region 53. may be formed.
  • the first potential V1>the second potential V2>the third potential V3 may be satisfied.
  • the first conductivity type is n type and the second conductivity type is p type, but even if the first conductivity type is p type and the second conductivity type is n type, good.
  • the specific configuration in this case can be obtained by replacing the n-type region with a p-type region and replacing the p-type region with an n-type region in the above description and the accompanying drawings.
  • an example was described in which the n-type was expressed as the "first conductivity type” and the p-type was expressed as the "second conductivity type,” but these are changed in order to clarify the order of explanation.
  • the n-type may be expressed as the "second conductivity type” and the p-type may be expressed as the "first conductivity type.”
  • Appendix 1-4 The semiconductor device according to appendix 1-3, wherein at least one of the trench insulation structures includes a first structure including conductive polysilicon buried in a depth direction of the trench.
  • At least one of the trench insulation structures includes a second structure including a buried insulation film buried in the depth direction of the trench, Supplementary Note 1-4, wherein the second structure is formed in a larger proportion on the first region side than on the second region side with respect to a central portion between the first region and the second region.
  • Appendix 1-9 The semiconductor device according to any one of Appendixes 1-3 to 1-7 related to Appendix 1-2, wherein the conductive polysilicon is in an electrically floating state.
  • the plurality of trench insulation structures are any one of Supplementary notes 1-1 to 1-3, including a first structure having a first width and a second structure having a second width smaller than the first width.
  • the semiconductor device described in is any one of Supplementary notes 1-1 to 1-3, including a first structure having a first width and a second structure having a second width smaller than the first width.
  • Appendix 1-12 The semiconductor device according to Appendix 1-10 or Appendix 1-11, wherein the first structure includes conductive polysilicon embedded in an insulator.
  • the plurality of trench insulation structures form a potential gradient that decreases stepwise from the drain region side to the source region side in a range of potential difference between the drain region and the source region. 1-15.
  • Element region 9A Transistor region 10: Element isolation structure 11: Contact hole 12: Sinker layer 13: Element isolation trench 14: Element isolation insulating film 15: Element isolation electrode 16: Inner peripheral wall 17: Outer peripheral wall 18: Bottom wall 19: Contact region 20: First trench isolation structure 21: Second trench isolation structure 22: Shallow trench 23: Buried insulator 24: First region 25: Second region 26: Trench 27: Trench insulation structure 28 : Inner wall 29 : Outer wall 31 : Bottom wall 34 : Protrusion 35 : Recess 36 : Individual unit 37 : Embedded line 38 : First structure 39 : Second structure 40 : Embedded insulator 41 : Embedded conductor 42 : First Film part 43 : Second film part 44 : Re

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Abstract

半導体装置は、主面を有するチップと、断面視において前記チップに一方側の第１領域および他方側の第２領域を区画するトレンチと、前記トレンチの側壁および底壁を被覆する複数のトレンチ絶縁構造であって、互いに一体化されている前記複数のトレンチ絶縁構造と、前記チップの内部において前記トレンチの前記側壁および前記底壁に沿って形成され、前記第１領域および前記第２領域を結ぶ電流経路を提供する第１導電型のドリフト領域とを含む。

Description

半導体装置 関連出願
　本出願は、２０２２年３月２９日に日本国特許庁に提出された特願２０２２－０５３２９０号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本開示は、半導体装置に関する。
　特許文献１は、ｐ型領域、第１のｐエピタキシャル領域、ｎ型埋め込み領域、第２のｐエピタキシャル領域、および、ＤＴＩ構造（deep trench isolation structure）を含む半導体装置を開示している。第１のｐ型エピタキシャル層は、ｐ型領域の上に形成されている。ｎ型埋め込み領域は、第１のｐエピタキシャル領域の上に形成されている。第２のｐエピタキシャル領域は、ｎ型埋め込み領域の上に形成されている。ＤＴＩ構造は、平面視において高耐圧横型ＭＯＳトランジスタの形成領域を取り囲んでいる。ＤＴＩ構造は、ｐ型領域に達するように、第２のｐエピタキシャル領域、ｎ型埋め込み領域および第１のｐエピタキシャル領域を貫通している。
特開２０１５－１２２５４３号公報
　本開示の一実施形態は、耐圧の低下を抑制しながら、素子面積を低減することができる半導体装置を提供する。
　本開示の一実施形態に係る半導体装置は、主面を有するチップと、断面視において前記チップに一方側の第１領域および他方側の第２領域を区画するトレンチと、前記トレンチの側壁および底壁を被覆する複数のトレンチ絶縁構造であって、互いに一体化されている前記複数のトレンチ絶縁構造と、前記チップの内部において前記トレンチの前記側壁および前記底壁に沿って形成され、前記第１領域および前記第２領域を結ぶ電流経路を提供する第１導電型のドリフト領域とを含む。
図１は、本開示の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の二点鎖線IIで囲まれた領域の拡大図である。 図３は、図２のIII－III線に沿う断面を示す図である。 図４は、図３の二点鎖線IVで囲まれた部分の拡大図である。 図５は、図４の要部拡大図である。 図６は、前記半導体装置の製造工程のフローを示す図である。 図７Ａは、前記半導体装置の製造工程の一部を示す模式的な断面図である。 図７Ｂは、図７Ａの次の工程を示す図である。 図７Ｃは、図７Ｂの次の工程を示す図である。 図７Ｄは、図７Ｃの次の工程を示す図である。 図８は、前記半導体装置の変形例を示す図である。
　次に、本開示の実施形態を、添付図面を参照して詳細に説明する。添付図面中の各構成要素は、必ずしも厳密に示されたものではなく、模式的に示されたものであり、図面間の縮尺等が必ずしも一致しない。
　図１は、本開示の一実施形態に係る半導体装置１の模式的な平面図である。図２は、図１の二点鎖線IIで囲まれた領域の拡大図である。図３は、図２のIII－III線に沿う断面を示す図である。図４は、図３の二点鎖線IVで囲まれた部分の拡大図である。図５は、図４の要部拡大図である。
　半導体装置１は、直方体形状の半導体チップ２を含む。半導体チップ２は、この実施形態では、Ｓｉ（シリコン）チップからなる。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
　第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、半導体チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘ（水平方向）に延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙ（水平方向）に対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体装置１は、半導体チップ２内に形成されたｐ型の第１層６、ｐ型またはｎ型の第２層７、およびｎ型の第３層８を含む。第１層６は、「ベース層」と称してもよい。第２層７は、「デバイス形成層」と称してもよい。第３層８は、「埋め込み層」と称してもよい。第１層６、第２層７および第３層８は、半導体チップ２の構成要素とみなされてもよい。
　第１層６は、半導体チップ２内において第２主面４側の領域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄの一部を形成している。第１層６は、第１主面３側のｐ型不純物濃度が第２主面４側のｐ型不純物濃度よりも低い濃度勾配を有していてもよい。第１層６は、具体的には、第２主面４側からこの順に積層された高濃度層および低濃度層を含む積層構造を有していてもよい。第１層６は、たとえば、１００μｍ以上６００μｍ以下の厚さを有していてもよい。第１層６は、この実施形態では、ｐ型の半導体基板（Ｓｉ基板）からなっていてもよい。
　第２層７は、半導体チップ２内において第１主面３側の領域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄの一部を形成している。第２層７の導電型（ｎ型またはｐ型）は任意であり、半導体装置１の仕様に応じて選択される。この実施形態では、第２層７がｎ型の導電型を有している例について説明するが、第２層７の導電型をｎ型に限定する趣旨ではない。第２層７は、厚さ方向に関して一様なｎ型不純物濃度を有していてもよいし、第１主面３に向かって上昇するｎ型不純物濃度勾配を有していてもよい。第２層７は、この実施形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなっていてもよい。
　第３層８は、半導体チップ２内において第１層６および第２層７の間の領域に介在され、半導体チップ２の第１～第４側面５Ａ～５Ｄの一部を形成している。第３層８は、第１層６との境界部においてｐｎ接合部Ｊを形成している。つまり、半導体チップ２内には、第１主面３および第２主面４の間の厚さ方向の途中部において、第１主面３に沿う水平方向（厚さ方向の直交方向）に延びるｐｎ接合部Ｊ（a pn-junction portion）が形成されている。ｐｎ接合部Ｊは、「ｐｎ接続部（a pn-connection portion）」または「ｐｎ境界部（a pn-boundary portion）」と称してもよい。
　第３層８は、第２層７よりも高いｎ型不純物濃度を有している。第３層８は、具体的には、第１主面３側のｎ型不純物濃度が第２主面４側のｎ型不純物濃度よりも高い濃度勾配を有していてもよい。第３層８は、たとえば、０．１μｍ以上１０μｍ以下の厚さを有していてもよい。第３層８は、この実施形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなっていてもよい。
　半導体装置１は、第１主面３（第２層７）に設けられた複数の素子領域９を含む。複数の素子領域９は、種々の機能素子がそれぞれ形成された領域である。複数の素子領域９は、平面視において第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部にそれぞれ区画されている。素子領域９の個数、配置および形状は任意であり、特定の個数、配置および形状に限定されない。
　複数の機能素子は、半導体スイッチング素子、半導体整流素子および受動素子のうちの少なくとも１つをそれぞれ含んでいてもよい。半導体スイッチング素子は、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型の電界効果トランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型バイポーラトランジスタ）のうちの少なくとも１つを含んでいてもよい。
　半導体整流素子は、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動素子は、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。複数の素子領域９は、この実施形態では、少なくとも１つのトランジスタ領域９Ａを含む。以下、トランジスタ領域９Ａ側の構造が具体的に説明される。
　半導体装置１は、第１主面３においてトランジスタ領域９Ａを区画する素子分離構造１０を含む。素子分離構造１０は、平面視において所定形状のトランジスタ領域９Ａを区画している。素子分離構造１０は、「トレンチ電極構造」と称してもよい。
　図２を参照して、素子分離構造１０は、平面視においてトランジスタ領域９Ａに沿って延びる帯状に形成されている。素子分離構造１０は、この実施形態では、平面視において環状（この実施形態では四角環状）に形成され、所定形状（この実施形態では四角形状）のトランジスタ領域９Ａを区画している。素子分離構造１０の四隅は、この実施形態では、平面視においてトランジスタ領域９Ａから遠ざかる方向に湾曲するラウンド形状を有している。素子分離構造１０の平面形状（トランジスタ領域９Ａの平面形状）は任意である。素子分離構造１０は、平面視において多角環状、円形環状または楕円環状に形成され、平面視において多角形状、円形形状または楕円形状のトランジスタ領域９Ａを区画していてもよい。
　図２を参照して、素子分離構造１０は、トレンチ幅Ｗ１を有している。トレンチ幅Ｗ１は、平面視において素子分離構造１０が延びる方向に直交する方向の幅である。トレンチ幅Ｗ１は、０．５μｍ以上１０μｍ以下であってもよい。
　図３を参照して、素子分離構造１０は、ｐｎ接合部Ｊを貫通するように第１主面３に形成され、第１主面３にトランジスタ領域９Ａを区画している。素子分離構造１０は、具体的には、第１層６に至るように第２層７および第３層８を貫通し、第２層７においてトランジスタ領域９Ａを区画している。素子分離構造１０は、この実施形態では、第１層６に至るように第１主面３から第２主面４側に向けて延び、第２層７および第３層８を貫通している。
　素子分離構造１０は、トランジスタ領域９Ａ側の内周壁、内周壁の反対側（半導体チップ２の周縁側）の外周壁、ならびに、内周壁および外周壁を接続する底壁を含む。素子分離構造１０は、底壁において半導体チップ２に電気的に接続され、側壁（内周壁および外周壁）において半導体チップ２から電気的に絶縁されている。つまり、素子分離構造１０は、半導体チップ２に電気的に接続された下端部を有している。素子分離構造１０は、具体的には、第１層６に電気的に接続され、第２層７および第３層８から電気的に絶縁されている。つまり、素子分離構造１０は、第１層６と同電位に固定されている。
　素子分離構造１０は、素子分離トレンチ１３、素子分離絶縁膜１４および素子分離電極１５を含む。
　図２を参照して、素子分離トレンチ１３は、平面視において環状に形成されている。素子分離トレンチ１３の幅は、前述のトレンチ幅Ｗ１であってもよい。図３を参照して、素子分離トレンチ１３は、ｐｎ接合部Ｊを貫通するように、半導体チップ２の第１主面３側に形成されている。素子分離トレンチ１３は、具体的には、第１層６に至るように第２層７および第３層８を貫通している。素子分離トレンチ１３は、トランジスタ領域９Ａ側の内周壁１６、内周壁１６の反対側（半導体チップ２の周縁側）の外周壁１７、ならびに、内周壁１６および外周壁１７を接続する底壁１８を含む。内周壁１６および外周壁１７は、それぞれ、「内側壁」および「外側壁」と称してもよいし、「第１側壁」および「第２側壁」と称してもよい。
　素子分離絶縁膜１４は、素子分離トレンチ１３の底壁１８から半導体チップ２を露出させるように素子分離トレンチ１３の内周壁１６および外周壁１７を被覆している。素子分離絶縁膜１４は、具体的には、素子分離トレンチ１３の底壁１８から第１層６を露出させている。素子分離絶縁膜１４は、素子分離トレンチ１３の内周壁１６の全域および外周壁１７の全域を被覆していることが好ましい。素子分離トレンチ１３の底壁１８が露出する領域は、素子分離絶縁膜１４のコンタクト孔１１であってもよい。素子分離絶縁膜１４は、酸化シリコン膜を含んでいてもよい。素子分離絶縁膜１４は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
　素子分離電極１５は、素子分離絶縁膜１４を挟んで素子分離トレンチ１３に埋め込まれ、素子分離トレンチ１３の底壁１８において半導体チップ２に電気的に接続されている。素子分離電極１５は、具体的には、コンタクト孔１１を介して第１層６に電気的に接続され、第２層７および第３層８から素子分離絶縁膜１４によって電気的に絶縁されている。素子分離電極１５は、導電性ポリシリコンを含むことが好ましい。素子分離電極１５は、第１層６と同じ導電型（この実施形態ではｐ型）からなる導電性ポリシリコンを含むことが好ましい。素子分離電極１５のｐ型不純物は、ホウ素であることが好ましい。図２を参照して、素子分離電極１５には、素子分離コンタクト７９が接続されていてもよい。これにより、図示しない配線を介して、素子分離電極１５の電位を制御することができる。
　半導体装置１は、第２層７に形成されたシンカー層１２をさらに含む。シンカー層１２は、素子分離トレンチ１３の深さ方向に延び、かつ第３層８および素子分離絶縁膜１４に接している。より具体的には、シンカー層１２は、素子分離トレンチ１３の内周壁１６および外周壁１７に沿って環状に形成されており、かつ、図３に示すように素子分離トレンチ１３の深さ方向の全体にわたって素子分離絶縁膜１４に接している。シンカー層１２は、素子分離トレンチ１３の深さ方向に直交する方向において、０．５μｍ～５μｍの厚さを有していてもよい。
　内周壁１６に沿うシンカー層１２の第１主面３側の端部には、コンタクト領域１９が形成されている。コンタクト領域１９は、第１主面３から露出している。コンタクト領域１９は、図２に示すように素子分離トレンチ１３の一部に沿って直線状に形成されており、素子分離絶縁膜１４に接している。シンカー層１２は、第３層８と同じ導電型を有しており、この実施形態ではｎ型である。コンタクト領域１９も同様に、第３層８と同じ導電型を有しており、この実施形態ではｎ＋型である。コンタクト領域１９の不純物濃度は、シンカー層１２よりも高くてもよい。
　図２～図４を参照して、半導体装置１は、トランジスタ領域９Ａに形成された機能素子の一例としてのプレーナゲート型のＭＩＳＦＥＴ３０を含む。ＭＩＳＦＥＴ３０は、ドレインソース間に印加されるドレインソース電圧の大きさに応じて、ＨＶ（high voltage）－ＭＩＳＦＥＴ（たとえば１００Ｖ以上１０００Ｖ以下）、ＭＶ（middle voltage）－ＭＩＳＦＥＴ（たとえば３０Ｖ以上１００Ｖ以下）およびＬＶ（low voltage）－ＭＩＳＦＥＴ（たとえば１Ｖ以上３０Ｖ以下）のうちのいずれか一つの形態を採り得る。
　ＭＩＳＦＥＴ３０は、トランジスタ領域９Ａに形成された第１トレンチ分離構造２０および第２トレンチ分離構造２１を含む。
　図３を参照して、第１トレンチ分離構造２０は、シャロートレンチ構造またはＳＴＩ（shallow trench isolation）構造と称してもよい。第１トレンチ分離構造２０は、第２層７の厚さ方向に関して第３層８から間隔を空けて第２層７に形成されている。第１トレンチ分離構造２０は、シンカー層１２に周縁に沿って形成され、シンカー層１２に接している。第１トレンチ分離構造２０は、第２層７において第２トレンチ分離構造２１を取り囲んでいる。第１トレンチ分離構造２０は、シャロートレンチ２２および埋め込み絶縁体２３を含む。シャロートレンチ２２は、第１主面３に形成されている。埋め込み絶縁体２３は、シャロートレンチ２２に埋め込まれている。
　図３および図４を参照して、第２トレンチ分離構造２１はトランジスタ領域９Ａを、外側の第１領域２４と、内側の第２領域２５とに区画する。この実施形態では図２に示すように、第２トレンチ分離構造２１は平面視環状に形成されている。環状の第２トレンチ分離構造２１で取り囲まれた内側領域が第２領域２５であり、環状の第２トレンチ分離構造２１を取り囲む外側領域が第１領域２４である。
　図４および図５を参照して、第２トレンチ分離構造２１は、トレンチ２６と、トレンチ絶縁構造２７とを含む。
　トレンチ２６は、平面視において環状に形成されている。トレンチ２６の幅Ｗ２は、平面視において第２トレンチ分離構造２１が延びる方向に直交する方向の幅である（図２参照）。トレンチ２６の幅Ｗ２は、トレンチ幅Ｗ１およびシャロートレンチ２２の幅よりも大きい。トレンチ幅Ｗ２は、２０μｍ以上１００μｍ以下であってもよい。トレンチ２６は、第２層７の厚さ方向に関して第３層８から間隔を空けて第２層７に形成されている。トレンチ２６は、シャロートレンチ２２よりも大きな深さを有している。トレンチ２６は、第２領域２５側の内周壁２８、内周壁２８の反対側（半導体チップ２の周縁側）の外周壁２９、ならびに、内周壁２８および外周壁２９を接続する底壁３１を含む。内周壁２８および外周壁２９は、それぞれ、「内側壁」および「外側壁」と称してもよいし、「第１側壁」および「第２側壁」と称してもよい。
　トレンチ絶縁構造２７は、一体化するようにトレンチ２６の周壁２８，２９および底壁３１を被覆する複数のトレンチ絶縁構造２７を含む。複数のトレンチ絶縁構造２７は、トレンチ２６の底壁３１に形成された突出部３４によって個々のトレンチ絶縁構造２７に区別されてもよい。突出部３４は、トレンチ２６の深さ方向において、トレンチ絶縁構造２７の下端からトレンチ絶縁構造２７の内部上方に向かって突出している。突出部３４は、トレンチ絶縁構造２７に埋め込まれている。これにより、トレンチ絶縁構造２７の下端部には、突出部３４の形状に対応する凹部３５が形成されている（図５参照）。突出部３４は、平面視において、環状のトレンチ２６の周方向に沿って、トレンチ絶縁構造２７に重なるように環状に形成されている。突出部３４は、平面視において、トレンチ２６の全周にわたって連続しているので、「環状の凸条部」と称してもよい。したがって、突出部３４の形状に対応する凹部３５は、「環状の凹条部」と称してもよい。
　突出部３４は、この実施形態では複数本形成されている。複数の突出部３４は、トレンチ２６の内周壁２８から外周壁２９に向かって順に同心円状に形成されている。つまり、平面視において第２領域２５を取り囲む突出部３４が複数重に形成されている。この実施形態では、隣り合う突出部３４の間の領域上のトレンチ絶縁構造２７の部分が、それぞれ、トレンチ絶縁構造２７の個別単位３６であってもよい。各個別単位３６は、トレンチ２６の深さ方向においてトレンチ２６の底壁３１から第１主面３に至るように縦長に形成されている。
　トレンチ絶縁構造２７の複数の個別単位３６は、互いに物理的に分離されておらず、第１主面３に沿う水平方向において一体化されている。言い換えれば、この実施形態では、複数のトレンチ絶縁構造２７は、物理的には分離されておらず、複数の突出部３４によって概念的に区別されている。トレンチ絶縁構造２７の各個別単位３６は、隣り合う突出部３４の間の領域からトレンチ２６の深さ方向上方に向かって延びる埋め込みライン３７に沿って形成されている。埋め込みライン３７は、隣り合う突出部３４の間の中央部から上方に延びる仮想線であり、図２～図５では破線で示されている。
　トレンチ絶縁構造２７は、複数の個別単位３６として、第１構造３８と、第２構造３９とを含む。第１構造３８は、第１領域２４と第２領域２５との間の中央部に対して第２領域２５側に偏在している。この実施形態では、複数（図４では６つ）のトレンチ絶縁構造２７のうち、第２領域２５側の最も端のトレンチ絶縁構造２７のみが第１構造３８であり、残りが第２構造３９である。言い換えれば、第２構造３９は、第１領域２４と第２領域２５との間の中央部に対して、第２領域２５側よりも第１領域２４側に多い割合で形成されている。また、図５を参照して、第１主面３に沿う水平方向において、第１構造３８の第１幅Ｗ３は、第２構造３９の第２幅Ｗ４よりも大きい。第１幅Ｗ３および第２幅Ｗ４は、隣り合う突出部３４のピッチで定義されてもよい。最も端のトレンチ絶縁構造２７の幅は、トレンチ２６の周壁２８，２９と、当該周壁２８，２９に最も近い突出部３４との間の幅であってもよい。なお、第１構造３８および第２構造３９の数は、半導体装置１に要求される耐圧に合わせて適宜調整すればよい。たとえば、高耐圧が要求される半導体装置１であれば、第１構造３８および第２構造３９の数をできる限り増やせばよい。
　図４および図５を参照して、トレンチ絶縁構造２７は、埋め込み絶縁体４０と、埋め込み導電体４１とを含む。
　埋め込み絶縁体４０は、トレンチ絶縁構造２７の絶縁体部分であり、第１構造３８および第２構造３９間で一体化されている。図５を参照して、埋め込み絶縁体４０は、相対的に高い緻密性を有する第１膜部４２と、第１膜部４２よりも緻密性が低い第２膜部４３とを含んでいてもよい。第１膜部４２と第２膜部４３との間には、図５に示すように明確に定義できる膜界面が存在していてもよいし、図４に示すように存在していなくてもよい。
　膜の緻密性は、たとえば、共通のエッチングガスまたはエッチング液で第１膜部４２および第２膜部４３をエッチングし、そのときのエッチングレートの差に基づいて比較することができる。たとえば、共通のエッチングガスまたはエッチング液で第１膜部４２および第２膜部４３をエッチングしたときに、相対的に高い緻密性を有する第１膜部４２のエッチングレートが、第２膜部４３のエッチングレートよりも遅くてもよい。なお、埋め込み絶縁体４０が酸化シリコンからなる場合、共通のエッチングガスとして、フッ酸（ＨＦ）を使用することができる。
　第１構造３８では、第１膜部４２がトレンチ２６の深さ方向に向かってリセス４４を有しており、リセス４４の内壁に沿って第２膜部４３が形成されている。リセス４４には、埋め込み導電体４１が埋め込まれている。埋め込み導電体４１は、第１主面３において露出している。埋め込み導電体４１は、この実施形態では、導電性ポリシリコンからなる。埋め込み導電体４１は、図４に示すように、第１主面３に近い上部において先細りとなる形状であってもよい。一方、第２構造３９では、第１膜部４２がトレンチ２６の深さ方向に向かってリセス４５を有しており、リセス４５に第２膜部４３が埋め込まれている。
　図４を参照して、第１膜部４２および第２膜部４３の境界が定義できない場合、埋め込み絶縁体４０は、埋め込み導電体４１に対して第１領域２４側の第１部分４６と、埋め込み導電体４１に対して第２領域２５側の第２部分４７とを含んでいてもよい。第１主面３に沿う水平方向において、第１部分４６の厚さＴ１は、第２部分４７の厚さＴ２よりも大きくてもよい。
　トランジスタ領域９Ａにおいて第２層７には、ｎ型のドリフト領域４８が形成されている。ドリフト領域４８は、第１領域２４および第２領域２５を結ぶ電流経路を形成するように、トレンチ２６の周壁２８，２９および底壁３１に沿って形成されている。ドリフト領域４８は、図４に示すようにトレンチ２６の深さ方向の全体にわたって埋め込み絶縁体４０に接している。ドリフト領域４８は、トレンチ２６の深さ方向に直交する方向において、０．５μｍ～５μｍの厚さを有していてもよい。ドリフト領域４８の不純物濃度は、シンカー層１２の不純物濃度と同じであってもよい。
　図２を参照して、ドリフト領域４８は、平面視環状に形成されており、第１領域２４および第２領域２５の双方において、第１主面３から露出している。図４を参照して、第２領域２５においてドリフト領域４８は、第１主面３からトレンチ２６の深さ方向に向かって分岐していてもよい。これにより、第２領域２５では断面視において、一対のドリフト領域４８によって第２層７の一部が挟まれていてもよい。この第２層７の一部は、トレンチ２６よりも下方位置から第１主面３に向かって第２領域２５に突出する突出部４９であってもよい。
　図４を参照して、第１領域２４においてドリフト領域４８の第１主面３側の端部には、ドレイン領域５０が形成されている。ドレイン領域５０は、ドリフト領域４８に電気的に接続されている。ドレイン領域５０は、第１トレンチ分離構造２０と第２トレンチ分離構造２１との間に挟まれている。ドレイン領域５０は、埋め込み絶縁体４０および埋め込み絶縁体２３に接している。ドレイン領域５０の表層部には、ドレインコンタクト領域５１が形成されている。ドレインコンタクト領域５１は、第１主面３から露出している。ドレインコンタクト領域５１は、図２に示すようにトレンチ２６の一部に沿って直線状に形成されている。ドレイン領域５０は、ドリフト領域４８と同じ導電型を有しており、この実施形態ではｎ型である。ドレインコンタクト領域５１も同様に、ドリフト領域４８と同じ導電型を有しており、この実施形態ではｎ＋型である。ドレインコンタクト領域５１の不純物濃度は、ドレイン領域５０よりも高くてもよい。
　図４を参照して、第２領域２５においてドリフト領域４８の第１主面３側の端部には、ボディ領域５２が形成されている。ボディ領域５２は、ドリフト領域４８に電気的に接続されている。ボディ領域５２は、第２トレンチ分離構造２１から間隔を空けた第２領域２５の内方領域に形成されている。ボディ領域５２は、断面視において、一対のドリフト領域４８の間の突出部４９を横切るように形成されていてもよい。第２層７がｎ型である場合、ボディ領域５２は突出部４９との間にｐｎ接合部を形成していてもよい。
　ボディ領域５２の表層部には、ソース領域５３およびボディコンタクト領域５４が形成されている。ソース領域５３は、ボディ領域５２の外周縁から内側は間隔を空けて形成されている。図２を参照して、ソース領域５３は、平面視において、長方形状のボディ領域５２の長手方向に沿って延び、ボディ領域５２の長手方向一端部から他端部に横切る長方形状であってもよい。チャネル領域５５は、ボディ領域５２の表層部において、ボディ領域５２の外周縁とソース領域５３の外周縁との間に形成される。この実施形態では、ボディ領域５２がｐ型であり、ソース領域５３がｎ＋型である。
　ボディコンタクト領域５４は、ソース領域５３の中央部に形成されており、ボディ領域５２に接続されている。図２を参照して、ボディコンタクト領域５４は、ソース領域５３の長手方向に沿って延び、ソース領域５３の内方領域に形成された長方形状であってもよい。この実施形態では、ボディコンタクト領域５４は、平面視においてソース領域５３に取り囲まれている。
　第２領域２５にはさらに、プレーナゲート構造５６が形成されている。図４を参照して、プレーナゲート構造５６は、チャネル領域５５を被覆するように第１主面３の上に形成され、チャネル領域５５のオンオフを制御する。プレーナゲート構造５６は、この実施形態では、ソース領域５３と第２トレンチ分離構造２１に跨るように形成されている。プレーナゲート構造５６は、第２トレンチ分離構造２１のトレンチ絶縁構造２７の一部を被覆していてもよい。
　プレーナゲート構造５６は、第１主面３側からこの順に積層されたゲート絶縁膜５７およびゲート電極５８を含む。ゲート絶縁膜５７は、酸化シリコン膜を含んでいてもよい。ゲート絶縁膜５７は、半導体チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
　図２を参照して、ゲート電極５８は、平面視環状に形成されていてもよい。ゲート電極５８は、導電性ポリシリコンを含むことが好ましい。ゲート電極５８は、ｎ型からなる導電性ポリシリコンを含むことが好ましい。ゲート電極５８のｎ型不純物は、リンやヒ素であることが好ましい。むろん、ゲート電極５８は、ｐ型の導電型を有していてもよい。この場合、ゲート電極５８のｐ型不純物は、ホウ素であることが好ましい。
　図４を参照して、プレーナゲート構造５６を覆うように、第１主面３上には層間絶縁膜５９が形成されている。層間絶縁膜５９は、たとえば酸化シリコンからなる。層間絶縁膜５９上には、複数の配線６０～６２が形成されている。複数の配線６０～６２は、それぞれ、ドレイン配線６０、ソース配線６１およびフィールドプレート配線６２を含んでいてもよい。
　ドレイン配線６０は、層間絶縁膜５９に埋め込まれたドレインコンタクト６３を介してドレインコンタクト領域５１に接続されている。ソース配線６１は、層間絶縁膜５９に埋め込まれたソースコンタクト６４を介してソース領域５３およびボディコンタクト領域５４に接続されている。フィールドプレート配線６２は、層間絶縁膜５９に埋め込まれたフィールドプレートコンタクト６５を介して埋め込み導電体４１に接続されている。したがって、埋め込み導電体４１は、フィールドプレートと称してもよい。
　この実施形態では、埋め込み導電体４１の電位は、ソース領域５３の電位以上であり、かつドレイン領域５０の電位以下であってもよい。また、フィールドプレート配線６２およびフィールドプレートコンタクト６５を省略することによって、埋め込み導電体４１は、電気的浮遊状態になっていてもよい。
　図６は、半導体装置１の製造工程のフローを示す図である。図７Ａ～図７Ｄは、半導体装置１の製造工程の一部を工程順に示す模式的な断面図である。
　半導体装置１を製造するには、図６を参照して、半導体チップ２の元となるｐ型の半導体ウエハ（第１層６）が準備され、半導体ウエハ６６（図７Ａ～図７Ｄ参照）上に埋め込み層（第３層８）および第２層７が形成される（ステップＳ１）。たとえば、第１層６の表面部に、ｎ型不純物（たとえば、リン）が注入される。次に、ｎ型不純物を導入しながらシリコンをエピタキシャル成長させることによって、第１層６上に第２層７が形成される。その後、アニール処理をすることによって、第１層６の表面部に注入されたｎ型不純物が半導体ウエハ６６の厚さ方向両側に拡散する。これにより、第１層６と第２層７との間に第３層８（埋め込み層）が形成される。得られた半導体ウエハ６６は、前述の第１主面３および第２主面４を有している。
　次に、図６を参照して、第１層６の第１主面３にハードマスク（たとえば、酸化シリコン）が形成され、当該ハードマスクを介して、第２層７および第３層８が選択的にエッチングされる。これにより、素子分離トレンチ１３が形成され、第１層６にトランジスタ領域９Ａが区画される（ステップＳ２）。この段階では、素子分離トレンチ１３の底部は、第３層８の厚さ方向途中部に位置している。
　次に、図６を参照して、素子分離トレンチ１３の内壁（内周壁１６、外周壁１７および底壁１８）、ならびにトランジスタ領域９Ａの第１主面３に、ｎ型不純物が選択的に注入される（ステップＳ３）。ｎ型不純物は、この実施形態では、第１主面３の法線ｎ方向に対して３°～７°のチルト角θをもって注入される。これにより、素子分離トレンチ１３の内周壁１６および外周壁１７に対して、ｎ型不純物を効率よく注入することができる。ｎ型不純物としては、リン（Ｐ）等を使用することができる。
　次に、図６を参照して、素子分離トレンチ１３に追加エッチングが行われる（ステップＳ４）。これにより、素子分離トレンチ１３がさらに掘り下げられ、素子分離トレンチ１３の底壁１８が第１層６に達することとなる。なお、この追加エッチング工程は省略することができる。その場合、ステップＳ２のエッチング工程によって、底壁１８が第１層６に達するように素子分離トレンチ１３が形成されてもよい。
　次に、図６を参照して、素子分離トレンチ１３の内壁（内周壁１６、外周壁１７および底壁１８）に素子分離絶縁膜１４が形成される（ステップＳ５）。素子分離絶縁膜１４は、たとえば、熱酸化処理によって形成される。素子分離絶縁膜１４の形成時の熱によって、素子分離トレンチ１３の内周壁１６および外周壁１７のｎ型不純物、ならびにトランジスタ領域９Ａのｎ型不純物が拡散し、シンカー層１２およびドリフト領域４８が形成される。
　次に、図６を参照して、素子分離トレンチ１３の底壁１８上の素子分離絶縁膜１４の部分が、エッチングによって除去される。これにより、コンタクト孔１１が形成される。次に、素子分離トレンチ１３に素子分離電極１５が埋め込まれる（ステップＳ６）。
　次に、図６および図７Ａを参照して、半導体ウエハ６６の第１主面３にハードマスク６７が形成される（ステップＳ７）。ハードマスク６７は、後述するメイントレンチ７１およびサブトレンチ７２の形状にそれぞれ対応する第１開口６８および第２開口６９を有している。次に、ハードマスク６７を介して半導体ウエハ６６をエッチングすることによって、半導体ウエハ６６にディープトレンチ７０が形成される（ステップＳ８）。ディープトレンチ７０は、ドリフト領域４８に形成され、ドリフト領域４８の内部に底部を有している。ディープトレンチ７０によって、半導体ウエハ６６の第１主面３側が第１領域２４と第２領域２５とに区画される。
　この実施形態では、ディープトレンチ７０は、互いに同心円状に配置され、かつ互いに物理的に分離された複数の環状のディープトレンチ７０を含む。具体的には、ディープトレンチ７０は、第２領域２５側の最も端のメイントレンチ７１と、メイントレンチ７１の外側に配置され、メイントレンチ７１よりも狭い幅を有する複数のサブトレンチ７２とを含むトレンチ群７３であってもよい。図７Ａでは、メイントレンチ７１の外側に３つのサブトレンチ７２が形成されている。サブトレンチ７２の数は、前述の第２構造３９の数に合わせて調整すればよい。メイントレンチ７１の幅は、たとえば、２．５μｍ以上３μｍ以下であり、サブトレンチ７２の幅は、たとえば、１μｍ以上１．５μｍ以下であってもよい。
　トレンチ群７３において、複数のディープトレンチ７０が互いに物理的に分離された環状であるため、隣り合うディープトレンチ７０の間には、半導体ウエハ６６の一部を利用して形成された半導体壁部７４が形成されている。各半導体壁部７４は、平面視において、トレンチ群７３の周方向に沿って帯状に形成されており、隣り合うディープトレンチ７０の境界を形成する。半導体壁部７４の厚さは、たとえば、１μｍ以下であることが好ましい。これにより、次の熱酸化工程において、半導体壁部７４を絶縁体壁部７６に容易に変質させることができる。
　次に、図６および図７Ｂを参照して、半導体ウエハ６６が熱酸化処理される。これにより、ディープトレンチ７０の底壁および側壁に第１絶縁膜７５（第１膜部４２）が形成される（ステップＳ９）。第１絶縁膜７５は、「熱酸化膜」、「ライナー酸化膜」と称してもよい。この熱酸化によって、半導体壁部７４は、隣り合うディープトレンチ７０の両側から酸化されることによって絶縁体に変質し、絶縁体壁部７６として形成される。絶縁体壁部７６は、隣り合うディープトレンチ７０の境界を形成する境界絶縁膜と称してもよい。絶縁体壁部７６は、半導体壁部７４が変質して形成されたものであるため、半導体壁部７４と同じ厚さを有していてもよい。一方、この工程では、ディープトレンチ７０の深さ方向において、半導体壁部７４の下部が部分的に絶縁体に変質しないことによって、絶縁体壁部７６の下端から絶縁体壁部７６の内部上方に向かって突出する突出部３４が形成される。
　次に、図６および図７Ｃを参照して、たとえばＣＶＤ法によって、半導体ウエハ６６上に絶縁材料が堆積される。ＣＶＤ法に使用されるガスは、たとえば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスであってもよい。絶縁材料は、サブトレンチ７２を埋め戻し、かつメイントレンチ７１の内面に沿って堆積する。これにより、サブトレンチ７２のリセス４５に埋め込まれた埋め込み絶縁膜７７が形成され、かつメイントレンチ７１のリセス４４の内面に沿う第２絶縁膜７８が形成される（ステップＳ１０）。埋め込み絶縁膜７７および第２絶縁膜７８が、前述の第２膜部４３に相当する。
　次に、図６および図７Ｄを参照して、たとえばＣＶＤ法によって、半導体ウエハ６６上に導電材料が堆積される。導電材料は、この実施形態では、ポリシリコンである。導電材料は、メイントレンチ７１のリセス４４を埋め戻す。これにより、メイントレンチ７１内に埋め込み導電体４１が形成される（ステップＳ１１）。
　次の工程は、トランジスタ領域９ＡにＭＩＳＦＥＴ３０を形成する工程である。たとえば、第１主面３に第１トレンチ分離構造２０（ＳＴＩ）が形成される（ステップＳ１２）。その後、ボディ領域５２、ドレイン領域５０、ソース領域５３等の素子構造が形成され（ステップＳ１３）、プレーナゲート構造５６が形成される。そして、半導体ウエハ６６が各半導体チップ２のサイズに分割される。その後、必要により、半導体チップ２をリードフレームにボンディングし、封止樹脂で封止することによって、半導体装置１が得られる。
　以上、半導体装置１によれば、トレンチ２６の周壁２８，２９および底壁３１に沿ってドリフト領域４８が形成されており、トレンチ２６の深さ方向をドリフト領域４８として使用することができる。これにより、第１主面３に沿う水平方向のソース－ドレイン間距離を、トレンチ２６の深さ分、短くすることができる。その結果、素子面積を低減することができるので、低オン抵抗化を図ることができる。また、トレンチ２６の周壁２８，２に沿ってドリフト領域４８を形成することによって、ドリフト領域４８の総長さが短くなることを防止できるので、耐圧の低下を抑制することができる。
　また、埋め込み導電体４１を適切な電位に維持することによってフィールドプレートとして利用することによって、ソース－ドレイン間の電界を緩和することもできる。
　以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
　たとえば、図８に示すように、全てのトレンチ絶縁構造２７が、埋め込み導電体４１を含む第１構造３８であってもよい。この場合、複数の埋め込み導電体４１の電位は、第１領域２４から第２領域２５に向かって順に、ドレイン領域５０とソース領域５３との間の電位差の範囲において、段階的に減少する電位勾配を形成していてもよい。たとえば、第１電位Ｖ１＞第２電位Ｖ２＞第３電位Ｖ３であってもよい。
　たとえば、前述の実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。前述の各実施形態では、ｎ型が「第１導電型」と表現され、ｐ型が「第２導電型」と表現された例について説明したが、これらは説明の順序を明確にするために用いられており、ｎ型が「第２導電型」と表現され、ｐ型が「第１導電型」と表現されてもよい。
　この明細書および図面の記載から以下に付記する特徴が抽出され得る。
　［付記１－１］
　主面を有するチップと、
　断面視において前記チップに一方側の第１領域および他方側の第２領域を区画するトレンチと、
　前記トレンチの側壁および底壁を被覆する複数のトレンチ絶縁構造であって、互いに一体化されている前記複数のトレンチ絶縁構造と、
　前記チップの内部において前記トレンチの前記側壁および前記底壁に沿って形成され、前記第１領域および前記第２領域を結ぶ電流経路を提供する第１導電型のドリフト領域とを含む、半導体装置。
　［付記１－２］
　前記第１領域側において前記ドリフト領域に電気的に接続されるように前記主面の表層部に形成された第１導電型のドレイン領域と、
　前記第２領域側において前記ドリフト領域に電気的に接続されるように前記主面の表層部に形成された第２導電型のボディ領域と、
　前記ドリフト領域との間にチャネル領域が形成されるように前記ボディ領域の表層部に形成された第１導電型のソース領域と、
　前記第２領域側において前記チャネル領域に重なるように前記主面の上に配置されたゲート構造とを含む、付記１－１に記載の半導体装置。
　［付記１－３］
　前記トレンチの前記底壁に形成され、前記トレンチの深さ方向において、前記一体化したトレンチ絶縁構造の下端から前記トレンチ絶縁構造の内部上方に向かって突出する複数の突出部を含み、
　各前記トレンチ絶縁構造は、隣り合う前記突出部の間の領域から前記トレンチの深さ方向上方に向かって延びるように形成されている、付記１－１または付記１－２に記載の半導体装置。
　［付記１－４］
　少なくとも１つの前記トレンチ絶縁構造は、前記トレンチの深さ方向に埋め込まれた導電性ポリシリコンを含む第１構造を含む、付記１－３に記載の半導体装置。
　［付記１－５］
　前記第１構造は、前記第１領域と前記第２領域との間の中央部に対して前記第２領域側に偏在している、付記１－４に記載の半導体装置。
　［付記１－６］
　前記複数のトレンチ絶縁構造のうち、前記第２領域側の最も端の前記トレンチ絶縁構造のみが前記第１構造である、付記１－４または付記１－５に記載の半導体装置。
　［付記１－７］
　少なくとも１つの前記トレンチ絶縁構造は、前記トレンチの深さ方向に埋め込まれた埋め込み絶縁膜を含む第２構造を含み、
　前記第２構造は、前記第１領域と前記第２領域との間の中央部に対して、前記第２領域側よりも前記第１領域側に多い割合で形成されている、付記１－４～付記１－６のいずれか一項に記載の半導体装置。
　［付記１－８］
　前記導電性ポリシリコンの電位は、前記ソース領域の電位以上であり、かつ前記ドレイン領域の電位以下である、付記１－２に係る付記１－３～付記１－７のいずれか一項に記載の半導体装置。
　［付記１－９］
　前記導電性ポリシリコンは、電気的浮遊状態になっている、付記１－２に係る付記１－３～付記１－７のいずれか一項に記載の半導体装置。
　［付記１－１０］
　前記複数のトレンチ絶縁構造は、第１幅を有する第１構造と、前記第１幅よりも小さな第２幅を有する第２構造とを含む、付記１－１～付記１－３のいずれか一項に記載の半導体装置。
　［付記１－１１］
　前記第１構造が前記第２領域側に偏って形成され、前記第２構造が前記第１領域側に偏って形成されている、付記１－１０に記載の半導体装置。
　［付記１－１２］
　前記第１構造は、絶縁体内に埋め込まれた導電性ポリシリコンを含む、付記１－１０または付記１－１１に記載の半導体装置。
　［付記１－１３］
　前記導電性ポリシリコンの電位は、前記ソース領域の電位以上であり、かつ前記ドレイン領域の電位以下である、付記１－２に係る付記１－１２に記載の半導体装置。
　［付記１－１４］
　前記導電性ポリシリコンは、電気的浮遊状態になっている、付記１－２に係る付記１－１２に記載の半導体装置。
　［付記１－１５］
　全ての前記トレンチ絶縁構造は、絶縁体内に埋め込まれた導電性ポリシリコンを含む、付記１－２に記載の半導体装置。
　［付記１－１６］
　複数の前記トレンチ絶縁構造は、前記ドレイン領域と前記ソース領域との間の電位差の範囲において、前記ドレイン領域側から前記ソース領域側へ向かって段階的に減少する電位勾配を形成している、付記１－１５に記載の半導体装置。
１　　　：半導体装置
２　　　：半導体チップ
３　　　：第１主面
４　　　：第２主面
５Ａ　　：第１側面
５Ｂ　　：第２側面
５Ｃ　　：第３側面
５Ｄ　　：第４側面
６　　　：第１層
７　　　：第２層
８　　　：第３層
９　　　：素子領域
９Ａ　　：トランジスタ領域
１０　　：素子分離構造
１１　　：コンタクト孔
１２　　：シンカー層
１３　　：素子分離トレンチ
１４　　：素子分離絶縁膜
１５　　：素子分離電極
１６　　：内周壁
１７　　：外周壁
１８　　：底壁
１９　　：コンタクト領域
２０　　：第１トレンチ分離構造
２１　　：第２トレンチ分離構造
２２　　：シャロートレンチ
２３　　：埋め込み絶縁体
２４　　：第１領域
２５　　：第２領域
２６　　：トレンチ
２７　　：トレンチ絶縁構造
２８　　：内周壁
２９　　：外周壁
３１　　：底壁
３４　　：突出部
３５　　：凹部
３６　　：個別単位
３７　　：埋め込みライン
３８　　：第１構造
３９　　：第２構造
４０　　：埋め込み絶縁体
４１　　：埋め込み導電体
４２　　：第１膜部
４３　　：第２膜部
４４　　：リセス
４５　　：リセス
４６　　：第１部分
４７　　：第２部分
４８　　：ドリフト領域
４９　　：突出部
５０　　：ドレイン領域
５１　　：ドレインコンタクト領域
５２　　：ボディ領域
５３　　：ソース領域
５４　　：ボディコンタクト領域
５５　　：チャネル領域
５６　　：プレーナゲート構造
５７　　：ゲート絶縁膜
５８　　：ゲート電極
５９　　：層間絶縁膜
６０　　：ドレイン配線
６１　　：ソース配線
６２　　：フィールドプレート配線
６３　　：ドレインコンタクト
６４　　：ソースコンタクト
６５　　：フィールドプレートコンタクト
６６　　：半導体ウエハ
６７　　：ハードマスク
６８　　：第１開口
６９　　：第２開口
７０　　：ディープトレンチ
７１　　：メイントレンチ
７２　　：サブトレンチ
７３　　：トレンチ群
７４　　：半導体壁部
７５　　：第１絶縁膜
７６　　：絶縁体壁部
７７　　：埋め込み絶縁膜
７８　　：第２絶縁膜
７９　　：素子分離コンタクト

Claims (16)

  1. 　主面を有するチップと、
    　断面視において前記チップに一方側の第１領域および他方側の第２領域を区画するトレンチと、
    　前記トレンチの側壁および底壁を被覆する複数のトレンチ絶縁構造であって、互いに一体化されている前記複数のトレンチ絶縁構造と、
    　前記チップの内部において前記トレンチの前記側壁および前記底壁に沿って形成され、前記第１領域および前記第２領域を結ぶ電流経路を提供する第１導電型のドリフト領域とを含む、半導体装置。
  2. 　前記第１領域側において前記ドリフト領域に電気的に接続されるように前記主面の表層部に形成された第１導電型のドレイン領域と、
    　前記第２領域側において前記ドリフト領域に電気的に接続されるように前記主面の表層部に形成された第２導電型のボディ領域と、
    　前記ドリフト領域との間にチャネル領域が形成されるように前記ボディ領域の表層部に形成された第１導電型のソース領域と、
    　前記第２領域側において前記チャネル領域に重なるように前記主面の上に配置されたゲート構造とを含む、請求項１に記載の半導体装置。
  3. 　前記トレンチの前記底壁に形成され、前記トレンチの深さ方向において、前記一体化したトレンチ絶縁構造の下端から前記トレンチ絶縁構造の内部上方に向かって突出する複数の突出部を含み、
    　各前記トレンチ絶縁構造は、隣り合う前記突出部の間の領域から前記トレンチの深さ方向上方に向かって延びるように形成されている、請求項１または２に記載の半導体装置。
  4. 　少なくとも１つの前記トレンチ絶縁構造は、前記トレンチの深さ方向に埋め込まれた導電性ポリシリコンを含む第１構造を含む、請求項３に記載の半導体装置。
  5. 　前記第１構造は、前記第１領域と前記第２領域との間の中央部に対して前記第２領域側に偏在している、請求項４に記載の半導体装置。
  6. 　前記複数のトレンチ絶縁構造のうち、前記第２領域側の最も端の前記トレンチ絶縁構造のみが前記第１構造である、請求項４または５に記載の半導体装置。
  7. 　少なくとも１つの前記トレンチ絶縁構造は、前記トレンチの深さ方向に埋め込まれた埋め込み絶縁膜を含む第２構造を含み、
    　前記第２構造は、前記第１領域と前記第２領域との間の中央部に対して、前記第２領域側よりも前記第１領域側に多い割合で形成されている、請求項４～６のいずれか一項に記載の半導体装置。
  8. 　前記導電性ポリシリコンの電位は、前記ソース領域の電位以上であり、かつ前記ドレイン領域の電位以下である、請求項２に係る請求項３～７のいずれか一項に記載の半導体装置。
  9. 　前記導電性ポリシリコンは、電気的浮遊状態になっている、請求項２に係る請求項３～７のいずれか一項に記載の半導体装置。
  10. 　前記複数のトレンチ絶縁構造は、第１幅を有する第１構造と、前記第１幅よりも小さな第２幅を有する第２構造とを含む、請求項１～３のいずれか一項に記載の半導体装置。
  11. 　前記第１構造が前記第２領域側に偏って形成され、前記第２構造が前記第１領域側に偏って形成されている、請求項１０に記載の半導体装置。
  12. 　前記第１構造は、絶縁体内に埋め込まれた導電性ポリシリコンを含む、請求項１０または１１に記載の半導体装置。
  13. 　前記導電性ポリシリコンの電位は、前記ソース領域の電位以上であり、かつ前記ドレイン領域の電位以下である、請求項２に係る請求項１２に記載の半導体装置。
  14. 　前記導電性ポリシリコンは、電気的浮遊状態になっている、請求項２に係る請求項１２に記載の半導体装置。
  15. 　全ての前記トレンチ絶縁構造は、絶縁体内に埋め込まれた導電性ポリシリコンを含む、請求項２に記載の半導体装置。
  16. 　複数の前記トレンチ絶縁構造は、前記ドレイン領域と前記ソース領域との間の電位差の範囲において、前記ドレイン領域側から前記ソース領域側へ向かって段階的に減少する電位勾配を形成している、請求項１５に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220140141A1 (en) * 2019-02-07 2022-05-05 Rohm Co., Ltd. Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019614A (ja) * 2003-06-25 2005-01-20 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2005303253A (ja) * 2004-03-18 2005-10-27 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2006173357A (ja) * 2004-12-15 2006-06-29 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2010080892A (ja) * 2008-09-29 2010-04-08 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019614A (ja) * 2003-06-25 2005-01-20 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2005303253A (ja) * 2004-03-18 2005-10-27 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2006173357A (ja) * 2004-12-15 2006-06-29 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2010080892A (ja) * 2008-09-29 2010-04-08 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220140141A1 (en) * 2019-02-07 2022-05-05 Rohm Co., Ltd. Semiconductor device

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