KR20100028501A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

제조 비용을 억제하면서 가드 링에 접하는 PN 접합부의 내압의 향상을 도모한다. 반도체 기판(10)의 표면에 N-형 반도체층(11)을 형성하고, 그 상층에 P형 반도체층(12)을 형성한다. P형 반도체층(12) 상에는 절연막(13)을 형성한다. 그 후, 절연막(13)으로부터 N-형 반도체층(11)의 두께 방향의 도중에 이르는 복수의 홈, 즉 제1 홈(17A), 제2 홈(17B), 제 3 홈(17C)을 형성한다. 이들 복수의 홈은, 그 중 서로 인접하는 2개의 홈에 있어서 전자 디바이스에 가까운 측, 즉 애노드 전극(14)에 가까운 측의 홈은 상기 홈보다도 외측인 다른 쪽의 홈보다 얕게 형성된다. 그 후, 제1 홈(17A) 내, 제2 홈(17B) 내, 제3 홈(17C) 내에 절연 재료(18)가 충전된다. 그 후, 반도체 기판(10) 및 그 상층에 적층된 각 층으로 이루어지는 적층체를 다이싱 라인(DL)에 따라 다이싱한다.
반도체 기판, 전자 디바이스, 가드 링, 다이싱 라인, 절연 재료, 소자 분리층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터 반도체 장치의 하나로서 대전력용의 메사형 다이오드가 알려져 있다. 종래예에 의한 메사형 다이오드에 대해서 도 8을 참조하여 설명한다.
N+형의 반도체 기판(110)의 표면에 N-형 반도체층(111)이 형성되어 있다. N-형 반도체층(111)의 표면에는 P형 반도체층(112)이 형성되고, P형 반도체층(112) 상에는 절연막(113)이 형성되어 있다. 또한, P형 반도체층(112)과 전기적으로 접속된 애노드 전극(114)이 형성되어 있다.
또한, P형 반도체층(112)의 표면으로부터 N-형 반도체층(111)에 도달하는 메사 홈(117)이 형성되어 있다. 메사 홈(117)은, N-형 반도체층(111)보다도 깊게 형성되고, 그 저부는 N+형의 반도체 기판(110) 내에 위치하고 있다. 메사 홈(117)의 폭(W7)은, 예를 들어 50μm 내지 100μm이며, 그 깊이는 예를 들어 약 100μm이다. 메사 홈(117) 내에는 그 측벽을 덮어 절연 재료(118)가 충전되어 있다. 이 메사 홈(117)은 소위 가드 링으로서 기능한다. 메사형 다이오드는, 메사 홈(117)에 의 해 둘러싸여 메사형의 구조를 갖고 있다. 또한, 반도체 기판(110)의 이면에는 캐소드 전극(도시하지 않음)이 형성되어 있다.
또한, 메사형의 반도체 장치에 대해서는, 예를 들어 특허 문헌 1에 기재되어 있다.
<특허 문헌 1> 특허 제3985582호 공보
그러나, 상술한 메사형 다이오드에서는, 메사 홈(117) 내에 절연 재료(118)을 충전할 때, 절연 재료(118)는 메사 홈(117)의 저부 근방에는 필요 이상으로 퇴적되는 반면, 메사 홈(117)의 측벽 중, N-형 반도체층(111) 및 P형 반도체층(112)의 PN 접합부 및 그 근방의 영역(117C)에서는 원하는 두께보다도 얇게 형성되어진다. 이로 인해 가드 링으로서 기능하는 메사 홈(117) 내의 PN 접합부에 있어서의 내압이 저하된다는 문제가 발생하고 있었다.
이에 대처하기 위해서, 메사 홈(117)의 측벽에 있어서의 PN 접합부 및 그 근방의 영역(117C)에, 최종적으로 충분한 두께를 갖는 절연 재료(118)가 형성되도록 절연 재료를 충전하는 공정을 수차례 반복하는 방법을 생각할 수 있다.
그러나, 이 방법으로는, 공정이 번잡해져서 가공 시간이 장대화될 뿐만 아니라, 절연 재료(118)를 원하는 정밀도로 안정적으로 형성하기가 어려워진다. 또한, 메사 홈(117)에 충전되는 절연 재료(118)의 양이 원래 필요한 양보다도 현저하게 증가한다는 문제가 있었다. 결과적으로 메사형 다이오드의 제조 비용이 증대되었 다.
본 발명의 주된 특징은 이하와 같다. 본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판에 형성된 반도체층과, 상기 반도체층에 형성된 전자 디바이스와, 전자 디바이스를 둘러싸고 반도체층에 형성된 가드 링을 구비하고, 가드 링은, 전자 디바이스를 둘러싸고 반도체층에 형성된 복수의 환상의 홈과, 각 홈 내에 충전된 절연 재료를 포함하고, 각 홈의 깊이는 서로 다른 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 상기 구성에 있어서, 서로 인접하는 2개의 홈에 있어서, 전자 디바이스에 가까운 측의 홈은 상기 홈보다도 외측인 다른 쪽의 홈보다 얕게 형성되어 있는 것을 특징으로 한다.
혹은, 본 발명의 반도체 장치는 상기 구성에 있어서, 서로 인접하는 2개의 홈에 있어서, 전자 디바이스에 가까운 측의 홈은 상기 홈보다도 외측인 다른 쪽의 홈보다 깊게 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 상기 구성에 있어서, 절연 재료는 각 홈 내에 있어서의 반도체층을 덮고, 각 홈 내의 일부 또는 전체를 매립하는 동시에 각 홈의 외측으로 연장되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판에 반도체층을 형성하는 공정과, 반도체층에 전자 디바이스를 형성하는 공정과, 반도체층을 덮고, 서로 폭이 다르며 전자 디바이스를 둘러싸는 복수의 환상의 개구부를 갖는 레지스트층을 형성하는 공정과, 반도체층에 서로 다른 깊이를 가지며 전자 디바이스를 둘 러싸는 복수의 환상의 홈을 형성하는 공정과, 각 홈 내에 절연 재료를 충전하고, 전자 디바이스를 둘러싸는 가드 링을 형성하는 공정과, 가드 링의 외측의 영역에 획정된 다이싱 라인에 따라 반도체 기판 및 반도체층을 다이싱하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 홈을 형성하는 공정에서는 서로 인접하는 2개의 홈에 있어서, 전자 디바이스에 가까운 측의 홈이 상기 홈보다도 외측인 다른 쪽의 홈보다 얕게 형성되는 것을 특징으로 한다.
혹은, 본 발명의 반도체 장치의 제조 방법은, 상기 홈을 형성하는 공정에서는 서로 인접하는 2개의 홈에 있어서, 전자 디바이스에 가까운 측의 홈이 상기 홈보다도 외측인 다른 쪽의 홈보다 깊게 형성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 절연 재료는 각 홈 내의 반도체층을 덮고, 각 홈 내의 일부 또는 전체를 매립하는 동시에 각 홈의 외측으로 연장되도록 형성되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 반도체층에 복수의 홈을 형성하는 공정에 있어서 보쉬(Bosch) 프로세스가 포함되는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 반도체층에 형성된 복수의 전자 디바이스와, 각 전자 디바이스의 경계에 따라 반도체층에 형성된 소자 분리층을 구비하고, 소자 분리층은, 각 전자 디바이스의 경계에 따라 반도체층에 형성된 복수의 홈과, 각 홈 내에 형성된 절연 재료를 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치, 반도체 장치 및 그 제조 방법에 의하면, 절연 재료가 피복성 좋게 홈 내에 충전되는 점에서, 복수의 환상의 홈으로 이루어지는 가드 링에 있어서, 그 PN 접합부의 내압을 향상시킬 수 있고, 혹은, 소자 분리층을 구성하는 홈 내의 PN 접합부의 내압을 향상시킬 수 있다.
또한, 종래예와 같은 절연 재료의 충전의 반복 공정이 필요하지 않기 때문에, 상기와 같은 가드 링 또는 소자 분리층을 형성하는 공정을, 종래예에 비해서 간략화시킬 수 있을 뿐 아니라 가드 링 등을 구성하는 각 홈에 충전되는 절연 재료의 양을 최대한 적게 할 수 있다. 또한, 종래예와 같이 절연 재료를 충전할 때의 정밀도나 안정성을 우려할 필요가 없다. 결과적으로, 제조 비용의 증대를 억제할 수 있다.
또한, 본 발명의 반도체 장치 및 그 제조 방법에 있어서, 가드 링을 구성하는 복수의 홈이 전자 디바이스에 가까워짐에 따라 점차로 얕게 형성될 경우, 순 바이어스 시에, 가드 링의 하방에 있어서 순방향 전류를 흘릴 수 있는 영역을 충분히 확보할 수 있다.
또한, 상기 복수의 홈이 전자 디바이스에 가까워짐에 따라 점차로 깊게 형성될 경우, 역 바이어스 시에, 가장 내측의 홈에 의해 공지층이 반도체층으로부터 다이싱 라인에 따른 절단면의 데미지층에까지 도달하는 것을 방지할 수 있다. 이에 의해, 반도체층과 상기 데미지층과의 사이에 리크 전류가 발생하는 것을 억지할 수 있다.
본 발명의 제1 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대해서, 반도체 장치가 메사형 다이오드일 경우를 예로서 설명한다. 도 1, 도 2, 도 4, 도 6 및 도 7는, 본 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 도시하는 단면도다. 도 1 및 도 2는, 복수의 메사형 다이오드가 형성되는 반도체 웨이퍼 중, 1개의 메사형 다이오드가 형성될 예정인 영역을 중심으로 도시하고 있다. 도 4, 도 6, 도 7은 도 1 및 도 2의 다이싱 라인(DL) 근방을 부분적으로 확대해서 나타내고 있다.
또한, 도 3 및 도 5는, 본 발명의 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 도시하는 평면도이며, 복수의 메사형 다이오드가 형성될 예정인 영역 중, 그 일부를 나타내고 있다. 도 3의 X-X선에 따른 단면은 도 1 및 도 2의 단면도에 대응하고 있고, 도 5의 Y-Y선에 따른 단면은 도 4, 도 6 및 도 7의 단면도에 대응하고 있다.
도 1에 나타낸 바와 같이, 예를 들어 단결정으로 이루어지는 N+형의 반도체 기판(10)을 준비한다. 이 반도체 기판(10)에는, 예를 들어 인 등의 N형 불순물이 고농도로 확산되어 있다. 다음으로, 이 반도체 기판(10)의 표면에, 반도체층을 에피택셜 성장시킴으로써 저농도의 N형 반도체층, 즉 N-형 반도체층(11)을 형성한다. 또한, N-형 반도체층(11)은, 상기 이외에도 반도체 기판(10)의 표면에 불순물이 확산되어서 이루어지는 불순물확산 영역이어도 좋다. 그 후, N-형 반도체층(11)의 표면에, 예를 들어 붕소 등의 P형 불순물을 확산시킴으로써 P형 반도체층(12)을 형성한다. 이에 의해, N-형 반도체층(11)과 P형 반도체층(12)의 계면에는 PN 접합부 가 형성된다. 상기 구성에 있어서, 반도체 기판(10), N-형 반도체층(11), P형 반도체층(12)의 전체 두께는, 예를 들어 약 200μm이다.
다음으로, 도2에 나타낸 바와 같이, P형 반도체층(12)의 표면에, 예를 들어 열산화법이나 CVD법에 의해 실리콘 산화막 등의 절연막(13)을 형성한다. 그 후, 마스크를 사용해서 절연막(13)의 일부에 대하여 에칭을 행하고, 절연막(13)에 P형 반도체층(12)의 일부를 노출하는 개구부(13A)를 설치한다. 이 개구부(13A)는 다이싱 라인(DL)에 둘러싸이는 영역으로, 메사형 다이오드가 형성될 예정인 영역의 일부에 형성된다.
다음으로, 절연막(13)의 개구부(13A)를 통해서 P형 반도체층(12)과 접속하는 애노드 전극(14)을 형성한다. 애노드 전극(14)은, 알루미늄 등의 도전 재료로 이루어지며, 스퍼터링법이나 증착법 등에 의해 형성된다. 한편, 반도체 기판(10)의 이면에는, 애노드 전극(14)과 마찬가지의 방법으로 알루미늄 등의 도전 재료로 이루어지는 캐소드 전극(15)이 형성된다. 애노드 전극(14)의 배치는 도 3의 평면도와 같다. 여기서, 애노드 전극(14)과 그 근방의 영역에서는, 그 하층의 각 층으로 이루어지는 전자 디바이스, 즉 N-형 반도체층(11)과 P형 반도체층(12)의 PN 접합부를 포함한 다이오드가 구성된다.
다음으로, 도 4에 나타낸 바와 같이, 절연막(13) 상에 복수의 개구부를 갖는 레지스트층(16)을 형성한다. 레지스트층(16)의 복수의 개구부는, 애노드 전극(14)의 단부와 다이싱 라인(DL) 사이의 영역에 배치된다. 이들 개구부의 수는 한정되지 않지만, 도시된 예에서는 복수의 개구부가, 제1 개구부(16A), 제2 개구부(16B), 제3 개구부(16C)의 3개의 개구부일 경우에 대해서 설명한다.
레지스트층(16)의 복수의 개구부, 즉 제1 개구부(16A), 제2 개구부(16B), 제3 개구부(16C)는, 그 중에서 서로 인접하는 2개 개구부에 있어서 애노드 전극(14)에 가까운 측의 개구부는, 상기 개구부보다도 외측인 다른 쪽의 개구부보다 좁은 폭을 갖고 있다. 즉, 제1 개구부(16A)의 폭(W1)은 제2 개구부(16B)의 폭(W2)보다도 좁고, 제2 개구부(16B)의 폭(W2)은 제3 개구부(16C)의 폭(W3)보다도 좁다(W1<W2<W3). 개구부의 수가 상기와 다른 경우에도 그들의 폭의 관계는 상기와 같다.
그리고, 이 레지스트층(16)을 마스크로 하여 우선 절연막(13)을 에칭 제거하고, 계속해서 바람직하게는 소정의 조건하에서의 보쉬 프로세스를 행함으로써, P형 반도체층(12) 및 N-형 반도체층(11)의 두께 방향의 도중에 이르는 영역을 에칭하여 제1 홈(17A), 제2 홈(17B) 및 제3 홈(17C)을 형성한다. 이 보쉬 프로세스는, 이방성 드라이 에칭을 행하는 에칭 스텝과, 이방성 드라이 에칭에 의해 형성된 홈의 측벽에 보호막을 형성하는 보호막 형성 스텝을 반복해서 행하는 프로세스이다.
제1 홈(17A), 제2 홈(17B) 및 제3 홈(17C)의 평면적인 배치 관계는 도 5와 같다. 즉, 제1 홈(17A), 제2 홈(17B) 및 제3 홈(17C)은, 이 순서대로 애노드 전극(14)으로부터 외측을 향하여 3중의 환상의 홈으로 형성된다.
또한, 도시된 예에서는, 형성되는 복수의 홈은 3개인 것으로 했지만, 이것에 한정되지 않고, 레지스트층(16)의 개구부의 수에 대응하여 2개 또는 4개 이상이어도 좋다. 또한, 이들 홈의 형성은, 보쉬 프로세스 이외의 방법, 예를 들어 압력 환경을 적절하게 제어해서 행하여지는 이방성 에칭 공정에 의해 행하여져도 좋다.
도 4 및 도 5에 나타낸 바와 같이, 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)은, 그 중 서로 인접하는 2개의 홈에 있어서 애노드 전극(14)에 가까운 측의 홈은 상기 홈보다도 외측인 다른 쪽의 홈보다 얕게 형성된다. 즉, 제1 홈(17A)은 제2 홈(17B)보다도 얕고, 제2 홈(17B)은 제3 홈(17C)보다도 얕다. 홈의 수가 상기와 다른 경우에도 그들의 홈의 깊이의 관계는 상기와 같다.
여기서, 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)의 깊이에 대해서 전체적인 단면 구성으로 해 보면, 이들 복수의 홈은 애노드 전극(14)에 가까워짐에 따라 점차로 얕아지고 있다.
이러한 제1 홈(17A), 제2 홈(17B) 및 제3 홈(17C)의 깊이의 관계는, 에칭 시의 마스크로서 사용한 레지스트층(16)의 제1 개구부(16A), 제2 개구부(16B) 및 제3 개구부(16C)의 각 폭(W1, W2, W3)의 대소 관계를 반영한 것이며, 소위 마이크로 로딩 효과에 의해 얻어지는 것이다. 따라서, 복수의 홈, 즉 제1 홈(17A), 제2 홈(17B) 및 제3 홈(17C)을, 복잡한 공정을 필요로 하지 않고 한 번의 에칭 공정으로 형성하는 것이 가능해져서 제조 비용의 증대를 억지할 수 있다.
구체적으로는, 상기 효과를 얻는 구성으로서 제1 홈(17A)의 폭(W1), 제2 홈(17B)의 폭(W2) 및 제3 홈(17C)의 폭(W3)은, 각각 약 3μm, 약 5μm, 약 10μm인 것이 바람직하다. 이 경우, 각 홈의 간격(W4)은 약 5μm로 할 수 있다. 제1 홈(17A)으로부터 제3 홈(17C)에 이르는 영역의 전체의 폭(W5)은, 종래예의 메사 홈(117)의 폭(W7), 즉 약 50μm 내지 약 100μm보다도 작게 할 수 있다.
또한, 이 경우의 제1 홈(17A), 제2 홈(17B) 및 제3 홈(17C)의 각 깊이는, 각각 약 5μm 내지 약 10μm, 약 15μm 내지 약 20μm, 약 30μm 내지 약 40μm의 범위로 할 수 있다. 여기서, 가장 깊은 제3 홈(17C)의 깊이는, 반도체 기판(10)과 N-형 반도체층(11)의 경계 근방까지 이르는 것이 바람직하다.
이러한 제1 홈(17A), 제2 홈(17B) 및 제3 홈(17C)의 각 폭 및 각 깊이는, 상기 보쉬 프로세스를 행함으로써 다른 방법에 비해서 확실하게 실현할 수 있다.
다음으로, 도 6에 나타낸 바와 같이, 제1 홈(17A) 내, 제2 홈(17B) 내 및 제3 홈(17C) 내에 절연 재료(18)를 충전한다. 절연 재료(18)는 제1 홈(17A) 내, 제2 홈(17B) 내 및 제3 홈(17C) 내에 있어서 P형 반도체층(12)과 N-형 반도체층(11)의 PN 접합부 및 그 근방의 영역을 덮고, 각 홈의 일부 또는 전체를 매립하는 동시에, 절연막(13)의 일부상으로 연장되도록 형성된다.
이 절연 재료(18)는, 예를 들어 폴리이미드계의 유기재료로 이루어지며, 인쇄법 등의 도포법, 혹은 다른 방법에 의해 형성된다. 이 외에도, 절연 재료(18)는, 예를 들어 실리콘 산화막, 실리콘 질화막 등의 무기막이나 무기 재료로 이루어지며, CVD법 혹은 다른 방법에 의해 형성되는 것이어도 좋다.
또한, 도시된 예에서는, 절연 재료(18)는 각 홈의 전체가 절연 재료(18)에 의해 완전하게 매립된 상태를 나타내고 있다.
또한, 절연 재료(18)가 유기재료로 이루어질 경우, 그 유기재료는 경화 시에 수축하기 때문에, 성막 조건에 따라서는 각 홈의 개구부 근방에서 오목부가 발생할 경우가 있어, 각 홈의 일부가 절연 재료(18)에 의해 매립되게 된다. 단, 이 경우 에 있어서도, 각 홈 내에서의 P형 반도체층(12)과 N-형 반도체층(11)의 PN 접합부 및 그 근방의 영역은 절연 재료(18)로 충분히 덮어져 있다.
이들 제1 홈(17A), 제2 홈(17B) 및 제3 홈(17C)의 각 폭과 각 깊이는, 상술한 바와 같이 모두 종래예의 메사 홈에 비해서 작다. 따라서, 제1 홈(17A) 내, 제2 홈(17B) 내 및 제3 홈(17C) 내에 있어서의 P형 반도체층(12)과 N-형 반도체층(11)의 PN 접합부 및 그 근방의 영역에서는, 절연 재료(18)의 피복성이 종래예에 비해서 향상된다.
또한 바람직하게는, 절연막(13) 상의 절연 재료(18)는 제1 홈(l7A), 제2 홈(17B) 및 제3 홈(17C)의 전체를 덮도록 해서 연속적으로 형성되고, 그 양단부 중 한쪽 단부는, 제1 홈(17A)보다도 애노드 전극(14)에 가까운 측에 연장되어 있고, 다른 쪽의 단부는, 제3 홈(17C)보다도 다이싱 라인(DL)에 가까운 측에 연장되어 있다.
이렇게 해서, 다이오드로서 구성된 전자 디바이스를 둘러싸고, 절연 재료(18)가 충전된 복수의 홈, 즉 제1 홈(17A), 제2 홈(17B) 및 제3 홈(17C)으로 이루어지는 가드 링이 형성된다.
그 후, 반도체 기판(10) 및 그 상층에 적층된 각 층으로 이루어지는 적층체를 다이싱 라인(DL)에 따라 다이싱함으로써 복수의 메사형 다이오드로 분리한다.
이 메사형 다이오드에 형성된 가드 링에 의하면, 제1 홈(17A) 내, 제2 홈(17B) 내 및 제3 홈(17C) 내에 있어서, 종래예와 같이 P형 반도체층(12)과 N-형 반도체층(11)의 PN 접합부 및 그 근방의 영역에서 절연 재료(18)의 피복이 부족해 지는 일이 없어진다. 따라서, 상기 가드 링에 있어서의 PN 접합부의 내압의 저하를 억지할 수 있다.
또한, 그러한 가드 링을 형성할 때에, 종래예와 같이 가드 링을 구성하는 메사 홈의 PN 접합부에 절연 재료를 두껍게 형성하기 위해 절연 재료의 충전 공정을 반복할 필요가 없다. 따라서, 공정의 번잡화와 가공 시간의 장대화를 회피할 수 있을 뿐 아니라, 용이하게 원하는 정밀도로 안정적으로 절연 재료를 형성하는 것이 가능해진다.
또한, 본 실시 형태의 복수의 홈, 즉 제1 홈(17A), 제2 홈(17B) 및 제3 홈(17C)의 각 폭 및 각 깊이는 종래예의 메사 홈에 비해서 작기 때문에, 모든 홈에 충전되는 절연 재료의 양은 종래예의 메사 홈에 충전되는 절연 재료의 양보다도 현저하게 적어진다. 결과적으로, 메사형 다이오드의 제조 비용을 종래예에 비해서 작게 억제할 수 있다.
또한, 본 실시 형태의 가드 링을 구성하는 홈의 단부, 즉 가장 외측인 제3 홈(17C)의 단부와, 다이싱 라인(DL)의 거리(W6)는, 도 8에 나타낸 종래예의 가드 링을 구성하는 메사 홈(117)의 단부와 그 다이싱 라인(DL)의 거리(W8)보다도 크게 할 수 있다. 이것은, 제1 홈(17A)으로부터 제3 홈(17C)에 이르는 영역의 전체 폭(W5)을 종래예의 메사 홈의 폭(W7)에 비해서 작게 할 수 있기 때문이다. 이로써, 본 실시 형태의 메사형 다이오드에서는, 제3 홈(17C)의 외측 단부의 강도가 종래예에 비해서 높아지기 때문에, 외부로부터 가해지는 기계적인 충격에 대한 내성이 높아진다. 또한, 폭(W5)과 폭(W7)의 차분 만큼, 1개의 칩인 메사형 다이오드의 평면적인 크기를 종래예에 비해서 작게 할 수 있다.
또한, 본 실시 형태의 가드 링에서는, 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)은, 애노드 전극(14)에 가까워짐에 따라 점차로 얕아지고 있다. 따라서, 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)의 각 저부의 하방에서는, 애노드 전극(14)에 캐소드 전극(15)보다도 높은 전압을 인가해서 PN 접합부에 순 바이어스를 인가했을 때에, 애노드 전극(14)으로부터 캐소드 전극(15)을 향해서 순방향 전류를 흘릴 수 있는 영역을 충분히 확보할 수 있다. 이 순방향 전류를 흘릴 수 있는 영역은 메사형 다이오드의 외주를 따라 일주하여 존재하고 있기 때문에, 캐소드 전극(15)으로부터 꺼낼 수 있는 전류의 증가에 크게 기여한다.
또한, 캐소드 전극(15)에 애노드 전극(14)보다도 높은 전압을 인가해서 PN 접합부에 역 바이어스를 인가했을 때는, 공지층이 N-형 반도체층(11)으로부터 반도체 기판(10)으로 넓어지고, 나아가 다이싱 라인(DL)에 따른 절단면의 데미지층에까지 연장되려고 한다. 가령 공지층이 N-반도체층(11)으로부터 상기 데미지층에까지 도달하면, N-반도체층(11)과 상기 데미지층 사이에 리크 전류가 발생한다고 알려져 있다. 이에 대해, 본 실시 형태의 가드 링의 가장 외측의 홈, 즉 가장 큰 폭과 깊이를 갖는 제3 홈(17C)에 의해, 공지층이 N-반도체층(11)으로부터 다이싱 라인(DL)에 따른 절단면의 데미지층에까지 도달하는 것을 방지할 수 있다. 이로 인해 역 바이어스 시에 있어서의 상기 리크 전류를 억지할 수 있다.
또한, 상기 실시 형태의 가드 링을 구성하는 복수의 홈, 즉 제1 홈(17A), 제2 홈(17B), 제3 홈(17C), 그들의 깊이에 관해서 상기와 역 순서로 배치되어도 좋 다. 이 경우에 대해서, 본 발명의 제2 실시 형태로서 도 7을 참조해서 설명한다. 도 7은 본 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 도시하는 단면도이며, 도 6과 동일한 영역을 나타내고 있다.
본 실시 형태에서는, 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)은, 그 중 서로 인접하는 2개의 홈에 있어서 애노드 전극(14)에 가까운 측의 홈이 상기 홈보다도 외측인 다른 쪽의 홈보다 깊게 형성된다. 즉, 제1 홈(17A)은 제2 홈(17B)보다도 깊고, 제2 홈(17B)은 제3 홈(17C)보다도 깊다. 홈의 수는 상기와 상이해도 좋고, 그 경우에도 그들 홈의 깊이의 관계는 상기와 같다. 절연 재료(18)는 제1 실시 형태와 마찬가지로, 제1 홈(17A) 내, 제2 홈(17B) 내, 제3 홈(17C) 내에 충전되는 동시에, 그들 홈의 외측에 연장되어 형성된다.
이 경우, 홈의 형성에 사용되는 레지스트층(16)에는, 제1 개구부(16A), 제2 개구부(16B) 및 제3 개구부(16C)가 그들의 폭에 관해서 상기와 역 순서로 배치된다. 다른 구성 및 공정에 대해서는 제1 실시 형태와 같다.
본 실시 형태의 가드 링에서는, 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)은 전체적인 단면 구성으로서는 애노드 전극(14)에 가까워짐에 따라 점차로 깊어지고 있다.
따라서, 제1 실시 형태와 비교하면, 순 바이어스 시에는, 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)의 각 저부의 하방에 있어서 애노드 전극(14)으로부터 캐소드 전극(15)을 향해서 순방향 전류를 흘릴 수 있는 영역은 작아진다.
그러나, 한편으로 역 바이어스 시에는, 가장 다이오드에 가까운 홈이 가장 큰 폭과 깊이를 갖는 제1 홈(17A)이기 때문에, 제1 실시 형태에 비해서 확실하게 공지층이 다이싱 라인(DL)에 따른 절단면의 데미지층을 향해서 넓어지는 것을 방지할 수 있다. 즉, 역 바이어스 시에는, 제1 실시 형태에 비해서 확실하게 리크 전류를 억지할 수 있다. 그 외에 대해서는 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되지 않으며, 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다.
예를 들어, 상기 제1 및 제2 실시 형태에서는, 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)은, N-형 반도체층(11)의 두께 방향의 도중까지 형성되는 것이라고 했지만, 본 발명은 이에 한정되지 않고, 각 홈의 일부 또는 모두가 N-형 반도체층(11)보다 깊게 형성되는 경우에 대해서도 적용된다.
또한, 상기 제1 및 제2 실시 형태에서는, 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)은, 전체적인 단면 구성으로서는 애노드 전극(14)에 가까워짐에 따라 점차로 얕거나, 또는 깊게 형성되어 있으나, 본 발명은 이에 한정되지 않는다. 즉, 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)의 각 깊이는, 서로 다른 것이라면 반드시 점차로 얕아지거나 또는 깊어지는 것이 아니더라도 좋다.
또한, 상기 제1 및 제2 실시 형태에 있어서의 N+형 반도체 기판(10), N-형 반도체층(11), P형 반도체층(12)에 대해서 각각의 도전형을 반대로 해도 좋다.
또한, 상기 제1 및 제2 실시 형태에서는 메사형 다이오드를 일례로서 설명했지만, 본 발명은 다른 반도체 장치에 대해서도 적용된다. 예를 들어 본 발명은, 메사형 바이폴러 트랜지스터, 메사형 MOSFET, 메사형 IGBT, 메사형 사이리스터 등에도 적용할 수 있다. 예를 들어, 메사형 바이폴러 트랜지스터의 경우에는, P형 반도체층(12)의 표면에 N형 반도체층을 더 설치함으로써 NPN형의 바이폴러 트랜지스터 구조를 얻을 수 있다.
혹은, 본 발명은, 반도체 기판에 반도체층이 형성되고, 상기 반도체층에 임의의 복수의 전자 디바이스(다이오드에 한하지 않음)가 형성된 반도체 장치에 대하여 적용되어도 좋다. 이 구성에서는, 반도체층에 각 전자 디바이스의 경계에 따라 연장되는 소자 분리층이 형성된다. 이 소자 분리층은, 상기 제1 홈(17A), 제2 홈(17B), 제3 홈(17C)과 동일한 복수의 홈과, 각 홈에 형성된 절연 재료를 갖고 있다. 단, 각 홈의 폭 또는 각 깊이는 모두 같아도 좋고, 서로 다른 것이어도 좋다.
이 경우에 있어서의 반도체 장치의 일례를 들면, 복수의 전자 디바이스는, 반도체 기판 내에서 그 두께 방향을 따라서 전류가 흐르는 타입의 바이폴러 트랜지스터로서 형성된다. 이 타입의 바이폴러 트랜지스터의 종래예를 도 9에 나타낸다. 도 9에서는, 설명의 편의상 복수의 바이폴러 트랜지스터 중 1개의 바이폴러 트랜지스터만을 나타내고 있다. 예를 들면, P-형 반도체기판(130)의 표면에 에피택셜 성장법에 의해 N-형 반도체층(131)이 형성되고, 반도체 기판(130)과 N-형 반도체층(131)의 계면의 일부에는 N+형의 불순물 확산층으로 이루어지는 제1 콜렉터층(132)이 형성되어 있다. N-형 반도체층(132)에는 그 표면으로부터 제1 콜렉터층(132)에 도달하는 제2 콜렉터층(133)이 형성되어 있다. 또한, N-형 반도체층(132)의 표면의 일부에는, P+형의 불순물 확산층으로 이루어지는 베이스층(134) 이 형성되고, 베이스층(134)의 표면의 일부에는 N+형의 불순물 확산층으로 이루어지는 에미터층(135)이 형성되어 있다. 이 구성에 의한 바이폴러 트랜지스터(T1)의 온 상태에서는, N-형 반도체층(131) 내에서 그 두께 방향을 따라서 베이스층(134)으로부터 제1 콜렉터층(132)을 향하여 전류가 흐르고, 그 전류는 제2 콜렉터층(133)으로부터 꺼내진다. 이들은 NPN형 바이폴러 트랜지스터(T1)를 구성하고 있다. 또한, 이 바이폴러 트랜지스터(T1)의 형성 영역을 둘러싸고, 반도체 기판(130)과 N-형 반도체층(131)의 두께 방향으로 연장되도록 하여, P+형의 불순물 확산층(136A, 136B)으로 이루어지는 소자 분리 영역(136)이 형성되어 있다. 또한, 바이폴러 트랜지스터(T1)의 형성 영역을 둘러싸고 LOCOS 산화막으로 이루어지는 소자 분리막(137)이 형성되어 있다. 그리고, 이와 같은 바이폴러 트랜지스터(T1)에 대해서 본 발명을 적용한 경우, 도 10에 나타낸 바와 같이, 불순물 확산층(136A, 136B)으로 이루어지는 소자 분리 영역(136) 대신에, 복수의 홈(138A, 138B, 138C)과 그들 홈에 매립된 절연재료(139)로 이루어지는 소자 분리층이 형성된다. 그 밖의 구성은 도 9과 동일하다. 복수의 홈(138A, 138B, 138C)과 절연 재료(139)는 상기 제1 및 제2 실시형태에 있어서의 제1 홈(17A), 제2 홈(17B) 제3 홈(17C) 및 절연재료(18)와 동일하게 형성된다. 또한, 도 10에서는 LOCOS 산화막으로 이루어지는 소자 분리막(137)이 형성되어 있는 경우를 나타내고 있지만, 이 소자 분리막(137)의 형성은 생략되어도 좋다. 또한, 도 10에서는, 복수의 홈(138A, 138B, 138C)은 N-형 반도체층(131) 내에만 형성되어 있는데, 이에 한정되지 않고, N-형 반도체층(131)보다도 깊고, P-형 반도체 기판(10) 내에 연장되어 형성되어도 좋다.
이 구성에 의해, 특히 바이폴러 트랜지스터(T1)가 고내압 트랜지스터인 경우, 소자 분리에 있어서의 내압을 충분히 높게 할 수가 있기 때문에, 확실하게 소자 분리를 행할 수 있다. 또한, 본 발명은, 바이폴러 트랜지스터(T1)에 한하지 않고, 그 외의 전자 디바이스가 형성된 임의의 반도체 장치에 대해서도 적용되는 것이다.
도 1은 본 발명의 제1 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.
도 2는 본 발명의 제1 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.
도 3은 본 발명의 제1 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 평면도.
도 4는 본 발명의 제1 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.
도 5는 본 발명의 제1 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 평면도.
도 6은 본 발명의 제1 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.
도 7은 본 발명의 제2 실시 형태에 의한 메사형 다이오드 및 그 제조 방법을 나타내는 단면도.
도 8은 종래예에 의한 메사형 다이오드의 단면도.
도 9는 종래예에 의한 바이폴러 트랜지스터가 형성된 반도체 장치의 단면도.
도 10은 본 발명의 변형예에 의한 반도체 장치를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판
11, 111 : N-형 반도체층
12, 112 : P형 반도체층
13, 113 : 절연막
13A : 개구부
14, 114 : 애노드 전극
15 : 캐소드 전극
16A : 제1 개구부
16B : 제2 개구부
16C : 제3 개구부
17A : 제1 홈
17B : 제2 홈
17C : 제3 홈
18, 118 : 절연 재료
117 : 메사 홈
DL : 다이싱 라인

Claims (10)

  1. 반도체 기판과, 상기 반도체 기판에 형성된 반도체층과, 상기 반도체층에 형성된 전자 디바이스와, 상기 전자 디바이스를 둘러싸고 상기 반도체층에 형성된 가드 링을 구비하고,
    상기 가드 링은, 상기 전자 디바이스를 둘러싸고 상기 반도체층에 형성된 복수의 환상의 홈과, 각 홈 내에 충전된 절연 재료를 포함하고, 각 홈의 깊이는 서로 다른 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    서로 인접하는 2개의 상기 홈에 있어서, 상기 전자 디바이스에 가까운 측의 상기 홈은, 상기 홈보다도 외측인 다른 쪽의 상기 홈보다 얕게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    서로 인접하는 2개의 상기 홈에 있어서, 상기 전자 디바이스에 가까운 측의 상기 홈은, 상기 홈보다도 외측인 다른 쪽의 상기 홈보다 깊게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연 재료는, 적어도 각 홈 내에 있어서의 상기 반도체층을 덮고, 각 홈 내의 일부 또는 전체를 매립하는 동시에 각 홈의 외측에 연장되어 있는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판에 반도체층을 형성하는 공정과,
    상기 반도체층에 전자 디바이스를 형성하는 공정과,
    상기 반도체층에, 서로 다른 깊이를 가지고 상기 전자 디바이스를 둘러싸는 복수의 환상의 홈을 형성하는 공정과,
    각 홈 내에 절연 재료를 충전하고, 상기 전자 디바이스를 둘러싸는 가드 링을 형성하는 공정과,
    상기 가드 링의 외측의 영역에 획정된 다이싱 라인에 따라 상기 반도체 기판 및 상기 반도체층을 다이싱하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    서로 인접하는 2개의 상기 홈에 있어서, 상기 전자 디바이스에 가까운 측의 상기 홈은, 상기 홈보다도 외측인 다른 쪽의 상기 홈보다 얕게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    서로 인접하는 2개의 상기 홈에 있어서, 상기 전자 디바이스에 가까운 측의 상기 홈은, 상기 홈보다도 외측인 다른 쪽의 상기 홈보다 깊게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 절연 재료는, 적어도 각 홈내의 상기 반도체층을 덮고, 각 홈 내의 일부 또는 전체를 매립하는 동시에 각 홈의 외측으로 연장되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 반도체층에 복수의 상기 홈을 형성하는 공정은, 보쉬(Bosch) 프로세스를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체층에 형성된 복수의 전자 디바이스와, 각 전자 디바이스의 경계를 따라 연장되어 상기 반도체층에 형성된 소자 분리층을 구비하고,
    상기 소자 분리층은, 각 전자 디바이스의 경계를 따라 연장되어 상기 반도체층에 형성된 복수의 홈과, 각 홈 내에 형성된 절연 재료를 포함하는 것을 특징으로 하는 반도체 장치.
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