CN103325785A - 与包括 jfet 部分的二极管器件有关的方法和设备 - Google Patents

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Abstract

本发明涉及与包括JFET部分的二极管器件有关的方法和设备。在一个一般的方面中，设备可以包括阳极端子和阴极端子。设备可以包括具有沟道的结型场效应晶体管（JFET）部分，该沟道被设置在半导体衬底内并且限定位于阳极端子与阴极端子之间的电通路的第一部分。设备也可以包括二极管部分，该二极管部分形成在半导体衬底内并且限定位于阳极端子与阴极端子之间的电通路的第二部分。二极管部分可以被串联地耦接到JFET器件的沟道。

Description

与包括 JFET 部分的二极管器件有关的方法和设备
技术领域
本说明书涉及包括结型场效应晶体管部分的二极管器件。 
背景技术
各种类型的分立式半导体部件可以一起使用以执行计算应用中的各种功能。但是，使用单独的分立式半导体部件可以具有许多缺点。例如，生产多个单独的部件的成本可能大于用于将多个器件集成到单个分立式部件中的成本。而且，各个分立式部件可以具有当连同其它的分立式部件一起使用时不能以理想方式减小的热传递问题、泄漏问题、和/或其它问题。因此，存在对于用以应对当前技术的不足和用以提供其它新颖和创新的特征的系统、方法和设备的需求。 
发明内容
在一个一般的方面中，设备可以包括阳极端子和阴极端子。设备可以包括具有沟道的结型场效应晶体管（JFET）部分，该沟道被设置在半导体衬底内并且限定位于阳极端子与阴极端子之间的电通路的第一部分。设备还可以包括二极管部分，该二极管部分形成在半导体衬底内并且限定位于阳极端子与阴极端子之间的电通路的第二部分。二极管部分可以串联地耦接到JFET器件的沟道。 
在另一个一般的方面中，设备可以包括阳极端子和阴极端子。设备可以包括隔离区域，该隔离区域具有被设置在阳极端子下方的重掺杂部分、 以及被设置在重掺杂部分与阴极端子之间的轻掺杂部分。设备可以包括结型场效应晶体管（JFET）部分和二极管部分，JFET部分具有被设置在隔离区域内的沟道，二极管部分包括PN结，该PN结具有被设置在阳极端子与隔离区域的重掺杂部分之间的至少一部分。 
在又一个一般的方面中，方法可以包括：形成隔离区域，隔离区域具有第一掺杂类型并且具有限定二极管器件的结型场效应晶体管（JFET）部分的沟道的至少一部分；以及植入阱区域，阱区域具有与JFET部分中的第一掺杂类型不同的第二掺杂类型。方法可以包括在隔离区域上方形成氧化物层、以及形成PN结，PN结被串联地耦接到隔离区域并且被包括在二极管器件的位于隔离区域上方的二极管部分中。方法也可以包括植入沉陷区，沉陷区具有第一掺杂类型且位于氧化物层与隔离区域之间、且位于JFET部分的阱区域与二极管部分的PN结之间。 
一个或多个实现方式的细节在附图和下文中的描述中阐述。其它的特征可以从描述和附图、以及从权利要求中变得清楚。 
附图说明
图1是示出根据实施例的二极管器件的图。 
图2A和2B是示出根据实施例的另一二极管器件的图。 
图3A至3E是共同地示出根据实施例的用于生产二极管器件的过程的图。 
图4是示出根据实施例的用于制造二极管器件的方法的图。 
图5是示出当二极管器件被反向偏压时二极管器件内的电势的图。 
图6是示出根据实施例的二极管器件的击穿电压和夹断电压（pinch-off voltage）的曲线图。 
图7是示出当二极管器件被正向偏压时二极管器件内的电流的图。 
图8是示出根据实施例当二极管器件被正向偏压时二极管器件内的电流的曲线图。 
具体实施方式
图1是示出根据实施例的二极管器件100的图。如示出在图1中的，二极管器件100包括二极管部分D1和结型场效应晶体管（JFET）部分J1。如示出在图1中的，二极管部分D1耦接到阳极端子110，并且JFET部分J1耦接到阴极端子130。JFET部分J1具有耦接到接地端子120的栅极，并且接地端子120可以耦接到地电压。在一些实施例中，接地端子120可以被称为栅极端子。如示出在图1中的，二极管部分D1和JFET部分J1被包括在半导体衬底180中。在一些实施例中，二极管器件100可以被称为或者用作阴极负载二极管（bootstrap diode）或者阴极负载二极管器件。 
如示出在图1中的，二极管部分D1和JFET部分J1的沟道可以各自形成阳极端子110和阴极端子130之间的通路10（例如，电通路）的至少一部分。在一些实施例中，二极管器件100可以限定（例如，形成）通路10的第一部分，并且JFET部分J1的沟道可以限定通路10的第二部分。 
二极管器件100被配置成使得当正电压被施加在阳极端子110和阴极端子130之间（即，当在阳极端子110处的电势高于在阴极端子130处的电势时）以正向偏压二极管部分D1时、以及当JFET部分J1在接通状态（例如，激活的，导电的）时，电流沿着方向F通过JFET部分J1的沟道在阳极端子110和阴极端子130之间流动。在这种实施例中，接地端子120可以耦接到地电压，使得JFET部分J1的沟道处于接通状态。在一些实施 例中，接地端子120的电压可以等于阴极端子130的电压。在一些实施例中，当二极管部分D1被正向偏压且JFET部分J1处于接通状态时，二极管器件100可以被称为被正向偏压、或者处于正向偏压模式中。 
二极管器件100也可以被配置成使得，当负电压被施加在阳极端子110和阴极端子130之间以反向偏压二极管部分D1时（即，当在阴极端子130处的电势高于在阳极端子110处的电势时），JFET部分J1可以处于断开状态（例如，未激活的，阻断的，被改变为接通状态的）。在这种实施例中，JFET部分J1的沟道可以被耗尽（例如，被夹断），使得可防止电流流过JFET部分J1。换句话说，可防止电流（例如，被阻断）通过JFET部分J1的沟道沿着方向R在阴极端子130到阳极端子110之间流动。虽然当被反向偏压时二极管部分D1可以起阻断二极管的作用，但是JFET部分J1可以进一步地起到阴极端子130和阳极端子110之间的阻断部件的作用。在一些实施例中，当二极管部分D1被反向偏压和/或当JFET部分J1处于断开状态时，二极管器件100可以被称为被反向偏压、或者处于反向偏压模式中。在一些实施例中，当二极管部分D1被反向偏压时，JFET部分J1可以处于接通状态。 
因为二极管器件100不仅包括二极管部分D1，而且包括JFET部分J1，所以二极管器件100可以具有相对高的阻断电压。特别地，二极管器件100可以具有使用二极管部分D1和JFET部分J1的组合的阻断电压，该阻断电压显著高于单独使用二极管部分D1可以达到的阻断电压。 
如示出在图1中的，二极管部分D1和JFET部分J1被集成在二极管器件100中。换句话说，二极管部分D1和JFET部分J1在半导体衬底180内制造（例如，处理）。换句话说，半导体衬底180对于二极管部分D1和JFET部分J1是共用的。在一些实施例中，二极管部分D1和/或JFET部分J1的至少一部分可以被包括在半导体衬底180的外延层（没有示出出）中。 
在一些实施例中，半导体衬底180的一个或多个部分可以使用与半导体衬底关联的各种类型的半导体处理技术实现，该半导体衬底包括但不限于例如硅（Si）、锗（Ge）、锗硅（SiGe）、砷化镓（GaAs）、碳化硅（SiC）、III-V族型半导体衬底、II-VI族型半导体衬底、和/或其它衬底。涉及二极管器件100的制造的更多细节连同附图的至少一些在下文中描述。 
在一些实施例中，当二极管器件100的二极管部分D1被正向偏压时，二极管部分D1上的电压降可以是大约0.7伏，并且阳极端子110和阴极端子130之间的总电压降可以大于大约0.7伏。特别地，因为经过JFET部分J1的电压降和二极管器件100上的电压降的结合，所以阳极端子110和阴极端子130之间的总电压降可以大于大约0.7伏。在一些实施例中，当被正向偏压时，二极管部分D1上的电压降可以被称为正向偏压电压降。二极管部分D1可以被正向偏压，例如，当在阳极端子110处的电压相对于在接地端子120处和在阴极端子130处的地电压大于大约2伏（例如，为3伏）时。二极管部分D1的PN结将具有0.7伏的电压降，并且电压降的其余部分可以是由于二极管器件100内的其它阻抗（例如，JFET部分J1内的阻抗）而产生。 
例如，当二极管器件100的二极管部分D1被正向偏压时，二极管部分D1上的电压降可以是大约0.7伏，并且JFET部分J1上的的电压降可以是大约1伏。因此，阳极端子110和阴极端子130之间的总电压降可以是大约1.7伏。JFET部分J1上的的电压降可以基于例如JFET部分J1的沟道和/或JFET部分J1中的其它特征的阻抗。在一些实施例中，当二极管部分D1被正向偏压时，JFET部分J1上的电压降可以小于、大于或者大约等于二极管部分D1上的电压降（二极管部分D1上的电压降可以是大约0.7伏）。在一些实施例中，当二极管部分D1被正向偏压时，阳极端子110和阴极端子130之间的总电压降可以大于二极管部分D1上的电压降的2倍。 
在一些实施例中，电流可以不在阳极端子110和阴极端子130之间流动（或者实质地流动），直到阳极端子110和阴极端子130之间的总电压降至少大于二极管部分D1上的正向偏压电压降。在一些实施例中，电流可以不在阳极端子110和阴极端子130之间流动（或者实质地流动），直到阳极端子110和阴极端子130之间的总电压降在二极管部分D1上的正向偏压电压降与二极管部分D1上的正向偏压电压降的大约2倍之间。在一些实施例中，电流可以不在阳极端子110和阴极端子130之间流动（或者实质地流动），直到阳极端子110和阴极端子130之间的总电压降大于二极管部分D1上的正向偏压电压降的大约2倍。 
在一些实施例中，当二极管器件100的二极管部分D1被反向偏压时，阳极端子130和阴极端子110之间的总电压降可以是零或者更大（参考阴极端子110或者接地端子120）。而且，在一些实施例中，当二极管器件100的二极管部分D1被反向偏压时，阴极端子130和接地端子120之间的总电压降可以是零或者更大（参考接地端子120）。在一些实施例中，当二极管器件100的二极管部分D1被反向偏压时，阴极端子130和阳极端子110之间的总电压降可以大于10伏（例如，为50伏、120伏、200伏）。 
在一些实施例中，二极管器件100的二极管部分D1可以是相对低电压的二极管，并且JFET部分J1可以是相对高电压的器件。特别地，JFET器件J1可以被配置成阻断比可以被二极管部分D1阻断（不会以不期望的方式失效）的电压更高的电压（不会以不期望的方式失效）。换句话说，JFET器件J1可以具有比二极管部分D1更高的阻断电压（BV）额定值。在一些实施例中，JFET器件J1可以具有比二极管部分D1的阻断电压额定值高许多倍的阻断电压额定值。 
在一些实施例中，二极管器件100可以包括多于一个的二极管部分（比如二极管部分D1）。在一些实施例中，二极管器件100可以包括多于一个的JFET部分（比如JFET部分J1）。在一些实施例中，二极管器件100可以包括其它类型的比如JFET部分的耗尽器件（depletion device），以当二 极管器件100在反向偏压状态中时阻断电流流动。在一些实施例中，二极管部分D1可以是肖特基二极管、或者其它类型的二极管。 
二极管器件100可以用在包括相对高电压的应用的多种应用中。二极管器件100可以用在涉及例如计算机处理、照明应用、汽车应用、空气调节应用、便携式计算装置应用、工业应用、电信、和/或其它应用的任何类型的电子装置中。 
图2A是示出根据实施例的二极管器件200的图。如示出在图2A中的，二极管器件200包括二极管部分201和JFET部分202。如示出在图2A中的，二极管部分201包括阳极端子210，并且JFET部分202包括接地端子220和阴极端子230。接地端子220可以耦接到地电压。如示出在图2A中的，二极管部分201和JFET部分202的部分被包括在半导体衬底280的外延层270中。在一些实施例中，二极管器件200可以被称为阴极负载二极管。 
如示出在图2A中的，二极管部分201和JFET部分202的沟道290可以各自形成阳极端子210和阴极端子230之间的通路20（例如，电通路）的至少一部分。在一些实施例中，二极管器件200可以限定（例如，形成）通路20的第一部分，而JFET部分202的沟道290可以限定通路20的第二部分。 
在一些实施例中，接地端子220可以耦接到P型掺杂区域260，并且阳极端子210可以耦接到P型掺杂区域240。因此，接触接地端子220的掺杂区域可以具有与接触阳极端子210的掺杂区域相同的掺杂类型。 
例如，围绕P型掺杂区域240的外延层270的部分可以用N型掺杂剂掺杂，使得在P型掺杂区域240和围绕该P型掺杂区域240的N型掺杂区域之间的界面242处形成PN结。当正电压（例如，大于二极管电压降的正电压）被施加在阳极端子210和阴极端子230之间（如在各自的端子 上方的“+”和“-”符号表示的）时，二极管器件200的二极管部分201可以被正向偏压。特别地，二极管部分201的PN结可以被正向偏压。 
而且，JFET部分202的沟道290可以是N型沟道。沟道290可以被配置成，当二极管部分201的PN结被正向偏压时，沿着方向I（以及沿着通路20）在阳极端子210和阴极端子230之间传导电流。换句话说，JFET部分202可以处于接通状态中。在一些实施例中，当正电压被施加在阳极端子210和阴极端子230之间时，接地端子220可以被保持在地电压，使得二极管部分201的PN结被正向偏压。在一些实施例中，当二极管部分201被正向偏压时，在地电压与被施加到阳极端子210上的电压之间的电压可以被施加到接地端子220上。在一些实施例中，当二极管部分201被正向偏压时，在地电压与被施加到阴极端子230上的电压之间的电压可以被施加到接地端子220上。 
响应于如示出在图2B中的（如在各自的端子上方的“-”和“+”符号表示的）被施加在阳极端子210和阴极端子230之间的负电压，二极管部分201的PN结可以被反向偏压，使得电流不能在阴极端子230和阳极端子210之间流动。而且，沟道290的至少一部分（其示出为区域292）可以响应于被施加在阳极端子210和阴极端子230之间的负电压而耗尽。不管被施加在阳极端子210和阴极端子230之间的负电压如何，沟道290在区域292内的耗尽还可阻止（例如，阻断、基本上阻止）电流在阴极端子230和阳极端子210之间流动。 
在一些实施例中，阴极端子230和阳极端子210之间的电流的阻断可以在包括相对低的负电压的负电压范围内主要地由二极管部分201的PN结提供，直到全部区域292的耗尽已经发生、或者已经基本上发生。整个区域292的耗尽可以发生在这样的负电压下，即，该负电压在大小上大于负电压范围内的相对低的负电压。在整个区域292的耗尽已经发生之后，阴极端子230和阳极端子210之间的电压（和电流）的阻断可以主要地由二极管器件200的JFET部分202提供。 
在一些实施例中，大于区域292的区域可以响应于被施加在阳极端子210和阴极端子230之间的负电压而耗尽。在一些实施例中，当负电压被施加在阳极端子210和阴极端子230之间时，接地端子220可以被保持在地电压。在一些实施例中，当二极管部分201的PN结被反向偏压时，阳极端子210可以处于或者大约处于接地端子220的电压下。在一些实施例中，当二极管部分201被反向偏压时，在地电压与被施加到阴极端子230上的电压之间的电压可以被施加到接地端子220上。 
图3A至3E是共同地示出根据实施例的用于生产二极管器件300的过程的图。如示出在图3A至3E中的，二极管器件300包括二极管部分301和JFET部分302。二极管部分301和JFET部分302可以基于用来生产高电压N型MOSFET（金属氧化物半导体场效应晶体管）（HVNMOS）器件的过程（例如，半导体过程）而生产（例如，形成，制造）。虽然与图3A至3E关联的过程将依据N型MOSFET器件和N型过程讨论，但是在一些实施例中，掺杂类型可以是相反的，以生产基于P型MOSFET器件和P型过程的二极管器件的二极管部分和JFET部分。N型掺杂剂可以包括例如磷、砷、和/或其它掺杂剂，以及P型掺杂剂可以包括例如硼。 
而且，由示出在图3A至3E中的横截面图描述的过程顺序仅仅是示意性的。因此，简化了各种处理步骤和/或未示出中间处理步骤（例如，化学清洁处理、化学抛光、蚀刻、掩模、退火等等）。虽然图3A至3E中的处理依据氧化物讨论，但是在一些实施例中，氧化物可以用比如高介电常数电介质材料等等的任何类型的电介质材料替代。在描述该过程的细节之前，在下文中连同图3E简要地描述二极管器件300的一些更一般的特征。 
如示出在图3E中的，二极管部分301包括阳极端子310，并且JFET部分302包括接地端子320和阴极端子330。接地端子320可以耦接到在地电压处的电压或者耦接大约在地电压处的电压。如示出在图3A中的，二极管部分301和JFET部分302的部分被包括在设置于（例如，生长在） N型半导体衬底380上的P型外延层370中。在一些实施例中，二极管器件300可以被称为阴极负载二极管。 
二极管部分301包括由P型阱362和高电压N型阱（HVNWELL）391形成（例如，限定）的PN结367。PN结367设置在N型沉陷区（电流沉，sink）369内，该N型沉陷区具有大于N型阱391的浓度的N型掺杂剂浓度。因为N型沉陷区369具有相对重的掺杂剂浓度，所以N型沉陷区369可以别称为N+沉陷区369。 
JFET部分302包括沟道387（例如，沟道区域），该沟道形成在具有N型掺杂剂的隔离区域382（其可以被称为N型隔离（NISO）区域）内。沟道387形成在被包括在二极管器件300的二极管部分301中的第一埋层384和被包括在二极管器件300的JFET部分302中的第二埋层385之间。埋层384、385中的每一个均用N型掺杂剂掺杂（即可以被称为N型埋层（NBL）），其中该N型掺杂剂的浓度大于NISO区域382的N型掺杂剂浓度。因为N型埋层384、385具有相对重的N型掺杂剂浓度，所以N型埋层可以被称为N+BL384、385。 
如示出在图3E中的，N+BL384是设置在阳极端子下方的重掺杂埋层，而N+BL385是设置在阴极端子下方的重掺杂埋层。沟道387是设置在N+BL384、385之间并且被设置在接地端子320下方的相对轻掺杂的区域。 
在这个实施例中，N型埋层384可以被配置成阻断来自于PN结367的漏电流进入NISO区域382、半导体衬底380和/或二极管器件300的其它区域中。N+沉陷区369可以被配置成促进阻断来自于PN结367的漏电流进入NISO区域382和/或半导体衬底380中。特别地，N型埋层385和N+沉陷区369可以共同地被配置成当PN结367被正向偏压时阻断来自于PN结367的漏电流（例如，空穴电流注入）。 
而且，在这个实施例中，当PN结367被反向偏压时，JFET部分302的沟道387可以被耗尽以阻断阴极端子330和阳极端子310之间的电压（和电流）。换句话说，阻断电压可以通过JFET部分302（其可以包括NISO区域382）的夹断而持续。 
现在参考图3A，该图是用来生产示出在图3E中的二极管器件300的过程的起始，可以在N型半导体衬底380上形成P型外延层370。在一些实施例中，P型外延层370可以在已经形成NISO区域382的至少一部分和N型埋层384、385之后形成。NISO区域382和/或N型埋层384、385可以使用各种类型的掺杂剂驱入过程、退火（例如，快速热处理（RTP）退火）、掩模处理（例如，抗蚀沉积，抗蚀显影，抗蚀剥离）、蚀刻处理、和/或其它处理而形成。 
在一些实施例中，N型埋层384、385可以形成为使得N型埋层384具有与N型埋层385不同的体积（例如，更大的体积，更小的体积）或者相同的体积。N型埋层384、385可以通过NISO区域382而隔开，NISO区域如上文中描述地可以起到二极管器件300的JFET部分302的沟道387的作用。换句话说，被包括在NISO区域382中的沟道387被设置在N型埋层384、385之间。虽然没有示出，但是NISO区域382和/或N型埋层384、385可以被完全地形成在P型半导体衬底380内或者完全地在P型外延层内，而不是如示出在图3A中那样被部分地设置在P型半导体衬底380内且部分地形成在P型外延层370内。在一些实施例中，P型外延层370的厚度可以在零点几微米和几个微米（例如，2微米、5微米、20微米）之间变化，并且P型外延层370的至少一些部分可以被生长和/或沉积。在一些实施例中，二极管器件300可选地可以不包括N型埋层385。换句话说，N型埋层385可以从二极管器件300的一些实施例中去除。 
如示出在图3B中的，在N型埋层384、385和NSIO区域382已经形成在P型外延层370和P型半导体衬底380内之后，HVNWELL区域390、391和高电压P型阱（HVPWELL）区域360形成在P型外延层370内。 如示出在图3B中的，高电压N型阱区域390、391和高电压P型阱区域360形成在NISO区域382上方。而且，N+沉陷区369被形成在P型外延层370中。如示出在图3B中的，N+沉陷区369在P型外延层370的表面（例如，PAD氧化物层339的底部表面）与N型埋层384之间延伸（例如，连续地延伸）。 
高电压N型阱区域390、391、高电压P型阱区域360和N+沉陷区369可以使用各种类型的掺杂剂驱入过程、退火（例如，快速热处理（RTP）退火）、掩模处理（例如，抗蚀沉积，抗蚀显影，抗蚀剥离）、蚀刻处理、和/或其它处理而形成。如示出在图3B中的，氮化物层338和掩模层337形成在PAD氧化物层339上方以用于随后的氧化物处理（场氧化处理）。在一些实施例中，PAD氧化物层339可以是热生长和/或沉积的氧化物。 
如示出在图3C中的，氧化物340（也可以称为场氧化物）可以基于示出在图3B中的氮化物层338和掩模层337而形成。在一些实施例中，氧化物340可以是热生长和/或沉积的氧化物。在这个图中，用以促进氧化物340的形成的氮化物层338和掩模层337（示出在图3B中）已经被剥离。如示出在图3C中的，N+沉陷区369在氧化物340的底部表面和N-型埋层384之间延伸。换句话说，N+沉陷区369在氧化物340的底部表面和N-型埋层384之间竖向地（vertically）（例如，沿着竖直轴线）延伸。 
如示出在图3C中的，多晶硅层398形成在氧化物340的顶部上。在多晶硅层398形成于氧化物340的顶部上之前，可以在HVNWELL区域390内形成N型阱（NWELL）区域392，并且分别可以在HVPWELL区域360和HVNWELL区域391内形成P型阱（PWELL）区域362、363。在一些实施例中，多晶硅层398可以使用沉积处理技术（例如，化学气相沉积（CVD）处理）沉积。在一些实施例中，任何类型的传导材料（比如金属材料）可以连同多晶硅层398一起使用、或者代替多晶硅层398使用。 
如示出在图3D中的，栅极多晶硅部分396、397从示出在图3C中的多晶硅层398形成。栅极多晶硅部分396、397可以使用一个或多个蚀刻处理而形成。在栅极多晶硅部分396已经形成之后，可以执行栅极密封氧化。在这个实施例中，PWELL区域363位于栅极多晶硅部分396、397之间。而且，栅极多晶硅部分396、397中的每一个均与间隔物395接触。 
重掺杂P型（P+）区域364、365分别形成在P型阱PWELL区域362、363中。而且，重掺杂N型（N+）区域394形成在NWELL区域392中。P+区域363、365中的一个或多个可以包括一个或多个附加植入物，比如P型侧部双扩散（PLDD）植入物。类似地，N+区域394可以包括一个或多个附加植入物，比如N型侧部双扩散（NLDD）植入物。在典型的HVNMOS过程中，P+和N+区域可以与MOSFET器件的源极和/或漏极区域关联。N+区域394和/或P+区域364、365可以使用各种类型的掺杂剂驱入过程、退火（例如，快速热处理（RTP）退火）、掩模处理（例如，抗蚀沉积、抗蚀显影、抗蚀剥离）、蚀刻处理、和/或其它处理而形成。 
除了在上文中连同图3E描述的特征之外，图3E示出了分别设置在多晶硅部分396、397上的硅化物层356、357。在一些实施例中，当硅化物层356、357形成时，可以形成硅化物层326。多晶硅氧化物层350也形成（例如，被设置）在氧化物340的至少一些部分上。硅化物层356、357、326可以在多晶硅氧化物层350形成之前或者之后形成。 
如示出在图3E中的，电介质层335（例如，四乙基原硅酸酯（TEOS）层）也被包括在二极管器件300中。在一些实施例中，电介质层335可以被沉积、抛光、蚀刻、和/或其它处理。图3E还示出了耦接到导电触点322的过孔324。在一些实施例中，硅化物层326、过孔324、导电触点322等可以被包括在端子310、320、330中的一个或多个中、或者可以被认为是端子310、320、330中的一个或多个的至少一部分。硅化物层236、过孔324和/或导电触点322可以在电介质层335已经形成之后形成。 
在一些实施例中，N+沉陷区369可以具有与被包括在N型埋层384中的掺杂剂浓度相同或者更大的掺杂剂浓度（也可以被称为掺杂水平）。在一些实施例中，N+沉陷区369可以具有小于被包括在N型埋层384中的掺杂剂浓度的掺杂剂浓度。如示出在图3E中的，N+沉陷区369具有被设置（例如，被侧向地（laterally，横向地）设置，被沿着水平轴线设置）在二极管部分301的PN结367与二极管器件300的JFET部分302的PWELL363之间的至少一部分。 
在一些实施例中，HVNWELL区域390、391中的一个或多个可以具有小于N+沉陷区369和/或N+BL384、385的掺杂剂浓度的掺杂剂浓度。在一些实施例中，N+BL384可以具有与N+BL385的掺杂剂浓度不同的掺杂剂浓度。在一些实施例中，N+BL384可以被使用与用来形成N+BL385的过程不同的过程形成。在一些实施例中，PWELL362、363中的一个或多个可以具有小于HVPWELL360的掺杂剂浓度的掺杂剂浓度。在一些实施例中，PWELL362可以被使用与用来形成PWELL363的过程不同的过程形成。 
在一些实施例中，肖特基二极管可以被制造在二极管器件300之内。替代示出在图3E中的二极管部分310或者除了该二极管部分之外，肖特基二极管可以被包括在二极管器件300中。在这种实施例中，重掺杂P型（P+）区域364和P型阱362可以不形成（如示出在图3C和3D中的）在二极管部分310中。在这种实施例中，用于肖特基二极管的整流触点可以也形成在阳极端子310（例如，阳极端子310的底部部分）和HVNWELL区域391之间。硅化物层326可以由材料（例如，铂硅化物、钯硅化物、镍硅化物等等）形成，以促进用于肖特基二极管的整流触点的形成。HVNWELL区域391内的掺杂剂浓度（例如，掺杂水平）可以被限定为促进用于肖特基二极管的整流触点的形成。 
图4是示出根据实施例的用于生产二极管器件的方法的图。在一些实施例中，二极管器件（例如，示出在图1中的二极管器件100，示出在图 3E中的二极管器件300）可以与上文中描述的二极管器件中的一个或多个类似。 
如示出在图4中的，形成隔离区域，隔离区域具有第一掺杂类型以及具有限定二极管器件的JFET部分的沟道的至少一部分（框410）。在一些实施例，第一掺杂类型可以是N型掺杂。在一些实施例中，隔离区域（例如，示出在图3E中的NISO382）可以形成在外延层（例如，示出在图3E中的外延层370）的至少一部分中和/或半导体衬底（例如，示出在图3中的半导体衬底380）的至少一部分中。 
在JFET部分中植入阱区域，阱区域具有与第一掺杂类型不同的第二掺杂类型（框420）。在一些实施例中，第二掺杂类型可以是P型掺杂。阱区域可以是示出在图3E中的PWELL区域363。在一些实施例中，植入可以包括被与形成阱区域关联的掺杂剂驱入、退火、掩模处理、和/或其它处理中的一个或多个。 
在隔离区域上方形成氧化物层（框430）。在一些实施例中，氧化物层可以是示出在图3中的氧化物340。在一些实施例中，氧化物层可以是场氧化层。 
在隔离区域上方形成PN结，该PN结串联地耦接到隔离区域并且被包括在二极管器件的二极管部分中（框440）。在一些实施例中，PN结可以是示出在图3E中的PN结367。 
具有第一掺杂类型的沉陷区被植入在氧化物层和隔离区域之间、以及被植入在JFET部分的阱区域和二极管部分的PN结之间（框450）。在一些实施例中，沉陷区可以是示出在图3E中的N+沉陷区369。在一些实施例中，沉陷区可以被竖向地设置在氧化物层和隔离区域之间、以及可以被侧向地设置在JFET部分的阱区域和二极管部分的PN结之间。 
在一些实施例中，具有第一掺杂类型的埋层被形成在二极管器件的隔离区域的二极管部分中。在一些实施例中，埋层的第一掺杂类型的浓度大于隔离区域的第一掺杂类型的浓度。 
图5是示出当二极管器件500被反向偏压时二极管器件500内的电势（例如，等电势线或者恒定电势线、电压线）的图。如示出在图5中的，二极管器件500包括阳极端子510、接地端子520和阴极端子530。被包括在二极管器件500中的特征与被包括在示出在图3E中的二极管器件300中的特征基本上对应。 
如示出在图5中的，二极管器件500包括与二极管部分501关联的P阱区域562、HVNWELL区域591、N型埋层584和N+沉陷区569。二极管器件500还包括与JFET部分502关联的N阱区域592、HVNWELL区域590和HVPWELL区域560。NISO区域在二极管部分501和JFET部分502之间延伸。二极管器件500形成在P型衬底580内。 
在这个实施例中，减小的电势（例如，电压）用直箭头表示。在一些实施例中，在阴极端子530处的电压可以大于例如20伏（例如，为50伏、100伏、150伏），并且在阳极端子510和接地端子520处的电压可以是大约0伏。在一些实施例中，沟道587可以在大约10伏被夹断。在一些实施例中，二极管器件500可以被配置成使得沟道587在小于10伏的电压（例如，2伏、5伏）处或者在大于10伏的电压（例如，15伏、20伏）被夹断。 
图6是示出根据实施例的二极管器件的阴极电流610和夹断电压620的曲线图。如示出在图6中的，随着阴极电压（以伏特V示出）从0伏增加，以A/μm为单位的阴极电流610（来自于阴极）（沿着第一y轴示出）增加。在这个实施例中，阴极电流610在对数尺度上示出，并且阴极电压沿着x轴示出。阴极电流610近似地保持恒定直到大约击穿电压BV处， 阴极电流随着例如雪崩击穿突然地增加。在一些实施例中，击穿电压可以是大于100伏特（例如，140伏、150伏）。 
也如示出在图6中的，二极管器件的夹断电压620（沿着第二y轴示出）随着增加阴极电压而增加。特别地，当阴极电流近似地是恒定值时，夹断电压近似线性地增加。在一些实施例中，夹断电压620可以是小于大约15伏（例如，10伏、5伏）。在一些实施例中，夹断电压620可以通过测量在二极管器件的沉陷区区域（例如，示出在图3E中的N+沉陷区369）处的电压而被近似估计。 
图7是示出当二极管器件700被正向偏压时二极管器件700内的电流（例如，等电流线或者恒定电流线）的图。如示出在图7中的，二极管器件700包括阳极端子710、接地端子720和阴极端子730。被包括在二极管器件700中的特征与被包括在示出在图3E中的二极管器件300中的特征基本上对应。 
如示出在图7中的，二极管器件700包括与二极管部分701关联的P阱区域762、HVNWELL区域791、N型埋层784和N+沉陷区769。二极管器件700也包括与JFET部分702关联的N阱区域792、HVNWELL区域790和HVPWELL区域760。NISO区域在二极管部分701和JFET部分702之间延伸。二极管器件700形成在P型衬底780内。 
在这个实施例中，减小的电流用直箭头表示。在一些实施例中，当二极管器件被正向偏压时，在接地端子720处和在阴极端子730处的电压可以是大约0伏，并且在阳极端子710处的电压可以是大约2伏。换句话说，阴极端子730的电压可以是近似等于、或等于阳极端子710的电压。如示出在图7中的，电流流过被包括在NISO区域782中的沟道787。而且，如示出在图7中的，当二极管器件700被正向偏压时，电流不从阳极端子710流进P型衬底780中。 
图8是示出根据实施例的当二极管器件被正向偏压时二极管器件内的电流的曲线图。如示出在图8中的，阳极电流810（从阳极到二极管器件的阴极）随着增加阴极电压而增加，并且阴极电流830（进入阴极的负电流）随着增加阴极电压而减小。如示出在图8中的，不管在阴极电压上的变化如何，衬底电流820保持在0安培。在一些实施例中，即使随着阴极电压的增加超过100伏，衬底电流820也可以保持在零（或者近似0）。 
在一个一般的方面，设备可以包括阳极端子和阴极端子。设备可以包括结型场效应晶体管（JFET）部分，该结型场效应晶体管（JFET）部分具有沟道，沟道设置在半导体衬底内并且限定在阳极端子和阴极端子之间的电通路的第一部分。设备还可以包括二极管部分，该二极管部分形成在半导体衬底内并且限定在阳极端子和阴极端子之间的电通路的第二部分。二极管部分可以串联地耦接到JFET器件的沟道。 
在一些实施例中，当二极管部分被正向偏压时，电流从阳极端子经过JFET部分的沟道流到阴极端子，并且当JFET部分的沟道被耗尽并且二极管部分被反向偏压时，电流基本上被阻止从阴极端子经过JFET部分的沟道流到阳极端子。在一些实施例中，设备可以包括被设置在阳极端子和阴极端子下方的隔离区域，其中沟道被设置在隔离区域内并且具有与半导体衬底的第二掺杂类型不同的第一掺杂类型。 
在一些实施例中，设备可以包括隔离区域，该隔离区域具有被设置在阳极端子下方的重掺杂部分。在一些实施例中，设备可以包括具有被设置在阳极端子下方的第一重掺杂部分和被设置在阴极端子下方的第二重掺杂部分的隔离区域。第一重掺杂部分可以通过隔离区域的轻掺杂部分而与第二重掺杂部分隔离。 
在一些实施例中，隔离区域，沟道被设置在隔离区域的部分内，该部分的掺杂剂浓度小于隔离区域的被设置在阳极端子或者阴极端子中的至 少一个下方的部分的掺杂剂浓度。在一些实施例中，JFET部分的接地端子被设置在阳极端子和阴极端子之间。 
在一些实施例中，二极管部分的至少一部分和沟道的至少一部分形成在共用外延层内。在一些实施例中，当二极管部分被正向偏压时，阳极端子和阴极端子之间的电压降是二极管部分的正向偏压电压的大约两倍。在一些实施例中，二极管部分包括肖特基二极管。 
在另一个一般的方面，设备可以包括阳极端子和阴极端子。设备可以包括隔离区域，该隔离区域具有被设置在阳极端子下方的重掺杂部分、以及被设置在重掺杂部分和阴极端子之间的轻掺杂部分。设备可以包括结型场效应晶体管（JFET）部分以及二极管部分，结型场效应晶体管（JFET）部分具有被设置在隔离区域内的沟道，二极管部分包括PN结，该PN结具有被设置在阳极端子和隔离区域的重掺杂部分之间的至少一部分。 
在一些实施例中，隔离区域被设置在半导体衬底内并且用第一掺杂类型掺杂。设备可以包括被设置在阳极端子和阴极端子之间的JFET部分的接地端子。阳极端子可以与用第二掺杂类型掺杂的半导体衬底的第一部分接触，并且阴极可以与用第一掺杂类型掺杂的半导体衬底的第二部分接触。半导体衬底的第三部分可以被设置在接地端子与用第二掺杂类型掺杂的隔离区域之间。 
在一些实施例中，重掺杂部分是第一重掺杂部分，并且设备可以包括被设置在阴极端子下方的第二重掺杂部分，其中隔离区域的沟道被设置在第一重掺杂部分和第二重掺杂部分之间。在一些实施例中，沟道限定在阳极端子和阴极端子之间的电通路的第一部分，其中二极管限定在阳极端子和阴极端子之间的电通路的第二部分，并且二极管部分被串联地耦接到JFET器件的沟道。 
在一些实施例中，当二极管部分被正向偏压时，电流从阳极端子经过JFET部分的沟道流到阴极端子。在一些实施例中，JFET部分被配置成，当JFET部分的沟道被耗尽并且二极管部分被反向偏压时，起阻断部件的作用。 
在一些实施例中，隔离区域具有与包括JFET部分和二极管部分的半导体衬底的第二掺杂类型不同的第一掺杂类型。在一些实施例中，重掺杂部分是第一重掺杂部分，该第一重掺杂部分通过隔离区域的轻掺杂部分而与第二重掺杂部分隔离。第一重掺杂部分、第二重掺杂部分、和隔离区域可以用相同类型的掺杂剂掺杂。 
在又一个一般的方面中，方法可以包括：形成隔离区域，隔离区域具有第一掺杂类型并且具有限定二极管器件的结型场效应晶体管（JFET）部分的沟道的至少一部分；以及植入阱区域，阱区域具有与JFET部分中的第一掺杂类型不同的第二掺杂类型。方法可以包括在隔离区域上方形成氧化物层、以及形成PN结，该PN结被串联地耦接到隔离区域并且被包括在二极管器件的位于隔离区域上方的二极管部分中。方法也可以包括植入沉陷区，沉陷区具有第一掺杂类型、位于氧化物层和隔离区域之间、且位于JFET部分的阱区域和二极管部分的PN结之间。 
在一些实施例中，隔离区域形成在外延层的部分中和半导体衬底的至少一部分中，并且半导体衬底对于二极管器件的JFET部分和二极管部分是共用的。在一些实施例中，沉陷区被竖向地设置在氧化物层和隔离区域之间，并且被侧向地设置在JFET部分的阱区域和二极管部分的PN结之间。 
在一些实施例中，该方法可以包括在二极管器件的隔离区域的二极管部分中形成具有第一掺杂类型的埋层，其中沉陷区与埋层接触。在一些实施例中，该方法可以包括在阳极端子下方和在沉陷区下方形成埋层，埋层的第一掺杂类型的浓度大于隔离区域的第一掺杂类型的浓度。 
在一些实施例中，该方法可以包括在沟道的第一侧上形成第一埋层，第一埋层的第一掺杂类型的浓度大于隔离区域的第一掺杂类型的浓度。该方法还可以包括在沟道的第二侧上形成第二埋层。 
一些实现方式可以被使用各种半导体处理和/或封装技术实现。如上文中讨论的一样，一些实施例可以使用与半导体衬底关联的各种类型的半导体处理技术实现，该半导体衬底包括但不限于例如硅（Si）、砷化镓（GaAs）、锗（Ge）、碳化硅（SiC）、III-V族型半导体衬底、II-VI族型半导体衬底、和/或其它衬底。 
虽然被描述的实现方式的某些特征已经如在这里描述地举例说明，但是对于本领域技术人员来说，现在将可进行许多修改、替换、变化和等同物。因此，将理解的是，所附权利要求意图覆盖所有这种修改和变化，所有这种修改和变化落入这些实现方式的范围内。应该理解，它们已经以仅仅示例的、非限制的方式呈现，并且可以做出在形式和细节上的各种变化。除了相互排斥的组合之外，在这里描述的设备和/或方法的任何部分可以以任何组合结合。在这里描述的实现方式可以包括所描述的不同实现方式的功能、部件和/或特征的各种组合和/或子组合。 

Claims (24)

1.一种设备，包括：
阳极端子；
阴极端子；
结型场效应晶体管（JFET）部分，具有沟道，所述沟道被设置在半导体衬底内并且限定位于所述阳极端子与所述阴极端子之间的电通路的第一部分；以及
二极管部分，形成在所述半导体衬底内并且限定位于所述阳极端子与所述阴极端子之间的所述电通路的第二部分，所述二极管部分串联地耦接到所述JFET器件的所述沟道。
2.根据权利要求1所述的设备，其中，当所述二极管部分被正向偏压时，电流从所述阳极端子通过所述JFET部分的所述沟道流到所述阴极端子，并且当所述JFET部分的所述沟道被耗尽且所述二极管部分被反向偏压时，电流基本上被阻止从所述阴极端子通过所述JFET部分的所述沟道流到所述阳极端子。
3.根据权利要求1所述的设备，进一步包括：
隔离区域，所述隔离区域被设置在所述阳极端子和所述阴极端子下方，所述沟道被设置在所述隔离区域内并且具有第一掺杂类型，所述第一掺杂类型与所述半导体衬底的第二掺杂类型不同。
4.根据权利要求1所述的设备，进一步包括：
隔离区域，所述隔离区域具有被设置在所述阳极端子下方的重掺杂部分。
5.根据权利要求1所述的设备，进一步包括：
隔离区域，所述隔离区域具有被设置在所述阳极端子下方的第一重掺杂部分和被设置在所述阴极端子下方的第二重掺杂部分，所述第一重掺杂部分通过所述隔离区域的轻掺杂部分而与所述第二重掺杂部分隔离。
6.根据权利要求1所述的设备，进一步包括：
隔离区域，所述沟道被设置在所述隔离区域的部分内，所述隔离区域的所述部分的掺杂剂浓度小于所述隔离区域的被设置在所述阳极端子或者所述阴极端子中的至少一个下方的部分的掺杂剂浓度。
7.根据权利要求1所述的设备，进一步包括：
被设置在所述阳极端子与所述阴极端子之间的所述JFET部分的接地端子。
8.根据权利要求1所述的设备，其中，所述二极管部分的至少一部分和所述沟道的至少一部分被形成在共用外延层内。
9.根据权利要求1所述的设备，其中，当所述二极管部分被正向偏压时，所述阳极端子与所述阴极端子之间的电压降是所述二极管部分的正向偏压电压的大约两倍。
10.根据权利要求1所述的设备，其中，所述二极管部分包括肖特基二极管。
11.一种设备，包括：
阳极端子；
阴极端子；
隔离区域，具有被设置在所述阳极端子下方的重掺杂部分、以及被设置在所述重掺杂部分与所述阴极端子之间的轻掺杂部分；
结型场效应晶体管（JFET）部分，具有被设置在所述隔离区域内的沟道；以及
二极管部分，包括PN结，所述PN结具有被设置在所述阳极端子与所述隔离区域的所述重掺杂部分之间的至少一部分。
12.根据权利要求11所述的设备，其中，所述隔离区域被设置在半导体衬底内并且用第一掺杂类型掺杂，
所述设备进一步包括：
被设置在所述阳极端子与所述阴极端子之间的所述JFET部分的接地端子，所述阳极端子与用第二掺杂类型掺杂的所述半导体衬底的第一部分接触，所述阴极端子与用所述第一掺杂类型掺杂的所述半导体衬底的第二部分接触，所述半导体衬底的第三部分被设置在所述接地端子与用所述第二掺杂类型掺杂的所述隔离区域之间。
13.根据权利要求11所述的设备，其中，所述重掺杂部分是第一重掺杂部分，
所述设备进一步包括：
第二重掺杂部分，所述第二重掺杂部分被设置在所述阴极端子下方，所述隔离区域的所述沟道被设置在所述第一重掺杂部分与所述第二重掺杂部分之间。
14.根据权利要求11所述的设备，其中，所述沟道限定位于所述阳极端子与所述阴极端子之间的电通路的第一部分，所述二极管部分限定位于所述阳极端子与所述阴极端子之间的所述电通路的第二部分，并且所述二极管部分串联地耦接到所述JFET器件的所述沟道。
15.根据权利要求11所述的设备，其中，当所述二极管部分被正向偏压时，电流从所述阳极端子通过所述JFET部分的所述沟道流到所述阴极端子。
16.根据权利要求11所述的设备，其中，所述JFET部分被配置成当所述JFET部分的所述沟道被耗尽并且所述二极管部分被反向偏压时起阻断部件的作用。
17.根据权利要求11所述的设备，其中，所述隔离区域具有第一掺杂类型，所述第一掺杂类型与包括所述JFET部分和所述二极管部分的半导体衬底的第二掺杂类型不同。
18.根据权利要求11所述的设备，其中，所述重掺杂部分是第一重掺杂部分，所述第一重掺杂部分通过所述隔离区域的所述轻掺杂部分而与第二重掺杂部分隔离，
所述第一重掺杂部分、所述第二重掺杂部分和所述隔离区域用相同类型的掺杂剂掺杂。
19.一种方法，包括：
形成隔离区域，所述隔离区域具有第一掺杂类型并且具有限定二极管器件的结型场效应晶体管（JFET）部分的沟道的至少一部分；
植入阱区域，所述阱区域具有第二掺杂类型，所述第二掺杂类型与所述JFET部分中的所述第一掺杂类型不同；
在所述隔离区域上方形成氧化物层；
形成PN结，所述PN结被串联地耦接到所述隔离区域并且被包括在所述二极管器件的位于所述隔离区域上方的二极管部分中；以及
植入沉陷区，所述沉陷区具有所述第一掺杂类型，且位于所述氧化物层与所述隔离区域之间以及所述JFET部分的所述阱区域与所述二极管部分的所述PN结之间。
20.根据权利要求19所述的方法，其中，所述隔离区域形成在外延层的一部分中和半导体衬底的至少一部分中，所述半导体衬底对于所述二极管器件的所述JFET部分和所述二极管部分是共用的。
21.根据权利要求19所述的方法，其中，所述沉陷区竖向地设置在所述氧化物层与所述隔离区域之间，并且侧向地设置在所述JFET部分的所述阱区域与所述二极管部分的所述PN结之间。
22.根据权利要求19所述的方法，进一步包括：
在所述二极管器件的所述隔离区域的所述二极管部分中形成具有所述第一掺杂类型的埋层，所述沉陷区与所述埋层接触。
23.根据权利要求19所述的方法，进一步包括：
在所述阳极端子下方和在所述沉陷区下方形成埋层，所述埋层的所述第一掺杂类型的浓度大于所述隔离区域的所述第一掺杂类型的浓度。
24.根据权利要求19所述的方法，进一步包括：
在所述沟道的第一侧上形成第一埋层，所述第一埋层的所述第一掺杂类型的浓度大于所述隔离区域的所述第一掺杂类型的浓度；以及
在所述沟道的第二侧上形成第二埋层。
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