TWI483384B

TWI483384B - 半導體元件、其製造方法及其操作方法

Info

Publication number: TWI483384B
Application number: TW101120258A
Authority: TW
Inventors: Chih Ling Hung; Chien Wen Chu; Hsin Liang Chen; Wing Chor Chan
Original assignee: Macronix Int Co Ltd
Priority date: 2012-06-06
Filing date: 2012-06-06
Publication date: 2015-05-01
Also published as: TW201351612A

Description

半導體元件、其製造方法及其操作方法

本案是有關於一種半導體元件、其製造方法及其操作方法。

隨著半導體技術的發展，各式半導體元件不斷推陳出新。舉例來說，記憶體、電晶體、二極體等元件已廣泛使用於各式電子裝置中。

在半導體技術的發展中，研究人員不斷的嘗試針對各式元件進行改善，例如是縮小體積、增加/降低啟動電壓、增加/降低崩潰電壓、減少漏電、靜電防護等議題。

本案係有關於一種半導體元件、其製造方法及其操作方法。

根據本案之第一方面，提出一種半導體元件。半導體元件包括一基板、一第一井（well）、一第二井、一第三井、一第四井、一底層、一第一重摻雜區（heavily doping region）、一第二重摻雜區、一第三重摻雜區及一場效電板（field plate）。第一井設置於基板上。第二井設置於基板上。第三井設置於基板上。第三井設置於第一井及第二井之間。第四井設置於基板上。第四井鄰接於第一井。底層設置於第二井之下方。第一井、底層及第二井包圍第三井，以使第三井與基板浮接（floating）。第一重摻雜區設置於第一井內。第二重摻雜區設置於第二井內。第三重摻雜區設置於第三井內。場效電板設置於第一井及第四井之鄰接處之上。第一井、第二井、底層、第一重摻雜區及第二重摻雜區具有一第一摻雜型態。基板、第三井、第四井及第三重摻雜區具有一第二摻雜型態。第一摻雜型態互補於第二摻雜型態。

根據本案之另一方面，提出一種半導體元件之製造方法。半導體元件之製造方法包括以下步驟。提供一基板。形成一底層、一磊晶層、一第一井及一第二井於基板上。第一井及第二井位於磊晶層內。底層位於第一井及第二井之下。形成一第三井及一第四井於磊晶層內。第三井設置於第一井及第二井之間。第四井鄰接於第一井。第一井、底層及第二井包圍第三井，以使第三井與基板浮接（floating）。形成一場效電板（field plate）於第一井及第四井之鄰接處之上。分別形成一第一重摻雜區（heavily doping region）及一第二重摻雜區於第一井及第二井內。形成一第三重摻雜區於第三井內。第一井、第二井、底層、第一重摻雜區及第二重摻雜區具有一第一摻雜型態。基板、第三井、第四井及第三重摻雜區具有一第二摻雜型態。第一摻雜型態互補於第二摻雜型態。

根據本案之在一方面，提出一種半導體元件之操作方法。半導體元件包括一基板、一第一井、一第二井、一第三井、一第四井、一底層、一第一重摻雜區、一第二重摻雜區、一第三重摻雜區及一場效電板。第一井、第二井、第三井及第四井設置於基板上。第三井設置於第一井及第二井之間。第四井鄰接於第一井，底層設置於第二井之下方。第一井、底層及第二井包圍第三井，以使第三井與基板浮接。第一重摻雜區、第二重摻雜區及第三重摻雜區分別設置於第一井、第二井及第三井內。場效電板設置於第一井及第四井之鄰接處之上。第一井、第二井、底層、第一重摻雜區及第二重摻雜區具有一第一摻雜型態。基板、第三井、第四井及第三重摻雜區具有一第二摻雜型態。第一摻雜型態互補於第二摻雜型態。半導體元件之操作方法包括以下步驟。電性連接第一重摻雜區於一第一電極。電性連接第三重摻雜區於一第二電極。

為了對本案之上述及其他方面更瞭解，下文特舉各種實施例，並配合所附圖式，作詳細說明如下：

以下係提出各種實施例進行詳細說明，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。

第一實施例

請參照第1圖，其繪示第一實施例之半導體元件100之剖面圖。半導體元件100至少包括一基板110、一第一井（well）121N、一第二井122N、一第三井123P、一第四井124P、一底層130N、一第一重摻雜區（heavily doping region）141N、一第二重摻雜區142N、一第三重摻雜區143P及一場效電板（field plate）151。

基板110P之材質例如是P型矽或N型矽。第一井121N、第二井122N、第三井123P及第四井124P設置於基板110P上。第三井123P設置於第一井121N及第二井122N之間，第四井124P鄰接於第一井121N。第一井121N、第二井122N、第三井123P及第四井124P例如是P型井（P type well）或N型井（N type well）。

底層130N設置於第二井123P之下方，在本實施例中，底層130N係為阻障層（barrier layer），例如是一N型阻障層（N type barrier layer，NBL）或P型阻障層（P type barrier layer，PBL）。

第一重摻雜區141N、第二重摻雜區142N及第三重摻雜區143P分別設置於第一井121N、第二井122N及第三井123P內。第一重摻雜區141N、第二重摻雜區142N及第三重摻雜區143P之摻雜濃度大於第一井121N、第二井122N及第三井123P之摻雜濃度。第一重摻雜區141N、第二重摻雜區142N及第三重摻雜區143P例如是P型重摻雜區（P type heavily doping region，P+）或N型重摻雜區（N type heavily doping region，N+）。

場效電板151設置於第一井121N及第四井124P之鄰接處之上。場效電板151之材質例如是多晶矽（polysilicon）。

第一井121N、第二井122N、底層130N、第一重摻雜區141N及第二重摻雜區142N具有一第一摻雜型態（例如是P型或N型）。基板110P、第三井123P、第四井124P及第三重摻雜區143P具有一第二摻雜型態（例如是N型或P型）。第一摻雜型態互補於第二摻雜型態。在本實施例中，第一摻雜型態係為N型，第二摻雜型態係為P型。

第一井121N、底層130N及第二井122N包圍第三井123P，且第一井121N、底層130N及第二井122N之第一摻雜型態互補於第三井123P之第二摻雜型態，所以第三井123P與基板110P浮接（floating）。

此外，本實施例之半導體元件100更包括一第五井125P、一第四重摻雜區144P、一第五重摻雜區145P、數個場氧化層160及另一場效電板152。第四重摻雜區144P及第五重摻雜區145P分別設置於第四井124P及第五井125P內，第五井125P、第四重摻雜區144P及第五重摻雜區145P具有第二摻雜型態。

場氧化層160設置於第一井121N、第二井122N、第三井123P、第四井124P、第五井125P之鄰接處之上。場氧化層160之材質例如是二氧化矽（SiO2）。場效電板151、152部份地設置於其中之一場氧化層160上。

就半導體元件100之操作方法而言，電性連接第一重摻雜區141N於一第一電極171，電性連接第三重摻雜區143P於一第二電極172，並電性連接第四重摻雜區144P於一第三電極173。第一電極171例如是一陰極（cathode），第二電極172例如是一陽極（anode），第三電極173例如是一接地端。由於場效電板151的影響，第一井121N及第四井124P之接面的崩潰電壓將會大於第一井121N及第三井123P之接面的崩潰電壓，因此電流不會在第一井121N及第四井124P之接面流動，而會在第一井121N及第三井123P之接面流動。如此一來，可以避免漏電的現象發生。

第一電極171、第一重摻雜區141N、第一井121N、第三井123P、第三重摻雜區143P及第二電極172之路徑形成一絕緣電晶體（isolation diode）。在順向偏壓中，將至少有0.7伏特（V）的阻抗；在逆向偏壓中，將至少有30伏特（V）的阻抗。

此外，更可電性連接第二重摻雜區142N於第一電極171，電性連接第三重摻雜區143P於第二電極172，並電性連接第五重摻雜區145P於第三電極173。第一電極171例如是一陰極，第二電極172例如是一陽極，第三電極173例如是一接地端。由於場效電板152的影響，第二井122N及第五井125P之接面的崩潰電壓將會大於第二井122N及第三井123P之接面的崩潰電壓，因此電流不會在第二井122N及第五井125P之接面流動，而會在第二井122N及第三井123P之接面流動。

第一電極171、第二重摻雜區142N、第二井122N、第三井123P、第三重摻雜區143P及第二電極172之路徑形成一絕緣電晶體（isolation diode）。在順向偏壓中，將至少有0.7伏特（V）的阻抗；在逆向偏壓中，將至少有30伏特（V）的阻抗。

請參照第2A～2F圖，其繪示第一實施例之半導體元件100之製造方法的流程圖。首先，如第2A圖所示，提供基板110P。

接著，如第2B圖所示，形成底層130N於基板110P上。在本實施例中，底層130N係為阻障層。

然後，如第2C圖所示，形成一磊晶層180於基板110P及底層130N上。

接著，如第2D圖所示，形成第一井121N及第二井122N於基板110P上。第一井121N及第二井122N位於磊晶層180內，底層130N位於第一井121N及第二井122N之下。

然後，如第2E圖所示，形成第三井123P、第四井124P及第五井125P於磊晶層180內。第三井123P設置於第一井121N及第二井122N之間，第四井124P鄰接於第一井121N，第五井125P鄰接於第二井122N。第一井121N、底層130N及第二井122N包圍第三井123P，以使第三井123P與基板110P浮接。

接著，如第2F圖所示，形成場氧化層（Field oxide，FOX）160於第一井121N、第二井122N、第三井123P、第四井124P及第五井125P之各個鄰接處上。

接著，如第2F圖所示，形成場效電板151、152於第一井121N及第四井124P之鄰接處及第二井122N及第五井125P之鄰接處之上。

然後，如第2F圖所示，分別形成第一重摻雜區141N及第二重摻雜區142N於第一井121N及第二井122N內。

接著，如第2F圖所示，分別形成第三重摻雜區143P、第四重摻雜區144P及第五重摻雜區145P於第三井123P、第四井124P及第五井125P內。透過上述步驟即可順利完成本實施例之半導體元件100。本實施例之半導體元件100適合於模組化製程（Bipolar CMOS DMOS process，BCD process），無須增加額外的光罩或步驟，即可完成。

第二實施例

請參照第3圖，其繪示第二實施例之半導體元件200之剖面圖。本實施例之半導體元件200與第一實施例之半導體元件100不同之處在於底層230N之設計，其餘相同之處不再重複敘述。

如第3圖所示，本實施例之底層230N、第一井221N及第二井222N之材質實質上相同。底層230N、第一井221N及第二井222N組成一深井（deep well）290N（繪示於第4C圖），第三井223P係形成於此深井290N之中。因此，本實施例之第三井223P也將被底層230N、第一井221N及第二井222N所包圍，而與基板210P浮接。

請參照第4A～4E圖，其繪示第二實施例之半導體元件200之製造方法的流程圖。本實施例之半導體元件200之製造方法與第一實施例之半導體元件100之製造方法不同之處在於底層230N、第一井221N及第二井222N之形成方式，其餘相同之處不再重複敘述。首先，如第4A圖所示，提供基板210P。

接著，如第4B圖所示，形成一磊晶層280於基板210P上。

然後，如第4C圖所示，形成深井290N於磊晶層280內。

接著，如第4D圖所示，形成第三井223P、第四井224P及第五井225P於磊晶層280內。在第三井223P形成的同時，第一井221N及第二井222N及底層230N也隨之形成。

然後，如第4E圖所示，形成第一～第五重摻雜區241N、242N、243P、244P、245P、場氧化層260及場效電板251、252。

第三實施例

請參照第5圖，其繪示第三實施例之半導體元件300之剖面圖。本實施例之半導體元件300與第一實施例之半導體元件100不同之處在於本實施例之半導體元件300包括一第一～第七重摻雜區341N、342N、343P、344P、345P、346P、347P，第一重摻雜區341N及第四重摻雜區344P設置於第一井321N內，第二重摻雜區342N及第五重摻雜區345P設置於第二井322N內，第三重摻雜區343P設置於第三井323P內，第六重摻雜區346P設置於第四井324P內，第七重摻雜區347P設置於第五井325P內。

在本實施例中，第一井321N、第二井322N、第一重摻雜區341N及第二重摻雜區342N具有第一摻雜型態。第三井323P、第四井324P、第五井325P、第三重摻雜區343P、第四重摻雜區344P、第五重摻雜區345P、第六重摻雜區346P及第七重摻雜區347P具有第二摻雜型態。

也就是說，第一井321N及第二井322N皆設有不同型態之兩個重摻雜區，使得半導體元件300形成一靜電放電保護元件（Electro Static Discharge，ESD）。

就本實施例之半導體元件300之製造方法而言，與第一實施例之半導體元件100之不同之處在於形成第三重摻雜區343P的同時，更分別形成第四重摻雜區344P及第五重摻雜區345P於第一井321N及第二井322N內，其餘相同之處不再重複敘述。

第四實施例

請參照第6圖，其繪示第四實施例之半導體元件400之剖面圖。本實施例之半導體元件400與第一實施例之半導體元件100不同之處在於操作方法，其餘相同之處不再重複敘述。

就本實施例之半導體元件400的操作方法而言，電性連接於第一重摻雜區441N的第一電極471係為基極（base），電性連接於第三重摻雜區443P的第二電極472係為發射極（emitter），電性連接於第四重摻雜區444P的第三電極473係為集電極（collector）。

透過第三井423P、第一井421N及第四井424P所形成之PNP結構，而形成一雙載子電晶體（bipolar junction transistor，BJT）。在一些應用上，可以利用此雙載子電晶體的特性，來構成放大器電路。

此外，本實施例所構成之雙載子電晶體不僅可以單獨發揮作用，亦可以與第一實施例之絕緣電晶體搭配，在同一電路結構中一起發揮作用，不僅可以創造電路結構的多功能特性，亦可縮減電路結構的體積。

綜上所述，雖然本案已以實施例揭露如上，然其並非用以限定本案。本案所屬技術領域中具有通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾。因此，本案之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300、400．．．半導體元件

110P、210P．．．基板

121N、221N、321N、421N．．．第一井

122N、222N、322N．．．第二井

123P、223P、323P、423P．．．第三井

124P、224P、324P、424P．．．第四井

125P、225P、325P．．．第五井

130N、230N．．．底層

141N、241N、341N、441N．．．第一重摻雜區

142N、242N、342N．．．第二重摻雜區

143P、243P、343P、442P．．．第三重摻雜區

144P、244P、344P、444P．．．第四重摻雜區

145P、245P、345P．．．第五重摻雜區

151、152、251、252．．．場效電板

160、260．．．場氧化層

171、471．．．第一電極

172、472．．．第二電極

173、473．．．第三電極

180、280．．．磊晶層

290N．．．深井

346P．．．第六重摻雜區

347P．．．第七重摻雜區

第1圖繪示第一實施例之半導體元件之剖面圖。

第2A～2F圖繪示第一實施例之半導體元件之製造方法的流程圖。

第3圖繪示第二實施例之半導體元件之剖面圖。

第4A～4E圖繪示第二實施例之半導體元件之製造方法的流程圖。

第5圖繪示第三實施例之半導體元件之剖面圖。

第6圖繪示第四實施例之半導體元件之剖面圖。

100．．．半導體元件

110P．．．基板

121N．．．第一井

122N．．．第二井

123P．．．第三井

124P．．．第四井

125P．．．第五井

130N．．．底層

141N．．．第一重摻雜區

142N．．．第二重摻雜區

143P．．．第三重摻雜區

144P．．．第四重摻雜區

145P．．．第五重摻雜區

151、152．．．場效電板

160．．．場氧化層

171．．．第一電極

172．．．第二電極

173．．．第三電極

Claims

一種半導體元件，包括：
一基板；
一第一井（well），設置於該基板上；
一第二井，設置於該基板上；
一第三井，設置於該基板上，該第三井設置於該第一井及該第二井之間；
一第四井，設置於該基板上，該第四井鄰接於該第一井；
一底層，設置於該第二井之下方，該第一井、該底層及該第二井包圍該第三井，以使該第三井與該基板浮接（floating）；
一第一重摻雜區（heavily doping region），設置於該第一井內；
一第二重摻雜區，設置於該第二井內；
一第三重摻雜區，設置於該第三井內；以及
一場效電板（field plate），設置於該第一井及該第四井之鄰接處之上；
其中，該第一井、該第二井、該底層、該第一重摻雜區及該第二重摻雜區具有一第一摻雜型態，該基板、該第三井、該第四井及該第三重摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態。
如申請專利範圍第1項所述之半導體元件，其中該底層係為一阻障層（barrier layer）。
如申請專利範圍第1項所述之半導體元件，其中該底層、該第一井及該第二井之材質實質上相同，該底層、該第一井及該第二井組成一深井（deep well）。
如申請專利範圍第1項所述之半導體元件，更包括一場氧化層（Field oxide，FOX），該場氧化層設置於該第一井及該第四井之鄰接處上。
如申請專利範圍第1項所述之半導體元件，更包括：
一第四重摻雜區，設置於該第一井內，該第四重摻雜區鄰接於該第一重摻雜區；以及
一第五重摻雜區，設置於該第二井內，該第五重摻雜區鄰接於該第二重摻雜區；
其中，該第四重摻雜區及該第五重摻雜區具有該第二摻雜型態。
一種半導體元件之製造方法，包括：
提供一基板；
形成一底層、一磊晶層、一第一井及一第二井於該基板上，該第一井及該第二井位於該磊晶層內，該底層位於該第一井及該第二井之下；
形成一第三井及一第四井於該磊晶層內，該第三井設置於該第一井及該第二井之間，該第四井鄰接於該第一井，該第一井、該底層及該第二井包圍該第三井，以使該第三井與該基板浮接（floating）；
形成一場效電板（field plate）於該第一井及該第四井之鄰接處之上；
分別形成一第一重摻雜區（heavily doping region）及一第二重摻雜區於該第一井及該第二井內；以及
形成一第三重摻雜區於該第三井內，該第一井、該第二井、該底層、該第一重摻雜區及該第二重摻雜區具有一第一摻雜型態，該基板、該第三井、該第四井及該第三重摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態。
如申請專利範圍第6項所述之半導體元件之製造方法，更包括：
形成一場氧化層（Field oxide，FOX）於該第一井及該第四井之鄰接處上。
如申請專利範圍第6項所述之半導體元件之製造方法，其中在形成該第三重摻雜區之步驟中，更分別形成一第四重摻雜區及一第五重摻雜區於該第一井及該第二井內，該第四重摻雜區鄰接於該第一重摻雜區，該第五重摻雜區鄰接於該第二重摻雜區，該第四重摻雜區及該第五重摻雜區具有該第二摻雜型態。
一種半導體元件之操作方法，該半導體元件包括一基板、一第一井、一第二井、一第三井、一第四井、一底層、一第一重摻雜區、一第二重摻雜區、一第三重摻雜區及一場效電板，該第一井、該第二井、該第三井及該第四井設置於該基板上，該第三井設置於該第一井及該第二井之間，該第四井鄰接於該第一井，該底層設置於該第二井之下方，該第一井、該底層及該第二井包圍該第三井，以使該第三井與該基板浮接，該第一重摻雜區、該第二重摻雜區及該第三重摻雜區分別設置於該第一井、該第二井及該第三井內，該場效電板設置於該第一井及該第四井之鄰接處之上，該第一井、該第二井、該底層、該第一重摻雜區及該第二重摻雜區具有一第一摻雜型態，該基板、該第三井、該第四井及該第三重摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態，該操作方法包括：
電性連接該第一重摻雜區於一第一電極；以及
電性連接該第三重摻雜區於一第二電極。
如申請專利範圍第9項所述之半導體元件之操作方法，其中該第一電極係為一陰極（cathode），該第二電極係為一陽極（anode）。