CN102439719A - 系统级封装 - Google Patents

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    • H01L2224/8203—Reshaping, e.g. forming vias
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Abstract

本发明描述系统级封装或多芯片模块，其可包括位于多层聚合物结构中的多层芯片、位于所述多层芯片上的芯片上金属凸块、位于所述多层聚合物结构中的芯片内金属凸块和位于所述多层聚合物结构中的图案化金属层。位于所述多层聚合物结构中的所述多层芯片可经由所述芯片上金属凸块、所述芯片内金属凸块和所述图案化金属层而彼此连接或连接到外部电路。所述系统级封装可经由焊料凸块、金属凸块或线接合线而连接到外部电路。

Description

系统级封装
相关申请案
本申请案主张2009年5月14日申请的第61/178,493号美国临时申请案的优先权，所述申请案以全文引用的方式并入本文中。
技术领域
本发明涉及系统级封装，且更特定来说，涉及利用芯片上的金属凸块和芯片内金属凸块以在堆叠芯片之间实现电互连的系统级封装。
背景技术
半导体晶片经加工以制成装置密度不断增加且特征几何形状不断缩小的IC(集成电路)芯片。需要多个导电层和绝缘层以使位于不同层中的大量半导体装置(例如有源和无源装置，例如TFT、CMOS、电容器、电感器、电阻器等)能够互连和隔离。所述大规模集成使各个层和半导体装置之间的电连接数目增加。其还使所得IC芯片的引线数目增加。这些引线经由IC芯片的钝化层而暴露，终止于允许连接到芯片封装中的外部接触结构的I/O垫。
晶片级封装(WLP)通常是指以晶片级封装IC芯片的技术，而非在晶片切块后装配每一个别单元的封装的传统工艺。WLP允许在通过将最终组合件切块成芯片载体封装(例如球栅阵列(BGA)封装)进行单一化前，以晶片级集成晶片制造、封装、测试和预烧。WLP所提供的优势包括尺寸较小(占据面积和厚度减小)、重量较轻、组装工艺相对较简易、总生产成本较低和电性能有所改进。因此，WLP使装置所经历的从硅起始到客户装运的制造工艺成流水线作业。虽然WLP为IC芯片封装的高产量和低成本途径，但其在可制造性和结构可靠性方面提出重大挑战。
发明内容
本发明是针对于系统级封装或多芯片模块(MCM)，其包括位于多层聚合物结构中的多层芯片、位于所述多层芯片上的芯片上金属凸块、位于所述多层聚合物结构中的芯片内金属凸块和位于所述多层聚合物结构中的图案化金属层。位于所述多层聚合物结构中的多层芯片可经由所述芯片上金属凸块、所述芯片内金属凸块和所述图案化金属层而彼此连接或连接到外部电路或结构，例如母板、球栅阵列(BGA)衬底、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。所述系统级封装或多芯片模块可经由焊料凸块、金属凸块或线接合线而连接到外部电路或结构。
本发明的示范性实施例提供系统级封装或多芯片模块，其具有位于多层聚合物结构中的多层芯片且使用位于所述多层芯片上和所述多层聚合物结构中的金属凸块以在芯片之间实现电互连。
本发明的示范性实施例提供一种方法，其包括将具有芯片上金属凸块的芯片粘附到具有芯片内金属凸块的衬底，接着囊封所述芯片和所述衬底，随后进行抛光或研磨以暴露芯片上金属凸块与芯片内金属凸块，接着在经抛光或研磨的表面上形成金属互连件，且接着重复上述工艺以集成第二、第三、第四等层芯片。
此外，示范性实施例可为制造因芯片内金属凸块和芯片上金属凸块的精细间距而在芯片之间具有良好电磁场屏蔽和高布线密度的多层芯片集成提供便利。
此外，示范性实施例可在高硅利用率下制造多层芯片集成。
现将通过对说明性实施例、附图和权利要求书的以下详细描述的检视，使本发明的这些以及其它组件、步骤、特征、益处和优势变得明朗。
附图说明
图式揭示本发明的说明性实施例。其并未陈述所有实施例。可另外或替代地使用其它实施例。为节省空间或更有效地说明，可省略显而易见或不必要的细节。相反，可实施一些实施例而不揭示所有细节。当相同数字出现在不同图式中时，其是指相同或类似组件或步骤。
当以下描述连同附图一起阅读时，可更充分地理解本发明的方面，所述附图的性质应视为说明性而非限制性的。所述图式未必按比例绘制，而是强调本发明的原理。在图式中：
图1-9、图11-36和图38-52为展示根据本发明的一实施例形成系统级封装或多芯片模块的工艺的横截面视图；
图10为图9中所示的半成品装置的示意性俯视透视图；
图37为图36的图案化金属层7的示意性俯视透视图；
图53和图54为展示根据本发明的一实施例形成系统级封装或多芯片模块的工艺的横截面视图；
图55展示根据本发明的一实施例的系统级封装或多芯片模块的横截面视图；
图56为图55中所示的图案化金属层7的示意性俯视透视图；
图57-67为展示根据本发明的一实施例形成系统级封装或多芯片模块的工艺的横截面视图；
图68-73为展示根据本发明的一实施例形成系统级封装或多芯片模块的工艺的横截面视图；
图74展示根据本发明的一实施例的模块的横截面视图；
图75为图74中所示的模块的图案化金属层7的示意性俯视透视图；
图76-84为展示根据本发明的一实施例形成系统级封装或多芯片模块的工艺的横截面视图；
图85展示根据本发明的一实施例的电子装置的横截面视图；
图86和图95为各自展示根据本发明的一实施例的介于两个芯片之间的接口电路的电路图；
图87和图90展示根据本发明的一实施例的各自包括两级级联芯片间接收器和芯片间ESD(静电放电)电路的芯片间电路；
图88和图89展示根据本发明的一实施例的各自包括两级级联芯片间驱动器和芯片间ESD(静电放电)电路的芯片间电路；
图91和图94展示根据本发明的一实施例的两级级联芯片外接收器；
图92和图93展示根据本发明的一实施例的两级级联芯片外驱动器；
图96-101展示根据本发明的一实施例如何计算芯片的ESD单元的作用面积和界定由ESD单元中的一者或一者以上构成的ESD电路的尺寸；
图102和图103展示根据本发明的一实施例如何界定或计算MOS晶体管的物理通道宽度和物理通道长度；
图104展示根据本发明的一实施例的系统级封装或多芯片模块的横截面视图；
图105展示根据本发明的一实施例的芯片的示意性俯视透视图；
图106A-106H展示关于图105中所说明的芯片900的八个替代物的示意性横截面视图；
图107A-107D展示根据本发明的一实施例形成芯片的工艺；
图107E展示根据本发明的一实施例的芯片的横截面视图；
图107F展示根据本发明的一实施例的芯片的横截面视图；
图107G-107K为展示根据本发明的一实施例形成系统级封装或多芯片模块的工艺的横截面视图；
图107L展示根据本发明的一实施例的系统级封装或多芯片模块的横截面视图；
图108A-108F为展示根据本发明的一实施例形成系统级封装或多芯片模块的工艺的横截面视图；
图109A-109T为展示根据本发明的一实施例形成系统级封装或多芯片模块的工艺的横截面视图；
图109U展示图109T中所示的系统级封装或多芯片模块的图案化金属层5的示意性俯视透视图；以及
图110A和图110B为各自展示根据本发明的一实施例的介于两个芯片之间的接口电路的电路图。
虽然在图式中已描绘某些实施例，但所属领域的技术人员应了解，所描绘的实施例为说明性的，且可在本发明的范围内构想并实施那些所示实施例的变化以及本文所述的其它实施例。
具体实施方式
现描述说明性实施例。可另外或替代地使用其它实施例。为节省空间或更有效地呈现，可省略显而易见或不必要的细节。相反，可实施一些实施例而不揭示所有细节。
本发明的方面是针对于系统级封装或多芯片模块(MCM)，其包括位于多层聚合物结构中的多层芯片、位于所述多层芯片上的芯片上金属凸块、位于所述多层聚合物结构中的芯片内金属凸块和位于所述多层聚合物结构中的图案化金属层。位于所述多层聚合物结构中的多层芯片可经由所述芯片上金属凸块、所述芯片内金属凸块和/或所述图案化金属层而彼此连接或连接到外部电路或结构，例如母板、球栅阵列(BGA)衬底、印刷电路板、金属衬底、玻璃衬底和/或陶瓷衬底。所述系统级封装或多芯片模块可经由焊料凸块、金属凸块和/或线接合线而连接到外部电路或结构。
图1-52展示根据本发明的一示范性实施例形成系统级封装或多芯片模块的工艺。
参看图1，可通过使用化学气相沉积(CVD)工艺、旋涂工艺或叠层工艺在衬底110的顶部表面上形成具有例如介于0.3微米与30微米之间且优选介于1微米与10微米之间的合适厚度的电介质或绝缘层10。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)或化学气相沉积(CVD)工艺在电介质或绝缘层10上形成厚度例如小于1微米，例如介于1纳米与0.5微米之间的粘附层11。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)、化学气相沉积(CVD)工艺或无电电镀工艺在粘附层11上形成厚度例如小于1微米，例如介于10纳米与0.8微米之间的种子层12。
衬底110可具有合适的厚度T1，例如介于约10微米与约1,000微米之间，介于10微米与100微米之间，或介于100微米与500微米之间。衬底110可由合适材料制成，其实例包括(但不限于)硅、玻璃、陶瓷、铝、铜或有机聚合物。举例来说，衬底110可为硅衬底、玻璃衬底、陶瓷衬底、金属衬底、有机衬底或聚合物衬底，其厚度T1例如介于10微米与1,000微米之间，介于10微米与100微米之间，或介于100微米与500微米之间。或者，衬底110可为包括下层芯片的晶片，例如硅晶片。
电介质或绝缘层10可由合适材料制成。举例来说，电介质或绝缘层10可由二氧化硅(SiO2)、氮化硅、氮氧化硅、碳氮化硅、聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8制成，其具有合适的厚度，例如介于0.3微米与30微米之间且优选介于1微米与10微米之间。
粘附层11可由合适材料制成。举例来说，粘附层11的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层可由合适材料制成。举例来说，种子层12的材料可包括铜、钛铜合金、银、金、镍、铝、铂或钯。
举例来说，当通过在电介质或绝缘层10上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)而形成粘附层11时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层12。
或者，当通过在电介质或绝缘层10上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)而形成粘附层11时，可通过在所述含钽层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层12。
或者，当通过在电介质或绝缘层10上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)而形成粘附层11时，可通过在所述含铬层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层12。
或者，当通过在电介质或绝缘层10上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)而形成粘附层11时，可通过在所述含镍层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层12。
参看图2，在形成种子层12后，可通过使用旋转涂覆工艺或叠层工艺在具有任何先前所述材料的种子层12上形成光致抗蚀剂层90，例如正型光致抗蚀剂层或负型光致抗蚀剂层(优选)。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层90图案化以在光致抗蚀剂层90中形成多个开口90a，从而暴露具有任何先前所述材料的种子层12。
接着，参看图3，可通过使用电镀或无电电镀工艺在由开口90a暴露的种子层12上和在开口90a中形成金属层13(导电层)，其具有合适的厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。金属层13可为铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层13可为如下形成的单一金属层：在开口90a中和在由开口90a暴露的种子层12(优选为先前所述的铜或钛铜合金种子层12)上电镀铜层达所要厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层13可为如下形成的单一金属层：在开口90a中和在由开口90a暴露的种子层12(优选为先前所述的金种子层12)上电镀金层达所要厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层13可为如下形成的单一金属层：在开口90a中和在由开口90a暴露的种子层12(优选为先前所述的铜、镍或钛铜合金种子层12)上电镀镍层达合适厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层13可由如下形成的两个金属层(或双金属层)构成：在开口90a中和在由开口90a暴露的种子层12(优选为先前所述的铜、镍或钛铜合金种子层12)上电镀镍层达合适厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间；且接着在开口90a中和在开口90a中的电镀镍层上电镀或无电电镀金层或钯层达合适厚度，例如介于0.005微米与10微米之间且优选介于0.05微米与1微米之间。
或者，金属层13可由如下形成的三个金属层(或三金属层)构成：在开口90a中和在由开口90a暴露的种子层12(优选为先前所述的铜或钛铜合金种子层12)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间；随后在开口90a中和在开口90a中的电镀铜层上电镀或无电电镀镍层达一厚度，例如介于1微米与15微米之间或介于0.3微米与1微米之间；且接着在开口90a中和在开口90a中的电镀或无电电镀镍层上电镀或无电电镀金层或钯层达一厚度，例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间。
参看图4，在形成金属层13后，可通过旋转涂覆工艺或叠层工艺在光致抗蚀剂层90上和金属层13上形成厚度例如大于1微米的光致抗蚀剂层91，例如正型光致抗蚀剂层或负型光致抗蚀剂层(优选)。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层91图案化以在光致抗蚀剂层91中形成多个圆柱形开口91a，从而暴露金属层13的多个触点。
接着，参看图5，使用电镀或无电电镀工艺在圆柱形开口91a中和在金属层13的由圆柱形开口91a暴露的触点上形成厚度或高度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的多个金属柱或金属凸块14(芯片内金属柱或金属凸块)。金属柱或金属凸块14可由例如铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
举例来说，金属柱或金属凸块14可由如下形成的单一金属层构成：在圆柱形开口91a中和在金属层13(优选为先前所述的铜层13)的由圆柱形开口91a暴露的触点上电镀铜层达一厚度，例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间。
或者，金属柱或金属凸块14可由如下形成的单一金属层构成：在圆柱形开口91a中和在金属层13(优选为先前所述的金层13)的由圆柱形开口91a暴露的触点上电镀金层达一厚度，例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间。
或者，金属柱或金属凸块14可由如下形成的单一金属层构成：在圆柱形开口91a中和在金属层13(优选为先前所述的镍或铜层13)的由圆柱形开口91a暴露的触点上电镀镍层达一厚度，例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间。
或者，金属柱或金属凸块14可由如下形成的三个金属层(或三金属层)构成：在圆柱形开口91a中和在金属层13(优选为先前所述的铜层13)的由圆柱形开口91a暴露的触点上电镀铜层达一厚度，例如大于10微米，例如介于15微米与500微米之间且优选介于20微米与100微米之间；随后在圆柱形开口91a中和在圆柱形开口91a中的电镀铜层上电镀或无电电镀镍层达一厚度，例如介于1微米与15微米之间或介于0.3微米与1微米之间；且接着在圆柱形开口91a中和在圆柱形开口91a中的电镀或无电电镀镍层上电镀或无电电镀金层或钯层达一厚度，例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间。
参看图6，在形成金属柱或金属凸块14后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层90和91。因此，可在移除光致抗蚀剂层90和91后于金属层13上形成金属柱或金属凸块14。
或者，可通过以下步骤执行在金属层13上形成金属柱或金属凸块14的另一工艺。首先，在形成图3中所说明的金属层13后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层90。接着，可通过旋转涂覆工艺或叠层工艺在金属层13上和种子层12上形成图4中所说明的光致抗蚀剂层91。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层91图案化以在光致抗蚀剂层91中形成圆柱形开口91a，从而暴露金属层13的触点。接着，使用电镀或无电电镀工艺在圆柱形开口91a中和在金属层13的由圆柱形开口91a暴露的触点上形成金属柱或金属凸块14，其可认为是图5中所说明的步骤。随后，可使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层91。因此，可在移除光致抗蚀剂层91后于金属层13上形成金属柱或金属凸块14。
或者，必要时，可重复(例如重复一次)图4和图5中所说明的工艺步骤以制成更高的金属凸块。即，可使用旋转涂覆工艺或叠层工艺在光致抗蚀剂层91上形成另一光致抗蚀剂层，随后在所述另一光致抗蚀剂层中形成多个圆柱形开口且暴露金属柱或金属凸块14，随后使用电镀或无电电镀工艺在由另一光致抗蚀剂层中的圆柱形开口暴露的金属柱或金属凸块14上和在另一光致抗蚀剂层中的圆柱形开口中形成额外金属凸块，且接着使用含有胺或NaCO3的化学溶液移除另一光致抗蚀剂层以及光致抗蚀剂层90和91。所述额外金属凸块可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
参看图7，在移除光致抗蚀剂层90和91后，可通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层13下方的种子层12，且接着通过合适工艺，例如通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层13下方的粘附层11。
因此，粘附层11、种子层12和金属层13可在电介质或绝缘层10上形成图案化金属层1。金属柱或金属凸块14形成于图案化金属层1的金属层13上。可按需要设计相邻或邻近对的金属柱或金属凸块14之间的间距，例如大于100微米，例如介于100微米与250微米之间，或小于100微米，例如介于5微米与50微米之间或介于50微米与100微米之间。金属柱或金属凸块14中的每一者可具有合适的宽度或直径，例如大于5微米，例如介于5微米与300微米之间且优选介于5微米与50微米之间。图案化金属层1可包括连接多个金属柱或金属凸块14的信号迹线、电力互连件(例如电力平面、电力总线或电力迹线)或接地互连件(例如接地平面、接地总线或接地迹线)。覆盖电介质或绝缘层10的顶部表面的图案化金属层1的面积对顶部表面的面积的覆盖率在50％到95％的范围内，且优选在60％到90％的范围内。
接着，参看图8和图9，可通过使用分配工艺、叠层工艺或丝网印刷工艺使胶(或粘合剂)材料80形成于图案化金属层1的金属层13上或将胶(或粘合剂)材料80涂覆到图案化金属层1的金属层13和电介质或绝缘层10上，且接着可通过胶材料80使一个或一个以上芯片120(展示其中之一)附接到图案化金属层1的金属层13且附接到电介质或绝缘层10。
或者，附接芯片120的另一技术为首先使胶材料80形成于或将胶材料80涂覆到芯片120的底部表面上，且接着使用例如热压工艺经由胶材料80使芯片120附接到图案化金属层1的金属层13且附接到电介质或绝缘层10。
或者，在图7中所说明的步骤之后，可在图案化金属层1的金属层13上和在电介质或绝缘层10上形成聚合物层，且接着可通过胶材料80使芯片120附接到所述聚合物层。聚合物层可为具有例如介于2微米与30微米之间的合适厚度的聚酰亚胺层或苯并环丁烯层。胶材料80可形成于聚合物层上，且芯片120可形成于胶材料80上。
合适的胶或粘合剂材料80的实例包括(但不限于)环氧树脂、聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8，且可具有合适的厚度，例如大于或等于3微米，例如介于3微米与100微米之间，且优选介于5微米与50微米之间或介于10微米与30微米之间。
芯片120中的每一者可包括半导体衬底20；位于半导体衬底20中和/或半导体衬底20上方的多个晶体管，例如NMOS晶体管、PMOS晶体管或双极晶体管；位于半导体衬底20上方的多个细线金属层；位于半导体衬底20上方且介于细线金属层之间的多个电介质层；位于电介质层中的多个铜或钨通孔插塞；位于半导体衬底20上方、晶体管上方、电介质层上方和细线金属层上方的钝化层25；位于钝化层25上的图案化金属层2；以及位于图案化金属层2上的多个金属柱或金属凸块24(芯片上金属柱或金属凸块)。在芯片120中的每一者中，覆盖钝化层25的顶部表面的图案化金属层2的面积对顶部表面的面积的覆盖率可在例如50％到95％的范围内，且优选在60％到90％的范围内。晶体管可实现或非门(NOR gate)、与非门(NAND gate)、与门(AND gate)、或门(OR gate)、快闪存储器单元、静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、非易失性存储器单元、可擦除可编程只读存储器(EPROM)单元、只读存储器(ROM)单元、磁性随机存取存储器(MRAM)单元、读出放大器、反相器、运算放大器、加法器、多路复用器、双工器、乘法器、模/数(A/D)转换器、数/模(D/A)转换器、模拟电路、互补金属氧化物半导体(CMOS)传感器和/或电荷耦合装置(CCD)等。电介质层可由氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氧化硅的单一层，或由先前所述材料制成的复合层构成。细线金属层可包括铝、铝铜合金、电镀铜或其它合适的金属材料。
在芯片120中的每一者中，由最顶部细线金属层提供的多个金属迹线或金属垫26形成于半导体衬底20上方、电介质层中的一者上和钝化层25下方。钝化层25中的多个开口25a位于金属迹线或金属垫26的多个触点上方且暴露所述触点，且金属迹线或金属垫26的触点位于开口25a的底部处。开口25a中的每一者可具有合适的宽度或直径，例如介于0.5微米与100微米之间且优选介于1微米与20微米之间。芯片120中的每一者的图案化金属层2可形成于金属迹线或金属垫26的由开口25a暴露的触点上和钝化层25上，且可经由开口25a连接到金属迹线或金属垫26的由开口25a暴露的触点。金属迹线或金属垫26可包括铝、铝铜合金或电镀铜。
芯片120中的每一者可具有介于半导体衬底20与钝化层25之间的由细线金属层和通孔插塞提供的多个电路互连件。电路互连件可具有合适的厚度，例如介于10纳米与2微米之间，且可包括例如铝、铝铜合金、电镀铜或钨。
或者，芯片120中的每一者可进一步包括介于半导体衬底20与钝化层25之间的多个碳纳米管互连件以及位于钝化层25上的有机聚合物层，所述有机聚合物层具有合适的厚度，例如大于3微米，例如介于3微米与20微米之间且优选介于5微米与12微米之间。有机聚合物层中的多个开口位于金属迹线或金属垫26的由钝化层25中的开口25a暴露的触点上方且暴露所述触点。有机聚合物层可由合适材料制成，所述材料的实例包括(但不限于)聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷、SU-8或环氧树脂。在此情况下，芯片120中的每一者具有形成于金属迹线或金属垫26的触点上、有机聚合物层上和钝化层25上方，且经由有机聚合物层中的开口并经由钝化层25中的开口25a连接到金属迹线或金属垫26的触点的图案化金属层2。芯片120中的每一者可具有经由碳纳米管互连件连接到晶体管的电路互连件。
半导体衬底20可由合适衬底制成，例如硅衬底或砷化镓(GaAs)衬底。衬底20可具有合适的厚度，例如大于1微米，例如介于1微米与30微米之间，介于2微米与10微米之间，介于5微米与50微米之间，介于10微米与100微米之间或介于10微米与500微米之间。
可通过合适工艺(例如化学气相沉积(CVD)方法)形成钝化层25。钝化层25可具有合适的厚度，例如大于0.2微米，例如介于0.3微米与1.5微米之间。钝化层25可由氧化硅(例如SiO2)、氮化硅(例如Si3N4)、氮氧化硅、碳氧化硅、磷硅玻璃(PSG)、碳氮化硅，或先前所述材料的复合物制成。钝化层25可包括一个或一个以上无机层或由一个或一个以上无机层构成。举例来说，钝化层25可由厚度例如介于0.2微米与1.2微米之间的氧化物层(例如氧化硅或碳氧化硅)和位于所述氧化物层上的厚度例如介于0.2微米与1.2微米之间的氮化物层(例如氮化硅、氮氧化硅或碳氮化硅)构成。或者，钝化层25可为厚度例如介于0.3微米与1.5微米之间的氮化硅、氮氧化硅或碳氮化硅的单一层。对于示范性实施例，芯片120中的一者中的钝化层25可包括芯片120中的一者的最顶部无机层。举例来说，芯片120中的一者的最顶部无机层可为具有例如大于0.2微米，例如介于0.2微米与1.5微米之间的合适厚度的含氮化合物(例如氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅)层，或具有例如大于0.2微米，例如介于0.2微米与1.5微米之间的合适厚度的含氧化合物(例如氧化硅、氮氧化硅、碳氧化硅或碳氮氧化硅)层。
芯片120中的每一者可具有由图案化金属层2提供且形成于金属迹线或金属垫26的触点上和钝化层25上的多个金属互连件或金属迹线。且芯片120中的每一者具有形成于金属互连件或金属迹线上且经由金属互连件或金属迹线并经由钝化层25中的开口25a连接到金属迹线或金属垫26的触点的金属柱或金属凸块24。金属互连件或金属迹线可为信号迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。举例来说，在芯片120中的每一者中，金属迹线或金属垫26的触点中的一者可经由金属互连件或金属迹线中的一者连接到金属迹线或金属垫26的触点中的另一者，且金属互连件或金属迹线中的一者上的金属柱或金属凸块14中的一者或一者以上可经由金属互连件或金属迹线中的一者连接到两个金属迹线或金属垫26的两个触点。而且，一间隙位于两个金属迹线或金属垫26之间，以提供经由由图案化金属层2提供的金属互连件或金属迹线中的一者而彼此连接的两个触点。
芯片120中的每一者可具有由位于金属迹线或金属垫26的触点上和钝化层25或有机聚合物层上的粘附层21、位于粘附层21上的种子层22和位于种子层22上的金属层23构成的图案化金属层2，且具有形成于图案化金属层2的金属层23上且经由图案化金属层2并经由钝化层25中的开口25a连接到金属迹线或金属垫26的触点的金属柱或金属凸块24。
粘附层21可具有合适的厚度，例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间。种子层22的厚度可例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间。粘附层21的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层22的材料可包括铜、钛铜合金、银、金、镍、铝、铂或钯。
举例来说，当粘附层21为位于金属迹线或金属垫26的触点上和钝化层25或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)时，种子层22可为位于所述含钛层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
或者，当粘附层21为位于金属迹线或金属垫26的触点上和钝化层25或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含钽层(例如钽或氮化钽的单一层)时，种子层22可为位于所述含钽层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
或者，当粘附层21为位于金属迹线或金属垫26的触点上和钝化层25或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含铬层(例如单一铬层)时，种子层22可为位于所述含铬层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
或者，当粘附层21为位于金属迹线或金属垫26的触点上和钝化层25或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含镍层(例如镍或镍钒的单一层)时，种子层22可为位于所述含镍层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
金属层23的厚度可例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。金属层23的侧壁未被粘附层21和种子层22覆盖。金属层23可为铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层23可为位于种子层22(优选为先前所述的铜或钛铜合金种子层22)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一铜层。
或者，金属层23可为位于种子层22(优选为先前所述的银种子层22)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一银层。
或者，金属层23可为位于种子层22(优选为先前所述的金种子层22)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一金层。
或者，金属层23可为位于种子层22(优选为先前所述的铜、镍或钛铜合金种子层22)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一镍层。
或者，金属层23可由以下各者构成：位于种子层22(优选为先前所述的铜或钛铜合金种子层22)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与15微米之间且优选介于2微米与5微米之间的镍层；以及位于所述镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的金或钯层。
金属柱或金属凸块24中的每一者具有合适的厚度或高度，例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间，且小于金属柱或金属凸块14中的每一者的厚度或高度；且具有合适的宽度或直径，例如介于5微米与100微米之间且优选介于5微米与50微米之间。金属柱或金属凸块24可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
举例来说，芯片120中的每一者具有由位于金属层23(优选为先前所述的铜层23)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一铜层构成的金属柱或金属凸块24。
或者，芯片120中的每一者具有由位于金属层23(优选为先前所述的银层23)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一银层构成的金属柱或金属凸块24。
或者，芯片120中的每一者具有由位于金属层23(优选为先前所述的金层23)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一金层构成的金属柱或金属凸块24。
或者，芯片120中的每一者具有由位于金属层23(优选为先前所述的铜或镍层23)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一镍层构成的金属柱或金属凸块24。
或者，芯片120中的每一者具有可由以下各者构成的金属柱或金属凸块24：位于金属层23(优选为先前所述的铜层23)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与5微米之间的镍层；以及位于所述镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的金或钯层。
每一芯片120可包括用于芯片探测测试(CP测试)、用于内建式自测试或用于外部信号连接的输入/输出(I/O)电路，且I/O电路中的一者的总负载(总电容)可介于15pF(微微法拉)与50pF之间。I/O电路中的每一者可包括驱动器、接收器和/或静电放电(ESD)电路。芯片120中的每一者可具有用于减少系统级封装或多芯片模块的测试时间的内建式自测试(BIST)电路。
无论在何处提供芯片120，芯片120中的任一者可为由x86架构设计的中央处理单元(CPU)芯片；由非x86架构(例如ARM、Strong ARM或MIP)设计的中央处理单元(CPU)芯片；基带芯片；图形处理单元(GPU)芯片；数字信号处理(DSP)芯片；无线局域网(WLAN)芯片；存储器芯片，例如快闪存储器芯片、动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片；逻辑芯片；模拟芯片；电力装置；调节器；电力管理装置；全球定位系统(GPS)芯片；“蓝牙”芯片；包括图形处理单元(GPU)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何基带电路块的芯片上系统(SOC)；包括基带电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何图形处理单元(GPU)电路块的芯片上系统(SOC)；包括基带电路块、图形处理单元(GPU)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何无线局域网(WLAN)电路块的芯片上系统(SOC)；包括基带电路块和无线局域网(WLAN)电路块，但不包括任何图形处理单元(GPU)电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；或包括图形处理单元(GPU)电路块和无线局域网(WLAN)电路块，但不包括任何基带电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)。或者，芯片120中的任一者可为包括由x86架构或由非x86架构设计的中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、存储器电路块、蓝牙电路块、全球定位系统(GPS)电路块、无线局域网(WLAN)电路块和/或调制解调器电路块的芯片。
图10为图9中所示的半成品装置的示意性俯视透视图，且图9为沿图10中所示的线A-A′切割的横截面视图。参看图10，围住斜线的圆圈24指示如图9中所示，在将半导体晶片切割成芯片120之前预先形成于图案化金属层2上的金属柱或金属凸块24。未围住斜线的圆圈14指示如图9中所示，在使芯片120附接到图案化金属层1且附接到电介质或绝缘层10之前预先形成于图案化金属层1上的金属柱或金属凸块14。
参看图9和图10，由图案化金属层1提供的多个金属互连件或金属迹线1a可位于电介质或绝缘层10上或上方。金属柱或金属凸块14可位于金属互连件或金属迹线1a上或上方。金属互连件或金属迹线1a可为信号迹线、电力平面、电力总线、电力迹线、接地平面、接地总线、接地迹线等。可存在通过胶/粘合剂材料80附接到金属互连件或金属迹线1a且附接到电介质或绝缘层10的若干(例如2个)芯片120。芯片120中的每一者可具有由图案化金属层2提供且形成于金属迹线或金属垫26的由开口25a暴露的触点上和钝化层25上的多个金属互连件或金属迹线2a，且可具有形成于金属互连件或金属迹线2a上的金属柱或金属凸块24。金属互连件或金属迹线2a可为信号迹线、电力平面、电力总线、电力迹线、接地平面、接地总线、接地迹线等。金属互连件或金属迹线2a中的每一者可经由钝化层25中的一个或一个以上开口25a连接到金属迹线或金属垫26中的一者或一者以上，例如两个金属迹线或金属垫26。举例来说，在两个芯片120中的每一者中，金属迹线或金属垫26中的一者可经由金属互连件或金属迹线2a中的一者连接到金属迹线或金属垫26中的另一者。金属柱或金属凸块24中的每一者可经由金属互连件或金属迹线2a中的一者连接到金属迹线或金属垫26中的一者或一者以上，例如两个金属迹线或金属垫26。图10中所示的两个芯片120中的一者可包括由图案化金属层2提供且形成于金属迹线或金属垫26的由开口25a暴露的触点上和钝化层25上的金属互连件或金属迹线2b。金属互连件或金属迹线2b可为信号迹线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线、接地迹线等。在示范性实施例中，金属互连件或金属迹线2b可无任何金属柱或金属凸块。同样地，在金属互连件或金属迹线2b与图案化金属层3(例如，如下文进一步详述)之间可省略用于将金属互连件或金属迹线2b连接到图案化金属层3的金属柱或金属凸块。金属互连件或金属迹线2b可将金属迹线或金属垫26中的一者连接到金属迹线或金属垫26中的另一者。金属互连件或金属迹线2b可被金属互连件或金属迹线2a中的一者围住。
参看图11，在使芯片120附接到图案化金属层1的金属层13且附接到电介质或绝缘层10之后，可通过使用合适工艺，例如模制工艺、旋涂工艺、叠层工艺或印刷工艺在衬底110上方、电介质或绝缘层10上、图案化金属层1的金属层13上、芯片120上、图案化金属层2的金属层23上以及金属柱或金属凸块14和24的顶部上形成填充或囊封层85。填充或囊封层85可由合适材料制成。囊封层85的合适材料的实例可包括聚合物层，例如环氧树脂层、聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层、聚苯醚(PPO)层、硅氧烷层或SU-8层，其具有合适的厚度，例如介于约20微米与约500微米之间且优选介于30微米与100微米之间。
接着，参看图12，可通过研磨或抛光工艺，例如机械研磨工艺、机械抛光工艺或化学机械抛光(CMP)工艺来研磨或抛光填充或囊封层85。因此，金属柱或金属凸块14的顶部表面14a和金属柱或金属凸块24的顶部表面24a被暴露且未被填充或囊封层85覆盖，且金属柱或金属凸块24的顶部表面24a实质上与金属柱或金属凸块14的顶部表面14a和填充或囊封层85的顶部表面85a共面。
在研磨或抛光工艺后，金属柱或金属凸块24中的每一者具有合适的厚度或高度，例如大于约5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间；且金属柱或金属凸块14中的每一者具有合适的厚度或高度，例如大于约15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间，且大于金属柱或金属凸块24中的每一者的厚度或高度。
在研磨或抛光工艺后，金属柱或金属凸块24中的每一者具有合适的宽度或直径，例如介于5微米与100微米之间且优选介于5微米与50微米之间；且金属柱或金属凸块14中的每一者具有合适的宽度或直径，例如大于5微米，例如介于5微米与300微米之间且优选介于5微米与50微米之间。
在研磨或抛光工艺后，金属柱或金属凸块24可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
举例来说，芯片120中的每一者可具有在研磨或抛光工艺后由位于金属层23(优选为先前所述的铜层23)上的具有例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的所要厚度的单一铜层构成的金属柱或金属凸块24。
或者，芯片120中的每一者可具有在研磨或抛光工艺后由位于金属层23(优选为先前所述的银层23)上的具有例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的所要厚度的单一银层构成的金属柱或金属凸块24。
或者，芯片120中的每一者具有在研磨或抛光工艺后由位于金属层23(优选为先前所述的金层23)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一金层构成的金属柱或金属凸块24。
或者，芯片120中的每一者具有在研磨或抛光工艺后由位于金属层23(优选为先前所述的铜或镍层23)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一镍层构成的金属柱或金属凸块24。
或者，芯片120中的每一者具有在研磨或抛光工艺后由以下各者构成的金属柱或金属凸块24：位于金属层23(优选为先前所述的铜层23)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与5微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀金层。
或者，芯片120中的每一者具有在研磨或抛光工艺后由以下各者构成的金属柱或金属凸块24：位于金属层23(优选为先前所述的铜层23)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与5微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀钯层。
在研磨或抛光工艺后，金属柱或金属凸块14可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
举例来说，在研磨或抛光工艺后，金属柱或金属凸块14可由位于金属层13(优选为先前所述的铜层13)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一铜层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块14可由位于金属层13(优选为先前所述的银层13)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一银层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块14可由位于金属层13(优选为先前所述的金层13)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一金层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块14可由位于金属层13(优选为先前所述的镍或铜层13)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一镍层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块14可由以下各者构成：位于金属层13(优选为先前所述的铜层13)上的厚度例如大于10微米，例如介于15微米与500微米之间且优选介于20微米与100微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与15微米之间且优选介于2微米与10微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀金层。
或者，在研磨或抛光工艺后，金属柱或金属凸块14可由以下各者构成：位于金属层13(优选为先前所述的铜层13)上的厚度例如大于10微米，例如介于15微米与500微米之间且优选介于20微米与100微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与15微米之间且优选介于2微米与10微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀钯层。
接着，参看图13，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)或化学气相沉积(CVD)工艺在填充或囊封层85的顶部表面85a上、金属柱或金属凸块24的顶部表面24a上和金属柱或金属凸块14的顶部表面14a上形成厚度例如小于1微米，例如介于1纳米与0.5微米之间的粘附层31。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)、化学气相沉积(CVD)工艺或无电电镀工艺在粘附层31上形成厚度例如小于1微米，例如介于10纳米与0.8微米之间的种子层32。接着，可通过使用旋转涂覆工艺或叠层工艺在种子层32上形成厚度例如大于1微米的光致抗蚀剂层92，例如正型光致抗蚀剂层或负型光致抗蚀剂层(优选)。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层92图案化以在光致抗蚀剂层92中形成多个开口92a，从而暴露种子层32。
粘附层31的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层32的材料可包括铜、钛铜合金、银、金、镍、铝、铂或钯。
举例来说，当通过在填充或囊封层85的顶部表面85a上、金属柱或金属凸块24的顶部表面24a上和金属柱或金属凸块14的顶部表面14a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)而形成粘附层31时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层32。
或者，当通过在填充或囊封层85的顶部表面85a上、金属柱或金属凸块24的顶部表面24a上和金属柱或金属凸块14的顶部表面14a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)而形成粘附层31时，可通过在所述含钽层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层32。
或者，当通过在填充或囊封层85的顶部表面85a上、金属柱或金属凸块24的顶部表面24a上和金属柱或金属凸块14的顶部表面14a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)而形成粘附层31时，可通过在所述含铬层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层32。
或者，当通过在填充或囊封层85的顶部表面85a上、金属柱或金属凸块24的顶部表面24a上和金属柱或金属凸块14的顶部表面14a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)而形成粘附层31时，可通过在所述含镍层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层32。
接着，参看图14，可通过使用电镀或无电电镀工艺在由开口92a暴露的种子层32上和在开口92a中形成厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的金属层33(导电层)。金属层33可为铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层33可为如下形成的单一金属层：在开口92a中和在由开口92a暴露的种子层32(优选为先前所述的铜或钛铜合金种子层32)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层33可为如下形成的单一金属层：在开口92a中和在由开口92a暴露的种子层32(优选为先前所述的金种子层32)上电镀金层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层33可由如下形成的双金属层构成：在开口92a中和在由开口92a暴露的种子层32(优选为先前所述的铜、镍或钛铜合金种子层32)上电镀镍层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间；且接着在开口92a中和在开口92a中的电镀镍层上电镀或无电电镀金层或钯层达一厚度，例如介于0.005微米与10微米之间且优选介于0.05微米与1微米之间。
或者，金属层33可由如下形成的三金属层构成：在开口92a中和在由开口92a暴露的种子层32(优选为先前所述的铜或钛铜合金种子层32)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间；随后在开口92a中和在开口92a中的电镀铜层上电镀或无电电镀镍层达一厚度，例如介于1微米与15微米之间或介于0.3微米与1微米之间；且接着在开口92a中和在开口92a中的电镀或无电电镀镍层上电镀或无电电镀金层或钯层达一厚度，例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间。
参看图15，在形成图14中所说明的金属层33后，可通过旋转涂覆工艺或叠层工艺在光致抗蚀剂层92上和金属层33上形成厚度例如大于1微米的光致抗蚀剂层93，例如正型光致抗蚀剂层或负型光致抗蚀剂层(优选)。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层93图案化以在光致抗蚀剂层93中形成多个圆柱形开口93a，从而暴露金属层33的多个触点。
接着，参看图16，使用电镀或无电电镀工艺在圆柱形开口93a中和在金属层33的由圆柱形开口93a暴露的触点上形成厚度或高度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的多个金属柱或金属凸块34(芯片内金属柱或金属凸块)。金属柱或金属凸块34可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
举例来说，金属柱或金属凸块34可由如下形成的单一金属层构成：在圆柱形开口93a中和在金属层33(优选为先前所述的铜层33)的由圆柱形开口93a暴露的触点上电镀铜层达一厚度，例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间。
或者，金属柱或金属凸块34可由如下形成的单一金属层构成：在圆柱形开口93a中和在金属层33(优选为先前所述的金层33)的由圆柱形开口93a暴露的触点上电镀金层达一厚度，例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间。
或者，金属柱或金属凸块34可由如下形成的单一金属层构成：在圆柱形开口93a中和在金属层33(优选为先前所述的镍或铜层33)的由圆柱形开口93a暴露的触点上电镀镍层达一厚度，例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间。
或者，金属柱或金属凸块34可由如下形成的三金属层构成：在圆柱形开口93a中和在金属层33(优选为先前所述的铜层33)的由圆柱形开口93a暴露的触点上电镀铜层达一厚度，例如大于10微米，例如介于15微米与500微米之间且优选介于20微米与100微米之间；随后在圆柱形开口93a中和在圆柱形开口93a中的电镀铜层上电镀或无电电镀镍层达一厚度，例如介于1微米与15微米之间或介于0.3微米与1微米之间；且接着在圆柱形开口93a中和在圆柱形开口93a中的电镀或无电电镀镍层上电镀或无电电镀金层或钯层达一厚度，例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间。
参看图17，在形成金属柱或金属凸块34后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层92和93。因此，可在移除光致抗蚀剂层92和93后于金属层33上形成金属柱或金属凸块34。
或者，可通过以下步骤执行在金属层33上形成金属柱或金属凸块34的另一工艺。首先，在形成图14中所说明的金属层33后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层92。接着，可通过旋转涂覆工艺或叠层工艺在金属层33上和种子层32上形成图15中所说明的光致抗蚀剂层93。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层93图案化以在光致抗蚀剂层93中形成圆柱形开口93a，从而暴露金属层33的触点。接着，使用电镀或无电电镀工艺在圆柱形开口93a中和在金属层33的由圆柱形开口93a暴露的触点上形成金属柱或金属凸块34，其可认为是图16中所说明的步骤。随后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层93。因此，可在移除光致抗蚀剂层93后于金属层33上形成金属柱或金属凸块34。
或者，必要时，可将图15和图16中所说明的工艺步骤重复一次以制成更高的金属柱或金属凸块，即，使用旋转涂覆工艺或叠层工艺在光致抗蚀剂层93上形成另一光致抗蚀剂层，随后在所述另一光致抗蚀剂层中形成多个圆柱形开口且暴露金属柱或金属凸块34，随后使用电镀或无电电镀工艺在由另一光致抗蚀剂层中的圆柱形开口暴露的金属柱或金属凸块34上和在另一光致抗蚀剂层中的圆柱形开口中形成额外金属柱或金属凸块，且接着使用含有胺或NaCO3的化学溶液移除另一光致抗蚀剂层以及光致抗蚀剂层92和93。所述额外金属凸块可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
参看图18，在移除光致抗蚀剂层92和93后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层33下方的种子层32，且接着通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层33下方的粘附层31。
因此，粘附层31、种子层32和金属层33构成形成于填充或囊封层85的顶部表面85a上、金属柱或金属凸块24的顶部表面24a上和金属柱或金属凸块14的顶部表面14a上的图案化金属层3。金属柱或金属凸块34可形成于图案化金属层3的金属层33上，且相邻或邻近对的金属柱或金属凸块34之间的间距可例如大于100微米，例如介于100微米与250微米之间，或小于100微米，例如介于5微米与50微米之间或介于50微米与100微米之间。金属柱或金属凸块34中的每一者可具有合适的宽度或直径，例如大于5微米，例如介于5微米与300微米之间且优选介于5微米与50微米之间。图案化金属层3可包括将一个或一个以上金属柱或金属凸块34连接到一个或一个以上金属柱或金属凸块14、连接到一个或一个以上金属柱或金属凸块24或连接到金属柱或金属凸块14和24中的多者的金属平面、总线或迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。覆盖图12中所示的经研磨或抛光表面(包括顶部表面14a、24a和85a)的图案化金属层3的面积对经研磨或抛光表面的面积的覆盖率在50％到95％的范围内，且优选在60％到90％的范围内。
接着，参看图19和图20，可通过使用分配工艺、叠层工艺或丝网印刷工艺在图案化金属层3的金属层33上和在填充或囊封层85的顶部表面85a上形成胶(或粘合剂)材料81，且接着可通过胶材料81使多个芯片130(展示其中两者)附接到图案化金属层3的金属层33且附接到填充或囊封层85的顶部表面85a。
或者，附接芯片130的另一技术为首先使胶材料81形成于芯片130的底部表面上，且接着使用例如热压工艺经由胶材料81使芯片130附接到图案化金属层3的金属层33且附接到填充或囊封层85的顶部表面85a。
或者，在图18中所说明的步骤之后，可在图案化金属层3的金属层33上和在填充或囊封层85的顶部表面85a上形成聚合物层，且接着可通过胶材料81使芯片130附接到所述聚合物层。聚合物层可为具有例如介于2微米与30微米之间的合适厚度的聚酰亚胺层或苯并环丁烯层。可在聚合物层上形成胶材料81，且可在胶材料81上形成芯片130。
合适胶材料81的实例包括(但不限于)环氧树脂、聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8，且在图案化金属层3的金属层33与芯片130中的任一者之间可具有大于3微米，例如介于3微米与100微米之间且优选介于5微米与50微米之间或介于10微米与30微米之间的合适厚度。
芯片130中的每一者包括半导体衬底40；位于半导体衬底40中和/或半导体衬底40上方的多个晶体管，例如NMOS晶体管、PMOS晶体管或双极晶体管；位于半导体衬底40上方的多个细线金属层；位于半导体衬底40上方且介于细线金属层之间的多个电介质层；位于电介质层中的多个铜或钨通孔插塞；位于半导体衬底40上方、晶体管上方、电介质层上方和细线金属层上方的钝化层45；位于钝化层45上的图案化金属层4；以及位于图案化金属层4上的多个金属柱或金属凸块44(芯片上金属柱或金属凸块)。在芯片130中的每一者中，覆盖钝化层45的顶部表面的图案化金属层4的面积对顶部表面的面积的覆盖率在50％到95％的范围内，且优选可在例如60％到90％的范围内。晶体管可实现或非门、与非门、与门、或门、快闪存储器单元、静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、非易失性存储器单元、可擦除可编程只读存储器(EPROM)单元、只读存储器(ROM)单元、磁性随机存取存储器(MRAM)单元、读出放大器、反相器、运算放大器、加法器、多路复用器、双工器、乘法器、模/数(A/D)转换器、数/模(D/A)转换器、模拟电路、互补金属氧化物半导体(CMOS)传感器和/或电荷耦合装置(CCD)等。电介质层可由氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氧化硅的单一层，或由先前所述材料制成的复合层构成。细线金属层可包括铝、铝铜合金或电镀铜或其它合适的金属材料。
在芯片130中的每一者中，由最顶部细线金属层提供的多个金属迹线或金属垫46形成于半导体衬底40上方、电介质层中的一者上和钝化层45下方。钝化层45中的多个开口45a位于金属迹线或金属垫46的多个触点上方且暴露所述触点，且金属迹线或金属垫46的触点位于开口45a的底部处。开口45a中的每一者具有合适的宽度或直径，例如介于0.5微米与100微米之间且优选介于1微米与20微米之间。每一芯片130的图案化金属层4可形成于金属迹线或金属垫46的由开口45a暴露的触点上和钝化层45上，且可经由开口45a连接到金属迹线或金属垫46的由开口45a暴露的触点。金属迹线或金属垫46可包括铝、铝铜合金或电镀铜。
芯片130中的每一者可具有介于半导体衬底40与钝化层45之间的由细线金属层和通孔插塞提供的多个电路互连件。电路互连件可具有合适的厚度，例如介于10纳米与2微米之间，且可包括例如铝、铝铜合金、电镀铜或钨。
或者，芯片130中的每一者可进一步包括介于半导体衬底40与钝化层45之间的多个碳纳米管互连件以及位于钝化层45上的有机聚合物层，所述有机聚合物层具有合适的厚度，例如大于3微米，例如介于3微米与20微米之间且优选介于5微米与12微米之间。有机聚合物层中的多个开口位于金属迹线或金属垫46的由钝化层45中的开口45a暴露的触点上方且暴露所述触点。有机聚合物层可由合适材料制成，所述材料的实例包括(但不限于)聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷、SU-8或环氧树脂。在此情况下，芯片130中的每一者具有形成于金属迹线或金属垫46的触点上、有机聚合物层上和钝化层45上方，且经由有机聚合物层中的开口并经由钝化层45中的开口45a连接到金属迹线或金属垫46的触点的图案化金属层4。芯片130中的每一者可具有经由碳纳米管互连件连接到晶体管的电路互连件。
半导体衬底40可为硅衬底或砷化镓(GaAs)衬底，且其厚度可例如大于1微米，例如介于1微米与30微米之间，介于2微米与10微米之间，介于5微米与50微米之间，介于10微米与100微米之间或介于10微米与500微米之间。
可通过合适工艺(例如化学气相沉积(CVD)方法)形成钝化层45。钝化层45的厚度可例如大于0.2微米，例如介于0.3微米与1.5微米之间。钝化层45可由氧化硅(例如SiO2)、氮化硅(例如Si3N4)、氮氧化硅、碳氧化硅、磷硅玻璃(PSG)、碳氮化硅，或先前所述材料的复合物制成。钝化层45可包括一个或一个以上无机层或由一个或一个以上无机层构成。举例来说，钝化层45可由厚度例如介于0.2微米与1.2微米之间的氧化物层(例如氧化硅或碳氧化硅)和位于所述氧化物层上的厚度例如介于0.2微米与1.2微米之间的氮化物层(例如氮化硅、氮氧化硅或碳氮化硅)构成。或者，钝化层45可为厚度例如介于0.3微米与1.5微米之间的氮化硅、氮氧化硅或碳氮化硅的单一层。对于示范性实施例，芯片130中的一者中的钝化层45可包括所述芯片130中的一者的最顶部无机层。举例来说，所述芯片130中的一者的最顶部无机层可为具有例如大于0.2微米，例如介于0.2微米与1.5微米之间的合适厚度的含氮化合物(例如氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅)层，或具有例如大于0.2微米，例如介于0.2微米与1.5微米之间的合适厚度的含氧化合物(例如氧化硅、氮氧化硅、碳氧化硅或碳氮氧化硅)层。
芯片130中的每一者具有由图案化金属层4提供且形成于金属迹线或金属垫46的触点上和钝化层45上的多个金属互连件或金属迹线。且芯片130中的每一者具有形成于金属互连件或金属迹线上且经由金属互连件或金属迹线并经由钝化层45中的开口45a连接到金属迹线或金属垫46的触点的金属柱或金属凸块44。金属互连件或金属迹线可为信号迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。举例来说，在芯片130中的每一者中，金属迹线或金属垫46的触点中的一者可经由金属互连件或金属迹线中的一者连接到金属迹线或金属垫46的触点中的另一者，且金属互连件或金属迹线中的一者上的金属柱或金属凸块44中的一者或一者以上可经由金属互连件或金属迹线中的一者连接到两个金属迹线或金属垫46的两个触点。而且，一间隙位于两个金属迹线或金属垫46之间，以提供经由由图案化金属层4提供的金属互连件或金属迹线中的一者而彼此连接的两个触点。
芯片130中的每一者具有由位于金属迹线或金属垫46的触点上和钝化层45或有机聚合物层上的粘附层41、位于粘附层41上的种子层42和位于种子层42上的金属层43构成的图案化金属层4，且具有形成于图案化金属层4的金属层43上且经由图案化金属层4并经由钝化层45中的开口45a连接到金属迹线或金属垫46的触点的金属柱或金属凸块44。
粘附层41的厚度可例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间。种子层42的厚度可例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间。粘附层41的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层42的材料可包括铜、钛铜合金、银、金、镍、铝、铂或钯。
举例来说，当粘附层41为位于金属迹线或金属垫46的触点上和钝化层45或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)时，种子层42可为位于所述含钛层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
或者，当粘附层41为位于金属迹线或金属垫46的触点上和钝化层45或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含钽层(例如钽或氮化钽的单一层)时，种子层42可为位于所述含钽层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
或者，当粘附层41为位于金属迹线或金属垫46的触点上和钝化层45或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含铬层(例如单一铬层)时，种子层42可为位于所述含铬层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
或者，当粘附层41为位于金属迹线或金属垫46的触点上和钝化层45或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含镍层(例如镍或镍钒的单一层)时，种子层42可为位于所述含镍层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
金属层43的厚度可例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。金属层43的侧壁未被粘附层41和种子层42覆盖。金属层43可为铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层43可为位于种子层42(优选为先前所述的铜或钛铜合金种子层42)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一铜层。
或者，金属层43可为位于种子层42(优选为先前所述的银种子层42)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一银层。
或者，金属层43可为位于种子层42(优选为先前所述的金种子层42)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一金层。
或者，金属层43可为位于种子层42(优选为先前所述的铜、镍或钛铜合金种子层42)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一镍层。
或者，金属层43可由以下各者构成：位于种子层42(优选为先前所述的铜或钛铜合金种子层42)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与15微米之间且优选介于2微米与5微米之间的镍层；以及位于所述镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的金或钯层。
金属柱或金属凸块44中的每一者具有合适的厚度或高度，例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间，且优选小于金属柱或金属凸块34中的每一者的厚度或高度；且具有合适的宽度或直径，例如介于5微米与100微米之间且优选介于5微米与50微米之间。金属柱或金属凸块44可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
每一芯片130可包括用于芯片探测测试(CP测试)、用于内建式自测试或用于外部信号连接的输入/输出(I/O)电路，且I/O电路中的一者的总负载(总电容)可介于15pF与50pF之间。I/O电路中的每一者可包括驱动器、接收器和/或静电放电(ESD)电路。芯片130中的每一者可具有用于减少系统级封装或多芯片模块的测试时间的内建式自测试(BIST)电路。
无论在何处提供芯片130，芯片130中的任一者可为由x86架构设计的中央处理单元(CPU)芯片；由非x86架构(例如ARM、Strong ARM或MIP)设计的中央处理单元(CPU)芯片；基带芯片；图形处理单元(GPU)芯片；数字信号处理(DSP)芯片；无线局域网(WLAN)芯片；存储器芯片，例如快闪存储器芯片、动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片；逻辑芯片；模拟芯片；电力装置；调节器；电力管理装置；全球定位系统(GPS)芯片；蓝牙芯片；包括图形处理单元(GPU)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何基带电路块的芯片上系统(SOC)；包括基带电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何图形处理单元(GPU)电路块的芯片上系统(SOC)；包括基带电路块、图形处理单元(GPU)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何无线局域网(WLAN)电路块的芯片上系统(SOC)；包括基带电路块和无线局域网(WLAN)电路块，但不包括任何图形处理单元(GPU)电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；或包括图形处理单元(GPU)电路块和无线局域网(WLAN)电路块，但不包括任何基带电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)。或者，芯片130中的任一者可为包括由x86架构或由非x86架构设计的中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、存储器电路块、蓝牙电路块、全球定位系统(GPS)电路块、无线局域网(WLAN)电路块和/或调制解调器电路块的芯片。
参看图21，在使芯片130附接到图案化金属层3的金属层33且附接到填充或囊封层85的顶部表面85a之后，通过使用模制工艺、旋涂工艺、叠层工艺或印刷工艺在填充或囊封层85的顶部表面85a上、图案化金属层3的金属层33上、芯片130上、图案化金属层4的金属层43上以及金属柱或金属凸块34和44的顶部上形成填充或囊封层86。填充或囊封层86可为厚度例如介于20微米与500微米之间且优选介于30微米与100微米之间的聚合物层，例如环氧树脂层、聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层、聚苯醚(PPO)层、硅氧烷层或SU-8层。
接着，参看图22，通过研磨或抛光工艺，例如机械研磨工艺、机械抛光工艺或化学机械抛光(CMP)工艺来研磨或抛光填充或囊封层86。因此，金属柱或金属凸块34的顶部表面34a和金属柱或金属凸块44的顶部表面44a被暴露且未被填充或囊封层86覆盖，且金属柱或金属凸块44的顶部表面44a实质上与金属柱或金属凸块34的顶部表面34a和填充或囊封层86的顶部表面86a共面。
在研磨或抛光工艺后，金属柱或金属凸块44中的每一者的厚度或高度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间；且金属柱或金属凸块34中的每一者的厚度或高度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间，且大于金属柱或金属凸块44中的每一者的厚度或高度。
在研磨或抛光工艺后，金属柱或金属凸块44中的每一者具有合适的宽度或直径，例如介于5微米与100微米之间且优选介于5微米与50微米之间。金属柱或金属凸块34中的每一者可具有合适的宽度或直径，例如大于5微米，例如介于5微米与300微米之间且优选介于5微米与50微米之间。
在研磨或抛光工艺后，金属柱或金属凸块44可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
举例来说，芯片130中的每一者具有在研磨或抛光工艺后由位于金属层43(优选为先前所述的铜层43)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一铜层构成的金属柱或金属凸块44。
或者，芯片130中的每一者具有在研磨或抛光工艺后由位于金属层43(优选为先前所述的银层43)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一银层构成的金属柱或金属凸块44。
或者，芯片130中的每一者具有在研磨或抛光工艺后由位于金属层43(优选为先前所述的金层43)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一金层构成的金属柱或金属凸块44。
或者，芯片130中的每一者具有在研磨或抛光工艺后由位于金属层43(优选为先前所述的铜或镍层43)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一镍层构成的金属柱或金属凸块44。
或者，芯片130中的每一者具有在研磨或抛光工艺后由以下各者构成的金属柱或金属凸块44：位于金属层43(优选为先前所述的铜层43)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与5微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀金层。
或者，芯片130中的每一者具有在研磨或抛光工艺后由以下各者构成的金属柱或金属凸块44：位于金属层43(优选为先前所述的铜层43)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与5微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀钯层。
在研磨或抛光工艺后，金属柱或金属凸块34可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
举例来说，在研磨或抛光工艺后，金属柱或金属凸块34可由位于金属层33(优选为先前所述的铜层33)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一铜层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块34可由位于金属层33(优选为先前所述的银层33)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一银层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块34可由位于金属层33(优选为先前所述的金层33)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一金层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块34可由位于金属层33(优选为先前所述的镍或铜层33)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一镍层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块34可由以下各者构成：位于金属层33(优选为先前所述的铜层33)上的厚度例如大于10微米，例如介于15微米与500微米之间且优选介于20微米与100微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与15微米之间且优选介于2微米与10微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀金层。
或者，在研磨或抛光工艺后，金属柱或金属凸块34可由以下各者构成：位于金属层33(优选为先前所述的铜层33)上的厚度例如大于10微米，例如介于15微米与500微米之间且优选介于20微米与100微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与15微米之间且优选介于2微米与10微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀钯层。
接着，参看图23，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)或化学气相沉积(CVD)工艺在填充或囊封层86的顶部表面86a上、金属柱或金属凸块44的顶部表面44a上和金属柱或金属凸块34的顶部表面34a上形成厚度例如小于1微米，例如介于1纳米与0.5微米之间的粘附层51。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)、化学气相沉积(CVD)工艺或无电电镀工艺在粘附层51上形成厚度例如小于1微米，例如介于10纳米与0.8微米之间的种子层52。接着，可通过使用旋转涂覆工艺或叠层工艺在种子层52上形成厚度例如大于1微米的光致抗蚀剂层94，例如正型光致抗蚀剂层或负型光致抗蚀剂层(优选)。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层94图案化以在光致抗蚀剂层94中形成多个开口94a，从而暴露种子层52。
粘附层51的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层52的材料可包括铜、钛铜合金、银、金、镍、铝、铂或钯。
举例来说，当通过在填充或囊封层86的顶部表面86a上、金属柱或金属凸块44的顶部表面44a上和金属柱或金属凸块34的顶部表面34a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)而形成粘附层51时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层52。
或者，当通过在填充或囊封层86的顶部表面86a上、金属柱或金属凸块44的顶部表面44a上和金属柱或金属凸块34的顶部表面34a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)而形成粘附层51时，可通过在所述含钽层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层52。
或者，当通过在填充或囊封层86的顶部表面86a上、金属柱或金属凸块44的顶部表面44a上和金属柱或金属凸块34的顶部表面34a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)而形成粘附层51时，可通过在所述含铬层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层52。
或者，当通过在填充或囊封层86的顶部表面86a上、金属柱或金属凸块44的顶部表面44a上和金属柱或金属凸块34的顶部表面34a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)而形成粘附层51时，可通过在所述含镍层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层52。
接着，参看图24，可通过使用电镀或无电电镀工艺在由开口94a暴露的种子层52上和在开口94a中形成厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的金属层53(导电层)。金属层53可为铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层53可为如下形成的单一金属层：在开口94a中和在由开口94a暴露的种子层52(优选为先前所述的铜或钛铜合金种子层52)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层53可为如下形成的单一金属层：在开口94a中和在由开口94a暴露的种子层52(优选为先前所述的金种子层52)上电镀金层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层53可由如下形成的双金属层构成：在开口94a中和在由开口94a暴露的种子层52(优选为先前所述的铜、镍或钛铜合金种子层52)上电镀镍层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间；且接着在开口94a中和在开口94a中的电镀镍层上电镀或无电电镀金层或钯层达一厚度，例如介于0.005微米与10微米之间且优选介于0.05微米与1微米之间。
或者，金属层53可由如下形成的三金属层构成：在开口94a中和在由开口94a暴露的种子层52(优选为先前所述的铜或钛铜合金种子层52)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间；随后在开口94a中和在开口94a中的电镀铜层上电镀或无电电镀镍层达一厚度，例如介于1微米与15微米之间或介于0.3微米与1微米之间；且接着在开口94a中和在开口94a中的电镀或无电电镀镍层上电镀或无电电镀金层或钯层达一厚度，例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间。
参看图25，在形成图24中所说明的金属层53后，可通过旋转涂覆工艺或叠层工艺在光致抗蚀剂层94上和金属层53上形成厚度例如大于1微米的光致抗蚀剂层95，例如正型光致抗蚀剂层或负型光致抗蚀剂层(优选)。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层95图案化以在光致抗蚀剂层95中形成多个圆柱形开口95a，从而暴露金属层53的多个触点。
接着，参看图26，使用电镀或无电电镀工艺在圆柱形开口95a中和在金属层53的由圆柱形开口95a暴露的触点上形成厚度或高度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的多个金属柱或金属凸块54(芯片内金属柱或金属凸块)。金属柱或金属凸块54可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
举例来说，金属柱或金属凸块54可由如下形成的单一金属层构成：在圆柱形开口95a中和在金属层53(优选为先前所述的铜层53)的由圆柱形开口95a暴露的触点上电镀铜层达一厚度，例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间。
或者，金属柱或金属凸块54可由如下形成的单一金属层构成：在圆柱形开口95a中和在金属层53(优选为先前所述的金层53)的由圆柱形开口95a暴露的触点上电镀金层达一厚度，例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间。
或者，金属柱或金属凸块54可由如下形成的单一金属层构成：在圆柱形开口95a中和在金属层53(优选为先前所述的镍或铜层53)的由圆柱形开口95a暴露的触点上电镀镍层达一厚度，例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间。
或者，金属柱或金属凸块54可由如下形成的三金属层构成：在圆柱形开口95a中和在金属层53(优选为先前所述的铜层53)的由圆柱形开口95a暴露的触点上电镀铜层达一厚度，例如大于10微米，例如介于15微米与500微米之间且优选介于20微米与100微米之间；随后在圆柱形开口95a中和在圆柱形开口95a中的电镀铜层上电镀或无电电镀镍层达一厚度，例如介于1微米与15微米之间或介于0.3微米与1微米之间；且接着在圆柱形开口95a中和在圆柱形开口95a中的电镀或无电电镀镍层上电镀或无电电镀金层或钯层达一厚度，例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间。
参看图27，在形成金属柱或金属凸块54后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层94和95。因此，可在移除光致抗蚀剂层94和95后于金属层53上形成金属柱或金属凸块54。
或者，可通过以下步骤执行在金属层53上形成金属柱或金属凸块54的另一工艺。首先，在形成图24中所说明的金属层53后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层94。接着，可通过旋转涂覆工艺或叠层工艺在金属层53上和种子层52上形成图25中所说明的光致抗蚀剂层95。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层95图案化以在光致抗蚀剂层95中形成圆柱形开口95a，从而暴露金属层53的触点。接着，使用电镀或无电电镀工艺在圆柱形开口95a中和在金属层53的由圆柱形开口95a暴露的触点上形成金属柱或金属凸块54，其可认为是图26中所说明的步骤。随后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层95。因此，可在移除光致抗蚀剂层95后于金属层53上形成金属柱或金属凸块54。
或者，必要时，可将图25和图26中所说明的工艺步骤重复一次以制成更高的金属柱或金属凸块，即，使用旋转涂覆工艺或叠层工艺在光致抗蚀剂层95上形成另一光致抗蚀剂层，随后在所述另一光致抗蚀剂层中形成多个圆柱形开口且暴露金属柱或金属凸块54，随后使用电镀或无电电镀工艺在由另一光致抗蚀剂层中的圆柱形开口暴露的金属柱或金属凸块54上和在另一光致抗蚀剂层中的圆柱形开口中形成额外金属柱或金属凸块，且接着使用含有胺或NaCO3的化学溶液移除另一光致抗蚀剂层以及光致抗蚀剂层94和95。所述额外金属凸块可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
参看图28，在移除光致抗蚀剂层94和95后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层53下方的种子层52，且接着通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层53下方的粘附层51。
因此，粘附层51、种子层52和金属层53构成形成于填充或囊封层86的顶部表面86a上、金属柱或金属凸块44的顶部表面44a上和金属柱或金属凸块34的顶部表面34a上的图案化金属层5。金属柱或金属凸块54形成于图案化金属层5的金属层53上，且相邻或邻近对的金属柱或金属凸块54之间的间距可例如大于100微米，例如介于100微米与250微米之间，或小于100微米，例如介于5微米与50微米之间或介于50微米与100微米之间。金属柱或金属凸块54中的每一者可具有合适的宽度或直径，例如大于5微米，例如介于5微米与300微米之间且优选介于5微米与50微米之间。图案化金属层5可包括将金属柱或金属凸块54中的一者或一者以上连接到金属柱或金属凸块34中的一者或一者以上、连接到金属柱或金属凸块44中的一者或一者以上或连接到金属柱或金属凸块34中的多者和金属柱或金属凸块44中的多者的金属互连件或金属迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。覆盖图22中所示的经研磨或抛光表面(包括顶部表面34a、44a和86a)的图案化金属层5的面积对经研磨或抛光表面的面积的覆盖率在50％到95％的范围内，且优选在60％到90％的范围内。芯片130中的每一者可具有依序经由图案化金属层4、金属柱或金属凸块44中的一者、图案化金属层5、金属柱或金属凸块34中的一者或一者以上、图案化金属层3、金属柱或金属凸块24中的多者，和图案化金属层2而连接到芯片120中的一者或一者以上中的金属迹线或金属垫26中的多者的金属迹线或金属垫46中的一者。
接着，参看图29和图30，可通过使用分配工艺、叠层工艺或丝网印刷工艺在图案化金属层5的金属层53上和在填充或囊封层86的顶部表面86a上形成胶(或粘合剂)材料82，且接着可通过胶材料82使多个芯片140附接到图案化金属层5的金属层53且附接到填充或囊封层86的顶部表面86a。
或者，附接芯片140的另一技术为首先使胶材料82形成于芯片140的底部表面上，且接着使用例如热压工艺通过胶材料82使芯片140附接到图案化金属层5的金属层53且附接到填充或囊封层86的顶部表面86a。
或者，在图28中所说明的步骤之后，可在图案化金属层5的金属层53上和在填充或囊封层86的顶部表面86a上形成聚合物层，且接着可通过胶材料82使芯片140附接到所述聚合物层。聚合物层可为具有例如介于2微米与30微米之间的合适厚度的聚酰亚胺层或苯并环丁烯层。可在聚合物层上形成胶材料82，且可在胶材料82上形成芯片140。
合适胶材料82的实例包括(但不限于)环氧树脂、聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8，且在图案化金属层5的金属层53与芯片140中的任一者之间可具有大于3微米，例如介于3微米与100微米之间且优选介于5微米与50微米之间或介于10微米与30微米之间的合适厚度。
芯片140中的每一者包括半导体衬底60；位于半导体衬底60中和/或半导体衬底60上方的多个晶体管，例如NMOS晶体管、PMOS晶体管或双极晶体管；位于半导体衬底60上方的多个细线金属层；位于半导体衬底60上方且介于细线金属层之间的多个电介质层；位于电介质层中的多个铜或钨通孔插塞；位于半导体衬底60上方、晶体管上方、电介质层上方和细线金属层上方的钝化层65；位于钝化层65上的图案化金属层6；以及位于图案化金属层6上的多个金属柱或金属凸块64(芯片上金属柱或金属凸块)。在芯片140中的每一者中，覆盖钝化层65的顶部表面的图案化金属层6的面积对顶部表面的面积的覆盖率在50％到95％的范围内，且优选可在例如60％到90％的范围内。晶体管可实现或非门、与非门、与门、或门、快闪存储器单元、静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、非易失性存储器单元、可擦除可编程只读存储器(EPROM)单元、只读存储器(ROM)单元、磁性随机存取存储器(MRAM)单元、读出放大器、运算放大器、加法器、多路复用器、双工器、乘法器、模拟电路、模/数(A/D)转换器、数/模(D/A)转换器、反相器、互补金属氧化物半导体(CMOS)传感器和/或电荷耦合装置(CCD)等。电介质层可由氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氧化硅的单一层，或由先前所述材料制成的复合层构成。细线金属层可包括铝、铝铜合金或电镀铜或其它合适的金属材料。
在芯片140中的每一者中，由最顶部细线金属层提供的多个金属迹线或金属垫66形成于半导体衬底60上方、电介质层中的一者上和钝化层65下方。钝化层65中的多个开口65a位于金属迹线或金属垫66的多个触点上方且暴露所述触点，且金属迹线或金属垫66的触点位于开口65a的底部处。开口65a中的每一者具有合适的宽度或直径，例如介于0.5微米与100微米之间且优选介于1微米与20微米之间。芯片140中的每一者的图案化金属层6可形成于金属迹线或金属垫66的由开口65a暴露的触点上和钝化层65上，且可经由开口65a连接到金属迹线或金属垫66的由开口65a暴露的触点。金属迹线或金属垫66可包括铝、铝铜合金或电镀铜。
芯片140中的每一者可具有介于半导体衬底60与钝化层65之间的由细线金属层和通孔插塞提供的多个电路互连件。电路互连件可具有合适的厚度，例如介于10纳米与2微米之间，且可包括例如铝、铝铜合金、电镀铜或钨。
或者，芯片140中的每一者可进一步包括介于半导体衬底60与钝化层65之间的多个碳纳米管互连件以及位于钝化层65上的有机聚合物层，所述有机聚合物层具有合适的厚度，例如大于3微米，例如介于3微米与20微米之间且优选介于5微米与12微米之间。有机聚合物层中的多个开口位于金属迹线或金属垫66的由钝化层65中的开口65a暴露的触点上方且暴露所述触点。有机聚合物层可由合适材料制成，所述材料的实例包括(但不限于)聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷、SU-8或环氧树脂。在此情况下，芯片140中的每一者具有形成于金属迹线或金属垫66的触点上、有机聚合物层上和钝化层65上方，且经由有机聚合物层中的开口并经由钝化层65中的开口65a连接到金属迹线或金属垫66的触点的图案化金属层6。芯片140中的每一者可具有经由碳纳米管互连件连接到晶体管的电路互连件。
半导体衬底60可为硅衬底或砷化镓(GaAs)衬底，且其厚度可例如大于1微米，例如介于1微米与30微米之间，介于2微米与10微米之间，介于5微米与50微米之间，介于10微米与100微米之间或介于10微米与500微米之间。
可通过合适工艺(例如化学气相沉积(CVD)方法)形成钝化层65。钝化层65的厚度可例如大于0.2微米，例如介于0.3微米与1.5微米之间。钝化层65可由氧化硅(例如SiO2)、氮化硅(例如Si3N4)、氮氧化硅、碳氧化硅、磷硅玻璃(PSG)、碳氮化硅，或先前所述材料的复合物制成。钝化层65可包括一个或一个以上无机层或由一个或一个以上无机层构成。举例来说，钝化层65可由厚度例如介于0.2微米与1.2微米之间的氧化物层(例如氧化硅或碳氧化硅)和位于所述氧化物层上的厚度例如介于0.2微米与1.2微米之间的氮化物层(例如氮化硅、氮氧化硅或碳氮化硅)构成。或者，钝化层65可为厚度例如介于0.3微米与1.5微米之间的氮化硅、氮氧化硅或碳氮化硅的单一层。对于示范性实施例，芯片140中的一者中的钝化层65可包括芯片140中的一者的最顶部无机层。举例来说，所芯片140中的一者的最顶部无机层可为具有例如大于0.2微米，例如介于0.2微米与1.5微米之间的合适厚度的含氮化合物(例如氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅)层，或具有例如大于0.2微米，例如介于0.2微米与1.5微米之间的合适厚度的含氧化合物(例如氧化硅、氮氧化硅、碳氧化硅或碳氮氧化硅)层。
芯片140中的每一者具有由图案化金属层6提供且形成于金属迹线或金属垫66的触点上和钝化层65上的多个金属互连件或金属迹线。而且，芯片140中的每一者具有形成于金属互连件或金属迹线上且经由金属互连件或金属迹线并经由钝化层65中的开口65a连接到金属迹线或金属垫66的触点的金属柱或金属凸块64。金属互连件或金属迹线可为信号迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。举例来说，在芯片140中的每一者中，金属迹线或金属垫66的触点中的一者可经由金属互连件或金属迹线中的一者连接到金属迹线或金属垫66的触点中的另一者，且金属互连件或金属迹线中的一者上的金属柱或金属凸块64中的一者或一者以上可经由金属互连件或金属迹线中的一者连接到两个金属迹线或金属垫66的两个触点。而且，一间隙位于两个金属迹线或金属垫66之间，以提供经由由图案化金属层6提供的金属互连件或金属迹线中的一者而彼此连接的两个触点。
芯片140中的每一者具有由位于金属迹线或金属垫66的触点上和钝化层65或有机聚合物层上的粘附层61、位于粘附层61上的种子层62和位于种子层62上的金属层63构成的图案化金属层6，且具有形成于图案化金属层6的金属层63上且经由图案化金属层6并经由钝化层65中的开口65a连接到金属迹线或金属垫66的触点的金属柱或金属凸块64。
粘附层61的厚度可例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间。种子层62的厚度可例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间。粘附层61的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层62的材料可包括铜、钛铜合金、银、金、镍、铝、铂或钯。
举例来说，当粘附层61为位于金属迹线或金属垫66的触点上和钝化层65或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)时，种子层62可为位于所述含钛层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
或者，当粘附层61为位于金属迹线或金属垫66的触点上和钝化层65或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含钽层(例如钽或氮化钽的单一层)时，种子层62可为位于所述含钽层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
或者，当粘附层61为位于金属迹线或金属垫66的触点上和钝化层65或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含铬层(例如单一铬层)时，种子层62可为位于所述含铬层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
或者，当粘附层61为位于金属迹线或金属垫66的触点上和钝化层65或有机聚合物层上的厚度例如小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含镍层(例如镍或镍钒的单一层)时，种子层62可为位于所述含镍层上的厚度例如小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层。
金属层63的厚度可例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。金属层63的侧壁未被粘附层61和种子层62覆盖。金属层63可为铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层63可为位于种子层62(优选为先前所述的铜或钛铜合金种子层62)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一铜层。
或者，金属层63可为位于种子层62(优选为先前所述的银种子层62)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一银层。
或者，金属层63可为位于种子层62(优选为先前所述的金种子层62)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一金层。
或者，金属层63可为位于种子层62(优选为先前所述的铜、镍或钛铜合金种子层62)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一镍层。
或者，金属层63可由以下各者构成：位于种子层62(优选为先前所述的铜或钛铜合金种子层62)上的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与15微米之间且优选介于2微米与5微米之间的镍层；以及位于所述镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的金或钯层。
金属柱或金属凸块64中的每一者的厚度或高度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间，且小于金属柱或金属凸块54中的每一者的厚度或高度；且其具有合适的宽度或直径，例如介于5微米与100微米之间且优选介于5微米与50微米之间。金属柱或金属凸块64可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
每一芯片140可包括用于芯片探测测试(CP测试)、用于内建式自测试或用于外部信号连接的输入/输出(I/O)电路，且I/O电路中的一者的总负载(总电容)可介于15pF与50pF之间。I/O电路中的每一者可包括驱动器、接收器和/或静电放电(ESD)电路。芯片140中的每一者可具有用于减少系统级封装或多芯片模块的测试时间的内建式自测试(BIST)电路。
无论在何处提供芯片140，芯片140中的任一者可为由x86架构设计的中央处理单元(CPU)芯片；由非x86架构(例如ARM、Strong ARM或MIP)设计的中央处理单元(CPU)芯片；基带芯片；图形处理单元(GPU)芯片；数字信号处理(DSP)芯片；无线局域网(WLAN)芯片；存储器芯片，例如快闪存储器芯片、动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片；逻辑芯片；模拟芯片；电力装置；调节器；电力管理装置；全球定位系统(GPS)芯片；蓝牙芯片；包括图形处理单元(GPU)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何基带电路块的芯片上系统(SOC)；包括基带电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何图形处理单元(GPU)电路块的芯片上系统(SOC)；包括基带电路块、图形处理单元(GPU)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何无线局域网(WLAN)电路块的芯片上系统(SOC)；包括基带电路块和无线局域网(WLAN)电路块，但不包括任何图形处理单元(GPU)电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；或包括图形处理单元(GPU)电路块和无线局域网(WLAN)电路块，但不包括任何基带电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)。或者，芯片140中的任一者可为包括由x86架构或由非x86架构设计的中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、存储器电路块、蓝牙电路块、全球定位系统(GPS)电路块、无线局域网(WLAN)电路块和/或调制解调器电路块的芯片。
参看图31，在使芯片140附接到图案化金属层5的金属层53且附接到填充或囊封层86的顶部表面86a之后，通过使用模制工艺、旋涂工艺、叠层工艺或印刷工艺在填充或囊封层86的顶部表面86a上、图案化金属层5的金属层53上、芯片140上、图案化金属层6的金属层63上以及金属柱或金属凸块54和64的顶部上形成填充或囊封层87。填充或囊封层87可为厚度例如介于20微米与500微米之间且优选介于30微米与100微米之间的聚合物层，例如环氧树脂层、聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层、聚苯醚(PPO)层、硅氧烷层或SU-8层。
接着，参看图32，通过研磨或抛光工艺，例如机械研磨工艺、机械抛光工艺或化学机械抛光(CMP)工艺来研磨或抛光填充或囊封层87。因此，金属柱或金属凸块54的顶部表面54a和金属柱或金属凸块64的顶部表面64a被暴露且未被填充或囊封层87覆盖，且金属柱或金属凸块64的顶部表面64a实质上与金属柱或金属凸块54的顶部表面54a和填充或囊封层87的顶部表面87a共面。
在研磨或抛光工艺后，金属柱或金属凸块64中的每一者的厚度或高度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间；且金属柱或金属凸块54中的每一者的厚度或高度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间，且大于金属柱或金属凸块64中的每一者的厚度或高度。
在研磨或抛光工艺后，金属柱或金属凸块64中的每一者具有合适的宽度或直径，例如介于5微米与100微米之间且优选介于5微米与50微米之间。金属柱或金属凸块54中的每一者具有合适的宽度或直径，例如大于5微米，例如介于5微米与300微米之间且优选介于5微米与50微米之间。
在研磨或抛光工艺后，金属柱或金属凸块64可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
举例来说，芯片140中的每一者具有在研磨或抛光工艺后由位于金属层63(优选为先前所述的铜层63)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一铜层构成的金属柱或金属凸块64。
或者，芯片140中的每一者具有在研磨或抛光工艺后由位于金属层63(优选为先前所述的银层63)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一银层构成的金属柱或金属凸块64。
或者，芯片140中的每一者具有在研磨或抛光工艺后由位于金属层63(优选为先前所述的金层63)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一金层构成的金属柱或金属凸块64。
或者，芯片140中的每一者具有在研磨或抛光工艺后由位于金属层63(优选为先前所述的铜或镍层63)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的单一镍层构成的金属柱或金属凸块64。
或者，芯片140中的每一者具有在研磨或抛光工艺后由以下各者构成的金属柱或金属凸块64：位于金属层63(优选为先前所述的铜层63)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与5微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀金层。
或者，芯片140中的每一者具有在研磨或抛光工艺后由以下各者构成的金属柱或金属凸块64：位于金属层63(优选为先前所述的铜层63)上的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与5微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀钯层。
在研磨或抛光工艺后，金属柱或金属凸块54可由铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层构成。
举例来说，在研磨或抛光工艺后，金属柱或金属凸块54可由位于金属层53(优选为先前所述的铜层53)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一铜层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块54可由位于金属层53(优选为先前所述的银层53)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一银层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块54可由位于金属层53(优选为先前所述的金层53)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一金层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块54可由位于金属层53(优选为先前所述的镍或铜层53)上的厚度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的单一镍层构成。
或者，在研磨或抛光工艺后，金属柱或金属凸块54可由以下各者构成：位于金属层53(优选为先前所述的铜层53)上的厚度例如大于10微米，例如介于15微米与500微米之间且优选介于20微米与100微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与15微米之间且优选介于2微米与10微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀金层。
或者，在研磨或抛光工艺后，金属柱或金属凸块54可由以下各者构成：位于金属层53(优选为先前所述的铜层53)上的厚度例如大于10微米，例如介于15微米与500微米之间且优选介于20微米与100微米之间的电镀铜层；位于所述电镀铜层上的厚度例如大于1微米，例如介于1微米与15微米之间且优选介于2微米与10微米之间的电镀或无电电镀镍层；以及位于所述电镀或无电电镀镍层上的厚度例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间的电镀或无电电镀钯层。
接着，参看图33，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)或化学气相沉积(CVD)工艺在填充或囊封层87的顶部表面87a上、金属柱或金属凸块54的顶部表面54a上和金属柱或金属凸块64的顶部表面64a上形成厚度例如小于1微米，例如介于1纳米与0.5微米之间的粘附层71。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)、化学气相沉积(CVD)工艺或无电电镀工艺在粘附层71上形成厚度例如小于1微米，例如介于10纳米与0.8微米之间的种子层72。接着，可通过使用旋转涂覆工艺或叠层工艺在种子层72上形成厚度例如大于1微米的光致抗蚀剂层96，例如正型光致抗蚀剂层或负型光致抗蚀剂层(优选)。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层96图案化以在光致抗蚀剂层96中形成多个开口96a，从而暴露种子层72。
粘附层71的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层72的材料可包括铜、钛铜合金、银、金、镍、铝、铂或钯。
举例来说，当通过在填充或囊封层87的顶部表面87a上、金属柱或金属凸块54的顶部表面54a上和金属柱或金属凸块64的顶部表面64a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)而形成粘附层71时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层72。
或者，当通过在填充或囊封层87的顶部表面87a上、金属柱或金属凸块54的顶部表面54a上和金属柱或金属凸块64的顶部表面64a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)而形成粘附层71时，可通过在所述含钽层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层72。
或者，当通过在填充或囊封层87的顶部表面87a上、金属柱或金属凸块54的顶部表面54a上和金属柱或金属凸块64的顶部表面64a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)而形成粘附层71时，可通过在所述含铬层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层72。
或者，当通过在填充或囊封层87的顶部表面87a上、金属柱或金属凸块54的顶部表面54a上和金属柱或金属凸块64的顶部表面64a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)而形成粘附层71时，可通过在所述含镍层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层、镍层、铝层、铂层或钯层来形成种子层72。
接着，参看图34，可通过使用电镀或无电电镀工艺在由开口96a暴露的种子层72上和在开口96a中形成厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的金属层73(导电层)。金属层73可为铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层73可为如下形成的单一金属层：在开口96a中和在由开口96a暴露的种子层72(优选为先前所述的铜或钛铜合金种子层72)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层73可为如下形成的单一金属层：在开口96a中和在由开口96a暴露的种子层72(优选为先前所述的金种子层72)上电镀金层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层73可由如下形成的双金属层构成：在开口96a中和在由开口96a暴露的种子层72(优选为先前所述的铜、镍或钛铜合金种子层72)上电镀镍层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间；且接着在开口96a中和在开口96a中的电镀镍层上电镀或无电电镀金层或钯层达一厚度，例如介于0.005微米与10微米之间且优选介于0.05微米与1微米之间。
或者，金属层73可由如下形成的三金属层构成：在开口96a中和在由开口96a暴露的种子层72(优选为先前所述的铜或钛铜合金种子层72)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间；随后在开口96a中和在开口96a中的电镀铜层上电镀或无电电镀镍层达一厚度，例如介于1微米与15微米之间或介于0.3微米与1微米之间；且接着在开口96a中和在开口96a中的电镀或无电电镀镍层上电镀或无电电镀金层或钯层达一厚度，例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间。
参看图35，在形成图34中所说明的金属层73后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层96。接着，参看图36，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层73下方的种子层72，且接着通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层73下方的粘附层71。
因此，粘附层71、种子层72和金属层73构成形成于填充或囊封层87的顶部表面87a上、金属柱或金属凸块54的顶部表面54a上和金属柱或金属凸块64的顶部表面64a上的图案化金属层7。图案化金属层7可包括连接一个或一个以上金属柱或金属凸块54、连接一个或一个以上金属柱或金属凸块64或将一个或一个以上金属柱或金属凸块54连接到一个或一个以上金属柱或金属凸块64的金属平面、总线或迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。覆盖图32中所示的经研磨或抛光表面(包括顶部表面54a、64a和87a)的图案化金属层7的面积对经研磨或抛光表面的面积的覆盖率在50％到95％的范围内，且优选在60％到90％的范围内。
图37为图36中所示的半成品装置的示意性俯视透视图。参看图37，围住斜线的圆圈64指示如图36中所示，在将半导体晶片切割成芯片140之前预先形成于图案化金属层6上的金属柱或金属凸块64。未围住斜线的圆圈54指示如图36中所示，在使芯片140附接到图案化金属层5且附接到填充或囊封层86的顶部表面86a之前预先形成于图案化金属层5上的金属柱或金属凸块54。
参看图36和图37，图案化金属层7包括时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；多个电力平面、总线或迹线7p；以及多个信号互连件、迹线或线路7s。一个或一个以上金属柱或金属凸块54可经由时钟互连件、总线或迹线7c，经由接地平面、总线或迹线7g，经由电力平面、总线或迹线7p中的一者，或经由信号互连件、迹线或线路7s中的一者而连接到一个或一个以上金属柱或金属凸块64。芯片140中的每一者可经由金属柱或金属凸块64中的一者或一者以上连接到时钟互连件、总线或迹线7c，连接到接地平面、总线或迹线7g，连接到一个或一个以上电力平面、总线或迹线7p，或连接到一个或一个以上信号互连件、迹线或线路7s。芯片140中的每一者具有依序经由图案化金属层6、金属柱或金属凸块64中的一者、图案化金属层7(例如时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；或信号互连件、迹线或线路7s)、金属柱或金属凸块54中的一者或一者以上、图案化金属层5、金属柱或金属凸块44中的一者或一者以上，和图案化金属层4而连接到芯片130中的一者或一者以上中的金属迹线或金属垫46中的一者或一者以上的金属迹线或金属垫66中的一者。芯片140中的每一者具有依序经由图案化金属层6、金属柱或金属凸块64中的一者、图案化金属层7(例如时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；或信号互连件、迹线或线路7s)、金属柱或金属凸块54中的一者或一者以上、图案化金属层5、金属柱或金属凸块34中的一者或一者以上、图案化金属层3、金属柱或金属凸块24中的一者或一者以上，和图案化金属层2而连接到芯片120中的一者或一者以上中的金属迹线或金属垫26中的一者或一者以上的金属迹线或金属垫66中的另一者。芯片140中的每一者具有依序经由图案化金属层6、金属柱或金属凸块64中的一者、图案化金属层7(例如时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；或信号互连件、迹线或线路7s)、金属柱或金属凸块54中的一者、图案化金属层5、金属柱或金属凸块34中的一者、图案化金属层3，和金属柱或金属凸块14中的一者而连接到图案化金属层1的金属迹线或金属垫66中的另一者。芯片140中的一者的金属柱或金属凸块64中的一者可经由时钟互连件、总线或迹线7c，经由接地平面、总线或迹线7g，经由电力平面、总线或迹线7p中的一者，或经由信号互连件、迹线或线路7s中的一者而连接到芯片140中的另一者的金属柱或金属凸块64中的另一者。芯片140中的每一者可具有经由接地平面、总线或迹线7g，经由电力平面、总线或迹线7p中的一者，或经由信号互连件、迹线或线路7s中的一者而彼此连接的金属柱或金属凸块64中的两者。
参看图38，在图36中所说明的步骤之后，可通过使用旋涂工艺或叠层工艺在图案化金属层7的金属层73上和在填充或囊封层87的顶部表面87a上形成聚合物层98，例如正型光敏聚合物层或负型光敏聚合物层(优选)。随后，利用光刻、曝光和显影工艺使聚合物层98图案化以在聚合物层98中形成多个开口98a，从而暴露金属层73的多个触点。随后，在130℃与400℃之间的温度下固化或加热聚合物层98。因此，可在图案化金属层7的金属层73上和在填充或囊封层87的顶部表面87a上形成厚度例如介于1微米与20微米之间且优选介于2微米与15微米之间或介于5微米与10微米之间的聚合物层98，且聚合物层98中的开口98a位于金属层73的触点上方且暴露所述触点。聚合物层98可为聚酰亚胺层、聚苯并噁唑(PBO)层、苯并环丁烷(BCB)层、环氧树脂层、聚苯醚(PPO)层、硅氧烷层或SU-8层。
接着，参看图39，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)或化学气相沉积(CVD)工艺在聚合物层98上和在金属层73的由开口98a暴露的触点上形成厚度例如小于1微米，例如介于1纳米与0.5微米之间的粘附层8a。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)、化学气相沉积(CVD)工艺或无电电镀工艺在粘附层8a上形成厚度例如小于1微米，例如介于10纳米与0.8微米之间的种子层8b。接着，可通过使用电镀或无电电镀工艺在种子层8b上形成厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的金属层8c(导电层)。随后，可通过使用电镀或无电电镀工艺在金属层8c上形成厚度例如介于0.2微米与20微米之间且优选介于1微米与10微米之间的金属层8d(保护层)。
粘附层8a的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层8b的材料可包括铜、银、金或钛铜合金。
举例来说，当通过在聚合物层98上和在金属层73的由开口98a暴露的触点上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)而形成粘附层8a时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层8b。
或者，当通过在聚合物层98上和在金属层73的由开口98a暴露的触点上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)而形成粘附层8a时，可通过在所述含钽层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层8b。
或者，当通过在聚合物层98上和在金属层73的由开口98a暴露的触点上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)而形成粘附层8a时，可通过在所述含铬层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层8b。
或者，当通过在聚合物层98上和在金属层73的由开口98a暴露的触点上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)而形成粘附层8a时，可通过在所述含镍层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层8b。
金属层8c可为铜、银或金的单一层。金属层8d可为镍或铬的单一层，或由位于金属层8c上的镍层和位于所述镍层上的金层构成的双层。
举例来说，当金属层8c为通过在种子层8b(优选为先前所述的铜或钛铜合金种子层8b)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间而形成的单一金属层时，金属层8d可为通过在所述电镀铜层上电镀或无电电镀镍或铬层达一厚度，例如介于0.2微米与20微米之间且优选介于1微米与10微米之间而形成的单一金属层。
或者，当金属层8c为通过在种子层8b(优选为先前所述的银种子层8b)上电镀银层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间而形成的单一金属层时，金属层8d可为通过在所述电镀银层上电镀或无电电镀镍或铬层达一厚度，例如介于0.2微米与20微米之间且优选介于1微米与10微米之间而形成的单一金属层。
或者，当金属层8c为通过在种子层8b(优选为先前所述的金种子层8b)上电镀金层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间而形成的单一金属层时，金属层8d可为通过在所述电镀金层上电镀或无电电镀镍或铬层达一厚度，例如介于0.2微米与20微米之间且优选介于1微米与10微米之间而形成的单一金属层。
因此，粘附层8a、种子层8b以及金属层8c和8d构成形成于聚合物层98上和金属层73的由开口98a暴露的触点上的金属层8。
或者，可通过在聚合物层98上和在金属层73的由开口98a暴露的触点上无电电镀厚度例如介于50纳米与0.5微米之间的第一铜层，随后在所述第一铜层上电镀厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的第二铜层，且接着在所述第二铜层上电镀或无电电镀先前所述的金属层8d来形成金属层8。举例来说，金属层8d可为位于第二铜层上的厚度例如介于0.2微米与20微米之间且优选介于1微米与10微米之间的镍或铬的单一层，或可为由位于第二铜层上的镍层和位于所述镍层上的金层构成的双层。因此，金属层8可由位于聚合物层98上和金属层73的由开口98a暴露的触点上的无电电镀铜层、位于所述无电电镀铜层上的电镀铜层和位于所述电镀铜层上的先前所述金属层8d构成。
金属层8可用作散热平面(thermal spreading plane)(或称为散热平面(heat spreadingplane))，且芯片120、130和140所产生的热可经由金属柱或金属凸块24、34、44、54和64传递到金属层8。
金属层8可经由聚合物层98中的一个或一个以上开口98a连接到图37中所示的电力平面、总线或迹线7p中的一者或一者以上，或经由聚合物层98中的一个或一个以上开口98a连接到图37中所示的接地平面、总线或迹线7g。芯片140中的每一者可具有依序经由图案化金属层6、金属柱或金属凸块64中的一者，和图案化金属层7(例如电力平面、总线或迹线7p，或接地平面、总线或迹线7g)而连接到金属层8的金属迹线或金属垫66中的一者。
金属层8可依序经由图案化金属层7(例如时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；或信号互连件、迹线或线路7s)、金属柱或金属凸块54中的一者、图案化金属层5、金属柱或金属凸块44中的一者，和图案化金属层4而连接到芯片130中的一者的金属迹线或金属垫46中的一者；可依序经由图案化金属层7(例如时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；或信号互连件、迹线或线路7s)、金属柱或金属凸块54中的一者、图案化金属层5、金属柱或金属凸块34中的一者、图案化金属层3、金属柱或金属凸块24中的一者，和图案化金属层2而连接到芯片120中的一者的金属迹线或金属垫26中的一者；且可依序经由图案化金属层7(例如时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；或信号互连件、迹线或线路7s)、金属柱或金属凸块54中的一者、图案化金属层5、金属柱或金属凸块34中的一者、图案化金属层3，和金属柱或金属凸块14中的一者而连接到图案化金属层1。
参看图40，在形成图39中所说明的金属层8后，通过机械研磨或化学机械抛光(CMP)衬底110的背面使衬底110薄化到厚度T2例如介于1微米与10微米之间，介于3微米与50微米之间或介于10微米与150微米之间。
接着，参看图41，在以倒置图来说明步骤以进行简单阐释的情况下，可通过化学气相沉积(CVD)工艺、旋涂工艺或叠层工艺在衬底110的薄化背面上形成厚度例如介于1微米与20微米之间且优选介于3微米与15微米之间或介于5微米与10微米之间的绝缘层15。绝缘层15可为二氧化硅(SiO2)、氮化硅、氮氧化硅、碳氮化硅、聚酰亚胺、环氧树脂、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8。
接着，参看图42，在以倒置图来说明步骤以进行简单阐释的情况下，使用光刻和蚀刻工艺或使用激光钻孔工艺形成穿过绝缘层15、穿过衬底110且穿过电介质或绝缘层10的多个穿孔16。因此，穿孔16形成于衬底110中以及图案化金属层1的粘附层11的多个触点上方，且暴露图案化金属层1的粘附层11的触点。穿孔16中的每一者可具有合适的宽度或直径，例如介于2微米与200微米之间，且优选介于5微米与100微米之间或介于5微米与20微米之间。在形成穿孔16后，可任选地在穿孔16的侧壁上形成电介质层(未图示)。
接着，参看图43，在以倒置图来说明步骤以进行简单阐释的情况下，使用合适工艺(包括例如溅镀工艺、电镀工艺和化学机械抛光(CMP)工艺)在穿孔16中和在粘附层11的触点上形成具有例如介于2微米与200微米之间且优选介于5微米与100微米之间或介于5微米与20微米之间的合适宽度或直径的多个穿孔连接件17。穿孔连接件17可包括铜、Sn-Ag合金、Sn-Ag-Cu合金或Sn-Au合金。穿孔连接件17中的每一者可具有实质上与绝缘层15的表面15a共面的表面17a。
接着，参看图44，在以倒置图来说明步骤以进行简单阐释的情况下，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)或化学气相沉积(CVD)工艺在穿孔连接件17的表面17a上和在绝缘层15的表面15a上形成厚度例如小于1微米，例如介于1纳米与0.5微米之间的粘附层9a。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)在粘附层9a上形成厚度例如小于1微米，例如介于10纳米与0.8微米之间的种子层9b。接着，可通过使用旋转涂覆工艺或叠层工艺在种子层9b上形成厚度例如大于1微米的光致抗蚀剂层97，例如正型光致抗蚀剂层或负型光致抗蚀剂层(优选)。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层97图案化以在光致抗蚀剂层97中形成多个迹线形状的开口97a，从而暴露种子层9b。
粘附层9a的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层9b的材料可包括铜、银、金或钛铜合金。
举例来说，当通过在穿孔连接件17的表面17a上和在绝缘层15的表面15a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)而形成粘附层9a时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层9b。
或者，当通过在穿孔连接件17的表面17a上和在绝缘层15的表面15a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)而形成粘附层9a时，可通过在所述含钽层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层9b。
或者，当通过在穿孔连接件17的表面17a上和在绝缘层15的表面15a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)而形成粘附层9a时，可通过在所述含铬层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层9b。
或者，当通过在穿孔连接件17的表面17a上和在绝缘层15的表面15a上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)而形成粘附层9a时，可通过在所述含镍层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层9b。
接着，参看图45，在以倒置图来说明步骤以进行简单阐释的情况下，可通过使用电镀工艺或通过使用电镀工艺和无电电镀工艺在由迹线形状的开口97a暴露的种子层9b上和在迹线形状的开口97a中形成厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的金属层9c(导电层)。金属层9c可为铜、银、金或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层9c可为如下形成的单一金属层：在迹线形状的开口97a中和在由迹线形状的开口97a暴露的种子层9b(优选为先前所述的铜或钛铜合金种子层9b)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层9c可为如下形成的单一金属层：在迹线形状的开口97a中和在由迹线形状的开口97a暴露的种子层9b(优选为先前所述的金种子层9b)上电镀金层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层9c可由如下形成的双金属层构成：在迹线形状的开口97a中和在由迹线形状的开口97a暴露的种子层9b(优选为先前所述的铜或钛铜合金种子层9b)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间；且接着在迹线形状的开口97a中和在迹线形状的开口97a中的电镀铜层上电镀或无电电镀镍层达一厚度，例如大于1微米，例如介于1微米与15微米之间且优选介于2微米与5微米之间。
参看图46，在以倒置图来说明步骤以进行简单阐释的情况下，在形成金属层9c后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层97。接着，参看图47，在以倒置图来说明步骤以进行简单阐释的情况下，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层9c下方的种子层9b，且接着通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层9c下方的粘附层9a。
因此，粘附层9a、种子层9b和金属层9c构成形成于穿孔连接件17的表面17a上和绝缘层15的表面15a上的图案化金属层9。图案化金属层9可包括经由穿孔连接件17中的一者或一者以上而连接到图案化金属层1的金属互连件或金属迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。覆盖图43中所示的底部表面(包括表面15a和17a)的图案化金属层9的面积对底部表面的面积的覆盖率在50％到95％的范围内，且优选在60％到90％的范围内。
接着，参看图48，在以倒置图来说明步骤以进行简单阐释的情况下，可通过使用旋涂工艺、叠层工艺、印刷工艺或喷雾工艺在图案化金属层9的金属层9c上和在绝缘层15的表面15a上形成聚合物层99。随后，利用光刻、曝光(用1X步进机)和显影工艺使聚合物层99图案化以形成多个开口99a，从而暴露图案化金属层9的金属层9c的多个触点。随后，在130℃与400℃之间的温度下固化或加热聚合物层99。因此，可在图案化金属层9的金属层9c上和在绝缘层15的表面15a上形成聚合物层99，且聚合物层99中的开口99a位于金属层9c的触点上方且暴露所述触点。聚合物层99可为聚酰亚胺层、聚苯并噁唑(PBO)层、苯并环丁烷(BCB)层、环氧树脂层、聚苯醚(PPO)层、硅氧烷层或SU-8层。覆盖金属层9c的表面的聚合物层99的厚度可例如介于1微米与20微米之间，且优选介于5微米与25微米之间或介于5微米与10微米之间。
接着，参看图49，在以倒置图来说明步骤以进行简单阐释的情况下，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)或化学气相沉积(CVD)工艺在金属层9c的触点上和在聚合物层99上形成厚度例如小于1微米，例如介于1纳米与0.5微米之间的粘附层18。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)、化学气相沉积(CVD)工艺或无电电镀工艺在粘附层18上形成厚度例如小于1微米，例如介于10纳米与0.8微米之间的种子层19。接着，可通过使用旋转涂覆工艺或叠层工艺在种子层19上形成厚度例如大于1微米的光致抗蚀剂层89，例如正型光致抗蚀剂层或负型光致抗蚀剂层(优选)。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层89图案化以在光致抗蚀剂层89中形成多个圆柱形开口89a，从而暴露种子层19。
粘附层18的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层19的材料可包括铜、银、金或钛铜合金。
举例来说，当通过在金属层9c的触点上和在聚合物层99上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)而形成粘附层18时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层19。
或者，当通过在金属层9c的触点上和在聚合物层99上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)而形成粘附层18时，可通过在所述含钽层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层19。
或者，当通过在金属层9c的触点上和在聚合物层99上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)而形成粘附层18时，可通过在所述含铬层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层19。
或者，当通过在金属层9c的触点上和在聚合物层99上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)而形成粘附层18时，可通过在所述含镍层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层19。
接着，参看图50，在以倒置图来说明步骤以进行简单阐释的情况下，可通过使用电镀工艺和/或无电电镀工艺在由圆柱形开口89a暴露的种子层19上和在圆柱形开口89a中形成厚度例如大于1微米，例如介于2微米与100微米之间，且优选介于5微米与60微米之间或介于10微米与50微米之间的金属层27(导电层)。金属层27可为铜、银或金的单一层。
举例来说，金属层27可为如下形成的单一金属层：在圆柱形开口89a中和在由圆柱形开口89a暴露的种子层19(优选为先前所述的铜或钛铜合金种子层19)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与100微米之间，且优选介于5微米与60微米之间或介于10微米与50微米之间。
或者，金属层27可为如下形成的单一金属层：在圆柱形开口89a中和在由圆柱形开口89a暴露的种子层19(优选为先前所述的银种子层19)上电镀银层达一厚度，例如大于1微米，例如介于2微米与100微米之间，且优选介于5微米与60微米之间或介于10微米与50微米之间。
或者，金属层27可为如下形成的单一金属层：在圆柱形开口89a中和在由圆柱形开口89a暴露的种子层19(优选为先前所述的金种子层19)上电镀金层达一厚度，例如大于1微米，例如介于2微米与100微米之间，且优选介于5微米与60微米之间或介于10微米与50微米之间。
在形成金属层27后，可通过使用电镀工艺和/或无电电镀工艺在圆柱形开口89a中和在圆柱形开口89a中的金属层27上形成厚度例如介于0.2微米与10微米之间且优选介于1微米与5微米之间的金属层28(势垒层)。金属层28可为镍、镍钒或金的单一层，或由先前所述金属制成的复合层。
举例来说，金属层28可为如下形成的单一金属层：在圆柱形开口89a中和在圆柱形开口89a中的金属层27(优选为先前所述的电镀铜层27)上电镀或无电电镀镍层或镍钒层达一厚度，例如介于0.2微米与10微米之间且优选介于1微米与5微米之间。
或者，金属层28可由如下形成的双金属层构成：在圆柱形开口89a中和在圆柱形开口89a中的金属层27(优选为先前所述的电镀铜层27)上电镀或无电电镀镍层达一厚度，例如介于0.2微米与10微米之间且优选介于1微米与5微米之间；且接着在圆柱形开口89a中和在圆柱形开口89a中的电镀或无电电镀镍层上电镀或无电电镀金层达一厚度，例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间。
在形成金属层28后，可通过使用电镀工艺和/或无电电镀工艺在圆柱形开口89a中和在圆柱形开口89a中的金属层28上形成厚度例如大于5微米，例如介于5微米与400微米之间且优选介于10微米与100微米之间的焊料层29。焊料层29可为含铋层，含铟层，或锡铅合金、锡银合金、锡银铜合金或锡金合金的含锡层。
举例来说，焊料层29可为如下形成的单一金属层：在圆柱形开口89a中和在圆柱形开口89a中的金属层28(优选为先前所述的电镀或无电电镀镍层28)上电镀含铋层，含铟层，或锡铅合金、锡银合金、锡银铜合金或锡金合金的含锡层达一厚度，例如大于5微米，例如介于5微米与400微米之间且优选介于10微米与100微米之间。
参看图51，在以倒置图来说明步骤以进行简单阐释的情况下，在形成图50中所说明的焊料层29后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层89。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层27下方的种子层19，且接着通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层27下方的粘附层18。
因此，粘附层18、种子层19以及金属层27和28构成形成于金属层9c的触点上和聚合物层99上的凸块下金属(UBM)层，且焊料层29形成于凸块下金属(UBM)层的金属层28(优选为先前所述的电镀或无电电镀镍层28)上。
接着，参看图52，对焊料层29进行回流以在凸块下金属(UBM)层的金属层28(优选为先前所述的电镀或无电电镀镍层28)上形成多个实心焊料凸块或焊料球29a，且接着可执行单一化工艺以切割衬底110、填充或囊封层85、86和87以及散热平面8且单一化图52中所示的多个系统级封装或多芯片模块。可使用焊料凸块或焊料球29a将系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
焊料凸块或焊料球29a具有例如大于5微米，例如介于5微米与400微米之间且优选介于10微米与100微米之间的所要凸块高度，以及例如介于20微米与400微米之间且优选介于50微米与100微米之间的合适宽度或直径。焊料凸块或焊料球29a可为含铋的凸块或球、含铟的凸块或球或是锡铅合金、锡银合金、锡银铜合金或锡金合金的含锡凸块或球。或者，可通过包括丝网印刷工艺和回流工艺或包括植球工艺(ball-mountingprocess)和回流工艺的工艺来形成焊料凸块或焊料球29a。
焊料凸块或焊料球29a可依序经由凸块下金属(UBM)层、图案化金属层9和穿孔连接件17而连接到图案化金属层1。
焊料凸块或焊料球29a中的一者可依序经由凸块下金属(UBM)层、图案化金属层9、穿孔连接件17中的一者、图案化金属层1、金属柱或金属凸块14中的一者、图案化金属层3、金属柱或金属凸块24中的一者或一者以上，和图案化金属层2而连接到芯片120中的一者的金属迹线或金属垫26中的一者或一者以上。
焊料凸块或焊料球29a中的另一者可依序经由凸块下金属(UBM)层、图案化金属层9、穿孔连接件17中的一者、图案化金属层1、金属柱或金属凸块14中的一者、图案化金属层3、金属柱或金属凸块34中的一者、图案化金属层5、金属柱或金属凸块44中的一者或一者以上，和图案化金属层4而连接到芯片130中的一者的金属迹线或金属垫46中的一者或一者以上。
焊料凸块或焊料球29a中的另一者可依序经由凸块下金属(UBM)层、图案化金属层9、穿孔连接件17中的一者、图案化金属层1、金属柱或金属凸块14中的一者、图案化金属层3、金属柱或金属凸块34中的一者、图案化金属层5、金属柱或金属凸块54中的一者、图案化金属层7、金属柱或金属凸块64中的一者或一者以上，和图案化金属层6而连接到芯片140中的一者的金属迹线或金属垫66中的一者或一者以上。
或者，可在图48中所说明的金属层9c的由开口99a暴露的触点上形成另一种金属凸块，其可认为是图53和图54中所说明的以下步骤。
图53和图54展示根据本发明的另一实施例形成另一系统级封装或多芯片模块的工艺。参看图53，在以倒置图来说明步骤以进行简单阐释的情况下，在图49中所说明的步骤之后，可通过使用电镀工艺或通过使用电镀工艺和无电电镀工艺在由圆柱形开口89a暴露的种子层19上和在圆柱形开口89a中形成厚度例如大于10微米，例如介于10微米与100微米之间且优选介于20微米与60微米之间的金属层36。随后，可通过使用电镀工艺或无电电镀工艺在圆柱形开口89a中和在圆柱形开口89a中的金属层36上形成厚度例如介于0.2微米与10微米之间且优选介于1微米与5微米之间的势垒层37(金属层)。最后，可通过使用电镀工艺或无电电镀工艺在圆柱形开口89a中和在圆柱形开口89a中的势垒层37上形成厚度例如介于0.02微米与5微米之间且优选介于0.1微米与1微米之间的焊料润湿层38(金属层)。
金属层36可包括铜、银、金或镍。举例来说，金属层36可为如下形成的单一金属层：在圆柱形开口89a中和在由圆柱形开口89a暴露的种子层19(优选为先前所述的铜种子层19)上电镀铜层或镍层达一厚度，例如大于10微米，例如介于10微米与100微米之间且优选介于20微米与60微米之间。或者，金属层36可为如下形成的单一金属层：在圆柱形开口89a中和在由圆柱形开口89a暴露的种子层19(优选为先前所述的银种子层19)上电镀银层达一厚度，例如大于10微米，例如介于10微米与100微米之间且优选介于20微米与60微米之间。或者，金属层36可为如下形成的单一金属层：在圆柱形开口89a中和在由圆柱形开口89a暴露的种子层19(优选为先前所述的金种子层19)上电镀金层达一厚度，例如大于10微米，例如介于10微米与100微米之间且优选介于20微米与60微米之间。
势垒层37可包括镍或镍钒。举例来说，势垒层37可为如下形成的单一金属层：在圆柱形开口89a中和在圆柱形开口89a中的金属层36(优选为先前所述的电镀铜层36)上电镀或无电电镀镍或镍钒层达一厚度，例如介于0.2微米与10微米之间且优选介于1微米与5微米之间。
焊料润湿层38可包括金、银、铜、焊料、铋、铟、锡铅合金、锡银合金、锡银铜合金或锡金合金。举例来说，焊料润湿层38可为如下形成的单一金属层：在圆柱形开口89a中和在圆柱形开口89a中的势垒层37(优选为先前所述的电镀或无电电镀镍层37)上电镀或无电电镀金层，含铋层，含铟层，或锡铅合金、锡银合金、锡银铜合金或锡金合金的含锡层达一厚度，例如介于0.02微米与5微米之间且优选介于0.1微米与1微米之间。
参看图54，在以倒置图来说明步骤以进行简单阐释的情况下，在形成图53中所说明的焊料润湿层38后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层89，随后通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层36下方的种子层19，且接着通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层36下方的粘附层18。
因此，粘附层18、种子层19、金属层36、势垒层37和焊料润湿层38构成形成于金属层9c的由开口99a暴露的触点上和聚合物层99上的多个金属柱或金属凸块39。金属柱或金属凸块39中的每一者可具有例如介于20微米与400微米之间且优选介于50微米与100微米之间的合适宽度，以及大于10微米，例如介于10微米与115微米之间且优选介于20微米与65微米之间的凸块高度。
或者，金属柱或金属凸块39可省略势垒层37，即，金属柱或金属凸块39可由位于金属层9c的由开口99a暴露的触点上和聚合物层99上的粘附层18、位于粘附层18上的种子层19、位于种子层19上的金属层36和位于金属层36上的焊料润湿层38构成。举例来说，当金属层36为通过电镀工艺而形成于种子层19(优选为先前所述的铜种子层19)上的厚度例如大于10微米，例如介于10微米与100微米之间且优选介于20微米与60微米之间的含镍层(例如镍或镍钒的单一层)时，焊料润湿层38可为通过电镀工艺或无电电镀工艺而形成于电镀含镍层36上的厚度例如介于0.02微米与5微米之间且优选介于0.1微米与1微米之间的金层、含铋层、含铟层或含锡层。
在形成金属柱或金属凸块39后，可执行单一化工艺以切割衬底110、填充或囊封层85、86和87以及散热平面8且单一化图54中所示的多个系统级封装或多芯片模块。可使用金属柱或金属凸块39将系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
图104展示根据本发明的另一实施例的另一系统级封装或多芯片模块。当衬底110为球栅阵列(BGA)衬底或印制电路板(PCB)时，可在图1-39中所说明的先前所述的步骤之后于衬底110的底部表面上形成多个焊料凸块或焊料球845，且接着可执行单一化工艺以切割衬底110、填充或囊封层85、86和87以及散热平面8且单一化图104中所示的多个系统级封装或多芯片模块。图104中所示的系统级封装或多芯片模块的图案化金属层1可经由衬底110中的多个金属层而连接到焊料凸块或焊料球845。可使用焊料凸块或焊料球845将图104中所示的系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。焊料凸块或焊料球845具有大于5微米，例如介于5微米与400微米之间且优选介于10微米与100微米之间的凸块高度，以及例如介于20微米与400微米之间且优选介于50微米与100微米之间的合适宽度或直径。焊料凸块或焊料球845可包括例如铋、铟、锡铅合金、锡银合金、锡银铜合金和/或锡金合金。
图55演示根据本发明的另一实施例的另一系统级封装或多芯片模块。在此实施例中，图52中所说明的系统级封装或多芯片模块中的芯片140中的一者可被无源组件67(例如电容器、电感器或电阻器)取代。图55中由与指示图1-52中的元件相同的参考数字指示的元件具有与图1-52中所说明的元件相同的材料和规格。无源组件67可经由两个焊接点68连接到图案化金属层5的金属层53。焊接点68可包括铋、铟、锡铅合金、锡银合金、锡银铜合金或锡金。
无源组件67可具有第一和第二端子。无源组件67的第一端子可依序经由焊接点68中的一者、图案化金属层5、金属柱或金属凸块44中的一者或一者以上，和图案化金属层4而连接到芯片130中的一者或一者以上的一个或一个以上金属迹线或金属垫46。无源组件67的第二端子可依序经由焊接点68中的另一者、图案化金属层5、一个或一个以上金属柱或金属凸块34、图案化金属层3、一个或一个以上金属柱或金属凸块24，和图案化金属层2而连接到一个或一个以上芯片120的一个或一个以上金属迹线或金属垫26。或者，无源组件67的第二端子可依序经由焊接点68中的另一者、图案化金属层5、一个或一个以上金属柱或金属凸块34、图案化金属层3、一个或一个以上金属柱或金属凸块14、图案化金属层1、一个或一个以上穿孔连接件17、图案化金属层9，和由粘附层18、种子层19以及金属层27和28构成的凸块下金属(UBM)层而连接到一个或一个以上焊料凸块或焊料球29a。
此外，无源组件67的第一端子可经由焊接点68中的一者而连接到由图案化金属层5提供的第一信号互连件或迹线，且无源组件67的第二端子可经由焊接点68中的另一者而连接到由图案化金属层5提供的第二信号互连件或迹线。或者，无源组件67的第一端子可经由焊接点68中的一者而连接到由图案化金属层5提供的信号互连件或迹线，且无源组件67的第二端子可经由焊接点68中的另一者而连接到由图案化金属层5提供的接地互连件或接地迹线。或者，无源组件67的第一端子可经由焊接点68中的一者而连接到由图案化金属层5提供的电力互连件或迹线，且无源组件67的第二端子可经由焊接点68中的另一者而连接到由图案化金属层5提供的接地互连件或迹线。
图55中所说明的系统级封装或多芯片模块可通过以下步骤形成。首先，在图30中所说明的步骤之后，使用焊接点68将无源组件67安装于图案化金属层5的金属层53上。随后，通过使用模制工艺、旋涂工艺、叠层工艺或印刷工艺在填充或囊封层86的顶部表面86a上、图案化金属层5的金属层53上、芯片140上、无源组件67上、图案化金属层6的金属层63上以及金属柱或金属凸块54和64的顶部上形成填充或囊封层87。随后，可执行图32-52中所说明的步骤以形成图55中所说明的系统级封装或多芯片模块。可使用焊料凸块或焊料球29a将图55中所说明的系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
图56为图55中所说明的图案化金属层7的示意性俯视透视图。围住斜线的圆圈64指示如图55中所示，在将半导体晶片切割成芯片140之前预先形成于图案化金属层6上的金属柱或金属凸块64。未围住斜线的圆圈54指示如图55中所示，在将芯片140和无源组件67安装于图案化金属层5上之前预先形成于图案化金属层5上的金属柱或金属凸块54。
图57-67展示根据本发明的另一实施例形成另一系统级封装或多芯片模块的工艺。参看图57，在执行图1-24中所说明的步骤之后，通过使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层94。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层53下方的种子层52。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层53下方的粘附层51。因此，粘附层51、种子层52和金属层53构成形成于填充或囊封层86的顶部表面86a上、金属柱或金属凸块44的顶部表面44a上和金属柱或金属凸块34的顶部表面34a上的图案化金属层5。覆盖经研磨或抛光表面(包括顶部表面34a、44a和86a)的图案化金属层5的面积对经研磨或抛光表面的面积的覆盖率在50％到95％的范围内，且优选在60％到90％的范围内。图案化金属层5可包括连接金属柱或金属凸块34中的多者、连接金属柱或金属凸块44中的多者或将金属柱或金属凸块34中的一者或一者以上连接到金属柱或金属凸块44中的一者或一者以上的金属互连件或金属迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。芯片130中的每一者可具有依序经由图案化金属层4、金属柱或金属凸块44中的一者、图案化金属层5、金属柱或金属凸块34中的一者或一者以上、图案化金属层3、金属柱或金属凸块24中的多者，和图案化金属层2而连接到芯片120中的一者或一者以上中的金属迹线或金属垫26中的多者的金属迹线或金属垫46中的一者。
参看图58，在图57中所说明的步骤之后，在图案化金属层5的金属层53上和在填充或囊封层86的顶部表面86a上形成聚合物层415，且聚合物层415中的多个开口415a位于金属层53的多个触点上方且暴露所述触点。聚合物层415的厚度可例如介于1微米与20微米之间且优选介于2微米与15微米之间或介于5微米与10微米之间，且可为聚酰亚胺层、聚苯并噁唑(PBO)层、苯并环丁烷(BCB)层、环氧树脂层、聚苯醚(PPO)层、硅氧烷层或SU-8层。
接着，参看图59，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)在金属层53的由开口415a暴露的触点上和在聚合物层415上形成厚度例如小于1微米，例如介于1纳米与0.5微米之间的粘附层5b。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)或无电电镀工艺在粘附层5b上形成厚度例如小于1微米，例如介于10纳米与0.8微米之间的种子层5c。接着，可通过使用旋转涂覆工艺或叠层工艺在种子层5c上形成光致抗蚀剂层101。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层101图案化以在光致抗蚀剂层101中形成多个开口101a，从而暴露种子层5c。
粘附层5b的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层5c的材料可包括铜、银、金或钛铜合金。
举例来说，当通过在金属层53的由开口415a暴露的触点上和在聚合物层415上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)而形成粘附层5b时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层5c。
或者，当通过在金属层53的由开口415a暴露的触点上和在聚合物层415上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)而形成粘附层5b时，可通过在所述含钽层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层5c。
或者，当通过在金属层53的由开口415a暴露的触点上和在聚合物层415上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)而形成粘附层5b时，可通过在所述含铬层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层5c。
或者，当通过在金属层53的由开口415a暴露的触点上和在聚合物层415上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)而形成粘附层5b时，可通过在所述含镍层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层5c。
参看图60，在图59中所说明的步骤之后，可通过使用包括电镀工艺的工艺在由开口101a暴露的种子层5c上和在开口101a中形成厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的金属层5d(导电层)。金属层5d可为铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层5d可为如下形成的单一金属层：在开口101a中和在由开口101a暴露的种子层5c(优选为先前所述的铜或钛铜合金种子层5c)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层5d可为如下形成的单一金属层：在开口101a中和在由开口101a暴露的种子层5c(优选为先前所述的金种子层5c)上电镀金层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
接着，参看图61，可在光致抗蚀剂层101上和金属层5d上形成光致抗蚀剂层95，且光致抗蚀剂层95中的多个圆柱形开口95a位于金属层5d的多个触点上方且暴露所述触点。随后，通过使用包括电镀工艺的工艺在圆柱形开口95a中和在金属层5d的由圆柱形开口95a暴露的触点上形成厚度或高度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的多个金属柱或金属凸块54，其可认为是图26中所说明的步骤。图61中所示的金属柱或金属凸块54的规格可认为是图26中所说明的金属柱或金属凸块54的规格。
参看图62，在形成图61中所说明的金属柱或金属凸块54后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层95和101。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层5d下方的种子层5c。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层5d下方的粘附层5b。
因此，粘附层5b、种子层5c和金属层5d构成形成于金属层53的由开口415a暴露的触点上和聚合物层415上的图案化金属层5a，且金属柱或金属凸块54形成于图案化金属层5a的金属层5d上。相邻或邻近对的金属柱或金属凸块54之间的间距可例如大于100微米，例如介于100微米与250微米之间，或小于100微米，例如介于5微米与50微米之间或介于50微米与100微米之间。金属柱或金属凸块54中的每一者可具有合适的宽度或直径，例如大于5微米，例如介于5微米与300微米之间且优选介于5微米与50微米之间。图案化金属层5a可包括将金属柱或金属凸块54中的一者或一者以上连接到图案化金属层5的金属互连件或金属迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。金属柱或金属凸块54可经由图案化金属层5和5a连接到金属柱或金属凸块34和44。
或者，可通过以下步骤执行在金属层5d上形成金属柱或金属凸块54的另一工艺。首先，在形成图60中所说明的金属层5d后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层101。接着，可通过旋转涂覆工艺或叠层工艺在金属层5d上和种子层5c上形成图61中所说明的光致抗蚀剂层95。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层95图案化以在光致抗蚀剂层95中形成圆柱形开口95a，从而暴露金属层5d的触点。随后，使用包括电镀工艺的工艺在圆柱形开口95a中和在金属层5d的由圆柱形开口95a暴露的触点上形成金属柱或金属凸块54，其可认为是图26中所说明的步骤。随后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层95。因此，可在移除光致抗蚀剂层95后于金属层5d上形成金属柱或金属凸块54。
接着，参看图63，通过使用先前所述的胶材料82使图29和图30中所说明的芯片140附接到图案化金属层5a的金属层5d，随后通过使用模制工艺、旋涂工艺、叠层工艺或印刷工艺在聚合物层415上、图案化金属层5a的金属层5d上、芯片140上、图案化金属层6的金属层63上以及金属柱或金属凸块54和64的顶部上形成先前所述的填充或囊封层87，且接着通过研磨或抛光工艺(例如机械研磨工艺、机械抛光工艺或化学机械抛光(CMP)工艺)研磨或抛光填充或囊封层87。
或者，在图62中所说明的步骤之后，可在图案化金属层5a的金属层5d上和在聚合物层415上形成厚度例如介于2微米与30微米之间的聚合物层(例如聚酰亚胺层)，随后可通过使用胶材料82使芯片140附接到所述聚合物层，随后可在聚合物层上、芯片140上、图案化金属层6的金属层63上以及金属柱或金属凸块54和64的顶部上形成填充或囊封层87，且接着通过研磨或抛光工艺来研磨或抛光填充或囊封层87。在此情况下，胶材料82位于聚合物层上，且芯片140位于胶材料82上。
在研磨或抛光工艺后，金属柱或金属凸块54的顶部表面54a和金属柱或金属凸块64的顶部表面64a被暴露且未被填充或囊封层87覆盖，且金属柱或金属凸块64的顶部表面64a实质上与金属柱或金属凸块54的顶部表面54a和填充或囊封层87的顶部表面87a共面。
在研磨或抛光工艺后，金属柱或金属凸块64中的每一者的厚度或高度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间；且金属柱或金属凸块54中的每一者的厚度或高度例如大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间，且大于金属柱或金属凸块64中的每一者的厚度或高度。图63中所示的研磨或抛光工艺后的金属柱或金属凸块54的规格可认为是图32中所说明的研磨或抛光工艺后的金属柱或金属凸块54的规格。图63中所示的研磨或抛光工艺后的金属柱或金属凸块64的规格可认为是图32中所说明的研磨或抛光工艺后的金属柱或金属凸块64的规格。
参看图64，在图63中所说明的研磨或抛光工艺后，可执行图33-36中所说明的步骤以提供形成于填充或囊封层87的顶部表面87a上、金属柱或金属凸块54的顶部表面54a上和金属柱或金属凸块64的顶部表面64a上的先前所述的图案化金属层7。随后，在图案化金属层7的金属层73上和在填充或囊封层87的顶部表面87a上形成聚合物层98，且聚合物层98中的多个开口98a位于金属层73的多个触点上方且暴露所述触点。随后，经由包括铋、铟、锡铅合金、锡银合金、锡银铜合金或锡金的多个焊接点915将多个离散(预先形成)的无源组件910(例如电容器、电感器或电阻器)安装于金属层73的由一些开口98a暴露的一些触点上。
无源组件910中的每一者例如可具有依序经由焊接点915中的一者、由图案化金属层7提供的第一信号互连件或迹线、金属柱或金属凸块64中的一者以及图案化金属层6而连接到芯片140中的一者中的金属迹线或金属垫66中的一者的第一端子，和依序经由焊接点915中的另一者、由图案化金属层7提供的第二信号互连件或迹线、金属柱或金属凸块64中的另一者以及图案化金属层6而连接到芯片140中的另一者中的金属迹线或金属垫66中的另一者的第二端子。
或者，无源组件910中的每一者可具有依序经由焊接点915中的一者、由图案化金属层7提供的信号互连件或迹线、金属柱或金属凸块64中的一者以及图案化金属层6而连接到芯片140中的一者中的金属迹线或金属垫66中的一者的第一端子，和依序经由焊接点915中的另一者、由图案化金属层7提供的接地互连件或迹线、金属柱或金属凸块64中的另一者以及图案化金属层6而连接到芯片140中的另一者中的金属迹线或金属垫66中的另一者的第二端子。
或者，无源组件910中的每一者可具有依序经由焊接点915中的一者、由图案化金属层7提供的电力互连件或迹线、金属柱或金属凸块64中的一者以及图案化金属层6而连接到芯片140中的一者中的金属迹线或金属垫66中的一者的第一端子，和依序经由焊接点915中的另一者、由图案化金属层7提供的接地互连件或迹线、金属柱或金属凸块64中的另一者以及图案化金属层6而连接到芯片140中的另一者中的金属迹线或金属垫66中的另一者的第二端子。
参看图65，在图64中所说明的步骤之后，可在聚合物层78上和离散无源组件910上形成厚度例如介于5微米与50微米之间且优选介于5微米与15微米之间或介于5微米与10微米之间的聚合物层78，且聚合物层78中的多个开口78a位于金属层73的由其它开口98a暴露且未通过焊接点与任何无源组件接合的其它触点上方且暴露所述触点。聚合物层78可包括苯并环丁烷(BCB)、环氧树脂、聚酰亚胺、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8。
接着，参看图66，可执行图39中所说明的步骤以提供形成于聚合物层78上和金属层73的由开口78a暴露的触点上的先前所述的金属层8。图66中所说明的金属层8由位于聚合物层78上和金属层73的由开口78a暴露的触点上的先前所述的粘附层8a、位于粘附层8a上的先前所述的种子层8b、位于种子层8b上的先前所述的金属层8c和位于金属层8c上的先前所述的金属层8d构成。在形成金属层8后，可执行图40-52中所说明的步骤以提供系统级封装或多芯片模块，且可使用焊料凸块或焊料球29a将所述系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
或者，参看图67，在形成金属层8后，可执行图40-49、图53和图54中所说明的步骤以提供系统级封装或多芯片模块，且可使用金属柱或金属凸块39将所述系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
关于图66或图67中所说明的系统级封装或多芯片模块，图案化金属层7的俯视透视图可参看图37，且图案化金属层7可包括图37中所示的时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；以及信号互连件、迹线或线路7s。
图66或图67中所示的系统级封装或多芯片模块的金属层8可经由聚合物层78中的开口78a中的一者或一者以上而连接到图37中所示的电力平面、总线或迹线7p中的一者或一者以上，或经由聚合物层78中的开口78a中的一者或一者以上而连接到图37中所示的接地平面、总线或迹线7g。图66或图67中所示的系统级封装或多芯片模块的芯片140中的每一者可具有依序经由图案化金属层6、金属柱或金属凸块64中的一者，和图案化金属层7(例如电力平面、总线或迹线7p，或接地平面、总线或迹线7g)而连接到金属层8的金属迹线或金属垫66中的一者。
关于图66或图67中所示的系统级封装或多芯片模块，所有无源组件910以及所有芯片120、130和140均由提供电源电压的电力系统和提供接地电压的接地系统围绕。电力系统可由位于芯片120下方的图案化金属层1以及最左边的金属柱或金属凸块14、34和54提供，且接地系统可由最右边的金属柱或金属凸块14、34和54以及用作散热平面的金属层8提供。或者，接地系统可由位于芯片120下方的图案化金属层1以及最左边的金属柱或金属凸块14、34和54提供，且电力系统可由最右边的金属柱或金属凸块14、34和54以及用作散热平面的金属层8提供。
图66或图67中所说明的系统级封装或多芯片模块的覆盖经研磨或抛光表面(包括顶部表面54a、64a和87a)的图案化金属层7的整个面积对经研磨或抛光表面的整个面积的覆盖率在50％到95％的范围内，且优选在60％到90％的范围内。
图68-73展示根据本发明的另一实施例形成另一系统级封装或多芯片模块的工艺。参看图68，在执行图1-34中所说明的步骤之后，可通过使用电镀或无电电镀工艺在开口96a中和在开口96a中的金属层73上形成厚度例如介于0.2微米与10微米之间且优选介于1微米与5微米之间的势垒/润湿层74。势垒/润湿层74可为镍、金、银、锡、钯、铂、铑、钌或铼的单一层，或由先前所述金属制成的复合层。
举例来说，势垒/润湿层74可为如下形成的单一金属层：在开口96a中和在开口96a中的金属层73(优选为先前所述的铜层73)上电镀或无电电镀镍层达一厚度，例如介于0.2微米与10微米之间且优选介于1微米与5微米之间。
或者，势垒/润湿层74可由如下形成的双金属层构成：在开口96a中和在开口96a中的金属层73(优选为先前所述的铜层73)上电镀或无电电镀镍层，且接着在开口96a中和在开口96a中的电镀或无电电镀镍层上电镀或无电电镀金层、钯层、锡层或银层。
参看图69，在形成势垒/润湿层74后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层96。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层73下方的种子层72。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层73下方的粘附层71。
因此，粘附层71、种子层72、金属层73和势垒/润湿层74构成形成于填充或囊封层87的顶部表面87a上、金属柱或金属凸块54的顶部表面54a上和金属柱或金属凸块64的顶部表面64a上的图案化金属层7。图69中所说明的图案化金属层7可包括连接一个或一个以上金属柱或金属凸块54、连接一个或一个以上金属柱或金属凸块64或将一个或一个以上金属柱或金属凸块54连接到一个或一个以上金属柱或金属凸块64的金属平面、总线或迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。
参看图70，在图69中所说明的步骤之后，可在图案化金属层7的势垒/润湿层74上和在填充或囊封层87的顶部表面87a上形成厚度例如介于1微米与20微米之间且优选介于2微米与15微米之间或介于5微米与10微米之间的聚合物层98，且聚合物层98中的多个开口98a位于势垒/润湿层74的多个触点上方且暴露所述触点。聚合物层98可为聚酰亚胺层、聚苯并噁唑(PBO)层、苯并环丁烷(BCB)层、环氧树脂层、聚苯醚(PPO)层、硅氧烷层或SU-8层。
接着，参看图71，可通过使芯片160的多个金属柱或金属凸块710与形成于势垒/润湿层74的由开口98a暴露的触点上的多个焊接点720接合而将芯片160安装于势垒/润湿层74的由开口98a暴露的触点上。随后，可将底胶730(例如环氧树脂、聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷或SU-8)填充于芯片160与聚合物层98之间的间隙中，从而围住金属柱或金属凸块710。
芯片160可为由x86架构设计的中央处理单元(CPU)芯片；由非x86架构(例如ARM、Strong ARM或MIP)设计的中央处理单元(CPU)芯片；基带芯片；图形处理单元(GPU)芯片；数字信号处理(DSP)芯片；无线局域网(WLAN)芯片；存储器芯片，例如快闪存储器芯片、动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片；逻辑芯片；模拟芯片；电力装置；调节器；电力管理装置；全球定位系统(GPS)芯片；蓝牙芯片；包括图形处理单元(GPU)电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何基带电路块的芯片上系统(SOC)；包括基带电路块、无线局域网(WLAN)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何图形处理单元(GPU)电路块的芯片上系统(SOC)；包括基带电路块、图形处理单元(GPU)电路块和由x86架构或由非x86架构设计的中央处理单元(CPU)电路块，但不包括任何无线局域网(WLAN)电路块的芯片上系统(SOC)；包括基带电路块和无线局域网(WLAN)电路块，但不包括任何图形处理单元(GPU)电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)；或包括图形处理单元(GPU)电路块和无线局域网(WLAN)电路块，但不包括任何基带电路块和任何中央处理单元(CPU)电路块的芯片上系统(SOC)。或者，芯片160可为包括由x86架构或由非x86架构设计的中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、存储器电路块、蓝牙电路块、全球定位系统(GPS)电路块、无线局域网(WLAN)电路块和/或调制解调器电路块的芯片。
如图71中所示，芯片160包括含有晶体管的半导体衬底164、位于半导体衬底164下方的钝化层162、介于半导体衬底164与钝化层162之间的多个金属互连件、介于半导体衬底164与钝化层162之间的多个电介质层、介于半导体衬底164与钝化层162之间的多个金属迹线或金属垫163，以及位于金属迹线或金属垫163的由钝化层162中的多个开口162a暴露的多个触点下方的金属柱或金属凸块710。晶体管可为NMOS晶体管、PMOS晶体管或双极晶体管。电介质层可由氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氧化硅的单一层，或由先前所述材料制成的复合层构成。金属互连件的厚度可例如介于10纳米与2微米之间，且包括电镀铜、铝、铝铜合金或钨。
金属迹线或金属垫163的由钝化层162中的开口162a暴露的触点位于开口162a的顶部，且钝化层162中的开口162a位于金属迹线或金属垫163的触点下方。开口162a中的每一者可具有合适的宽度或直径，例如介于0.5微米与100微米之间且优选介于1微米到20微米之间。金属柱或金属凸块710可经由开口162a连接到金属迹线或金属垫163的由开口162a暴露的触点。金属迹线或金属垫163可包括铝、铝铜合金或电镀铜。
或者，图71中所示的芯片160可进一步包括介于半导体衬底164与钝化层162之间的多个碳纳米管互连件以及位于钝化层162下方的有机聚合物层，所述有机聚合物层的厚度例如大于3微米，例如介于3微米与20微米之间且优选介于5微米与12微米之间。有机聚合物层中的多个开口位于金属迹线或金属垫163的由钝化层162中的开口162a暴露的触点下方且暴露所述触点。有机聚合物层可为聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、硅氧烷、SU-8或环氧树脂。在此情况下，金属柱或金属凸块710可经由有机聚合物层中的开口连接到金属迹线或金属垫163的由开口162a暴露的触点。芯片160可具有经由碳纳米管互连件连接到晶体管的金属互连件。
半导体衬底164的厚度可例如大于5微米，例如介于5微米与50微米之间，介于10微米与100微米之间或介于10微米与500微米之间。半导体衬底164可为硅衬底或砷化镓(GaAs)衬底。
可通过合适工艺(例如化学气相沉积(CVD)方法)形成钝化层162。钝化层162的厚度可例如大于0.2微米，例如介于0.3微米与1.5微米之间。钝化层162可由氧化硅(例如SiO2)、氮化硅(例如Si3N4)、氮氧化硅、碳氧化硅、磷硅玻璃(PSG)、碳氮化硅，或先前所述材料的复合物制成。举例来说，钝化层162可包括两个无机层，且所述两个无机层可为具有例如介于0.3微米与1.5微米之间的合适厚度的氧化物层(例如氧化硅或碳氧化硅)和具有例如介于0.3微米与1.5微米之间的合适厚度的氮化物层(例如氮化硅、氮氧化硅或碳氮化硅)。
金属柱或金属凸块710在与焊接点720接合后可具有例如大于10微米，例如介于10微米与100微米之间且优选介于10微米与30微米之间的厚度或高度，以及例如大于5微米，例如介于10微米与100微米之间且优选介于10微米与30微米之间的合适宽度或直径。可按需要选择相邻或邻近对的金属柱或金属凸块710之间的间距，例如大于80微米，例如介于80微米与150微米之间或介于150微米与300微米之间，或小于80微米，例如介于5微米与50微米之间或介于50微米与80微米之间。
介于焊接点720与金属迹线或金属垫163的由开口162a暴露的触点之间的金属柱或金属凸块710由位于金属迹线或金属垫163的由开口162a暴露的触点下方和钝化层162下方的粘附层711、位于粘附层711下方的种子层712以及位于种子层712下方和焊接点720上方的金属层713构成。金属层713可经由种子层712和粘附层711连接到金属迹线或金属垫163的由钝化层162中的开口162a暴露的触点，且经由焊接点720连接到势垒/润湿层74的由聚合物层98中的开口98a暴露的触点。
粘附层711的厚度可例如小于1微米，例如介于1纳米与0.5微米之间。种子层712的厚度可例如小于1微米，例如介于10纳米与0.8微米之间。粘附层711的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层712的材料可包括铜、银、金、镍或钛铜合金。
举例来说，当粘附层711为位于金属迹线或金属垫163的由开口162a暴露的触点下方和钝化层162下方的厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)时，种子层712可为位于所述含钛层下方的厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层或镍层。
或者，当粘附层711为位于金属迹线或金属垫163的由开口162a暴露的触点下方和钝化层162下方的厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)时，种子层712可为位于所述含钽层下方的厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层或镍层。
或者，当粘附层711为位于金属迹线或金属垫163的由开口162a暴露的触点下方和钝化层162下方的厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)时，种子层712可为位于所述含铬层下方的厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层或镍层。
或者，当粘附层711为位于金属迹线或金属垫163的由开口162a暴露的触点下方和钝化层162下方的厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)时，种子层712可为位于所述含镍层下方的厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层、金层或镍层。
金属层713的厚度可例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。金属层713的侧壁未被粘附层711和种子层712覆盖。金属层713可为铜、银、金、钯或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层713可为位于种子层712(优选为先前所述的铜或钛铜合金种子层712)下方和焊接点720上方的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一铜层。
或者，金属层713可为位于种子层712(优选为先前所述的银种子层712)下方和焊接点720上方的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一银层。
或者，金属层713可为位于种子层712(优选为先前所述的金种子层712)下方和焊接点720上方的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一金层。
或者，金属层713可为位于种子层712(优选为先前所述的铜、镍或或钛铜合金种子层712)下方和焊接点720上方的厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的单一镍层。
或者，金属层713可由以下各者构成：位于种子层712(优选为先前所述的铜或钛铜合金种子层712)下方的厚度例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与35微米之间的电镀铜层；位于所述电镀铜层下方的厚度例如介于0.5微米与10微米之间且优选介于1微米与5微米之间的含镍层；以及位于所述含镍层下方和焊接点720上方的厚度例如介于0.05微米与2微米之间且优选介于0.5微米与1微米之间的含金层。
芯片160可包括用于芯片探测测试(CP测试)、用于内建式自测试或用于外部信号连接的输入/输出(I/O)电路。输入/输出(I/O)电路中的每一者可包括驱动器、接收器和/或静电放电(ESD)电路。输入/输出(I/O)电路中的一者的总负载(总电容)介于15pF(微微法拉)与50pF之间。芯片160可具有用于减少系统级封装或多芯片模块的测试时间的内建式自测试(BIST)电路。
焊接点720在与金属柱或金属凸块710接合后的厚度可例如大于5微米，例如介于5微米与50微米之间且优选介于10微米与30微米之间，且可包括铋、铟、锡铅合金、锡金、锡银合金或锡银铜合金。
参看图72，在图71中所说明的步骤之后，可执行图40-52中所说明的步骤以提供系统级封装或多芯片模块，且可使用焊料凸块或焊料球29a将所述系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
或者，参看图73，在图71中所说明的步骤之后，可执行图40-49、图53和图54中所说明的步骤以提供系统级封装或多芯片模块，且可使用金属柱或金属凸块39将所述系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
关于图72或图73中所说明的系统级封装或多芯片模块，图案化金属层7的俯视透视图可参看图37，且图案化金属层7可包括图37中所示的时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；以及信号互连件、迹线或线路7s。图72或图73中所说明的系统级封装或多芯片模块的覆盖经研磨或抛光表面(包括顶部表面54a、64a和87a)的图案化金属层7的整个面积对经研磨或抛光表面的整个面积的覆盖率在50％到95％的范围内，且优选在60％到90％的范围内。
图72或图73中所说明的系统级封装或多芯片模块的芯片160可具有依序经由金属柱或金属凸块710中的一者、焊接点720中的一者、图案化金属层7(例如时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；或信号互连件、迹线或线路7s)、金属柱或金属凸块64中的一者或一者以上，和图案化金属层6而连接到芯片140中的一者或一者以上中的金属迹线或金属垫66中的一者或一者以上的金属迹线或金属垫163中的一者。
图72或图73中所说明的系统级封装或多芯片模块的芯片160可具有依序经由金属柱或金属凸块710中的一者、焊接点720中的一者、图案化金属层7(例如时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；或信号互连件、迹线或线路7s)、金属柱或金属凸块54中的一者或一者以上、图案化金属层5、金属柱或金属凸块44中的一者或一者以上，和图案化金属层4而连接到芯片130中的一者或一者以上中的金属迹线或金属垫46中的一者或一者以上的金属迹线或金属垫163中的另一者。
图72或图73中所说明的系统级封装或多芯片模块的芯片160可具有依序经由金属柱或金属凸块710中的一者、焊接点720中的一者、图案化金属层7(例如时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；或信号互连件、迹线或线路7s)、金属柱或金属凸块54中的一者或一者以上、图案化金属层5、金属柱或金属凸块34中的一者或一者以上、图案化金属层3、金属柱或金属凸块24中的一者或一者以上，和图案化金属层2而连接到芯片120中的一者或一者以上(在图72或图73中展示其中之一)中的金属迹线或金属垫26中的一者或一者以上的金属迹线或金属垫163中的另一者。
图72或图73中所示的芯片120、130、140和160中的一者可包括用于到芯片120、130、140和160中的另一者的数据位宽度例如等于或大于128、等于或大于512、介于32与2048之间、介于128与2048之间、介于256与1024之间或介于512与1024之间的芯片内信号连接的小型输入/输出(I/O)电路。小型I/O电路中的每一者可由小型驱动器和小型ESD(静电放电)电路构成或无ESD电路，或可由小型接收器和小型ESD电路构成或无ESD电路。对于示范性实施例，小型I/O电路中的一者的总负载(总电容)可介于0.1pF与10pF之间且优选介于0.1pF与2pF之间。对于示范性实施例，小型驱动器的输出电容(负载)可介于0.01pF与10pF之间，介于0.1pF与10pF之间，介于0.1pF与5pF之间，介于0.1pF与2pF之间，介于0.1pF与1pF之间或介于0.01pF与1pF之间。对于示范性实施例，小型接收器的输入电容(负载)可介于0.01pF与10pF之间，介于0.1pF与10pF之间，介于0.1pF与5pF之间，介于0.1pF与2pF之间，介于0.1pF与1pF之间或介于0.01pF与1pF之间。
图74展示根据本发明的一实施例的模块，其可通过以下步骤形成。在图1-38中所说明的步骤之后，可执行单一化工艺以切割衬底110、填充或囊封层85、86和87以及聚合物层98且提供系统级封装或多芯片模块。随后，通过胶材料820使所述系统级封装或多芯片模块附接到球栅阵列(BGA)衬底810的顶面。接着，使用线接合工艺，可使每一线接合线830的一端与系统级封装或多芯片模块的金属层73的由聚合物层98中的开口98a暴露的触点中的一者球形接合，且可使每一线接合线830的另一端与球栅阵列(BGA)衬底810的顶面的触点中的一者楔形接合。随后，在球栅阵列(BGA)衬底810的顶面上、系统级封装或多芯片模块上和线接合线830上形成囊封系统级封装或多芯片模块和线接合线830的模制化合物850，包括环氧树脂和碳填料。接着，在球栅阵列(BGA)衬底810的底面上形成直径介于250微米与1000微米之间的多个焊料球840。随后，可执行单一化工艺以切割球栅阵列(BGA)衬底810和模制化合物850且提供图74中所示的模块。可使用焊料球840将图74中所示的模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
球栅阵列(BGA)衬底810可包括双马来酰亚胺三嗪(BT)、玻璃纤维或陶瓷。胶材料820可为聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、环氧树脂、硅氧烷或SU-8，且其厚度可例如大于3微米，例如介于3微米与100微米之间，且优选介于5微米与50微米之间或介于10微米与30微米之间。系统级封装或多芯片模块的金属层73的由聚合物层98中的开口98a暴露的触点可经由线接合线830连接到球栅阵列(BGA)衬底810顶面的触点。线接合线830可为金导线、铜导线或铝导线，其各自直径介于5微米与50微米之间且优选介于10微米与35微米之间。焊料球840可包括铋、铟、锡铅合金、锡银合金、锡银铜合金或锡金。
图75展示图74中所说明的模块的图案化金属层7的示意性俯视透视图。参看图74和图75，图案化金属层7可包括先前所述的时钟互连件、总线或迹线7c；先前所述的接地平面、总线或迹线7g；先前所述的电力平面、总线或迹线7p；以及先前所述的信号互连件、迹线或线路7s。线接合线830可与时钟互连件、总线或迹线7c，接地平面、总线或迹线7g，电力平面、总线或迹线7p，和信号互连件、迹线或线路7s接合。关于图74和图75的更详细描述，请参看图36和图37的说明。
图76-84展示根据本发明的另一实施例形成另一系统级封装或多芯片模块的工艺。参看图76，在执行图1-38中所说明的步骤之后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)在聚合物层98上和在金属层73的由开口98a暴露的触点上形成厚度例如小于1微米，例如介于1纳米与0.5微米之间的粘附层531。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)或无电电镀工艺在粘附层531上形成厚度例如小于1微米，例如介于10纳米与0.8微米之间的种子层532。接着，可通过使用旋转涂覆工艺或叠层工艺在种子层532上形成光致抗蚀剂层103。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层103图案化以在光致抗蚀剂层103中形成多个开口103a，从而暴露种子层532。
粘附层531的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层532的材料可包括铜、银、金或钛铜合金。
举例来说，当通过在聚合物层98上和在金属层73的由开口98a暴露的触点上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)而形成粘附层531时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层532。
或者，当通过在聚合物层98上和在金属层73的由开口98a暴露的触点上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)而形成粘附层531时，可通过在所述含钽层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层532。
或者，当通过在聚合物层98上和在金属层73的由开口98a暴露的触点上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)而形成粘附层531时，可通过在所述含铬层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层532。
或者，当通过在聚合物层98上和在金属层73的由开口98a暴露的触点上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)而形成粘附层531时，可通过在所述含镍层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层532。
参看图77，在图76中所说明的步骤之后，可通过使用包括电镀工艺的工艺在由开口103a暴露的种子层532上和在开口103a中形成厚度例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的金属层533(导电层)。金属层533可为铜、银、金、钯、铂、铑、钌、铼或镍的单一层，或由先前所述金属制成的复合层。
举例来说，金属层533可为如下形成的单一金属层：在开口103a中和在由开口103a暴露的种子层532(优选为先前所述的铜或钛铜合金种子层532)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
或者，金属层533可为如下形成的单一金属层：在开口103a中和在由开口103a暴露的种子层532(优选为先前所述的金种子层532)上电镀金层达一厚度，例如大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间。
参看图78，在形成金属层533后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层103。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层533下方的种子层532。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层533下方的粘附层531。
因此，粘附层531、种子层532和金属层533构成形成于聚合物层98上和金属层73的由开口98a暴露的触点上的图案化金属层530。图案化金属层530可经由聚合物层98中的开口98a连接到图案化金属层7。图案化金属层530可包括连接到图案化金属层7的金属平面、总线或迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。
接着，参看图79，可在图案化金属层530的金属层533上和在聚合物层98上形成聚合物层540，且聚合物层540中的多个开口540a位于图案化金属层530的金属层533的多个触点上方且暴露所述触点。聚合物层540可为聚酰亚胺层、聚苯并噁唑(PBO)层、苯并环丁烷(BCB)层、环氧树脂层、聚苯醚(PPO)层、硅氧烷层或SU-8层，且其厚度可例如大于5微米，例如介于5微米与50微米之间，且优选介于5微米与15微米之间或介于5微米与10微米之间。
接着，参看图80，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)在金属层533的由开口540a暴露的触点上和在聚合物层540上形成厚度例如小于1微米，例如介于1纳米与0.5微米之间的粘附层18。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)或无电电镀工艺在粘附层18上形成厚度例如小于1微米，例如介于10纳米与0.8微米之间的种子层19。接着，可通过使用旋转涂覆工艺或叠层工艺在种子层19上形成光致抗蚀剂层89。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层89图案化以在光致抗蚀剂层89中形成多个开口89b，从而暴露种子层19。
粘附层18的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层19的材料可包括铜、银、金或钛铜合金。
举例来说，当通过在金属层533的由开口540a暴露的触点上和在聚合物层540上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)而形成粘附层18时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层19。
或者，当通过在金属层533的由开口540a暴露的触点上和在聚合物层540上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)而形成粘附层18时，可通过在所述含钽层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层19。
或者，当通过在金属层533的由开口540a暴露的触点上和在聚合物层540上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含铬层(例如单一铬层)而形成粘附层18时，可通过在所述含铬层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层19。
或者，当通过在金属层533的由开口540a暴露的触点上和在聚合物层540上溅镀厚度例如小于1微米，例如介于1纳米与0.5微米之间的含镍层(例如镍或镍钒的单一层)而形成粘附层18时，可通过在所述含镍层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层19。
接着，参看图81，可通过使用电镀工艺在由开口89b暴露的种子层19上和在开口89b中形成厚度例如大于1微米，例如介于2微米与100微米之间且优选介于5微米与60微米之间或介于10微米与50微米之间的金属层27(导电层)。随后，可通过使用电镀或无电电镀工艺在开口89b中和在开口89b中的金属层27上形成厚度例如介于0.2微米与10微米之间且优选介于1微米与5微米之间的金属层28(势垒层)。随后，可通过使用电镀或无电电镀工艺在开口89b中和在开口89b中的金属层28上形成厚度例如大于5微米，例如介于5微米与400微米之间且优选介于10微米与100微米之间的焊料层29。
金属层27可包括铜、银或金。举例来说，金属层27可为如下形成的单一金属层：在开口89b中和在由开口89b暴露的种子层19(优选为先前所述的铜或钛铜合金种子层19)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与100微米之间，且优选介于5微米与60微米之间或介于10微米与50微米之间。
金属层28可包括镍、镍钒或金。举例来说，金属层28可为如下形成的单一金属层：在开口89b中和在开口89b中的金属层27(优选为先前所述的电镀铜层27)上电镀或无电电镀镍层或镍钒层达一厚度，例如介于0.2微米与10微米之间且优选介于1微米与5微米之间。或者，金属层28可由如下形成的双金属层构成：在开口89b中和在开口89b中的金属层27(优选为先前所述的电镀铜层27)上电镀或无电电镀镍层达一厚度，例如介于0.2微米与10微米之间且优选介于1微米与5微米之间；且接着在开口89b中和在开口89b中的电镀或无电电镀镍层上电镀或无电电镀金层达一厚度，例如介于0.005微米与1微米之间且优选介于0.05微米与0.1微米之间。
焊料层29可包括铋、铟、锡、锡铅合金、锡银合金、锡银铜合金或锡金合金。举例来说，焊料层29可为如下形成的单一金属层：在开口89b中和在开口89b中的金属层28(优选为先前所述的电镀或无电电镀镍或金层28)上电镀含铋层，含铟层，或锡铅合金、锡银合金、锡银铜合金或锡金合金的含锡层达一厚度，例如大于5微米，例如介于5微米与400微米之间且优选介于10微米与100微米之间。
参看图82，在形成图81中所说明的焊料层29后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层89。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层27下方的种子层19。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层27下方的粘附层18。
因此，粘附层18、种子层19以及金属层27和28构成形成于金属层533的由开口540a暴露的触点上和聚合物层540上的凸块下金属(UBM)层，且焊料层29形成于凸块下金属(UBM)层的金属层28(优选为先前所述的电镀或无电电镀镍或金层28)上。
参看图83，在图82中所说明的步骤之后，通过使用回流工艺对焊料层29进行回流以在凸块下金属(UBM)层的金属层28(优选为先前所述的电镀或无电电镀镍或金层28)上形成多个实心焊料凸块或焊料球29a。随后，可任选地在衬底110的底面上形成厚度例如大于5微米，例如介于10微米与100微米之间且优选介于20微米与50微米之间的保护层107。随后，可执行单一化工艺以切割衬底110、填充或囊封层85、86和87以及聚合物层98和540且单一化图83中所示的多个系统级封装或多芯片模块。可使用焊料凸块或焊料球29a将图83中所示的系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
保护层107可为聚合物层，例如聚酰亚胺层、聚苯并噁唑(PBO)层、苯并环丁烷(BCB)层、环氧树脂层、聚苯醚(PPO)层、硅氧烷层或SU-8层。
或者，参看图84，在图82中所说明的步骤之后，可通过使用回流工艺对焊料层29进行回流以在凸块下金属(UBM)层的金属层28(优选为先前所述的电镀或无电电镀镍或金层28)上形成多个实心焊料凸块或焊料球29a。随后，可执行图40-48中所说明的步骤。接着，经由包括铋、铟、锡铅合金、锡银合金、锡银铜合金或锡金的多个焊接点915将多个离散(预先形成)的无源组件910(例如电容器、电感器或电阻器)安装于金属层9c的由聚合物层99中的开口99a暴露的触点上。随后，可执行单一化工艺以切割衬底110、填充或囊封层85、86和87以及聚合物层98和540且单一化图84中所示的多个系统级封装或多芯片模块。可使用焊料凸块或焊料球29a将图84中所示的系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
图83或图84中所示的系统级封装或多芯片模块的图案化金属层1可包括多个时钟互连件、总线或迹线；多个接地平面、总线或迹线；多个电力平面、总线或迹线；以及多个信号互连件或迹线。
举例来说，图84中所示的离散无源组件910中的一者可具有依序经由焊接点915中的一者、图案化金属层9和穿孔连接件17中的一者而连接到由图案化金属层1提供的信号互连件或迹线中的一者的第一端子，和依序经由焊接点915中的另一者、图案化金属层9和穿孔连接件17中的另一者而连接到由图案化金属层1提供的信号互连件或迹线中的一者的第二端子。
或者，图84中所示的离散无源组件910中的一者可具有依序经由焊接点915中的一者、图案化金属层9和穿孔连接件17中的一者而连接到由图案化金属层1提供的信号互连件或迹线中的一者的第一端子，和依序经由焊接点915中的另一者、图案化金属层9和穿孔连接件17中的另一者而连接到由图案化金属层1提供的接地平面、总线或迹线中的一者的第二端子。
或者，图84中所示的离散无源组件910中的一者可以具有依序经由焊接点915中的一者、图案化金属层9和穿孔连接件17中的一者而连接到由图案化金属层1提供的电力平面、总线或迹线中的一者的第一端子，和依序经由焊接点915中的另一者、图案化金属层9和穿孔连接件17中的另一者而连接到由图案化金属层1提供的接地平面、总线或迹线中的一者的第二端子。
关于图83或图84中所说明的系统级封装或多芯片模块，图案化金属层7的俯视透视图可参看图37，且图案化金属层7可包括图37中所示的时钟互连件、总线或迹线7c；接地平面、总线或迹线7g；电力平面、总线或迹线7p；以及信号互连件、迹线或线路7s。举例来说，图83或图84中所示的焊料凸块或焊料球29a中的一者可经由凸块下金属(UBM)层和图案化金属层530连接到时钟互连件、总线或迹线7c，接地平面、总线或迹线7g，电力平面、总线或迹线7p中的一者，或信号互连件、迹线或线路7s中的一者。
图83或图84中所示的焊料凸块或焊料球29a具有大于5微米，例如介于5微米与400微米之间且优选介于10微米与100微米之间的凸块高度，以及例如介于20微米与400微米之间且优选介于50微米与100微米之间的合适宽度或直径。图83或图84中所示的焊料凸块或焊料球29a可为含铋的凸块或球，含铟的凸块或球或锡铅合金、锡银合金、锡银铜合金或锡金合金的含锡凸块或球。
图52、图54、图55、图66、图67、图74、图83、图84或图104中所示的芯片120、130和140中的一者可包括用于到芯片120、130和140中的另一者的数据位宽度例如等于或大于128、等于或大于512、介于32与2048之间、介于128与2048之间、介于256与1024之间或介于512与1024之间的的芯片内信号连接的小型输入/输出(I/O)电路。小型I/O电路中的每一者可由小型驱动器和小型ESD(静电放电)电路构成或无ESD电路，或可由小型接收器和小型ESD电路构成或无ESD电路。对于某种应用，小型I/O电路中的一者的总负载(总电容)可介于0.1pF与10pF之间且优选介于0.1pF与2pF之间。在一些情况下，小型驱动器的输出电容(负载)可介于0.01pF与10pF之间，介于0.1pF与10pF之间，介于0.1pF与5pF之间，介于0.1pF与2pF之间，介于0.1pF与1pF之间或介于0.01pF与1pF之间。对于示范性实施例，小型接收器的输入电容(负载)可介于0.01pF与10pF之间，介于0.1pF与10pF之间，介于0.1pF与5pF之间，介于0.1pF与2pF之间，介于0.1pF与1pF之间或介于0.01pF与1pF之间。
图85展示根据本发明的一示范性实施例的电子装置。所述电子装置可包括电路板999和系统级封装或多芯片模块777。电路板999可为母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。系统级封装或多芯片模块777可包括支撑衬底811；通过胶材料79附接到支撑衬底811的先前所述的芯片140；位于支撑衬底811上和芯片140上的先前所述的填充或囊封层87；位于芯片140上方和填充或囊封层87上方的多个先前所述的聚合物层98；位于芯片140上方、填充或囊封层87上方和聚合物层98中的多个先前所述的图案化金属层7；以及位于最顶部聚合物层98上和由最顶部聚合物层98中的多个开口98a暴露的最顶部图案化金属层7上的多个金属凸块640。或者，可移除支撑衬底811，即，系统级封装或多芯片模块777可能不包括位于芯片140和填充或囊封层87下方的支撑衬底811。
系统级封装或多芯片模块777可经由多个焊料凸块650连接到电路板999。焊料凸块650介于电路板999的多个触点201与系统级封装或多芯片模块777的金属凸块640之间。可在系统级封装或多芯片模块777的金属凸块640上预先形成焊料凸块650，且接着可使系统级封装或多芯片模块777的焊料凸块650与电路板999的触点201接合。或者，可在电路板999的触点201上预先形成焊料凸块650，且接着可使系统级封装或多芯片模块777的金属凸块640与电路板999的焊料凸块650接合。
焊料凸块650可具有大于5微米，例如介于5微米与400微米之间且优选介于10微米与100微米之间的凸块高度，以及例如介于20微米与400微米之间且优选介于50微米与100微米之间的合适宽度或直径。焊料凸块650可包括铋、铟、锡铅合金、锡银合金、锡银铜合金或锡金合金或其它合适材料。
系统级封装或多芯片模块777的支撑衬底811可包括双马来酰亚胺三嗪(BT)、玻璃纤维、陶瓷、玻璃、硅、铜或铝。举例来说，支撑衬底811可为印制电路板(PCB)、硅衬底、玻璃衬底、陶瓷衬底或金属衬底。
胶材料79可为聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、环氧树脂、硅氧烷或SU-8，且其厚度可例如大于3微米，例如介于3微米与100微米之间且优选介于5微米与50微米之间或介于10微米与30微米之间。
系统级封装或多芯片模块777中的芯片140的金属柱或金属凸块64中的每一者具有未被填充或囊封层87覆盖的顶部表面，且金属柱或金属凸块64的顶部表面可实质上与填充或囊封层87的顶部表面共面。
图案化金属层7中的每一者可由先前所述的粘附层71、位于粘附层71上的先前所述的种子层72和位于种子层72上的先前所述的金属层73构成。最底部图案化金属层7形成于填充或囊封层87的顶部表面上和金属柱或金属凸块64的顶部表面上。最底部图案化金属层7的粘附层71形成于填充或囊封层87的顶部表面上和金属柱或金属凸块64的顶部表面上。最底部聚合物层98形成于填充或囊封层87的顶部表面上和最底部图案化金属层7的金属层73上，且最底部聚合物层98中的多个开口98a位于最底部图案化金属层7的金属层73的多个触点上方且暴露所述触点。中间图案化金属层7形成于最底部聚合物层98上以及最底部图案化金属层7的金属层73的由最底部聚合物层98中的开口98a暴露的触点上。中间图案化金属层7的粘附层71形成于最底部聚合物层98上以及最底部图案化金属层7的金属层73的由最底部聚合物层98中的开口98a暴露的触点上。中间聚合物层98形成于最底部聚合物层98上和中间图案化金属层7上，且中间聚合物层98中的多个开口98a位于中间图案化金属层7的金属层73的多个触点上方且暴露所述触点。最顶部图案化金属层7形成于中间聚合物层98上以及中间图案化金属层7的金属层73的由中间聚合物层98中的开口98a暴露的触点上。最顶部图案化金属层7的粘附层71形成于中间聚合物层98上以及中间图案化金属层7的金属层73的由中间聚合物层98中的开口98a暴露的触点上。最顶部聚合物层98形成于中间聚合物层98上以及最顶部图案化金属层7的金属层73上，且最顶部聚合物层98中的开口98a位于最顶部图案化金属层7的金属层73的多个触点上方且暴露所述触点。形成图85中所示的图案化金属层7的工艺可认为是形成图33-36中所说明的图案化金属层7的工艺。
金属凸块640可由粘附层641、种子层642以及两个金属层643和644构成。厚度可例如小于1微米，例如介于1纳米与0.5微米之间的粘附层641形成于最顶部聚合物层98上以及最顶部图案化金属层7的金属层73的由最顶部聚合物层98中的开口98a暴露的触点上。厚度可例如小于1微米，例如介于10纳米与0.8微米之间的种子层642形成于粘附层641上。粘附层641的材料可包括钛、钛钨合金、氮化钛、铬、钽、氮化钽、镍或镍钒。种子层642的材料可包括铜、银、金或钛铜合金。举例来说，当粘附层641为位于最顶部聚合物层98上以及最顶部图案化金属层7的金属层73的由最顶部聚合物层98中的开口98a暴露的触点上的厚度例如小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)时，可通过在所述含钛层上溅镀厚度例如小于1微米，例如介于10纳米与0.8微米之间的铜层、银层、钛铜合金层或金层来形成种子层642。
金属层643形成于种子层642上，且其厚度例如大于1微米，例如介于2微米与100微米之间，且优选介于5微米与60微米之间或介于10微米与50微米之间。金属层643可包括铜、银或金。举例来说，金属层643可为如下形成的单一金属层：在种子层642(优选为先前所述的铜或钛铜合金种子层642)上电镀铜层达一厚度，例如大于1微米，例如介于2微米与100微米之间，且优选介于5微米与60微米之间或介于10微米与50微米之间。
用作势垒层或焊料润湿层的金属层644形成于金属层643上，且其厚度例如介于0.2微米与10微米之间且优选介于1微米与5微米之间。金属层644可为镍、镍钒或金的单一层，或由先前所述金属制成的复合层。举例来说，金属层644可为位于金属层643(优选为先前所述的电镀铜层643)上和焊料凸块650下方的厚度例如介于0.2微米与10微米之间且优选介于1微米与5微米之间的含镍层(例如镍或镍钒的单一层)。或者，金属层644可为位于金属层643(优选为先前所述的电镀铜层643)上和焊料凸块650下方的厚度例如介于0.2微米与10微米之间且优选介于1微米与5微米之间的含金层(例如单一金层)。或者，金属层644可包括位于金属层643(优选为先前所述的电镀铜层643)上的厚度例如介于0.2微米与10微米之间且优选介于1微米与5微米之间的含镍层；以及位于所述含镍层上和焊料凸块650下方的厚度例如介于0.2微米与10微米之间且优选介于1微米与5微米之间的含金层。
在图85中，芯片140中的一者(例如芯片140a中的一者)具有经由由最底部图案化金属层7提供的金属互连件或金属迹线(如电力平面、电力迹线、接地平面、接地迹线或信号迹线)而连接到芯片140中的另一者(如芯片140b中的一者)的金属柱或金属凸块64中的一者的金属柱或金属凸块64中的一者。芯片140a中的一者具有经由最底部图案化金属层7并经由由中间图案化金属层7提供的金属互连件或金属迹线(例如电力平面、电力迹线、接地平面、接地迹线或信号迹线)而连接到芯片140b中的一者的金属柱或金属凸块64中的另一者的金属柱或金属凸块64中的另一者。芯片140a中的每一者具有经由图案化金属层7和金属凸块640中的一者而连接到垂直位于或不垂直位于与其连接的金属柱或金属凸块64上方的焊料凸块650中的一者的金属柱或金属凸块64中的另一者。
图85中所示的芯片140中的一者可包括用于到芯片140中的另一者的数据位宽度例如等于或大于128、等于或大于512、介于32与2048之间、介于128与2048之间、介于256与1024之间或介于512与1024之间的芯片内信号连接的小型输入/输出(I/O)电路。小型I/O电路中的每一者可由小型驱动器和小型ESD(静电放电)电路构成或无ESD电路，或可由小型接收器和小型ESD电路构成或无ESD电路。在示范性实施例中，小型I/O电路中的一者的总负载(总电容)可介于0.1pF与10pF之间且优选介于0.1pF与2pF之间。在示范性实施例中，小型驱动器的输出电容(负载)可介于0.01pF与10pF之间，介于0.1pF与10pF之间，介于0.1pF与5pF之间，介于0.1pF与2pF之间，介于0.1pF与1pF之间或介于0.01pF与1pF之间。对于一些应用，小型接收器的输入电容(负载)可介于0.01pF与10pF之间，介于0.1pF与10pF之间，介于0.1pF与5pF之间，介于0.1pF与2pF之间，介于0.1pF与1pF之间或介于0.01pF与1pF之间。
图86为展示介于两个芯片700与800之间的接口电路的电路图的一实例。两个芯片700和800可为图52、图54、图55、图66、图67、图74、图83、图84、图85或图104中所说明的先前所述的芯片120、130和140中的任两者。或者，两个芯片700和800可为图72或图73中所说明的先前所述的芯片120、130、140和160中的任两者。或者，两个芯片700和800可为图107K、图107L、图108F或图109T中所说明的下文所述芯片120、130和140中的任两者。
举例来说，当芯片700为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片120中的一者时，芯片800可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片130和140中的一者。或者，当芯片700为图72或图73中所示的芯片120、130和140中的一者时，芯片800可为图72或图73中所示的芯片160。或者，当芯片700为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片120中的一者时，芯片800可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片120中的另一者。或者，当芯片700为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片130中的一者时，芯片800可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片130中的另一者。或者，当芯片700为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图85、图104、图107K、图107L、图108F或图109T中所示的芯片140中的一者时，芯片800可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图85、图104、图107K、图107L、图108F或图109T中所示的芯片140中的另一者。
如果芯片700或800为存储器芯片，例如静态随机存取存储器(SRAM)芯片或动态随机存取存储器(DRAM)芯片，则芯片700或800的存储器大小可大于10兆字节(MB)，例如介于10兆字节与32千兆字节之间且优选介于100兆字节与4千兆字节之间。
参看图86，芯片700可包括两个芯片间电路200a和200b、两个内部电路200c和200d、两个芯片外电路57a和57b，以及两个测试接口电路333a和333b。芯片800可包括两个芯片间电路200e和200f、两个内部电路200g和200h、两个芯片外电路57c和57d，以及两个测试接口电路333c和333d。芯片700经由多个金属互连件350(展示其中两者)连接到芯片800。当芯片700为芯片120中的一者且芯片800为芯片130中的一者时，金属互连件350例如可包括图案化金属层2、3、4和5以及金属柱或金属凸块24、34和44。或者，当芯片700为芯片130中的一者且芯片800为芯片140中的一者时，金属互连件350可包括图案化金属层4、5、6和7以及金属柱或金属凸块44、54和64。或者，当芯片700为芯片120中的一者且芯片800为芯片140中的一者时，金属互连件350可包括图案化金属层2、3、5、6和7以及金属柱或金属凸块24、34、54和64。或者，当芯片700和800为芯片120中的两者时，金属互连件350可包括图案化金属层2和3以及金属柱或金属凸块24。或者，当芯片700和800为芯片130中的两者时，金属互连件350可包括图案化金属层4和5以及金属柱或金属凸块44。或者，当芯片700和800为芯片140中的两者时，金属互连件350可包括图案化金属层6和7以及金属柱或金属凸块64。
芯片700的芯片间电路200a可包括芯片间缓冲器701a和芯片间ESD(静电放电)电路701b。芯片间缓冲器701a具有第一节点FN1和第二节点SN1，且芯片间ESD电路701b具有连接到第一节点FN1的节点En。芯片间缓冲器701a可为芯片间接收器，所述芯片间接收器可为由NMOS晶体管751a和PMOS晶体管751b构成的反相器。NMOS晶体管751a和PMOS晶体管751b的栅极用作输入节点，所述输入节点为芯片间缓冲器701a的第一节点FN1。NMOS晶体管751a和PMOS晶体管751b的漏极用作输出节点，所述输出节点为芯片间缓冲器701a的第二节点SN1。
或者，芯片间缓冲器701a可为包括若干反相器级的多级级联芯片间接收器。举例来说，参看图87，芯片间缓冲器701a可为两级级联芯片间接收器。两级级联芯片间接收器的第一级584a为由NMOS晶体管751a和PMOS晶体管751b构成的反相器，且所述两级级联芯片间接收器的第二级584b(末级)为由NMOS晶体管751c和PMOS晶体管751d构成的反相器。NMOS晶体管751c的尺寸大于NMOS晶体管751a的尺寸，且PMOS晶体管751d的尺寸大于PMOS晶体管751b的尺寸。NMOS晶体管751a和PMOS晶体管751b的栅极用作输入节点，所述输入节点为芯片间缓冲器701a的第一节点FN1。NMOS晶体管751c和PMOS晶体管751d的漏极用作输出节点，所述输出节点为芯片间缓冲器701a的第二节点SN1。NMOS晶体管751a和PMOS晶体管751b的漏极连接到NMOS晶体管751c和PMOS晶体管751d的栅极。
参看图86，芯片700的芯片间电路200b可包括芯片间缓冲器702a和芯片间ESD(静电放电)电路702b。芯片间缓冲器702a具有第一节点FN2和第二节点SN2，且芯片间ESD电路702b具有连接到第二节点SN2的节点En。芯片间缓冲器702a可为芯片间驱动器，所述芯片间驱动器可为由NMOS晶体管752a和PMOS晶体管752b构成的反相器。NMOS晶体管752a和PMOS晶体管752b的栅极用作输入节点，所述输入节点为芯片间缓冲器702a的第一节点FN2。NMOS晶体管752a和PMOS晶体管752b的漏极用作输出节点，所述输出节点为芯片间缓冲器702a的第二节点SN2。
或者，芯片间缓冲器702a可为包括若干反相器级的多级级联芯片间驱动器。举例来说，参看图88，芯片间缓冲器702a可为两级级联芯片间驱动器。两级级联芯片间驱动器的第一级585a为由NMOS晶体管752c和PMOS晶体管752d构成的反相器，且所述两级级联芯片间驱动器的第二级585b(末级)为由NMOS晶体管752a和PMOS晶体管752b构成的反相器。NMOS晶体管752a的尺寸大于NMOS晶体管752c的尺寸，且PMOS晶体管752b的尺寸大于PMOS晶体管752d的尺寸。NMOS晶体管752c和PMOS晶体管752d的栅极用作输入节点，所述输入节点为芯片间缓冲器702a的第一节点FN2。NMOS晶体管752a和PMOS晶体管752b的漏极用作输出节点，所述输出节点为芯片间缓冲器702a的第二节点SN2。NMOS晶体管752c和PMOS晶体管752d的漏极连接到NMOS晶体管752a和PMOS晶体管752b的栅极。
参看图86，芯片800的芯片间电路200e可包括芯片间缓冲器703a和芯片间ESD(静电放电)电路703b。芯片间缓冲器703a具有第一节点FN3和第二节点SN3，且芯片间ESD电路703b具有连接到第二节点SN3的节点En。芯片间缓冲器703a可为芯片间驱动器，所述芯片间驱动器可为由NMOS晶体管753a和PMOS晶体管753b构成的反相器。NMOS晶体管753a和PMOS晶体管753b的栅极用作输入节点，所述输入节点为芯片间缓冲器703a的第一节点FN3。NMOS晶体管753a和PMOS晶体管753b的漏极用作输出节点，所述输出节点为芯片间缓冲器703a的第二节点SN3。
或者，芯片间缓冲器703a可为包括若干反相器级的多级级联芯片间驱动器。举例来说，参看图89，芯片间缓冲器703a可为两级级联芯片间驱动器。两级级联芯片间驱动器的第一级586a为由NMOS晶体管753c和PMOS晶体管753d构成的反相器，且所述两级级联芯片间驱动器的第二级586b(末级)为由NMOS晶体管753a和PMOS晶体管753b构成的反相器。NMOS晶体管753a的尺寸大于NMOS晶体管753c的尺寸，且PMOS晶体管753b的尺寸大于PMOS晶体管753d的尺寸。NMOS晶体管753c和PMOS晶体管753d的栅极用作输入节点，所述输入节点为芯片间缓冲器703a的第一节点FN3。NMOS晶体管753a和PMOS晶体管753b的漏极用作输出节点，所述输出节点为芯片间缓冲器703a的第二节点SN3。NMOS晶体管753c和PMOS晶体管753d的漏极连接到NMOS晶体管753a和PMOS晶体管753b的栅极。
参看图86，芯片800的芯片间电路200f可包括芯片间缓冲器704a和芯片间ESD(静电放电)电路704b。芯片间缓冲器704a具有第一节点FN4和第二节点SN4，且芯片间ESD电路704b具有连接到第一节点FN4的节点En。芯片间缓冲器704a可为芯片间接收器，所述芯片间接收器可为由NMOS晶体管754a和PMOS晶体管754b构成的反相器。NMOS晶体管754a和PMOS晶体管754b的栅极用作输入节点，所述输入节点为芯片间缓冲器704a的第一节点FN4。NMOS晶体管754a和PMOS晶体管754b的漏极用作输出节点，所述输出节点为芯片间缓冲器704a的第二节点SN4。
或者，芯片间缓冲器704a可为包括若干反相器级的多级级联芯片间接收器。举例来说，参看图90，芯片间缓冲器704a可为两级级联芯片间接收器。两级级联芯片间接收器的第一级587a为由NMOS晶体管754a和PMOS晶体管754b构成的反相器，且所述两级级联芯片间接收器的第二级587b(末级)为由NMOS晶体管754c和PMOS晶体管754d构成的反相器。NMOS晶体管754c的尺寸大于NMOS晶体管754a的尺寸，且PMOS晶体管754d的尺寸大于PMOS晶体管754b的尺寸。NMOS晶体管754a和PMOS晶体管754b的栅极用作输入节点，所述输入节点为芯片间缓冲器704a的第一节点FN4。NMOS晶体管754c和PMOS晶体管754d的漏极用作输出节点，所述输出节点为芯片间缓冲器704a的第二节点SN4。NMOS晶体管754a和PMOS晶体管754b的漏极连接到NMOS晶体管754c和PMOS晶体管754d的栅极。
参看图86，芯片700的芯片外电路57a可包括芯片外缓冲器58a和芯片外ESD(静电放电)电路59a。芯片外缓冲器58a具有第一节点FN5和第二节点SN5，且芯片外ESD电路59a具有连接到第一节点FN5的节点En。芯片外缓冲器58a可为芯片外接收器，所述芯片外接收器可为由NMOS晶体管4205和PMOS晶体管4206构成的反相器。NMOS晶体管4205和PMOS晶体管4206的栅极用作输入节点，所述输入节点为芯片外缓冲器58a的第一节点FN5。NMOS晶体管4205和PMOS晶体管4206的漏极用作输出节点，所述输出节点为芯片外缓冲器58a的第二节点SN5。
或者，芯片外缓冲器58a可为包括若干反相器级的多级级联芯片外接收器。举例来说，参看图91，芯片外缓冲器58a可为两级级联芯片外接收器。两级级联芯片外接收器的第一级425a为由NMOS晶体管4205和PMOS晶体管4206构成的反相器，且所述两级级联芯片外接收器的第二级425b(末级)为由NMOS晶体管4207和PMOS晶体管4208构成的反相器。NMOS晶体管4207的尺寸大于NMOS晶体管4205的尺寸，且PMOS晶体管4208的尺寸大于PMOS晶体管4206的尺寸。NMOS晶体管4205和PMOS晶体管4206的栅极用作输入节点，所述输入节点为芯片外缓冲器58a的第一节点FN5。NMOS晶体管4207和PMOS晶体管4208的漏极用作输出节点，所述输出节点为芯片外缓冲器58a的第二节点SN5。NMOS晶体管4205和PMOS晶体管4206的漏极连接到NMOS晶体管4207和PMOS晶体管4208的栅极。
参看图86，芯片700的芯片外电路57b可包括芯片外缓冲器58b和芯片外ESD(静电放电)电路59b。芯片外缓冲器58b具有第一节点FN6和第二节点SN6，且芯片外ESD电路59b具有连接到第二节点SN6的节点En。芯片外缓冲器58b可为芯片外驱动器，所述芯片外驱动器可为由NMOS晶体管4203和PMOS晶体管4204构成的反相器。NMOS晶体管4203和PMOS晶体管4204的栅极用作输入节点，所述输入节点为芯片外缓冲器58b的第一节点FN6；且NMOS晶体管4203和PMOS晶体管4204的漏极用作输出节点，所述输出节点为芯片外缓冲器58b的第二节点SN6。
或者，芯片外缓冲器58b可为包括若干反相器级的多级级联芯片外驱动器。举例来说，参看图92，芯片外缓冲器58b可为两级级联芯片外驱动器。两级级联芯片外驱动器的第一级426a为由NMOS晶体管4201和PMOS晶体管4202构成的反相器，且所述两级级联芯片外驱动器的第二级426b(末级)为由NMOS晶体管4203和PMOS晶体管4204构成的反相器。NMOS晶体管4203的尺寸大于NMOS晶体管4201的尺寸，且PMOS晶体管4204的尺寸大于PMOS晶体管4202的尺寸。NMOS晶体管4201和PMOS晶体管4202的栅极用作输入节点，所述输入节点为芯片外缓冲器58b的第一节点FN6。NMOS晶体管4203和PMOS晶体管4204的漏极用作输出节点，所述输出节点为芯片外缓冲器58b的第二节点SN6。NMOS晶体管4201和PMOS晶体管4202的漏极连接到NMOS晶体管4203和PMOS晶体管4204的栅极。
参看图86，芯片800的芯片外电路57c可包括芯片外缓冲器58c和芯片外ESD(静电放电)电路59c。芯片外缓冲器58c具有第一节点FN7和第二节点SN7，且芯片外ESD电路59c具有连接到第二节点SN7的节点En。芯片外缓冲器58c可为芯片外驱动器，所述芯片外驱动器可为由NMOS晶体管4303和PMOS晶体管4304构成的反相器。NMOS晶体管4303和PMOS晶体管4304的栅极用作输入节点，所述输入节点为芯片外缓冲器58c的第一节点FN7。NMOS晶体管4303和PMOS晶体管4304的漏极用作输出节点，所述输出节点为芯片外缓冲器58c的第二节点SN7。
或者，芯片外缓冲器58c可为包括若干反相器级的多级级联芯片外驱动器。举例来说，参看图93，芯片外缓冲器58c可为两级级联芯片外驱动器。两级级联芯片外驱动器的第一级427a为由NMOS晶体管4301和PMOS晶体管4302构成的反相器，且所述两级级联芯片外驱动器的第二级427b(末级)为由NMOS晶体管4303和PMOS晶体管4304构成的反相器。NMOS晶体管4303的尺寸大于NMOS晶体管4301的尺寸，且PMOS晶体管4304的尺寸大于PMOS晶体管4302的尺寸。NMOS晶体管4301和PMOS晶体管4302的栅极用作输入节点，所述输入节点为芯片外缓冲器58c的第一节点FN7。NMOS晶体管4303和PMOS晶体管4304的漏极用作输出节点，所述输出节点为芯片外缓冲器58c的第二节点SN7。NMOS晶体管4301和PMOS晶体管4302的漏极连接到NMOS晶体管4303和PMOS晶体管4304的栅极。
参看图86，芯片800的芯片外电路57d可包括芯片外缓冲器58d和芯片外ESD(静电放电)电路59d。芯片外缓冲器58d具有第一节点FN8和第二节点SN8，且芯片外ESD电路59d具有连接到第一节点FN8的节点En。芯片外缓冲器58d可为芯片外接收器，所述芯片外接收器可为由NMOS晶体管4305和PMOS晶体管4306构成的反相器。NMOS晶体管4305和PMOS晶体管4306的栅极用作输入节点，所述输入节点为芯片外缓冲器58d的第一节点FN8。NMOS晶体管4305和PMOS晶体管4306的漏极用作输出节点，所述输出节点为芯片外缓冲器58d的第二节点SN8。
或者，芯片外缓冲器58d可为包括若干反相器级的多级级联芯片外接收器。举例来说，参看图94，芯片外缓冲器58d可为两级级联芯片外接收器。两级级联芯片外接收器的第一级428a为由NMOS晶体管4305和PMOS晶体管4306构成的反相器，且所述两级级联芯片外接收器的第二级428b(末级)为由NMOS晶体管4307和PMOS晶体管4308构成的反相器。NMOS晶体管4307的尺寸大于NMOS晶体管4305的尺寸，且PMOS晶体管4308的尺寸大于PMOS晶体管4306的尺寸。NMOS晶体管4305和PMOS晶体管4306的栅极用作输入节点，所述输入节点为芯片外缓冲器58d的第一节点FN8。NMOS晶体管4307和PMOS晶体管4308的漏极用作输出节点，所述输出节点为芯片外缓冲器58d的第二节点SN8。NMOS晶体管4305和PMOS晶体管4306的漏极连接到NMOS晶体管4307和PMOS晶体管4308的栅极。
图95为展示介于芯片700与800之间的接口电路的电路图的另一实例。图95中所示的电路图类似于图86中所示的电路，但芯片间缓冲器701a、702a、703a和704a被设计为芯片间三态缓冲器，所述芯片间三态缓冲器各自包括三态驱动器和三态接收器而非芯片间接收器和驱动器，且芯片外缓冲器58a、58b、58c和58d被设计为芯片外三态缓冲器，所述芯片外三态缓冲器各自包括三态驱动器和三态接收器而非芯片外接收器和驱动器。在图95中，芯片700的芯片间缓冲器701a可为芯片间三态缓冲器，其具有用作芯片间缓冲器701a的第一节点FN1的第一I/O(输入/输出)节点，且具有用作芯片间缓冲器701a的第二节点SN1的第二I/O节点。芯片700的芯片间缓冲器702a可为芯片间三态缓冲器，其具有用作芯片间缓冲器702a的第一节点FN2的第一I/O节点，且具有用作芯片间缓冲器702a的第二节点SN2的第二I/O节点。芯片800的芯片间缓冲器703a可为芯片间三态缓冲器，其具有用作芯片间缓冲器703a的第一节点FN3的第一I/O节点，且具有用作芯片间缓冲器703a的第二节点SN3的第二I/O节点。芯片800的芯片间缓冲器704a可为芯片间三态缓冲器，其具有用作芯片间缓冲器704a的第一节点FN4的第一I/O节点，且具有用作芯片间缓冲器704a的第二节点SN4的第二I/O节点。芯片700的芯片外缓冲器58a可为芯片外三态缓冲器，其具有用作芯片外缓冲器58a的第一节点FN5的第一I/O节点，且具有用作芯片外缓冲器58a的第二节点SN5的第二I/O节点。芯片700的芯片外缓冲器58b可为芯片外三态缓冲器，其具有用作芯片外缓冲器58b的第一节点FN6的第一I/O节点，且具有用作芯片外缓冲器58b的第二节点SN6的第二I/O节点。芯片800的芯片外缓冲器58c可为芯片外三态缓冲器，其具有用作芯片外缓冲器58c的第一节点FN7的第一I/O节点，且具有用作芯片外缓冲器58c的第二节点SN7的第二I/O节点。芯片800的芯片外缓冲器58d可为芯片外三态缓冲器，其具有用作芯片外缓冲器58d的第一节点FN8的第一I/O节点，且具有用作芯片外缓冲器58d的第二节点SN8的第二I/O节点。
参看图86或图95，内部电路200c、200d、200g和200h中的每一者可为或非门、与非门、与门、或门、运算放大器、快闪存储器单元、静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、非易失性存储器单元、可擦除可编程只读存储器(EPROM)单元、只读存储器(ROM)单元、磁性随机存取存储器(MRAM)单元、读出放大器、模/数(A/D)转换器、数/模(D/A)转换器、反相器、加法器、多路复用器、双工器、乘法器、互补金属氧化物半导体(CMOS)装置、双极CMOS装置、双极电路或模拟电路。内部电路200c、200d、200g和200h中的每一者可包括物理通道宽度与物理通道长度的比率在例如约0.1到20的范围内、在例如约0.1到10的范围内或在例如约0.2到2的范围内的NMOS晶体管(n型金属氧化物半导体晶体管)。或者，内部电路200c、200d、200g和200h中的每一者可包括物理通道宽度与物理通道长度的比率在例如约0.2到40的范围内、在例如约0.2到20的范围内或在例如约0.4到4的范围内的PMOS晶体管(p型金属氧化物半导体晶体管)。芯片间ESD电路701b、702b、703b和704b中的每一者以及芯片外ESD电路59a、59b、59c和59d中的每一者可包括一个或一个以上ESD(静电放电)单元，每一ESD单元由两个反向偏置的二极管构成或由PMOS晶体管和NMOS晶体管构成。
芯片间缓冲器701a的第一节点FN1可连接到芯片间ESD电路701b的节点En，经由芯片700的金属互连件740b连接到测试接口电路333a的第一端子F1，且经由金属互连件740b连接到芯片700的金属迹线或金属垫170a。金属迹线或金属垫170a经由金属互连件350中的一者连接到芯片800的金属迹线或金属垫180a。芯片间缓冲器701a的第二节点SN1可经由芯片700的金属互连件740a连接到内部电路200c。
芯片间缓冲器702a的第一节点FN2可经由芯片700的金属互连件740c连接到内部电路200d。芯片间缓冲器702a的第二节点SN2可连接到芯片间ESD电路702b的节点En，经由芯片700的金属互连件740d连接到测试接口电路333b的第二端子F2，且经由金属互连件740d连接到芯片700的金属迹线或金属垫170b。金属迹线或金属垫170b经由金属互连件350中的另一者连接到芯片800的金属迹线或金属垫180b。
芯片间缓冲器703a的第一节点FN3可经由芯片800的金属互连件740e连接到内部电路200g。芯片间缓冲器703a的第二节点SN3可连接到芯片间ESD电路703b的节点En，经由芯片800的金属互连件740f连接到测试接口电路333c的第一端子F3，且经由金属互连件740f连接到芯片800的金属垫或金属迹线180a。
芯片间缓冲器704a的第一节点FN4可连接到芯片间ESD电路704b的节点En，经由芯片800的金属互连件740h连接到测试接口电路333d的第一端子F4，且经由金属互连件740h连接到芯片800的金属迹线或金属垫180b。芯片间缓冲器704a的第二节点SN4可经由芯片800的金属互连线740g连接到内部电路200h。
芯片外缓冲器58a的第一节点FN5可连接到芯片外ESD电路59a的节点En，且经由芯片700的金属互连件740j连接到芯片700的金属迹线或金属垫170c。芯片外缓冲器58a的第二节点SN5可经由芯片700的金属互连件740i连接到测试接口电路333a的第二端子S1。
芯片外缓冲器58b的第一节点FN6可经由芯片700的金属互连件740k连接到测试接口电路333b的第二端子S2。芯片外缓冲器58b的第二节点SN6可连接到芯片外ESD电路59b的节点En，且经由芯片700的金属互连件740m连接到芯片700的金属迹线或金属垫170d。
芯片外缓冲器58c的第一节点FN7可经由芯片800的金属互连件740n连接到测试接口电路333c的第二端子S3。芯片外缓冲器58c的第二节点SN7可连接到芯片外ESD电路59c的节点En，且经由芯片800的金属互连件740p连接到芯片800的金属迹线或金属垫180c。
芯片外缓冲器58d的第一节点FN8可连接到芯片外ESD电路59d的节点En，且经由芯片800的金属互连件740r连接到芯片800的金属迹线或金属垫180d。
芯片700的四个金属迹线或金属垫170a-170d可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片120中的一者的金属迹线或金属垫26中的四者；且芯片800的四个金属迹线或金属垫180a-180d可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片120中的另一者的金属迹线或金属垫26中的四者，可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片130中的一者的金属迹线或金属垫46中的四者，或可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片140中的一者的金属迹线或金属垫66中的四者。或者，芯片700的四个金属迹线或金属垫170a-170d可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片130中的一者的四个金属迹线或金属垫46；且芯片800的四个金属迹线或金属垫180a-180d可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图104、图107K、图107L、图108F或图109T中所示的芯片130中的另一者的金属迹线或金属垫46中的四者。或者，芯片700的四个金属迹线或金属垫170a-170d可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图85、图104、图107K、图107L、图108F或图109T中所示的芯片140中的一者的金属迹线或金属垫66中的四者；且芯片800的四个金属迹线或金属垫180a-180d可为图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图85、图104、图107K、图107L、图108F或图109T中所示的芯片140中的另一者的金属迹线或金属垫66中的四者。或者，芯片800的四个金属迹线或金属垫180a-180d可为图72或图73中所示的芯片160的金属迹线或金属垫163中的四者；且芯片700的四个金属迹线或金属垫170a-170d可为图72或图73中所示的芯片120中的一者的金属迹线或金属垫26中的四者，图72或图73中所示的芯片130中的一者的金属迹线或金属垫46中的四者，或图72或图73中所示的芯片140中的一者的金属迹线或金属垫66中的四者。
金属迹线或金属垫170a-170d和180a-180d可包括铝或电镀铜。金属迹线或金属垫170c、170d、180c和180d例如可经由图52、图55、图66、图72、图83或图84中所示的焊料凸块或焊料球29a，经由图104中所示的焊料凸块或焊料球845，或经由图54、图67或图73中所示的金属柱或金属凸块39连接到外部电路，例如母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。或者，金属迹线或金属垫170c、170d、180c和180d可经由图74中所示的线接合线830连接到图74中所示的球栅阵列(BGA)衬底810。或者，金属迹线或金属垫170c、170d、180c和180d可经由图85中所示的焊料凸块650连接到图85中所示的电路板999。
小型芯片间缓冲器701a或702a(例如芯片间驱动器、芯片间接收器或芯片间三态缓冲器)可分别正如内部缓冲器(例如内部驱动器、内部接收器或内部三态缓冲器)一般经设计，以用于芯片700内的长互连，即，所述长互连连接芯片700内的多个长距离晶体管。小型芯片间缓冲器703a或704a(例如芯片间驱动器、芯片间接收器或芯片间三态缓冲器)可分别正如内部缓冲器(例如内部驱动器、内部接收器或内部三态缓冲器)一般经设计，以用于芯片800内的长互连，即，所述长互连连接芯片800内的多个长距离晶体管。小型芯片间缓冲器701a、702a、703a和704a可经设计而位于芯片700与芯片800上以用于芯片800与芯片700之间的信号、时钟、电力或接地连接。芯片700上芯片间缓冲器(包括芯片间缓冲器701a和702a)的数目可等于或多于例如512个，且优选等于或多于例如1024个。芯片800上芯片间缓冲器(包括芯片间缓冲器703a和704a)的数目可等于或多于例如512个，且优选等于或多于例如1024个。
大型芯片外缓冲器58a、58b、58c和58d(例如芯片外驱动器、芯片外接收器或芯片外三态缓冲器)经设计而位于芯片700与芯片800上以用于电路测试和/或用于例如经由图52、图55、图66、图72、图83或图84中所示的焊料凸块或焊料球29a或经由图54、图67或图73中所示的金属柱或金属凸块39到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底的信号、时钟、电力或接地连接，经由图74中所示的线接合线830的到图74中所示的球栅阵列(BGA)衬底810，或经由图85中所示的焊料凸块650的到图85中所示的电路板999的信号、时钟、电力或接地连接。测试电路为(i)在将晶片锯开或切块成芯片700或800之前所执行的晶片级测试，或(ii)在将芯片700与800彼此连接之后所执行的封装级测试(最终测试)。
测试接口电路333a和333b经设计而位于芯片700上，且测试接口电路333c和333d经设计而位于芯片800上。图86中所示的测试接口电路333a或333d的第一端子F1或F4处的输出电容(如从芯片间缓冲器701a或704a所看到)小于2pF，典型小于1pF或小于0.2pF。图86中所示的测试接口电路333a或333d的第一端子F1或F4的输出负载电容小于2pF，典型小于1pF或小于0.2pF。图86中所示的测试接口电路333b或333c的第一端子F2或F3的输入电容(如从芯片间缓冲器702a或703a所看到)小于2pF，典型小于1pF或小于0.2pF。图86中所示的测试接口电路333b或333c的第一端子F2或F3的输入负载电容小于2pF，典型小于1pF或小于0.2pF。图95中所示的测试接口电路333a、333b、333c或333d的第一端子F1、F2、F3或F4处的输入或输出电容(如从芯片间缓冲器701a、702a、703a或704a所看到)小于2pF，例如小于1pF或小于0.2pF。图95中所示的测试接口电路333a、333b、333c或333d的第一端子F1、F2、F3或F4的输入或输出负载电容小于2pF，典型小于1pF或小于0.2pF。图86或图95中所示的测试接口电路333a、333b、333c和333d中的每一者可为扫描测试电路，且所述扫描测试电路可用于在将晶片锯开或切块成芯片700或800之前经由与测试探针连接的金属迹线或金属垫170a-170d和180a-180d在晶片级测试下执行扫描测试，或在将芯片700与800彼此连接之后在封装级测试(最终测试)下执行扫描测试。扫描测试电路用于通过输入扫描输入信号或输出扫描输出信号来测试触发器。
参看图86或图95，金属互连件350可用于时钟迹线或互连件，或是用于信号线路或互连件，如位线、位互连件、地址线路或地址互连件。
由金属互连件350中的两者提供的在芯片700与800之间进行并行数据通信的位线或位互连件的总数可为2个，例如，如图86或图95中所示。在此情况下，芯片700与800之间的并行数据通信的位宽度为2。或者，由金属互连件350提供的在芯片700与800之间进行并行数据通信的位线或位互连件的总数可等于或多于4、8、16、32、64、128、256、512或1024个；其意味着并行数据通信的位宽度可等于或大于4、8、16、32、64、128、256、512或1024。应注意，在这些替代方案中，图86或图95中仅展示两个位线或位互连件350(和其对应的芯片间缓冲器701a、702a、703a和704a)，而其它位线或位互连件(和其对应的芯片间缓冲器)未展示于图86或图95中，但其(和其对应的芯片间缓冲器)经设计成与图86或图95中所示的两个位线或位互连件350(和其对应的芯片间缓冲器701a、702a、703a和704a)相同。用于位线或位互连件的金属互连件350中的每一者将芯片700的芯片间缓冲器701a和702a中的一者连接到芯片800的芯片间缓冲器703a和704a中的一者。作为位宽度为1024的情况的一实例，芯片700存在1024个芯片间缓冲器(例如701a或702a)，所述芯片间缓冲器连接到1024个位线或位互连件(例如350)且接着连接到芯片800的1024个芯片间缓冲器(例如703a或704a)。因此，与在芯片700与800之间进行并行数据通信的位线或位互连件350连接的芯片间缓冲器701a和702a的总数等于位线或位互连件350的总数，且还等于与位线或位互连件350连接的芯片间缓冲器703a和704a的总数。由金属互连件350提供的介于芯片700与800之间的位线或位互连件的数据通信的数据位宽度可等于或大于例如2、4、8、16、32、64、128、256、512或1024，且优选等于或大于512或1024。
参看图86或图95，小型芯片间ESD电路701b、702b、703b和704b用于在芯片封装或组合件制造过程中对芯片700与800之间的小型芯片间缓冲器701a、702a、703a和704a的静电荷保护。或者，芯片700与800之间的小型芯片间缓冲器701a、702a、703a和704a可不需要ESD电路，即，可省略芯片间ESD电路701b、702b、703b和704b。换句话说，不存在连接到金属互连件740b、740d、740f和740h的ESD电路。
大型芯片外缓冲器58a、58b、58c和58d所需的大型芯片外ESD电路59a、59b、59c和59d经设计而位于芯片700与芯片800上以用于电路测试和/或用于例如经由图52、图55、图66、图72、图83或图84中所示的焊料凸块或焊料球29a或经由图54、图67或图73中所示的金属柱或金属凸块39的到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底的信号、时钟、电力或接地连接，经由图74中所示的线接合线830的到图74中所示的球栅阵列(BGA)衬底810的信号、时钟、电力或接地连接，或经由图85中所示的焊料凸块650的到图85中所示的电路板999的信号、时钟、电力或接地连接。电路测试为(i)在将晶片锯开或切块成芯片700或800之前所执行的晶片级测试，或(ii)在将芯片700与800彼此连接之后所进行的封装级测试(最终测试)。大型芯片外ESD电路59a、59b、59c和59d用于在电路测试(例如晶片级测试或封装级测试(最终测试))期间的静电荷保护。
小型芯片间ESD电路701b、702b、703b或704b的尺寸可分别小于大型芯片外ESD电路59a、59b、59c或59d的尺寸。举例来说，可将芯片间ESD电路701b、702b、703b或704b的尺寸界定为芯片间ESD电路701b、702b、703b或704b的负载或电容，且可将芯片外ESD电路59a、59b、59c或59d的尺寸界定为芯片外ESD电路59a、59b、59c或59d的负载或电容。在一种情况下，小型芯片间ESD电路701b、702b、703b和704b中的每一者的尺寸(负载或电容)小于2pF(微微法拉)，例如介于0.01pF与2pF之间，典型小于0.5pF，例如介于0.01pF与0.5pF之间；且大型芯片外ESD电路59a、59b、59c和59d中的每一者的尺寸(负载或电容)大于2pF，例如介于2pF与100pF之间，典型大于5pF，例如介于5pF与100pF之间。在另一种情况下，小型芯片间ESD电路701b、702b、703b和704b中的每一者的尺寸(负载或电容)小于1pF，例如介于0.01pF与1pF之间；且大型芯片外ESD电路59a、59b、59c和59d中的每一者的尺寸(负载或电容)大于1pF，例如介于1pF与100pF之间。
或者，可如下界定小型芯片间ESD电路701b、702b、703b或704b的尺寸或大型芯片外ESD电路59a、59b、59c或59d的尺寸。ESD(静电放电)电路(例如芯片间ESD电路701b、702b、703b或704b，或芯片外ESD电路59a、59b、59c或59d)可包括一个或一个以上ESD单元，且ESD单元中的每一者可包括P+作用区和连接到P+作用区且连接到芯片的I/O(输入/输出)金属垫或测试金属垫(例如图86或图95中所示的金属垫170a、170b、170c、170d、180a、180b、180c或180d)的N+作用区。P+作用区的面积加上N+作用区的面积等于ESD单元中的每一者的作用面积。ESD单元的总作用面积等于ESD电路的作用面积。如果ESD电路由唯一一个ESD单元构成，则所述ESD电路的作用面积等于所述唯一一个ESD单元的作用面积。如果ESD电路由多个ESD单元构成，则所述ESD电路的作用面积等于并联连接的ESD单元的总作用面积。ESD电路的作用面积可用于界定ESD电路的尺寸。图96-101展示如何计算芯片的ESD单元的作用面积并界定由一个或一个以上ESD单元构成的ESD电路的尺寸。
参看图96，芯片的静电放电(ESD)单元759可由两个反向偏置的二极管5931和5932构成。图98展示图96中所示的ESD单元759的横截面视图，且图99为从图98中所示的p型硅衬底401的顶部表面Z-Z′得到的展示ESD单元759的拓扑的俯视透视图。
参看图96、图98和图99，ESD单元759包括两个P+作用区757a和757b以及两个N+作用区758a和758b。P+作用区757a位于p型硅衬底401中的N阱755中，且N+作用区758a位于p型硅衬底401中。P+作用区757a经由芯片的金属互连件753a连接到芯片的I/O金属垫或测试金属垫，如图86或图95中所示的芯片700的金属垫170a、170b、170c或170d，或图86或图95中所示的芯片800的金属垫180a、180b、180c或180d。N+作用区758a经由金属互连件753a连接到P+作用区757a且连接到芯片的I/O金属垫或测试金属垫。金属互连件753a包括形成于p型硅衬底401上方的电介质层330上的细线金属层660a，形成于P+作用区757a的接触区754a上以及电介质层330中的第一通孔插塞661，和形成于N+作用区758a的接触区754b上以及电介质层330中的第二通孔插塞661。P+作用区757b位于p型硅衬底401中，且N+作用区758b位于p型硅衬底401中的N阱755中。P+作用区757b经由金属互连件753b连接到接地总线，且N+作用区758b经由金属互连件753c连接到电力总线。金属互连件753b含有形成于p型硅衬底401上方的电介质层330上的细线金属层660，和形成于P+作用区757b的接触区754c上以及电介质层330中的通孔插塞661。金属互连件753c含有形成于p型硅衬底401上方的电介质层330上的细线金属层660c，和形成于N+作用区758b的接触区754d上以及电介质层330中的通孔插塞661。
参看图99，从俯视图可见，连接到芯片的I/O金属垫或测试金属垫的P+作用区757a具有由p型硅衬底401中的场氧化层752围住的面积AR1。从俯视图可见，连接到芯片的I/O金属垫或测试金属垫的N+作用区758a具有由p型硅衬底401中的场氧化层752围住的面积AR2。ESD单元759的作用面积等于面积AR1加上面积AR2。
或者，参看图97，芯片的ESD单元759可由PMOS晶体管681和NMOS晶体管682构成。图100展示图97中所示的ESD单元759的横截面视图，且图101为从图100中所示的p型硅衬底401的顶部表面Z-Z′得到的展示ESD单元759的拓扑的俯视透视图。
参看图97、图100和图101，ESD单元759的PMOS晶体管681包括栅极751a以及位于栅极751a的两个对侧处的两个P+作用区757a和757c，且ESD单元759的NMOS晶体管682包括栅极751b以及位于栅极751b的两个对侧处的两个N+作用区758a和758c。P+作用区757a位于p型硅衬底401中的N阱755中，且N+作用区758a位于p型硅衬底401中。P+作用区757a经由芯片的金属互连件753a连接到芯片的I/O金属垫或测试金属垫，如图86或图95中所示的芯片700的金属垫170a、170b、170c或170d，或图86或图95中所示的芯片800的金属垫180a、180b、180c或180d。N+作用区758a经由金属互连件753a连接到P+作用区757a且连接到芯片的I/O金属垫或测试金属垫。金属互连件753a含有形成于p型硅衬底401上方的电介质层330上的细线金属层660a，形成于P+作用区757a的接触区754a上以及电介质层330中的第一通孔插塞661，和形成于N+作用区758a的接触区754b上以及电介质层330中的第二通孔插塞661。P+作用区757b位于p型硅衬底401中，且N+作用区758b位于p型硅衬底401中的N阱755中。P+作用区757c位于p型硅衬底401中的N阱755中，且N+作用区758c位于p型硅衬底401中。N+作用区758c经由芯片的金属互连件753b连接到芯片的接地总线且经由金属互连件753b连接到P+作用区757b，且P+作用区757b经由金属互连件753b连接到接地总线。P+作用区757c经由芯片的金属互连件753c连接到芯片的电力总线且经由金属互连件753c连接到N+作用区758b，且N+作用区758b经由金属互连件753c连接到电力总线。金属互连件753b含有形成于p型硅衬底401上方的电介质层330上的细线金属层660b，形成于P+作用区757b的接触区754c上以及电介质层330中的第一通孔插塞661，和形成于N+作用区758c的接触区754e上以及电介质层330中的第二通孔插塞661。金属互连件753c含有形成于p型硅衬底401上方的电介质层330上的线细金属层660c，形成于N+作用区758b的接触区754d上的第一通孔插塞661，和形成于P+作用区757c的接触区754f上的第二通孔插塞661。栅极751a具有经由金属互连件753c连接到芯片的电力总线且连接到接触区754d和754f的接触区754g。栅极751b具有经由金属互连件753b连接到芯片的接地总线且连接到接触区754c和754e的接触区754h。
参看图101，从俯视图可见，连接到芯片的I/O金属垫或测试金属垫的P+作用区757a具有由栅极751a的侧壁748以及介于场氧化层752与P+作用区757a之间的边缘所界定的边界围住的面积AR3。从俯视图可见，连接到芯片的I/O金属垫或测试金属垫的N+作用区758a具有由栅极751b的侧壁749以及介于场氧化层752与N+作用区758a之间的边缘所界定的边界围住的面积AR4。ESD单元759的作用面积等于面积AR3加上面积AR4。
基于图96-101中所说明的先前所述界定或计算，可计算ESD电路的ESD单元中的每一者的作用面积，且ESD单元的总作用面积等于ESD电路的作用面积。如果ESD电路由唯一一个ESD单元构成，则ESD电路的作用面积等于所述唯一一个ESD单元的作用面积。如果ESD电路由多个ESD单元构成，则ESD电路的作用面积等于并联连接的ESD单元的总作用面积。
因此，可计算芯片间ESD电路701b、702b、703b和704b中的每一者的作用面积以及芯片外ESD电路59a、59b、59c和59d中的每一者的作用面积。举例来说，小型芯片间ESD电路701b、702b、703b或704b的作用面积可小于1300平方毫米，例如介于6.5平方毫米与1300平方毫米之间，典型小于325平方毫米，例如介于6.5平方毫米与325平方毫米之间；且大型芯片外ESD电路59a、59b、59c或59d的作用面积可大于1300平方毫米，例如介于1300平方毫米与65,000平方毫米之间，典型大于3250平方毫米，例如介于3250平方毫米与65,000平方毫米之间。或者，小型芯片间ESD电路701b、702b、703b或704b的作用面积可小于650平方毫米；且大型芯片外ESD电路59a、59b、59c或59d的作用面积可大于650平方毫米。
芯片700的大型芯片外ESD电路59a的尺寸(界定为大型芯片外ESD电路59a中的一个或一个以上ESD单元的总作用面积，或大型芯片外ESD电路59a的负载或电容)可比芯片700的小型芯片间ESD电路701b的尺寸(界定为小型芯片间ESD电路701b中的一个或一个以上ESD单元的总作用面积，或小型芯片间ESD电路701b的负载或电容)大3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与50倍之间。
芯片700的大型芯片外ESD电路59b的尺寸(界定为大型芯片外ESD电路59b中的一个或一个以上ESD单元的作用区的总数，或大型芯片外ESD电路59b的负载或电容)可比芯片700的小型芯片间ESD电路702b的尺寸(界定为小型芯片间ESD电路702b中的一个或一个以上ESD单元的作用区的总数，或小型芯片间ESD电路702b的负载或电容)大3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与50倍之间。
芯片800的大型芯片外ESD电路59c的尺寸(界定为大型芯片外ESD电路59c中的一个或一个以上ESD单元的作用区的总数，或大型芯片外ESD电路59c的负载或电容)可比芯片800的小型芯片间ESD电路703b的尺寸(界定为小型芯片间ESD电路703b中的一个或一个以上ESD单元的作用区的总数，或小型芯片间ESD电路703b的负载或电容)大3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与50倍之间。
芯片800的大型芯片外ESD电路59d的尺寸(界定为大型芯片外ESD电路59d中的一个或一个以上ESD单元的作用区的总数，或大型芯片外ESD电路59d的负载或电容)可比芯片800的小型芯片间ESD电路704b的尺寸(界定为小型芯片间ESD电路704b中的一个或一个以上ESD单元的作用区的总数，或小型芯片间ESD电路704b的负载或电容)大3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与50倍之间。
参看图86，芯片间缓冲器702a或703a的尺寸可由芯片间缓冲器702a或703a的负荷或负载来表征。芯片间缓冲器702a或703a的负荷或负载为芯片间缓冲器702a或703a的总等效电容负荷。芯片间缓冲器702a或703a的负荷或负载(电容)，例如图88或图89中所示的两级级联芯片间驱动器的末级反相器585b或586b(其中NMOS晶体管752a或753a和PMOS晶体管752b或753b的漏极连接到金属垫170b或180a)的负荷或负载(电容)，可小于10pF，例如介于0.01pF与10pF之间或介于0.1pF与5pF之间；小于2pF，例如介于0.001pF与2pF之间；或小于1pF，例如介于0.01pF与1pF之间。芯片间缓冲器701a或704a的尺寸可由芯片间缓冲器701a或704a的输入电容(负载)来表征，且芯片间缓冲器701a或704a的输入电容(负载)可小于10pF，例如介于0.01pF与10pF之间或介于0.1pF与5pF之间；小于2pF，例如介于0.001pF与2pF之间；或小于1pF，例如介于0.01pF与1pF之间。
参看图95，芯片间缓冲器701a、702a、703a或704a的尺寸可由芯片间缓冲器701a、702a、703a或704a的负荷或负载来表征。芯片间缓冲器701a、702a、703a或704a的负荷或负载为芯片间缓冲器701a、702a、703a或704a的总等效电容负荷。芯片间缓冲器701a、702a、703a或704a的负荷或负载(电容)，例如多级级联三态缓冲器的末级三态驱动器(其中NMOS晶体管和PMOS晶体管的漏极连接到金属垫170a、170b、180a或180b)的负荷或负载(电容)，可小于10pF，例如介于0.01pF与10pF之间或介于0.1pF与5pF之间；小于2pF，例如介于0.001pF与2pF之间；或小于1pF，例如介于0.01pF与1pF之间。
参看图86，芯片外缓冲器58b或58c的尺寸可由芯片外缓冲器58b或58c的负荷或负载来表征。芯片外缓冲器58b或58c的负荷或负载为芯片外缓冲器58b或58c的总等效电容负荷。芯片外缓冲器58b或58c的负荷或负载(电容)，例如图92或图93中所示的多级级联芯片外驱动器的末级驱动器426b或427b(其中NMOS晶体管4203或4303和PMOS晶体管4204或4304的漏极连接到金属垫170d或180c)的负荷或负载(电容)，可大于10pF，例如介于10pF与100pF之间；大于2pF，例如介于2pF与100pF之间；或大于1pF，例如介于1pF与100pF之间。芯片外缓冲器58a或58d的尺寸可由芯片外缓冲器58a或58d的输入电容(负载)来表征，且芯片外缓冲器58a或58d的输入电容(负载)可大于10pF，例如介于10pF与100pF之间；大于2pF，例如介于2pF与100pF之间；或大于1pF，例如介于1pF与100pF之间。
参看图95，芯片外缓冲器58a、58b、58c或58d的尺寸可由芯片外缓冲器58a、58b、58c或58d的负荷或负载来表征。芯片外缓冲器58a、58b、58c或58d的负荷或负载为芯片外缓冲器58a、58b、58c或58d的总等效电容负荷。芯片外缓冲器58a、58b、58c或58d的负荷或负载(电容)，例如多级级联三态缓冲器的末级三态驱动器(其中NMOS晶体管和PMOS晶体管的漏极连接到金属垫170c、170d、180c或180d)的负荷或负载(电容)，可大于10pF，例如介于10pF与100pF之间；大于2pF，例如介于2pF与100pF之间；或大于1pF，例如介于1pF与100pF之间。
图86或图95中所示的芯片外缓冲器58b的负荷或负载(电容)比图86或图95中所示的芯片间缓冲器702a的负荷或负载(电容)大3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。图86或图95中所示的芯片外缓冲器58c的负荷或负载(电容)比图86或图95中所示的芯片间缓冲器703a的负荷或负载(电容)大3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。
参看图86或图95，芯片间缓冲器702a或703a的尺寸可由芯片间缓冲器702a或703a的峰值驱动电流来表征，且芯片外缓冲器58b或58c的尺寸可由芯片外缓冲器58b或58c的峰值驱动电流来表征。芯片外缓冲器58b或58c的峰值驱动电流比芯片间缓冲器702a或703a的峰值驱动电流大3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。
举例来说，关于图86中所示的芯片间缓冲器702a，当PMOS晶体管752b开启且NMOS晶体管752a关闭时，先前所述的由芯片间缓冲器702a驱动的负荷或负载经充电电流充电。当NMOS晶体管752a开启且PMOS晶体管752b关闭时，先前所述的由芯片间缓冲器702a驱动的负荷或负载经放电电流放电。NMOS晶体管752a或PMOS晶体管752b的峰值充电或放电电流(随偏压而变)可用于界定芯片间缓冲器702a的峰值驱动电流。关于图86中所示的芯片外缓冲器58b，当PMOS晶体管4204开启且NMOS晶体管4203关闭时，先前所述的由芯片外缓冲器58b驱动的负荷或负载经充电电流充电。当NMOS晶体管4203开启且PMOS晶体管4204关闭时，先前所述的由芯片外缓冲器58b驱动的负荷或负载经放电电流放电。NMOS晶体管4203或PMOS晶体管4204的峰值充电或放电电流(随偏压而变)可用于界定芯片外缓冲器58b的峰值驱动电流。芯片外缓冲器58b的峰值驱动电流比芯片间缓冲器702a的峰值驱动电流大3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。
参看图86或图95，芯片间缓冲器702a或703a的尺寸可由芯片间缓冲器702a或703a的末级驱动器中的晶体管的导通电阻来表征，且芯片外缓冲器58b或58c的尺寸可由芯片外缓冲器58b或58c的末级驱动器中的晶体管的导通电阻来表征。芯片外缓冲器58b或58c的导通电阻比芯片间缓冲器702a或703a的导通电阻大3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。
举例来说，关于图86中所示的芯片间缓冲器702a，当PMOS晶体管752b开启且NMOS晶体管752a关闭时，先前所述的由芯片间缓冲器702a驱动的负荷或负载经充电，且PMOS晶体管752b等效于具有导通电阻的电阻器。当NMOS晶体管752a开启且PMOS晶体管752b关闭时，先前所述的由芯片间缓冲器702a驱动的负荷或负载经放电，且NMOS晶体管752a等效于具有导通电阻的电阻的电阻器。NMOS晶体管752a或PMOS晶体管752b的导通电阻(随偏压而变)可用于表征芯片间缓冲器702a的尺寸。关于图86中所示的芯片外缓冲器58b，当PMOS晶体管4204开启且NMOS晶体管4203关闭时，先前所述的由芯片外缓冲器58b驱动的负荷或负载经充电，且PMOS晶体管4204等效于具有导通电阻的电阻器。当NMOS晶体管4203开启且PMOS晶体管4204关闭时，先前所述的由芯片外缓冲器58b驱动的负荷或负载经放电，且NMOS晶体管4203等效于具有导通电阻的电阻器。NMOS晶体管4203或PMOS晶体管4204的导通电阻(随偏压而变)可用于表征芯片外缓冲器58b的尺寸。
参看图86或图95，芯片间缓冲器701a、702a、703a或704a的尺寸或芯片外缓冲器58a、58b、58c或58d的尺寸可由NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比率来表征。图102或图103展示如何界定或计算NMOS晶体管或PMOS晶体管的物理通道宽度和物理通道长度。
图102或图103展示可为PMOS晶体管或NMOS晶体管的MOS晶体管(金属氧化物半导体晶体管)的俯视图。参看图102，芯片的MOS晶体管包括位于芯片的半导体衬底中的作用区600(扩散区)、位于半导体衬底中且在作用区600周围的场氧化区602、位于场氧化区602上且跨越作用区600的栅极604，和介于作用区600与栅极604之间的栅极氧化层(未图示)。可将作用区600界定为位于栅极604的一侧处的源极606和位于栅极604的另一侧处的漏极608。栅极604的材料可为多晶硅、金属硅化物或以上材料的复合层，且金属硅化物可为NiSi、CoS、TiSi2或WSi。或者，栅极604的材料可为金属(例如W、WN、TiN、Ta、TaN、Mo)或合金，或以上材料的复合层。栅极氧化层的材料可为氧化硅或高k氧化物，例如含Hf氧化物。含Hf氧化物可为HfO2、HfSiON或HfSiO。将参考标记W界定为MOS晶体管的物理通道宽度，即跨越扩散区600的栅极604的长度；将参考标记L界定为MOS晶体管的物理通道长度，即位于扩散区600上方的栅极604的宽度。
或者，参看图103，MOS晶体管可包括具有位于一个或一个以上扩散区600上方的多个部分6041-604n的栅极604。将参考标记W1-Wn界定为栅极604的每一部分6041-604n的物理通道宽度，即栅极604的跨越扩散区600的每一部分6041-604n的长度；将参考标记L界定为栅极604的部分6041-604n中的一者的物理通道长度，即栅极604的位于扩散区600上方的部分6041-604n中的一者的宽度。在此情况下，MOS晶体管的物理通道宽度为栅极604的每一部分6041-604n的物理通道宽度W1-Wn的总和，且MOS晶体管的物理通道长度为栅极604的部分6041-604n中的一者的物理通道长度L。
因此，图102或图103中所说明的MOS晶体管的物理通道宽度和物理通道长度的界定可适用于本文所述的各种特征/结构。
图86中所示的芯片间缓冲器702a的尺寸可由NMOS晶体管752a或PMOS晶体管752b的物理通道宽度与物理通道长度的比率来表征。如所示，NMOS晶体管752a和PMOS晶体管752b的漏极可经由金属互连线740d连接到芯片700的金属垫170b。如果芯片间缓冲器702a为图88中所示的两级级联芯片间驱动器，则芯片间缓冲器702a的尺寸可由末级驱动器585b中的NMOS晶体管752a或PMOS晶体管752b的物理通道宽度与物理通道长度的比率来表征，且NMOS晶体管752a和PMOS晶体管752b的漏极经由金属互连件740d连接到芯片700的金属垫170b。NMOS晶体管752a的物理通道宽度与物理通道长度的比率可例如介于1与50之间，且在示范性实施例中，所述比率可介于1与20之间。PMOS晶体管752b的物理通道宽度与物理通道长度的比率可为例如介于1与100之间的合适值，且在示范性实施例中，所述比率可介于1与40之间。
图86中所示的芯片间缓冲器703a的尺寸可由NMOS晶体管753a或PMOS晶体管753b的物理通道宽度与物理通道长度的比率来表征。如所示，NMOS晶体管753a和PMOS晶体管753b的漏极可经由金属互连件740f连接到芯片800的金属垫180a。如果芯片间缓冲器703a为图89中所示的两级级联芯片间驱动器，则芯片间缓冲器703a的尺寸可由末级驱动器586b中的NMOS晶体管753a或PMOS晶体管753b的物理通道宽度与物理通道长度的比率来表征，且NMOS晶体管753a和PMOS晶体管753b的漏极经由金属互连件740f连接到芯片800的金属垫180a。NMOS晶体管753a的物理通道宽度与物理通道长度的比率可例如介于1与50之间，且在示范性实施例中，所述比率可介于1与20之间。PMOS晶体管753b的物理通道宽度与物理通道长度的比率可例如介于1与100之间，且在示范性实施例中，所述比率可介于1与40之间。
图86中所示的芯片外缓冲器58b的尺寸可由NMOS晶体管4203或PMOS晶体管4204的物理通道宽度与物理通道长度的比率来表征。如所示，NMOS晶体管4203和PMOS晶体管4204的漏极可经由金属互连件740m连接到芯片700的金属垫170d。如果芯片外缓冲器58b为图92中所示的两级级联芯片外驱动器，则芯片外缓冲器58b的尺寸可由末级驱动器426b中的NMOS晶体管4203或PMOS晶体管4204的物理通道宽度与物理通道长度的比率来表征，且NMOS晶体管4203和PMOS晶体管4204的漏极经由金属互连件740m连接到芯片700的金属垫170d。NMOS晶体管4203的物理通道宽度与物理通道长度的比率可例如大于30，例如介于30与20,000之间，且在示范性实施例中，所述比率可大于50，例如介于50与300之间。PMOS晶体管4204的物理通道宽度与物理通道长度的比率可例如大于60，例如介于60与40,000之间，且在示范性实施例中，所述比率可大于100，例如介于100与600之间。对于示范性实施例，NMOS晶体管4203的物理通道宽度与物理通道长度的比率可比NMOS晶体管752a的物理通道宽度与物理通道长度的比率大例如3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。此外，对于示范性实施例，PMOS晶体管4204的物理通道宽度与物理通道长度的比率可比PMOS晶体管752b的物理通道宽度与物理通道长度的比率大例如3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。
图86中所示的芯片外缓冲器58c的尺寸可由NMOS晶体管4303或PMOS晶体管4304的物理通道宽度与物理通道长度的比率来表征。如所示，NMOS晶体管4303和PMOS晶体管4304的漏极可经由金属互连件740p连接到芯片800的金属垫180c。如果芯片外缓冲器58c为图93中所示的两级级联芯片外驱动器，则芯片外缓冲器58c的尺寸可由末级驱动器427b中的NMOS晶体管4303或PMOS晶体管4304的物理通道宽度与物理通道长度的比率来表征，且NMOS晶体管4303和PMOS晶体管4304的漏极经由金属互连件740p连接到芯片800的金属垫180c。NMOS晶体管4303的物理通道宽度与物理通道长度的比率可例如大于30，例如介于30与20,000之间，且在示范性实施例中，所述比率可大于50，例如介于50与300之间。PMOS晶体管4304的物理通道宽度与物理通道长度的比率可例如大于60，例如介于60与40,000之间，且在示范性实施例中，所述比率可大于100，例如介于100与600之间。NMOS晶体管4303的物理通道宽度与物理通道长度的比率可比NMOS晶体管753a的物理通道宽度与物理通道长度的比率大例如3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。PMOS晶体管4304的物理通道宽度与物理通道长度的比率可比PMOS晶体管753b的物理通道宽度与物理通道长度的比率大例如3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。
图95中所示的芯片间缓冲器701a或702a的尺寸可由芯片间三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比率来表征。如所示，三态驱动器可经由金属互连件740b或740d连接到芯片700的金属垫170a或170b。三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比率可例如介于1与50之间，且在示范性实施例中，介于1与20之间。三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比率可例如介于1与100之间，且在示范性实施例中，介于1与40之间。
如果图95中所示的芯片间缓冲器701a或702a为多级三态缓冲器，则芯片间缓冲器701a或702a的尺寸可由多级三态缓冲器的末级三态驱动器中的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比率来表征。如所示，末级三态驱动器可经由金属互连件740b或740d连接到芯片700的金属垫170a或170b。末级三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比率可例如介于1与50之间，且在示范性实施例中，所述比率可介于1与20之间。末级三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比率可介于1与100之间，且在示范性实施例中，所述比率可介于1与40之间。
图95中所示的芯片间缓冲器703a或704a的尺寸可由芯片间三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比率来表征。如所示，三态驱动器可经由金属互连件740f或740h连接到芯片800的金属垫180a或180b。三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比率介于1与50之间，且在示范性实施例中，介于1与20之间。三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比率介于1与100之间，且在示范性实施例中，可介于1与40之间。
如果图95中所示的芯片间缓冲器703a或704a为多级三态缓冲器，则芯片间缓冲器703a或704a的尺寸可由多级三态缓冲器的末级三态驱动器中的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比率来表征。如所示，末级三态驱动器可经由金属互连件740f或740h连接到芯片800的金属垫180a或180b。末级三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比率可例如介于1与50之间，且在示范性实施例中，可介于1与20之间。末级三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比率可例如介于1与100之间，且在示范性实施例中，可介于1与40之间。
图95中所示的芯片外缓冲器58a或58b的尺寸可由芯片外三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比率来表征。如所示，三态驱动器可经由金属互连件740j或740m连接到芯片700的金属垫170c或170d。三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比率可例如大于30，例如介于30与20,000之间，且在示范性实施例中，所述比率可大于50，例如介于50与300之间。三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比率可例如大于60，例如介于60与40,000之间，且在示范性实施例中，可大于100，例如介于100与600之间。
如果图95中所示的芯片外缓冲器58a或58b为多级三态缓冲器，则芯片外缓冲器58a或58b的尺寸可由多级三态缓冲器的末级三态驱动器中的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比率来表征。如所示，末级三态驱动器可经由金属互连件740j或740m连接到芯片700的金属垫170c或170d。末级三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比率可例如大于30，例如介于30与20,000之间，且在示范性实施例中，所述比率可大于50，例如介于50与300之间。末级三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比率可大于60，例如介于60与40,000之间，且在示范性实施例中，可大于100，例如介于100与600之间。
图95中所示的芯片外三态缓冲器58a或58b的三态驱动器(位于末级)的NMOS晶体管的物理通道宽度与物理通道长度的比率可比图95中所示的芯片间三态缓冲器701a或702a的三态驱动器(位于末级)的NMOS晶体管的物理通道宽度与物理通道长度的比率大例如3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。图95中所示的芯片外三态缓冲器58a或58b的三态驱动器(位于末级)的PMOS晶体管的物理通道宽度与物理通道长度的比率可比图95中所示的芯片间三态缓冲器701a或702a的三态驱动器(位于末级)的PMOS晶体管的物理通道宽度与物理通道长度的比率大例如3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。
图95中所示的芯片外缓冲器58c或58d的尺寸可由芯片外三态缓冲器的三态驱动器的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比率来表征。如所示，三态驱动器可经由金属互连件740p或740r连接到芯片800的金属垫180c或180d。三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比率可例如大于30，例如介于30与20,000之间，且在示范性实施例中，可大于50，例如介于50与300之间。三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比率可例如大于60，例如介于60与40,000之间，且在示范性实施例中，所述比率可大于100，例如介于100与600之间。
如果图95中所示的芯片外缓冲器58c或58d为多级三态缓冲器，则芯片外缓冲器58c或58d的尺寸可由多级三态缓冲器的末级三态驱动器中的NMOS晶体管或PMOS晶体管的物理通道宽度与物理通道长度的比率来表征。如所示，末级三态驱动器可经由金属互连件740p或740r连接到芯片800的金属垫180c或180d。末级三态驱动器的NMOS晶体管的物理通道宽度与物理通道长度的比率可例如大于30，例如介于30与20,000之间，且在示范性实施例中，所述比率可大于50，例如介于50与300之间。末级三态驱动器的PMOS晶体管的物理通道宽度与物理通道长度的比率可例如大于60，例如介于60与40,000之间，且在示范性实施例中，可大于100，例如介于100与600之间。
图95中所示的芯片外三态缓冲器58c或58d的三态驱动器(位于末级)的NMOS晶体管的物理通道宽度与物理通道长度的比率可比图95中所示的芯片间三态缓冲器703a或704a的三态驱动器(位于末级)的NMOS晶体管的物理通道宽度与物理通道长度的比率大例如3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。图95中所示的芯片外三态缓冲器58c或58d的三态驱动器(位于末级)的PMOS晶体管的物理通道宽度与物理通道长度的比率可比图95中所示的芯片间三态缓冲器703a或704a的三态驱动器(位于末级)的PMOS晶体管的物理通道宽度与物理通道长度的比率大例如3倍以上、10倍以上、25倍以上或50倍以上，例如介于3倍与100倍之间。
或者，参看图110A，芯片700的内部电路200c可经由芯片700的金属互连件740a连接到芯片外缓冲器58a的第二节点SN5，而不穿过芯片700的任何芯片间电路和任何测试接口电路。芯片800的内部电路200g可经由芯片800的金属互连件740e连接到芯片外缓冲器58c的第一节点FN7，而不穿过芯片800的任何芯片间电路和任何测试接口电路。与图86的电路图相比，可省略图86中所示的芯片间电路200a和200e以及测试接口电路333a和333c。图110A中由与指示图86中的元件相同的参考数字指示的元件具有与图86中所说明的元件相同的材料和规格。
或者，参看图110B，芯片700的内部电路200c可经由芯片700的金属互连件740a连接到芯片外缓冲器58a的第二节点SN5，而不穿过芯片700的任何芯片间电路和任何测试接口电路。芯片800的内部电路200g可经由芯片800的金属互连件740e连接到芯片外缓冲器58c的第一节点FN7，而不穿过芯片800的任何芯片间电路和任何测试接口电路。与图95的电路图相比，可省略图95中所示的芯片间电路200a和200e以及测试接口电路333a和333c。图110B中由与指示图86和图95中的元件相同的参考数字指示的元件具有与图86和图95中所说明的元件相同的材料和规格。
图105展示芯片的示意性俯视透视图。芯片900的电路设计可适用于芯片120、130和140中的任一者。芯片900包括共享存储器电路块901以及多个电路块902、903和904。
共享存储器电路块901可为静态随机存取存储器电路块，其存储器大小例如介于256千字节与16兆字节之间。或者，共享存储器电路块901可为动态随机存取存储器电路块，其存储器大小例如介于1兆字节与256兆字节之间。
电路块902、903和904中的任一者可为中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、数字信号处理(DSP)电路块、基带电路块、无线局域网(WLAN)电路块、逻辑电路块、模拟电路块、全球定位系统(GPS)电路块、蓝牙电路块、射频(RF)电路块或调制解调器电路块。举例来说，电路块902可为中央处理单元(CPU)电路块，电路块903可为图形处理单元(GPU)电路块，且电路块904可为另一中央处理单元(CPU)电路块、另一图形处理单元(GPU)电路块、数字信号处理(DSP)电路块、基带电路块、无线局域网(WLAN)电路块、逻辑电路块、模拟电路块、全球定位系统(GPS)电路块、蓝牙电路块、射频(RF)电路块或调制解调器电路块。
芯片900还包括位于芯片900的钝化层上方的多个金属互连件或金属迹线171-175、181-185和191-195，以及位于金属互连件或金属迹线171-175、181-185和191-195上的多个金属柱或金属凸块922。在芯片900的电路设计适用于图8、图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图107K或图107L中所示的芯片120中的任一者的情况下，如芯片900中所设计的金属互连件或金属迹线171-175、181-185和191-195可由图案化金属层2提供，且如芯片900中所设计的金属柱或金属凸块922可为金属柱或金属凸块24。在芯片900的电路设计适用于图19、图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图107K、图107L、图108F或图109T中所示的芯片130中的任一者的情况下，如芯片900中所设计的金属互连件或金属迹线171-175、181-185和191-195可由图案化金属层4提供，且如芯片900中所设计的金属柱或金属凸块922可为金属柱或金属凸块44。在芯片900的电路设计适用于图29、图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图85、图107K、图107L、图108F或图109T中所示的芯片140中的任一者的情况下，如芯片900中所设计的金属互连件或金属迹线171-175、181-185和191-195可由图案化金属层6提供，且如芯片900中所设计的金属柱或金属凸块922可为金属柱或金属凸块64。
共享存储器电路块901可经由金属互连件或金属迹线171-175连接到电路块902、903和904。金属互连件或金属迹线171-175可包括多个电力互连件、平面、总线或迹线171和175(展示其中两者)；多个共享信号互连件、总线或迹线172(展示其中之一)；多个接地互连件、平面、总线或迹线173(展示其中之一)；以及多个时钟互连件、总线或迹线174(展示其中之一)。共享信号互连件、总线或迹线172可包括多个共享位线或互连件以及多个共享地址线或互连件。金属互连件或金属迹线171-175可经由芯片900的钝化层中的一些开口921连接到共享存储器电路块901以及电路块902、903和904。
电路块902可经由金属互连件或金属迹线181-185连接到电路块903。金属互连件或金属迹线181-185可包括多个电力互连件、平面、总线或迹线181和185(展示其中两者)；多个信号互连件、总线或迹线182(展示其中之一)；多个接地互连件、平面、总线或迹线183(展示其中之一)；以及多个时钟互连件、总线或迹线184(展示其中之一)。信号互连件、总线或迹线182可包括多个位线或位互连件。金属互连件或金属迹线181-185可经由芯片900的钝化层中的一些开口921连接到电路块902和903。
电路块904可经由金属互连件或金属迹线191-195连接到电路块902和903。金属互连件或金属迹线191-195可包括多个电力互连件、平面、总线或迹线191和195(展示其中两者)；多个共享信号互连件、总线或迹线192(展示其中之一)；多个接地互连件、平面、总线或迹线193(展示其中之一)；以及多个时钟互连件、总线或迹线194(展示其中之一)。共享信号互连件、总线或迹线192可包括多个位线或位互连件。金属互连件或金属迹线191-195可经由芯片900的钝化层中的一些开口921连接到电路块902、903和904。
数据可经由例如数据位宽度等于或大于16、等于或大于32、等于或大于64、等于或大于128、等于或大于512或介于16与128之间的共享信号互连件、总线或迹线172从电路块902、903和904传输到共享存储器电路块901。数据可经由例如数据位宽度等于或大于16、等于或大于32、等于或大于64、等于或大于128、等于或大于512或介于16与128之间的共享信号互连件、总线或迹线172从共享存储器电路块901传输到电路块902、903和904。举例来说，当共享存储器电路块901与电路块902之间的共享信号总线中的信号路径开启时，共享存储器电路块901与电路块903之间的共享信号总线中的信号路径以及共享存储器电路块901与电路块904之间的共享信号总线中的信号路径关闭。或者，当共享存储器电路块901与电路块903之间的共享信号总线中的信号路径开启时，共享存储器电路块901与电路块902之间的共享信号总线中的信号路径以及共享存储器电路块901与电路块904之间的共享信号总线中的信号路径关闭。或者，当共享存储器电路块901与电路块904之间的共享信号总线中的信号路径开启时，共享存储器电路块901与电路块902之间的共享信号总线中的信号路径以及共享存储器电路块901与电路块903之间的共享信号总线中的信号路径关闭。
或者，用于在电路块902与共享存储器电路块901之间传输数据的互连件的数据位宽度可等于或大于16、等于或大于32、等于或大于64、等于或大于128、等于或大于512或介于16与128之间。用于在电路块903与共享存储器电路块901之间传输数据的互连件的数据位宽度可等于或大于16、等于或大于32、等于或大于64、等于或大于128、等于或大于512或介于16与128之间。用于在电路块904与共享存储器电路块901之间传输数据的互连件的数据位宽度可等于或大于16、等于或大于32、等于或大于64、等于或大于128、等于或大于512或介于16与128之间。
用于在电路块902与903之间传输信号的互连件可为例如数据位宽度等于或大于16、等于或大于32、等于或大于64、等于或大于128、等于或大于512或介于16与128之间的信号互连件、总线或迹线182。
用于在电路块902、903与904之间传输信号的互连件可为例如数据位宽度等于或大于16、等于或大于32、等于或大于64、等于或大于128、等于或大于512或介于16与128之间的共享信号互连件、总线或迹线192。或者，用于在电路块902与904之间传输信号的互连件的数据位宽度可等于或大于16、等于或大于32、等于或大于64、等于或大于128、等于或大于512或介于16与128之间，且用于在电路块903与904之间传输信号的互连件的数据位宽度可等于或大于16、等于或大于32、等于或大于64、等于或大于128、等于或大于512或介于16与128之间。
图106A-106H示意性地展示关于图105中所说明的芯片900的八个替代物。参看图106A，芯片900可包括半导体衬底601；位于半导体衬底601中和/或半导体衬底601上方的多个晶体管705，包括晶体管705a和705b；位于半导体衬底601上方的多个电介质层611；位于电介质层611中的多个细线金属层923；位于电介质层611中的多个通孔插塞924和926；位于电介质层611中的一者中或电介质层611中的一者上的多个金属迹线或金属垫925；位于半导体衬底601上方、晶体管705上方、电介质层611上方、细线金属层923上方和金属迹线或金属垫925上方的钝化层501；位于钝化层501上的聚合物层502；位于聚合物层502上和金属迹线或金属垫925的多个触点上的图案化金属层920；位于图案化金属层920上和聚合物层502上的聚合物层503；以及位于图案化金属层920的多个触点上和聚合物层503上的多个金属柱或金属凸块922(展示其中之一)。
半导体衬底601可为硅衬底或砷化镓(GaAs)衬底，且其厚度可大于1微米，例如介于1微米与30微米之间，介于2微米与10微米之间，介于5微米与50微米之间，介于10微米与100微米之间或介于10微米与500微米之间。电介质层611中的每一者可由氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氧化硅的单一层，或由先前所述材料制成的复合层构成。
可通过包括电镀工艺和化学机械抛光(CMP)工艺的镶嵌或双镶嵌工艺形成细线金属层923和金属迹线或金属垫925。细线金属层923和金属迹线或金属垫925中的每一者可由以下各者构成：电镀铜层743；位于电镀铜层743底部处和电镀铜层743侧壁处的粘附/势垒层741；以及介于电镀铜层743与粘附/势垒层741之间且位于电镀铜层743底部处和电镀铜层743侧壁处的种子层742。电镀铜层743的厚度可例如小于1.5微米，例如介于0.15微米与1.2微米之间；且宽度可小于1微米，例如介于0.05微米与1微米之间。种子层742可通过物理气相沉积(PVD)工艺(例如溅镀工艺)形成，且可包括铜或钛铜合金。粘附/势垒层741可通过物理气相沉积(PVD)工艺(例如溅镀工艺)形成，且可包括钛、钛钨合金、氮化钛、铬、钽或氮化钽。电镀铜层743的侧壁被粘附/势垒层741和种子层742覆盖。
或者，可通过包括溅镀铝的工艺形成金属迹线或金属垫925。金属迹线或金属垫925中的每一者例如可由含钛层(例如单一氮化钛层)和位于所述含钛层上的厚度介于0.25微米与3微米之间的铝或铝合金层构成。
金属迹线或金属垫925可经由通孔插塞926连接到顶部细线金属层923。顶部细线金属层923可经由通孔插塞924连接到底部细线金属层923。底部细线金属层923可经由通孔插塞924连接到晶体管705。
可通过化学气相沉积(CVD)方法形成钝化层501，且其厚度可大于0.2微米，例如介于0.3微米与1.5微米之间。钝化层501通常由氧化硅(例如SiO2)、氮化硅(例如Si3N4)、氮氧化硅、碳氧化硅、磷硅玻璃(PSG)、碳氮化硅，或先前所述材料的复合物制成。钝化层501可由一个或一个以上无机层构成。举例来说，钝化层501可由以下各者构成：厚度介于0.2微米与1.2微米之间的氧化物层，例如氧化硅或碳氧化硅；以及位于所述氧化物层上的厚度介于0.2微米与1.2微米之间的氮化物层，例如氮化硅、氮氧化硅或碳氮化硅。或者，钝化层501可为厚度介于0.3微米与1.5微米之间的氮化硅、氮氧化硅或碳氮化硅的单一层。
钝化层501中的多个开口921(展示其中两者)位于金属迹线或金属垫925的触点上方且暴露所述触点，且金属迹线或金属垫925的触点位于开口921的底部处。
聚合物层502的厚度可介于2微米与30微米之间。聚合物层502中的多个开口502a位于金属迹线或金属垫925的由开口921暴露的触点上方且暴露所述触点。聚合物层502的厚度可大于钝化层501的厚度且大于电介质层611中的每一者的厚度。
图案化金属层920可由粘附层301、种子层302和金属层303构成。粘附层301可形成于聚合物层502上和金属迹线或金属垫925的由开口502a暴露的触点上。种子层302可形成于粘附层301上、聚合物层502上方和金属迹线或金属垫925的由开口502a暴露的触点上方。金属层303可形成于种子层302上、聚合物层502上方和金属迹线或金属垫925的由开口502a暴露的触点上方。金属层303的侧壁未被种子层302和粘附层301覆盖。金属层303的厚度可大于各金属迹线或金属垫925的厚度且大于细线金属层923中的每一者的厚度。钝化层501介于图案化金属层920与金属迹线或金属垫925之间。粘附层301、种子层302和金属层303的规格可分别认为是图8、图19或图29中所说明的粘附层21、41或61，种子层22、42或62，和金属层23、43或63的规格。
举例来说，粘附层301可为位于聚合物层502上和金属迹线或金属垫925的由开口502a暴露的触点上的厚度小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含钛层，例如钛钨合金、钛或氮化钛的单一层。种子层302可为位于所述含钛层上的厚度小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜或钛铜合金的单一层。金属层303可为位于所述铜或钛铜合金的单一层上的厚度大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的铜层。
或者，粘附层301可为位于聚合物层502上和金属迹线或金属垫925的由开口502a暴露的触点上的厚度小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含钽层，例如钽或氮化钽的单一层。种子层302可为位于所述含钽层上的厚度小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜或钛铜合金的单一层。金属层303可为位于所述铜或钛铜合金的单一层上的厚度大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的铜层。
图案化金属层920可提供图105中所说明的金属互连件或金属迹线171-175、181-185和191-195。举例来说，位于图105中所说明的共享存储器电路块901中的晶体管705a可经由图105中所说明的由图案化金属层920提供的金属互连件或金属迹线171、172、173、174或175物理连接并电连接到位于图105中所说明的电路块902、903或904中的晶体管705b。或者，位于图105中所说明的电路块902中的晶体管705a可经由图105中所说明的由图案化金属层920提供的金属互连件或金属迹线181、182、183、184或185物理连接并电连接到位于图105中所说明的电路块903中的晶体管705b。或者，位于图105中所说明的电路块904中的晶体管705a可经由图105中所说明的由图案化金属层920提供的金属互连件或金属迹线191、192、193、194或195物理连接并电连接到位于图105中所说明的电路块902或903中的晶体管705b。
聚合物层503的厚度可介于2微米与30微米之间。聚合物层503中的多个开口503a(展示其中之一)位于图案化金属层920的触点(金属层303的触点)上方且暴露所述触点。聚合物层503的厚度可大于钝化层501的厚度且大于电介质层611中的每一者的厚度。
金属柱或金属凸块922可由粘附层311、种子层312和金属层313构成。粘附层311可形成于金属层303的由开口503a暴露的触点上和聚合物层503上。种子层312可形成于粘附层311上。金属层313可形成于种子层312上。金属层313的侧壁未被种子层312和粘附层311覆盖。
粘附层311的厚度可小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间，且可包括钛、钛钨合金、氮化钛、钽、氮化钽或铬。种子层312的厚度可小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间，且可包括铜、钛铜合金、金或镍。金属层313的厚度可大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间，且可为铜、镍或金的单一层，或包括以下各者的复合层：厚度介于5微米与50微米之间的铜层；位于所述铜层上的厚度介于0.1微米与10微米之间的镍层；以及位于所述镍层上的厚度介于0.01微米与5微米之间的金层。
举例来说，粘附层311可为位于金属层303的由开口503a暴露的触点上和聚合物层503上的厚度小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含钛层，例如钛钨合金、钛或氮化钛的单一层。种子层312可为位于所述含钛层上的厚度小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜或钛铜合金的单一层。金属层313可为位于所述铜或钛铜合金的单一层上的厚度大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的铜层。
或者，粘附层311可为位于金属层303的由开口503a暴露的触点上和聚合物层503上的厚度小于1微米，例如介于1纳米与0.5微米之间且优选介于1纳米与0.1微米之间的含钽层，例如钽或氮化钽的单一层。种子层312可为位于所述含钽层上的厚度小于1微米，例如介于10纳米与0.8微米之间且优选介于20纳米与0.5微米之间的铜或钛铜合金的单一层。金属层313可为位于所述铜或钛铜合金的单一层上的厚度大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的铜层。
参看图106B，芯片900类似于图106A中所示的芯片，但在聚合物层502上和图案化金属层920上未形成聚合物层503，且形成不具有粘附层311和种子层312，而具有直接位于图案化金属层920的金属层303的多个触点上的金属层313的金属柱或金属凸块922(展示其中之一)。图106B中所示的金属层313的厚度可大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间，且可为铜、镍或金的单一层，或包括以下各者的复合层：厚度介于5微米与50微米之间的铜层；位于所述铜层上的厚度介于0.1微米与10微米之间的镍层；以及位于所述镍层上的厚度介于0.01微米与5微米之间的金层。图106B中由与指示图106A中的元件相同的参考数字指示的元件具有与图106A中所说明的元件相同的材料和规格。
参看图106C，芯片900类似于图106A中所示的芯片，但省略了聚合物层502，且在钝化层501上和金属迹线或金属垫925的由开口921暴露的触点上形成图案化金属层920的粘附层301。图106C中由与指示图106A中的元件相同的参考数字指示的元件具有与图106A中所说明的元件相同的材料和规格。
参看图106D，芯片900类似于图106C中所示的芯片，但在金属层303上和钝化层501上形成绝缘层504，且在绝缘层504上和金属层303上方形成聚合物层503。图案化金属层920被绝缘层504覆盖，且绝缘层504中的多个开口504a(展示其中之一)位于金属层303的多个触点上方和开口503a下方且暴露这些触点。绝缘层504的厚度可大于0.1微米，例如介于0.2微米与1.5微米之间且优选介于0.3微米与1微米之间，且可为氧化硅、氮氧化硅或氮化硅的单一层，或包括氧化物层(例如氧化硅)和位于所述氧化物层上的氮化物层(例如氮化硅)的复合层。绝缘层504可通过化学气相沉积(CVD)工艺形成。图106D中由与指示图106A中的元件相同的参考数字指示的元件具有与图106A中所说明的元件相同的材料和规格。
参看图106E，芯片900类似于图106A中所示的芯片，但省略了聚合物层502和503，在钝化层501上和金属迹线或金属垫925的由开口921暴露的触点上形成图案化金属层920的粘附层301，且形成不具有粘附层311和种子层312，而具有直接位于图案化金属层920的金属层303的多个触点上的金属层313的金属柱或金属凸块922(展示其中之一)。图106E中所示的金属层313的厚度可大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间，且可为铜、镍或金的单一层，或包括以下各者的复合层：厚度介于5微米与50微米之间的铜层；位于所述铜层上的厚度介于0.1微米与10微米之间的镍层；以及位于所述镍层上的厚度介于0.01微米与5微米之间的金层。图106E中由与指示图106A中的元件相同的参考数字指示的元件具有与图106A中所说明的元件相同的材料和规格。
参看图106F，与图106A中所说明的芯片900相比，图106F中所示的芯片900进一步包括图案化金属层919和聚合物层505。图106F中由与指示图106A中的元件相同的参考数字指示的元件具有与图106A中所说明的元件相同的材料和规格。
图案化金属层919可形成于聚合物层503上、图案化金属层920上方和图案化金属层920的金属层303的由聚合物层503中的开口503a暴露的触点上。图案化金属层919可由粘附层321、种子层322和金属层323构成。
粘附层321可形成于聚合物层503上、图案化金属层920上方和金属层303的由开口503a暴露的触点上。粘附层321的厚度可小于1微米，例如介于1纳米与0.5微米之间，且可包括钛、钛钨合金、氮化钛、钽、氮化钽或铬。种子层322可形成于粘附层321上、图案化金属层920上方、聚合物层503上方和金属层303的由开口503a暴露的触点上方。种子层322的厚度可小于1微米，例如介于10纳米与0.8微米之间，且可包括铜、钛铜合金、金或镍。金属层323可形成于种子层322上、图案化金属层920上方、聚合物层503上方和金属层303的由开口503a暴露的触点上方。金属层323的侧壁未被种子层322和粘附层321覆盖。金属层323的厚度可大于金属迹线或金属垫925中的每一者的厚度且大于细线金属层923中的每一者的厚度。
举例来说，粘附层321可为位于聚合物层503上、图案化金属层920上方和金属层303的由开口503a暴露的触点上的厚度小于1微米，例如介于1纳米与0.5微米之间的含钛层，例如钛钨合金、钛或氮化钛的单一层。种子层322可为位于所述含钛层上、图案化金属层920上方、聚合物层503上方和金属层303的由开口503a暴露的触点上方的厚度小于1微米，例如介于10纳米与0.8微米之间的铜或钛铜合金的单一层。金属层323可为位于所述铜或钛铜合金的单一层上、图案化金属层920上方、聚合物层503上方和金属层303的由开口503a暴露的触点上方的厚度大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的铜层。
或者，粘附层321可为位于聚合物层503上、图案化金属层920上方和金属层303的由开口503a暴露的触点上的厚度小于1微米，例如介于1纳米与0.5微米之间的含钽层，例如钽或氮化钽的单一层。种子层322可为位于所述含钽层上、图案化金属层920上方、聚合物层503上方和金属层303的由开口503a暴露的触点上方的厚度小于1微米，例如介于10纳米与0.8微米之间的铜或钛铜合金的单一层。金属层323可为位于所述铜或钛铜合金的单一层上、图案化金属层920上方、聚合物层503上方和金属层303的由开口503a暴露的触点上方的厚度大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的铜层。
聚合物层505可形成于图案化金属层919的金属层323上，和聚合物层503上。聚合物层505中的多个开口505a(展示其中之一)位于金属层323的多个触点上方且暴露所述触点。金属柱或金属凸块922(展示其中之一)可形成于金属层323的由开口505a暴露的触点上和聚合物层505上。
举例来说，粘附层311可为位于金属层323的由开口505a暴露的触点上和聚合物层505上的厚度小于1微米，例如介于1纳米与0.5微米之间的含钛层，例如钛钨合金、钛或氮化钛的单一层。种子层312可为位于所述含钛层上的厚度小于1微米，例如介于10纳米与0.8微米之间的铜或钛铜合金的单一层。金属层313可为位于所述铜或钛铜合金的单一层上的厚度大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的铜层。铜层的侧壁未被含钛层和铜或钛铜合金的单一层覆盖。
或者，粘附层311可为位于金属层323的由开口505a暴露的触点上和聚合物层505上的厚度小于1微米，例如介于1纳米与0.5微米之间的含钽层，例如钽或氮化钽的单一层。种子层312可为位于所述含钽层上的厚度小于1微米，例如介于10纳米与0.8微米之间的铜或钛铜合金的单一层。金属层313可为位于所述铜或钛铜合金的单一层上的厚度大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间的铜层。铜层的侧壁未被含钽层和铜或钛铜合金的单一层覆盖。
图105中所示的金属互连件或金属迹线171-175、181-185或191-195例如可由图案化金属层920提供，且经由图案化金属层919连接到一些金属柱或金属凸块922。或者，图105中所示的金属互连件或金属迹线171-175、181-185或191-195可由图案化金属层919和920提供，且连接到形成于图案化金属层919上的一些金属柱或金属凸块922。
在第一种情况下，位于图105中所说明的共享存储器电路块901中的晶体管705a可经由图105中所说明的由图案化金属层920提供的金属互连件或金属迹线171、172、173、174或175物理连接并电连接到位于图105中所说明的电路块902、903或904中的晶体管705b。位于图105中所说明的电路块904中的晶体管705c可经由图105中所说明的由图案化金属层919和920提供的金属互连件或金属迹线191、192、193、194或195物理连接并电连接到位于图105中所说明的电路块902或903中的晶体管705d。
在第二种情况下，位于图105中所说明的电路块904中的晶体管705a可经由图105中所说明的由图案化金属层920提供的金属互连件或金属迹线191、192、193、194或195物理连接并电连接到位于图105中所说明的电路块902或903中的晶体管705b。位于图105中所说明的共享存储器电路块901中的晶体管705c可经由图105中所说明的由图案化金属层919和920提供的金属互连件或金属迹线171、172、173、174或175物理连接并电连接到位于图105中所说明的电路块902、903或904中的晶体管705d。
在第三种情况下，位于图105中所说明的共享存储器电路块901中的晶体管705a可经由图105中所说明的由图案化金属层920提供的金属互连件或金属迹线171、172、173、174或175物理连接并电连接到位于图105中所说明的电路块902、903或904中的晶体管705b。位于图105中所说明的电路块902中的晶体管705c可经由图105中所说明的由图案化金属层919和920提供的金属互连件或金属迹线181、182、183、184或185物理连接并电连接到位于图105中所说明的电路块903中的晶体管705d。
参看图106G，芯片900类似于图106F中所示的芯片，但省略了聚合物层502，且在钝化层501上和图案化金属层920上形成聚合物层，且在钝化层501上和金属迹线或金属垫925的由开口921暴露的触点上形成图案化金属层920的粘附层301。图106G中由与指示图106A和图106F中的元件相同的参考数字指示的元件具有与图106A和图106F中所说明的元件相同的材料和规格。
参看图106H，芯片900类似于图106G中所示的芯片，但在金属层303上和钝化层501上形成绝缘层504，且在绝缘层504上和金属层303上方形成聚合物层503。图案化金属层920被绝缘层504覆盖，且绝缘层504中的多个开口504a位于金属层303的多个触点上方和开口503a下方且暴露这些触点。绝缘层504的厚度可大于0.1微米，例如介于0.2微米与1.5微米之间且优选介于0.3微米与1微米之间，且可为氧化硅、氮氧化硅或氮化硅的单一层，或包括氧化物层(例如氧化硅)和位于所述氧化物层上的氮化物层(例如氮化硅)的复合层。绝缘层504可通过化学气相沉积(CVD)工艺形成。图106H中由与指示图106A和图106F中的元件相同的参考数字指示的元件具有与图106A和图106F中所说明的元件相同的材料和规格。
图106A-106H中所说明的芯片900中的任一者的结构可适用于芯片120、130和140中的一者或一者以上。举例来说，芯片900的结构可适用于图8、图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图107K或图107L中所示的芯片120中的任一者。金属柱或金属凸块922、图案化金属层920和金属迹线或金属垫925的规格可分别适用于金属柱或金属凸块24、图案化金属层2和金属迹线或金属垫26的规格，且形成金属柱或金属凸块922、图案化金属层920和金属迹线或金属垫925的工艺可分别适用于形成金属柱或金属凸块24、图案化金属层2和金属迹线或金属垫26的工艺。
或者，芯片900的结构可适用于图19、图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图107K、图107L或图108F中所示的芯片130中的任一者。金属柱或金属凸块922、图案化金属层920和金属迹线或金属垫925的规格可分别适用于金属柱或金属凸块44、图案化金属层4和金属迹线或金属垫46的规格，且形成金属柱或金属凸块922、图案化金属层920和金属迹线或金属垫925的工艺可分别适用于形成金属柱或金属凸块44、图案化金属层4和金属迹线或金属垫46的工艺。
或者，芯片900的结构可适用于图29、图52、图54、图55、图66、图67、图72、图73、图74、图83、图84、图85、图107K、图107L或图108F中所示的芯片140中的任一者。金属柱或金属凸块922、图案化金属层920和金属迹线或金属垫925的规格可分别适用于金属柱或金属凸块64、图案化金属层6和金属迹线或金属垫66的规格，且形成金属柱或金属凸块922、图案化金属层920和金属迹线或金属垫925的工艺可分别适用于形成金属柱或金属凸块64、图案化金属层6和金属迹线或金属垫66的工艺。
图107A-107D展示形成芯片120的另一替代物的工艺。参看图107A，半导体晶片1000可包含半导体衬底20；位于半导体衬底20中和/或半导体衬底20上方的多个晶体管；位于半导体衬底20上方的多个细线金属层；位于半导体衬底20上方且介于细线金属层之间的多个电介质层；位于电介质层中的多个通孔插塞；位于半导体衬底20上方、晶体管上方、电介质层上方和细线金属层上方的钝化层25；位于钝化层25上的图案化金属层2；以及位于图案化金属层2上的多个金属柱或金属凸块24。电介质层可由氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氧化硅的单一层，或由先前所述材料制成的复合层构成。钝化层25的规格可认为是图8中所说明的钝化层25的规格。在一种情况下，半导体晶片1000的钝化层25可包括半导体晶片1000的最顶部无机层，且半导体晶片1000的最顶部无机层可为厚度大于0.2微米，例如介于0.2微米与1.5微米之间的含氮化合物(例如氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅)层，或厚度大于0.2微米，例如介于0.2微米与1.5微米之间的含氧化合物(例如氧化硅、氮氧化硅、碳氧化硅或碳氮氧化硅)层。
在半导体晶片1000中，由最顶部细线金属层提供的多个金属迹线或金属垫26形成于半导体衬底20上方、电介质层中的一者上和钝化层25下方。钝化层25中的多个开口25a位于金属迹线或金属垫26的多个触点上方且暴露所述触点，且金属迹线或金属垫26的触点位于开口25a的底部处。开口25a中的每一者的宽度或直径可介于0.5微米与100微米之间且优选介于1微米与20微米之间。图案化金属层2可形成于金属迹线或金属垫26的由开口25a暴露的触点上和钝化层25上，且可经由开口25a连接到金属迹线或金属垫26的由开口25a暴露的触点。
金属迹线或金属垫26可包括铝、铝铜合金或电镀铜。或者，金属迹线或金属垫26的结构和电路设计可认为是图106A中所说明的金属迹线或金属垫925的结构和电路设计，即，金属迹线或金属垫26例如可通过包括电镀工艺和化学机械抛光(CMP)工艺的镶嵌或双镶嵌工艺形成，且可由以下各者构成：电镀铜层743；位于电镀铜层743的底部处和电镀铜层743的侧壁处的粘附/势垒层741；以及介于电镀铜层743与粘附/势垒层741之间且位于电镀铜层743的底部处和电镀铜层743的侧壁处的种子层742。电镀铜层743的侧壁被粘附/势垒层741和种子层742覆盖。
半导体晶片1000的半导体衬底20可为硅衬底或砷化镓(GaAs)衬底，且其厚度T3可大于100微米，例如介于100微米与300微米之间或介于150微米与250微米之间。
半导体晶片1000的图案化金属层2可由以下各者构成：位于金属迹线或金属垫26的由开口25a暴露的触点上和钝化层25上的粘附层21；位于粘附层21上的种子层22；以及位于种子层22上的金属层23。粘附层21、种子层22和金属层23的规格可分别认为是图8中所说明的粘附层21、种子层22和金属层23的规格。金属层23的侧壁未被粘附层21和种子层22覆盖。
金属柱或金属凸块24可形成于图案化金属层2的金属层23上，且可经由图案化金属层2并经由钝化层25中的开口25a连接到金属迹线或金属垫26的由开口25a暴露的触点。金属柱或金属凸块24中的每一者的厚度或高度大于5微米，例如介于5微米与50微米之间且优选介于10微米与20微米之间。金属柱或金属凸块24的规格可认为是图8中所说明的金属柱或金属凸块24的规格。
接着，参看图107B，可通过使用模制工艺或叠层工艺在钝化层25上、图案化金属层2上和金属柱或金属凸块24上形成聚合物层285。图案化金属层2和金属柱或金属凸块24被聚合物层285覆盖。聚合物层285的顶部表面285a为实质上平坦的。聚合物层285可为热膨胀系数小于15，例如介于3与6之间、介于2与8之间、介于5与10之间或介于8与15之间的聚酰亚胺或环氧树脂层。
半导体晶片1000具有顶面20a和底面29b。金属迹线或金属垫26、钝化层25、图案化金属层2、金属柱或金属凸块24和聚合物层285位于半导体晶片1000的顶面20a上方。
接着，参看图107C，通过机械研磨或化学机械抛光(CMP)半导体衬底20的底面20b使半导体晶片1000的半导体衬底20薄化到介于1微米与30微米之间，介于2微米与10微米之间，介于5微米与50微米之间或介于10微米与100微米之间的厚度T4。
参看图107D，在图107C中所说明的步骤之后，可通过裸片锯开工艺将半导体晶片1000切割成多个个别芯片120。与图8中所说明的芯片120相比，图107D中所说明的芯片120中的每一者(展示其中之一)进一步包括覆盖图案化金属层2和金属柱或金属凸块24且具有第一侧壁和与第一侧壁相对且实质上平行的第二侧壁的聚合物层285。在芯片120中的每一者中，聚合物层285的顶部表面为实质上平坦的。
图107E展示芯片130的另一替代物的横截面视图。芯片130可通过包括图107A-107D中所说明的步骤的工艺形成。与图19中所说明的芯片130相比，图107E中所说明的芯片130中的每一者进一步包括覆盖图案化金属层4和金属柱或金属凸块44且具有第一侧壁和与第一侧壁相对且实质上平行的第二侧壁的聚合物层285。在芯片130中的每一者中，聚合物层285的顶部表面为实质上平坦的，且半导体衬底40的厚度T4介于1微米与30微米之间，介于2微米与10微米之间，介于5微米与50微米之间或介于10微米与100微米之间。
图107F展示芯片140的另一替代物的横截面视图。芯片140可通过包括图107A-107D中所说明的步骤的工艺形成。与图29中所说明的芯片140相比，图107F中所说明的芯片140中的每一者进一步包括覆盖图案化金属层6和金属柱或金属凸块64且具有第一侧壁和与第一侧壁相对且实质上平行的第二侧壁的聚合物层285。在芯片140中的每一者中，聚合物层285的顶部表面为实质上平坦的，且半导体衬底60的厚度T4介于1微米与30微米之间，介于2微米与10微米之间，介于5微米与50微米之间或介于10微米与100微米之间。
图107G-107K展示根据本发明的另一实施例形成另一系统级封装或多芯片模块的工艺。参看图107G，在图1-7中所说明的步骤之后，可经由先前所述的胶材料80使图107D中所说明的芯片120(展示其中之一)附接到图案化金属层1的金属层13且附接到电介质或绝缘层10。
或者，在图1-7中所说明的步骤之后，可在图案化金属层1的金属层13上和在电介质或绝缘层10上形成聚合物层，且接着可通过胶材料80使图107D中所说明的芯片120附接到所述聚合物层。在此情况下，胶材料80形成于聚合物层上，且图107D中所说明的芯片120形成于胶材料80上。聚合物层可为厚度介于2微米与30微米之间的聚酰亚胺层或苯并环丁烯层。
参看图107H，在使芯片120附接到图案化金属层1的金属层13且附接到电介质或绝缘层10之后，可通过使用模制工艺、旋涂工艺、叠层工艺或印刷工艺在衬底110上方、电介质或绝缘层10上、图案化金属层1的金属层13上、金属柱或金属凸块14上和芯片120的聚合物层285上形成先前所述的填充或囊封层85。
接着，参看图107I，通过研磨或抛光工艺，例如机械研磨工艺、机械抛光工艺或化学机械抛光(CMP)工艺来研磨或抛光填充或囊封层85和聚合物层285。因此，金属柱或金属凸块14的顶部表面14a和金属柱或金属凸块24的顶部表面24a被暴露且未被填充或囊封层85和聚合物层285覆盖，且金属柱或金属凸块24的顶部表面24a实质上与金属柱或金属凸块14的顶部表面14a、填充或囊封层85的顶部表面85a和聚合物层285的顶部表面285b共面。图107I中所说明的研磨或抛光工艺后的金属柱或金属凸块14和24的规格可分别认为是图12中所说明的研磨或抛光工艺后的金属柱或金属凸块14和24的规格。
接着，参看图107J，可执行图13-18中所说明的步骤以提供先前所述的图案化金属层3和形成于图案化金属层3上的先前所述的金属柱或金属凸块34。图案化金属层3形成于填充或囊封层85的顶部表面85a上、聚合物层285的顶部表面285b上、金属柱或金属凸块24的顶部表面24a上和金属柱或金属凸块14的顶部表面14a上，且由以下各者构成：位于顶部表面85a、285b、24a和14a上的先前所述的粘附层31；位于粘附层31上的先前所述的种子层32；以及位于种子层32上的先前所述的金属层33。
随后，可执行图19-52中所说明的步骤，但使用图107E中所说明的芯片130替代图19中所说明的芯片130，且使用图107F中所说明的芯片140替代图29中所说明的芯片140，以提供图107K中所示的多个系统级封装或多芯片模块。可使用焊料凸块或焊料球29a将图107K中所示的系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。或者，图107K中所示的系统级封装或多芯片模块的衬底110可被球栅阵列(BGA)衬底或印制电路板(PCB)取代，即，在图39中所说明的步骤之后，可在衬底110的底部表面上形成图104中所说明的焊料凸块或焊料球845，且接着可执行单一化工艺以切割衬底110、填充或囊封层85、86和87以及散热平面8且单一化图107L中所示的多个系统级封装或多芯片模块。图107L中所示的系统级封装或多芯片模块的图案化金属层1可经由衬底110中的多个金属层连接到焊料凸块或焊料球845。可使用焊料凸块或焊料球845将图107L中所示的系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
图108A-108F展示根据本发明的另一实施例形成另一系统级封装或多芯片模块的工艺。参看图108A，可例如通过使用衬底110a中的真空穿孔来吸住芯片120，或通过首先将胶材料涂覆于衬底110a的表面111上且接着将芯片120放置于胶材料上而使多个芯片120附接到衬底110a的表面111，所述胶材料例如为聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、环氧树脂、硅氧烷或SU-8。
图108A中所示的芯片120类似于图8和图9中所示的芯片120，但未形成图案化金属层2和金属柱或金属凸块24。芯片120中的任一者可为中央处理单元(CPU)芯片；基带芯片；数字信号处理(DSP)芯片；图形处理单元(GPU)芯片；存储器芯片，例如快闪存储器芯片、动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片；无线局域网(WLAN)芯片；逻辑芯片；模拟芯片；电力装置；调节器；电力管理装置；全球定位系统(GPS)芯片；蓝牙芯片；或包含中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、存储器电路块、蓝牙电路块、全球定位系统(GPS)电路块、无线局域网(WLAN)电路块和调制解调器电路块的芯片。
图108A中所示的芯片120中的每一者具有位于半导体衬底20的顶部表面下方且位于芯片120中的每一者的顶面的钝化层25和金属迹线或金属垫26。半导体衬底20的底部表面位于芯片120中的每一者的背面处。芯片120的顶面附接到衬底110a的表面111。
接着，参看图108B，通过使用模制工艺在衬底110a的表面111上、两个相邻芯片120之间和芯片120的背面与侧壁上形成模制层385。芯片120的背面被模制层385覆盖。模制层385的顶部表面385a为实质上平坦的。模制层385可具有左侧壁和与左侧壁相对且实质上平行的右侧壁。模制层385的厚度T5可大于100微米，例如介于150微米与300微米之间或介于200微米与400微米之间。模制层385可为热膨胀系数介于2与10之间或介于5与15之间的聚合物层，例如聚酰亚胺或环氧树脂层。
接着，参看图108C，从芯片120的顶面和从模制层385移除衬底110a，且接着可翻转半成品装置以执行以下步骤。模制层385可具有与顶部表面385a相对的表面385b。表面385b优选可实质上与芯片120的钝化层25的顶部表面25t共面。
接着，参看图108D，可执行图13-18中所说明的步骤以提供先前所述的图案化金属层3和位于图案化金属层3上的先前所述的金属柱或金属凸块34。图案化金属层3可形成于每一芯片120的金属迹线或金属垫26的由钝化层25中的开口25a暴露的多个触点上、模制层385的表面385b上和每一芯片120的钝化层25的顶部表面25t上。
图案化金属层3可由先前所述的粘附层31、位于粘附层31上的先前所述种子层32和位于种子层32上的先前所述金属层33构成。金属层33的侧壁未被粘附层31和种子层32覆盖。粘附层31可形成于每一芯片120的金属迹线或金属垫26的由钝化层25中的开口25a暴露的触点上、模制层385的表面385b上和每一芯片120的钝化层25的顶部表面25t上。
举例来说，粘附层31可为位于每一芯片120的金属迹线或金属垫26的由钝化层25中的开口25a暴露的触点上、模制层385的表面385b上和每一芯片120的钝化层25的顶部表面25t上的厚度小于1微米，例如介于1纳米与0.5微米之间的含钛层，例如钛钨合金、钛或氮化钛的单一层。种子层32可为位于所述含钛层上的厚度小于1微米，例如介于10纳米与0.8微米之间的铜或钛铜合金的单一层。金属层33可为位于所述铜或钛铜合金的单一层上的厚度介于2微米与30微米之间且优选介于3微米与10微米之间的电镀铜层。电镀铜层的侧壁未被含钛层和铜或钛铜合金的单一层覆盖。金属柱或金属凸块34可为位于电镀铜层上的高度或厚度大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的铜柱或凸块。
或者，粘附层31可为位于每一芯片120的金属迹线或金属垫26的由钝化层25中的开口25a暴露的触点上、模制层385的表面385b上和每一芯片120的钝化层25的顶部表面25t上的厚度小于1微米，例如介于1纳米与0.5微米之间的含钽层，例如钽或氮化钽的单一层。种子层32可为位于所述含钽层上的厚度小于1微米，例如介于10纳米与0.8微米之间的铜或钛铜合金的单一层。金属层33可为位于所述铜或钛铜合金的单一层上的厚度介于2微米与30微米之间且优选介于3微米与10微米之间的电镀铜层。电镀铜层的侧壁未被含钽层和铜或钛铜合金的单一层覆盖。金属柱或金属凸块34可为位于电镀铜层上的高度或厚度大于15微米，例如介于15微米与520微米之间且优选介于20微米与110微米之间的铜柱或凸块。
接着，参看图108E，可执行图19-21中所说明的步骤以提供通过胶材料81附接到图案化金属层3的金属层33的先前所述的芯片130，且提供通过使用模制工艺、旋涂工艺、叠层工艺或印刷工艺而形成于模制层385的表面385b上、每一芯片120的钝化层25的顶部表面25t上、图案化金属层3的金属层33上、芯片130上、图案化金属层4的金属层43上和金属柱或金属凸块34和44的顶部上的先前所述的填充或囊封层86。
接着，参看图108F，可执行图22-38和图76-82中所说明的步骤，接着通过使用回流工艺对焊料层29进行回流以在凸块下金属(UBM)层的金属层28上形成多个实心焊料凸块或焊料球29a，且接着可执行单一化工艺以切割模制层385、填充或囊封层86和87以及聚合物层98和540且单一化图108F中所示的多个系统级封装或多芯片模块。
图108F中所示的系统级封装或多芯片模块的模制层385可具有左侧壁和与左侧壁相对且实质上平行的右侧壁。焊料凸块或焊料球29a可具有大于5微米，例如介于5微米与400微米之间且优选介于10微米与100微米之间的凸块高度，以及介于20微米与400微米之间且优选介于50微米与100微米之间的宽度或直径。焊料凸块或焊料球29a可包括铋、铟、锡铅合金、锡银合金、锡银铜合金或锡金合金。
图108F中所示的金属迹线或金属垫26、46或66的结构和电路设计可认为是图106A中所说明的金属迹线或金属垫925的结构和电路设计，即，金属迹线或金属垫26、46或66例如可通过包括电镀工艺和化学机械抛光(CMP)工艺的镶嵌或双镶嵌工艺形成，且可由以下各者构成：电镀铜层743；位于电镀铜层743的底部处和电镀铜层743的侧壁处的粘附/势垒层741；以及介于电镀铜层743与粘附/势垒层741之间的位于电镀铜层743的底部处和电镀铜层743的侧壁处的种子层742。电镀铜层743的侧壁被粘附/势垒层741和种子层742覆盖。
可使用焊料凸块或焊料球29a将图108F中所示的系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
图109A-109T展示根据本发明的另一实施例形成另一系统级封装或多芯片模块的工艺。参看图109A，可例如通过使用衬底110a中的真空穿孔吸住芯片120，或通过首先将胶材料涂覆于衬底110a的表面111上且接着将芯片120放置于胶材料上而使多个芯片120附接到衬底110a的表面111，所述胶材料例如为聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、环氧树脂、硅氧烷或SU-8。
图109A中所示的芯片120类似于图8和图9中所示的芯片120，但未形成图案化金属层2和金属柱或金属凸块24。芯片120中的任一者可为中央处理单元(CPU)芯片；基带芯片；数字信号处理(DSP)芯片；图形处理单元(GPU)芯片；存储器芯片，例如快闪存储器芯片、动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片；无线局域网(WLAN)芯片；逻辑芯片；模拟芯片；电力装置；调节器；电力管理装置；全球定位系统(GPS)芯片；蓝牙芯片；或包含中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、存储器电路块、蓝牙电路块、全球定位系统(GPS)电路块、无线局域网(WLAN)电路块和调制解调器电路块的芯片。
图109A中所示的芯片120中的每一者具有位于半导体衬底20的顶部表面下方且位于每一芯片120的顶面的钝化层25和金属迹线或金属垫26。半导体衬底20的底部表面位于每一芯片120的背面处。芯片120的顶面附接到衬底110a的表面111。
接着，参看图109B，通过使用模制工艺在衬底110a的表面111上、两个相邻芯片120之间和芯片120的背面与侧壁上形成模制层385。芯片120的背面被模制层385覆盖。模制层385的顶部表面385a为实质上平坦的。模制层385可具有左侧壁和与左侧壁相对且实质上平行的右侧壁。模制层385的厚度T5可大于100微米，例如介于150微米与300微米之间或介于200微米与400微米之间。模制层385可为热膨胀系数介于2与10之间或介于5与15之间的聚合物层，例如聚酰亚胺或环氧树脂层。
接着，参看图109C，从芯片120的顶面和从模制层385移除衬底110a，且接着可翻转半成品装置以执行以下步骤。模制层385可具有与顶部表面385a相对的表面385b。表面385b优选可实质上与芯片120的钝化层25的顶部表面25t共面。
接着，参看图109D，可执行图13和图14中所说明的步骤，但在每一芯片120的金属迹线或金属垫26的由钝化层25中的开口25a暴露的多个触点上、模制层385的表面385b上和每一芯片120的钝化层25的顶部表面25t上形成粘附层31。随后，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层92。接着，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层33下方的种子层32。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层33下方的粘附层31。因此，粘附层31、种子层32和金属层33构成形成于每一芯片120的金属迹线或金属垫26的由钝化层25中的开口25a暴露的触点上、模制层385的表面385b上和每一芯片120的钝化层25的顶部表面25t上的图案化金属层3。图109D中所示的图案化金属层3的规格可认为是图18中所说明的图案化金属层3的规格。
粘附层31例如可为位于每一芯片120的金属迹线或金属垫26的由钝化层25中的开口25a暴露的触点上、模制层385的表面385b上和每一芯片120的钝化层25的顶部表面25t上的厚度小于1微米，例如介于1纳米与0.5微米之间的含钛层，例如钛钨合金、钛或氮化钛的单一层。种子层32可为位于所述含钛层上的厚度小于1微米，例如介于10纳米与0.8微米之间的铜或钛铜合金的单一层。金属层33可为位于所述铜或钛铜合金的单一层上的厚度介于2微米与30微米之间且优选介于3微米与10微米之间的电镀铜层。电镀铜层的侧壁未被含钛层和铜或钛铜合金的单一层覆盖。
或者，粘附层31可为位于每一芯片120的金属迹线或金属垫26的由钝化层25中的开口25a暴露的触点上、模制层385的表面385b上和每一芯片120的钝化层25的顶部表面25t上的厚度小于1微米，例如介于1纳米与0.5微米之间的含钽层，例如钽或氮化钽的单一层。种子层32可为位于所述含钽层上的厚度小于1微米，例如介于10纳米与0.8微米之间的铜或钛铜合金的单一层。金属层33可为位于所述铜或钛铜合金的单一层上的厚度介于2微米与30微米之间且优选介于3微米与10微米之间的电镀铜层。电镀铜层的侧壁未被含钽层和铜或钛铜合金的单一层覆盖。
接着，参看图109E，可例如通过使用模制工艺、旋涂工艺、叠层工艺或印刷工艺在图案化金属层3的金属层33上、模制层385的表面385b上和每一芯片120的钝化层25的顶部表面25t上形成绝缘层386。绝缘层386可为厚度介于2微米与50微米之间且优选介于5微米与30微米之间的聚合物层，例如环氧树脂层、聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层或聚苯醚(PPO)层。绝缘层386的顶部表面386a可为实质上平坦的。
接着，参看图109F，可通过胶材料81使多个芯片130附接到绝缘层386的顶部表面386a。图109F中所说明的芯片130类似于图19和图20中所说明的芯片130，但在图案化金属层4上未形成金属柱或金属凸块44。胶材料81可为聚合物，例如环氧树脂、聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)，且其厚度可大于1微米，例如介于3微米与100微米之间且优选介于5微米与50微米之间。芯片130中的任一者可为中央处理单元(CPU)芯片；基带芯片；数字信号处理(DSP)芯片；图形处理单元(GPU)芯片；存储器芯片，例如快闪存储器芯片、动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片；无线局域网(WLAN)芯片；全球定位系统(GPS)芯片；逻辑芯片；模拟芯片；电力装置；调节器；电力管理装置；蓝牙芯片；或包含中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、存储器电路块、蓝牙电路块、全球定位系统(GPS)电路块、无线局域网(WLAN)电路块和调制解调器电路块的芯片。
接着，参看图109G，可例如通过使用模制工艺、旋涂工艺、叠层工艺或印刷工艺在绝缘层386的顶部表面386a上、每一芯片130的图案化金属层4的金属层43上、芯片130上和两个相邻芯片130之间形成绝缘层387。芯片130被绝缘层387覆盖。绝缘层387可为厚度大于5微米，例如介于10微米与300微米之间或介于15微米与200微米之间的聚合物层，例如环氧树脂层、聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层或聚苯醚(PPO)层。绝缘层387的顶部表面387a可为实质上平坦的。
接着，参看图109H，使用激光钻孔工艺或干式蚀刻工艺形成位于绝缘层386和387中且穿过绝缘层386和387的多个开口(或通孔)138a以暴露图案化金属层3的金属层33的多个触点，且形成位于绝缘层387中且穿过绝缘层387的多个开口(或通孔)138b以暴露图案化金属层4的金属层43的多个触点。
接着，参看图109I，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)在绝缘层387的顶部表面387a上、开口138a和138b中以及金属层33和43的由开口138a和138b暴露的触点上形成厚度小于1微米，例如介于1纳米与0.5微米之间的粘附层51。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)在粘附层51上以及开口138a和138b中形成厚度小于1微米，例如介于10纳米与0.8微米之间的种子层52。接着，可在种子层52上形成光致抗蚀剂层94。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层94图案化以在光致抗蚀剂层94中形成多个开口94a，从而暴露种子层52。
粘附层51的材料可包括钛、钛钨合金、氮化钛、铬、钽或氮化钽。种子层52的材料可包括铜、钛铜合金、金或镍。
举例来说，可通过在绝缘层387的顶部表面387a上、开口138a和138b中以及金属层33和43的由开口138a和138b暴露的触点上溅镀厚度小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)来形成粘附层51。而且，可通过在所述含钛层上以及开口138a和138b中溅镀厚度小于1微米，例如介于10纳米与0.8微米之间的铜层、钛铜合金层、金层或镍层来形成种子层52。
或者，可通过在绝缘层387的顶部表面387a上、开口138a和138b中以及金属层33和43的由开口138a和138b暴露的触点上溅镀厚度小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)来形成粘附层51。而且，可通过在所述含钽层上以及开口138a和138b中溅镀厚度小于1微米，例如介于10纳米与0.8微米之间的铜层、钛铜合金层、金层或镍层来形成种子层52。
接着，参看图109J，可通过使用包括电镀工艺和/或无电电镀工艺的工艺在由开口94a暴露的种子层52上形成厚度大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的金属层53。或者，可在开口138a和138b中进一步形成金属层53。金属层53可为铜、金或镍的单一层，或包括以下各者的复合层：厚度介于2微米与30微米之间的铜层；位于所述铜层上的厚度介于0.1微米与10微米之间的镍层；以及位于所述镍层上的厚度介于0.01微米与5微米之间的金层。举例来说，金属层53可为如下形成的单一金属层：在开口94a中和在由开口94a暴露的种子层52(优选为先前所述的铜或钛铜合金种子层52)上电镀铜层达大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的厚度。
接着，参看图109K，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层94。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层53下方的种子层52。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层53下方的粘附层51。
因此，粘附层51、种子层52和金属层53构成图案化金属层5、多个金属插塞(或金属通道)5m和多个金属插塞(或金属通道)5p。由粘附层51、种子层52和金属层53构成的图案化金属层5可形成于绝缘层387的顶部表面387a上。由粘附层51和种子层52构成或由粘附层51、种子层52和金属层53构成的金属插塞5m可形成于开口138a中以及图案化金属层3的金属层33的由开口138a暴露的触点上。介于图案化金属层5与金属层33的由开口138a暴露的触点之间的金属插塞5m可将图案化金属层5连接到金属层33的由开口138a暴露的触点。由粘附层51和种子层52构成或由粘附层51、种子层52和金属层53构成的金属插塞5p可形成于开口138b中以及图案化金属层4的金属层43的由开口138b暴露的触点上。介于图案化金属层5与金属层43的由开口138b暴露的触点之间的金属插塞5p可将图案化金属层5连接到金属层43的由开口138b暴露的触点。
接着，参看图109L，可例如通过使用模制工艺、旋涂工艺、叠层工艺或印刷工艺在图案化金属层5的金属层53上和在绝缘层387的顶部表面387a上形成绝缘层388。绝缘层388可为厚度介于2微米与50微米之间且优选介于5微米与30微米之间的聚合物层，例如环氧树脂层、聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层或聚苯醚(PPO)层。绝缘层388的顶部表面388a可为实质上平坦的。
接着，参看图109M，可通过胶材料82使多个芯片140附接到绝缘层388的顶部表面388a。图109M中所说明的芯片140类似于图29和图30中所说明的芯片140，但在图案化金属层6上未形成金属柱或金属凸块64。胶材料82可为聚合物，例如环氧树脂、聚酰亚胺、苯并环丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)，且其厚度可大于1微米，例如介于3微米与100微米之间且优选介于5微米与50微米之间。芯片140中的任一者可为中央处理单元(CPU)芯片；基带芯片；数字信号处理(DSP)芯片；图形处理单元(GPU)芯片；存储器芯片，例如快闪存储器芯片、动态随机存取存储器(DRAM)芯片或静态随机存取存储器(SRAM)芯片；无线局域网(WLAN)芯片；全球定位系统(GPS)芯片；逻辑芯片；模拟芯片；电力装置；调节器；电力管理装置；蓝牙芯片；或包含中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、基带电路块、数字信号处理(DSP)电路块、存储器电路块、蓝牙电路块、全球定位系统(GPS)电路块、无线局域网(WLAN)电路块和调制解调器电路块的芯片。
接着，参看图109N，可例如通过使用模制工艺、旋涂工艺、叠层工艺或印刷工艺在绝缘层388的顶部表面388a上、每一芯片140的图案化金属层6的金属层63上、芯片140上和两个相邻芯片140之间形成绝缘层389。芯片140被绝缘层389覆盖。绝缘层389可为厚度大于5微米，例如介于10微米与300微米之间或介于15微米与200微米之间的聚合物层，例如环氧树脂层、聚酰亚胺层、苯并环丁烷(BCB)层、聚苯并噁唑(PBO)层或聚苯醚(PPO)层。绝缘层389的顶部表面389a可为实质上平坦的。
接着，参看图109O，使用激光钻孔工艺或干式蚀刻工艺形成位于绝缘层388和389中且穿过绝缘层388和389的多个开口(或通孔)238a以暴露图案化金属层5的金属层53的多个触点，且形成位于绝缘层389中且穿过绝缘层389的多个开口(或通孔)238b以暴露图案化金属层6的金属层63的多个触点。
接着，参看图109P，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)在绝缘层389的顶部表面389a上、开口238a和238b中以及金属层53和63的由开口238a和238b暴露的触点上形成厚度小于1微米，例如介于1纳米与0.5微米之间的粘附层71。随后，可通过使用物理气相沉积(PVD)工艺(例如溅镀工艺或蒸镀工艺)在粘附层71上以及开口238a和238b中形成厚度小于1微米，例如介于10纳米与0.8微米之间的种子层72。接着，可在种子层72上形成光致抗蚀剂层96。随后，利用光刻、曝光和显影工艺使光致抗蚀剂层96图案化以在光致抗蚀剂层96中形成多个开口96a，从而暴露种子层72。
粘附层71的材料可包括钛、钛钨合金、氮化钛、铬、钽或氮化钽。种子层72的材料可包括铜、钛铜合金、金或镍。
举例来说，可通过在绝缘层389的顶部表面389a上、开口238a和238b中以及金属层53和63的由开口238a和238b暴露的触点上溅镀厚度小于1微米，例如介于1纳米与0.5微米之间的含钛层(例如钛钨合金、钛或氮化钛的单一层)来形成粘附层71。而且，可通过在所述含钛层上以及开口238a和238b中溅镀厚度小于1微米，例如介于10纳米与0.8微米之间的铜层、钛铜合金层、金层或镍层来形成种子层72。
或者，可通过在绝缘层389的顶部表面389a上、开口238a和238b中以及金属层53和63的由开口238a和238b暴露的触点上溅镀厚度小于1微米，例如介于1纳米与0.5微米之间的含钽层(例如钽或氮化钽的单一层)来形成粘附层71。而且，可通过在所述含钽层上以及开口238a和238b中溅镀厚度小于1微米，例如介于10纳米与0.8微米之间的铜层、钛铜合金层、金层或镍层来形成种子层72。
接着，参看图109Q，可通过使用包括电镀工艺和/或无电电镀工艺的工艺在由开口96a暴露的种子层72上形成厚度大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的金属层73。或者，可在开口238a和238b中进一步形成金属层73。金属层73可为铜、金或镍的单一层，或包括以下各者的复合层：厚度介于2微米与30微米之间的铜层；位于所述铜层上的厚度介于0.1微米与10微米之间的镍层；以及位于所述镍层上的厚度介于0.01微米与5微米之间的金层。举例来说，金属层73可为如下形成的单一金属层：在开口96a中和在由开口96a暴露的种子层72(优选为先前所述的铜或钛铜合金种子层72)上电镀铜层达大于1微米，例如介于2微米与30微米之间且优选介于3微米与10微米之间的厚度。
接着，参看图109R，使用含有胺或NaCO3的化学溶液移除光致抗蚀剂层96。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层73下方的种子层72。随后，通过使用湿式化学蚀刻工艺或反应性离子蚀刻(RIE)工艺移除不在金属层73下方的粘附层71。
因此，粘附层71、种子层72和金属层73构成图案化金属层7、多个金属插塞7m和多个金属插塞7p。由粘附层71、种子层72和金属层73构成的图案化金属层7可形成于绝缘层389的顶部表面389a上。由粘附层71和种子层72构成或由粘附层71、种子层72和金属层73构成的金属插塞7m可形成于开口238a中以及图案化金属层5的金属层53的由开口238a暴露的触点上。介于图案化金属层7与金属层53的由开口238a暴露的触点之间的金属插塞7m可将图案化金属层7连接到金属层53的由开口238a暴露的触点。由粘附层71和种子层72构成或由粘附层71、种子层72和金属层73构成的金属插塞7p可形成于开口238b中以及图案化金属层6的金属层63的由开口238b暴露的触点上。介于图案化金属层7与金属层63的由开口238b暴露的触点之间的金属插塞7p可将图案化金属层7连接到金属层63的由开口238b暴露的触点。
参看图109S，在图109R中所说明的步骤之后，可在图案化金属层7的金属层73上和在绝缘层389的顶部表面389a上形成聚合物层98，且聚合物层98中的多个开口98a位于图案化金属层7的金属层73的多个触点上方且暴露所述触点。聚合物层98可为聚酰亚胺层、聚苯并噁唑(PBO)层、苯并环丁烷(BCB)层、环氧树脂层或聚苯醚(PPO)层，且其厚度可介于1微米与30微米之间，且优选介于2微米与15微米之间或介于5微米与10微米之间。
接着，参看图109T，在图案化金属层7的由开口98a暴露的触点上方形成多个焊料凸块或焊料球29a以及由先前所述的粘附层18、种子层19和金属层27和28构成的凸块下金属(UBM)层，且接着可执行单一化工艺以切割模制层385、绝缘层386-389和聚合物层98且单一化图109T中所示的多个系统级封装或多芯片模块。凸块下金属(UBM)层可形成于聚合物层98上和金属层73的由开口98a暴露的触点上，且焊料凸块或焊料球29a可形成于凸块下金属(UBM)层上。形成图109T中所说明的凸块下金属(UBM)层和焊料凸块或焊料球29a的工艺类似于图80-83中所说明的工艺，但在聚合物层98上和在金属层73的由开口98a暴露的触点上形成凸块下金属(UBM)层的粘附层18。
图109T中所示的系统级封装或多芯片模块的模制层385可具有左侧壁和与左侧壁相对且实质上平行的右侧壁。焊料凸块或焊料球29a可具有大于5微米，例如介于5微米与400微米之间且优选介于10微米与100微米之间的凸块高度，以及介于20微米与400微米之间且优选介于50微米与100微米之间的宽度或直径。焊料凸块或焊料球29a可包括铋、铟、锡铅合金、锡银合金、锡银铜合金或锡金合金。可使用焊料凸块或焊料球29a将图109T中所示的系统级封装或多芯片模块连接到母板、印刷电路板、金属衬底、玻璃衬底或陶瓷衬底。
关于图109T中所说明的系统级封装或多芯片模块，芯片130可经由金属插塞5p和图案化金属层5彼此连接，且可依序经由金属插塞5p、图案化金属层5、金属插塞5m和图案化金属层3连接到芯片120。芯片120可经由图案化金属层3彼此连接。芯片140可经由金属插塞7p和图案化金属层7彼此连接，可依序经由金属插塞7p、图案化金属层7、金属插塞7m、图案化金属层5和金属插塞5p连接到芯片130，且可依序经由金属插塞7p、图案化金属层7、金属插塞7m、图案化金属层5、金属插塞5m和图案化金属层3连接到芯片120。
图109T中所说明的系统级封装或多芯片模块的图案化金属层3可包括多个金属互连件或金属迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。芯片120中的一者例如可具有经由由图案化金属层3提供的金属互连件或金属迹线中的一者或一者以上连接到芯片120中的另一者的金属迹线或金属垫26中的一者或一者以上的金属迹线或金属垫26中的一者。
图109T中所说明的系统级封装或多芯片模块的图案化金属层5可包括多个金属互连件或金属迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。芯片130中的一者例如可具有依序经由图案化金属层4、金属插塞5p中的一者、由图案化金属层5提供的金属互连件或金属迹线中的一者、金属插塞5m中的一者，和图案化金属层3而连接到芯片120中的一者的金属迹线或金属垫26中的一者的金属迹线或金属垫46中的一者，且可具有依序经由图案化金属层4、金属插塞5p中的另一者、由图案化金属层5提供的金属互连件或金属迹线中的另一者、金属插塞7m中的一者、图案化金属层7、金属插塞7p中的一者，和图案化金属层6而连接到芯片140中的一者的金属迹线或金属垫66中的一者的金属迹线或金属垫46中的另一者。芯片130中的一者例如可经由由图案化金属层5提供的金属互连件或金属迹线中的一者或一者以上连接到芯片130中的另一者。
图109T中所说明的系统级封装或多芯片模块的图案化金属层7可包括多个金属互连件或金属迹线，例如信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。芯片140中的一者例如可具有依序经由图案化金属层6、金属插塞7p中的一者、由图案化金属层7提供的金属互连件或金属迹线中的一者、金属插塞7m中的一者、图案化金属层5、金属插塞5m中的一者，和图案化金属层3而连接到芯片120中的一者的金属迹线或金属垫26中的一者的金属迹线或金属垫66中的一者，且可具有依序经由图案化金属层6、金属插塞7p中的另一者、由图案化金属层7提供的金属互连件或金属迹线中的另一者、金属插塞7m中的另一者、图案化金属层5、金属插塞5p中的一者，和图案化金属层4而连接到芯片130中的一者的金属迹线或金属垫46中的一者的金属迹线或金属垫66中的另一者。芯片140中的一者例如可经由由图案化金属层7提供的金属互连件或金属迹线中的一者或一者以上而连接到芯片140中的另一者。
图109U展示图109T中所示的系统级封装或多芯片模块的图案化金属层5的示意性俯视透视图，且图109T可为沿图109U中所示的线B-B′切割的横截面视图。参看图109T和图109U，系统级封装或多芯片模块可包括由图案化金属层5提供的多个金属互连件或金属迹线5s、5t、5u、5v和5w。无论在何处形成金属互连件或金属迹线5s、5t、5u、5v和5w，金属互连件或金属迹线5s、5t、5u、5v和5w中的任一者可为信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。左侧芯片130具有边缘130a和与边缘130a相对且实质上平行的边缘130b。右侧芯片130具有边缘130c和与边缘130c相对且实质上平行的边缘130d。金属互连件或金属迹线5s可延伸跨越左侧芯片130的边缘130a，且金属互连件或金属迹线5t可延伸跨越左侧芯片130的边缘130b。金属互连件或金属迹线5u可延伸跨越右侧芯片130的边缘130c，且金属互连件或金属迹线5v可延伸跨越右侧芯片130的边缘130d。金属互连件或金属迹线5w可延伸跨越左侧芯片130的边缘130b且跨越右侧芯片130的边缘130c。
金属互连件或金属迹线5s、5t、5u、5v和5w可连接到金属插塞5m，且可依序经由金属插塞5m和图案化金属层3而连接到芯片120的金属迹线或金属垫26。此外，金属互连件或金属迹线5s、5t、5u、5v和5w可连接到金属插塞7m，且可依序经由金属插塞7m、图案化金属层7和金属插塞7p而连接到芯片140的金属迹线或金属垫66。
左侧芯片130可包括由左侧芯片130的图案化金属层4提供的多个金属互连件或金属迹线4a、4b和4c。无论在何处形成金属互连件或金属迹线4a、4b和4c，金属互连件或金属迹线4a、4b和4c中的任一者可为信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。
右侧芯片130可包括由右侧芯片130的图案化金属层4提供的多个金属互连件或金属迹线4d、4e、4f和4g。无论在何处形成金属互连件或金属迹线4d、4e、4f和4g，金属互连件或金属迹线4d、4e、4f和4g中的任一者可为信号迹线、时钟总线、时钟迹线、电力平面、电力总线、电力迹线、接地平面、接地总线或接地迹线。
左侧芯片130具有布置于左侧芯片130的中心区域中的多个触点46a、46b和46g。或者，触点46g可布置于左侧芯片130的周边区域中。由左侧芯片130的金属迹线或金属垫46提供触点46a、46b和46g。左侧芯片130的钝化层45中的开口45a位于触点46a、46b和46g上方且暴露触点46a、46b和46g，且触点46a、46b和46g位于左侧芯片130的钝化层45中的开口45a的底部处。
右侧芯片130具有布置于右侧芯片130的中心区域中的多个触点46c和46d，以及布置于右侧芯片130的周边区域中的多个触点46e、46f和46h。或者，触点46h可布置于右侧芯片130的中心区域中。由右侧芯片130的金属迹线或金属垫46提供触点46c、46d、46e、46f和46h。右侧芯片130的钝化层45中的开口45a位于触点46c、46d、46e、46f和46h上方且暴露触点46c、46d、46e、46f和46h，且触点46c、46d、46e、46f和46h位于右侧芯片130的钝化层45中的开口45a的底部处。
触点46a可布置于左侧芯片130的中心区域中的第一条线中，且触点46b可布置于左侧芯片130的中心区域中与第一条线并行的第二条线中。触点46c可布置于右侧芯片130的中心区域中的第三条线中，且触点46d可布置于右侧芯片130的中心区域中与第三条线并行的第四条线中。触点46e可布置于右侧芯片130的周边区域中与第三条线并行的第五条线中。触点46f可布置于右侧芯片130的周边区域中与第三条线并行的第六条线中。
触点46a中的每一者可依序经由金属互连件或金属迹线4a中的一者、金属插塞5p中的一者和金属互连件或金属迹线5s中的一者而连接到金属插塞5m中的一者。从俯视透视图可见，触点46a的位置不同于与触点46a连接的金属插塞5m和5p的位置。
触点46b中的每一者可依序经由金属互连件或金属迹线4b中的一者、金属插塞5p中的一者和金属互连件或金属迹线5t中的一者而连接到金属插塞7m中的一者。从俯视透视图可见，触点46b的位置不同于连接触点46b的金属插塞7m的位置。
触点46e中的每一者可依序经由金属互连件或金属迹线4d中的一者、金属插塞5p中的一者和金属互连件或金属迹线5u中的一者而连接到金属插塞5m中的一者。从俯视透视图可见，触点46e的位置不同于与触点46e连接的金属插塞5m的位置。
各触点46f可依序经由金属互连件或金属迹线4e中的一者、金属插塞5p中的一者和金属互连件或金属迹线5v中的一者而连接到金属插塞7m中的一者。从俯视透视图可见，触点46f的位置不同于与触点46f连接的金属插塞7m的位置。
触点46c可经由金属互连件或金属迹线4f连接到触点46d。左侧芯片130的触点46g可依序经由金属互连件或金属迹线4c、位于左侧芯片130上方的金属插塞5p、金属互连件或金属迹线5w、位于右侧芯片130上方的金属插塞5p，和金属互连件或金属迹线4g而连接到右侧芯片130的触点46h。
在一种情况下，左侧芯片130可为动态随机存取存储器(DRAM)芯片；且右侧芯片130可为另一动态随机存取存储器(DRAM)芯片、中央处理单元(CPU)芯片、图形处理单元(GPU)芯片、数字信号处理(DSP)芯片，或包括中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、数字信号处理(DSP)电路块、基带电路块、蓝牙电路块、全球定位系统(GPS)电路块、存储器电路块、无线局域网(WLAN)电路块和调制解调器电路块的芯片。
在另一种情况下，左侧芯片130可为中央处理单元(CPU)芯片；且右侧芯片130可为另一中央处理单元(CPU)芯片、图形处理单元(GPU)芯片、数字信号处理(DSP)芯片，或包括中央处理单元(CPU)电路块、图形处理单元(GPU)电路块、数字信号处理(DSP)电路块、基带电路块、蓝牙电路块、全球定位系统(GPS)电路块、存储器电路块、无线局域网(WLAN)电路块和调制解调器电路块的芯片。
或者，关于图109T和图109U中所示的系统级封装或多芯片模块，金属插塞5p可进一步形成于金属互连件或金属迹线4f的多个触点上。而且，互连件或迹线4f中的一者可依序经由形成于金属互连件或金属迹线4f的触点上的金属插塞5p中的一者、由图案化金属层5提供的多个金属互连件或金属迹线(例如信号迹线、时钟迹线、电力总线或电力迹线，或接地总线或接地迹线)中的一者、金属插塞5m中的一者，和图案化金属层3而连接到芯片120的金属迹线或金属垫26中的一者，且依序经由形成于金属互连件或金属迹线4f的触点上的金属插塞5p中的一者、由图案化金属层5提供的金属互连件或金属迹线中的一者、金属插塞7m中的一者、图案化金属层7和金属插塞7p中的一者而连接到芯片140的金属迹线或金属垫66中的一者。
或者，关于图109T和图109U中所示的系统级封装或多芯片模块，可省略由左侧芯片和右侧芯片130的图案化金属层4提供的金属互连件或金属迹线4a、4b、4c、4d、4e、4f和4g，且金属插塞5p可直接形成于触点46a、46b、46c、46d、46e、46f、46g和46h上。触点46a可经由直接形成于触点46a上的金属插塞5p连接到金属互连件或金属迹线5s。触点46b可经由直接形成于触点46b上的金属插塞5p连接到金属互连件或金属迹线5t。触点46e可经由直接形成于触点46e上的金属插塞5p连接到金属互连件或金属迹线5u。触点46f可经由直接形成于触点46f上的金属插塞5p连接到金属互连件或金属迹线5v。触点46g可经由直接形成于触点46g上的金属插塞5p连接到金属互连件或金属迹线5w，且触点46h可经由直接形成于触点46h上的金属插塞5p连接到金属互连件或金属迹线5w。触点46c可依序经由直接形成于触点46c上的金属插塞5p、由位于右侧芯片130上方的图案化金属层5提供的多个金属互连件或金属迹线(例如信号迹线、时钟迹线、电力总线或电力迹线、接地总线或接地迹线)，和直接形成于触点46d上的金属插塞5p而连接到触点46d；且金属互连件或金属迹线可经由金属插塞5m和图案化金属层3连接到芯片120的金属迹线或金属垫26，且经由金属插塞7m、图案化金属层7和金属插塞7p连接到芯片140的金属迹线或金属垫66。
图52、图54、图55、图66、图67、图72、图73、图83、图84、图104、图107K、图107L、图108F和图109T中所示的先前所述的系统级封装或多芯片模块、图74中所示的先前所述的模块以及图85中所示的先前所述的电子装置可用于例如电话、无绳电话、移动电话、智能型电话、上网本计算机、笔记本计算机、数码相机、数字视频相机、数码相框、个人数字助理(PDA)、口袋型个人计算机、便携式个人计算机、电子书、数字书、桌上型计算机、平板计算机、汽车电子产品、移动因特网装置(MID)、移动电视、投影仪、移动投影仪、微型投影仪、智能型投影仪、三维3D视频显示器、3D电视(3D TV)、3D视频游戏机、移动计算机装置、移动计算机电话(还称为移动电话计算机或移动个人计算机电话)(其为组合并提供计算机与电话的功能的装置或系统)，或例如用于云计算的高性能和/或低功率计算机或服务器。
已论述的组件、步骤、特征、益处和优势仅为说明性的。其或关于其的论述无意以任何方式限制本发明的范围。还涵盖众多其它实施例。这些实施例包括具有较少、额外和/或不同组件、步骤、特征、益处和优势的实施例。这些实施例还包括组件和/或步骤以不同方式布置和/或排序的实施例。在阅读本发明时，所属领域的技术人员应了解，可在硬件、软件、固件或其任何组合中且在一个或一个以上通信网络上实施本发明的实施例。合适的软件可包括用于执行设计和/或控制本发明的系统级封装(SIP)或多芯片模块MCM(或其部分)的实施的方法和技术(和其部分)的计算机可读指令或机器可读指令。可利用任何合适的软件语言(机器相关或机器无关)或计算机可读存储媒体。此外，本发明的实施例可包括于各种信号中或由各种信号载运，例如在无线RF或IR通信链路上传输或从因特网下载。
除非另有说明，否则本说明书中(包括权利要求书中)所陈述的所有测量、值、等级、位置、量值、尺寸和其它规格为近似而非精确的。上述各者意欲具有与其相关功能且与其所属技术中惯用者相符的合理范围。

Claims (20)

1.一种系统级封装，其包含：
第一聚合物层；
位于所述第一聚合物层中的第一芯片；
位于所述第一芯片上方和所述第一聚合物层的顶部表面上方的第一金属层，其中所述第一金属层连接到所述第一芯片；
位于所述第一聚合物层上方、所述第一芯片上方和所述第一金属层上方的第二聚合物层；
位于所述第二聚合物层中的第二芯片，其中所述第二芯片包含位于所述第二聚合物层中的第一金属凸块；
位于所述第二聚合物层中和所述第一金属层上方的第二金属凸块，其中所述第二金属凸块连接到所述第一金属层，其中所述第二金属凸块高于所述第一金属凸块，其中所述第一金属凸块的顶部表面和所述第二金属凸块的顶部表面未被所述第二聚合物层覆盖；以及
位于所述第一金属凸块的所述顶部表面上、所述第二金属凸块的所述顶部表面上和所述第二聚合物层的顶部表面上方的第二金属层，其中所述第二金属层将所述第一金属凸块连接到所述第二金属凸块，其中所述第一金属凸块依序经由所述第二金属层、所述第二金属凸块和所述第一金属层而连接到所述第一芯片。
2.根据权利要求1所述的系统级封装，其中所述第一芯片包含中央处理单元CPU芯片、基带芯片、图形处理单元GPU芯片、数字信号处理DSP芯片、无线局域网WLAN芯片、存储器芯片、快闪存储器芯片、动态随机存取存储器DRAM芯片、静态随机存取存储器SRAM芯片、逻辑芯片、模拟芯片、电力装置、调节器、电力管理装置、全球定位系统GPS芯片、蓝牙芯片，或包含以下各者的芯片上系统SOC：中央处理单元CPU电路块、图形处理单元GPU电路块、基带电路块、数字信号处理DSP电路块、存储器电路块、蓝牙电路块、全球定位系统GPS电路块、无线局域网WLAN电路块和调制解调器电路块。
3.根据权利要求1所述的系统级封装，其进一步包含位于所述第一聚合物层下方的衬底，其中所述第一芯片和所述第二芯片位于所述衬底上方，其中所述衬底包含母板、印刷电路板、球栅阵列BGA衬底、金属衬底、玻璃衬底或陶瓷衬底。
4.根据权利要求1所述的系统级封装，其进一步包含位于所述第一聚合物层的所述顶部表面上方的第三金属层，其中所述第三金属层与所述第一金属层位于同一水平面上，其中所述第二芯片进一步垂直位于所述第三金属层上方，其中所述第三金属层提供电力互连件、接地互连件或信号互连件。
5.根据权利要求1所述的系统级封装，其进一步包含位于所述第一芯片上方、所述第二芯片上方、所述第二聚合物层上方、所述第二金属凸块上方和所述第二金属层上方的散热平面，其中所述第一芯片和所述第二芯片连接到所述散热平面。
6.根据权利要求1所述的系统级封装，其中所述第一金属凸块包含厚度介于5微米与50微米之间的第一铜层，其中所述第二金属凸块包含厚度介于15微米与520微米之间的第二铜层。
7.根据权利要求1所述的系统级封装，其中所述第一芯片包含位于所述第一聚合物层中的第三金属凸块，其中所述第三金属凸块的顶部表面未被所述第一聚合物层覆盖，其中所述第一金属层进一步位于所述第三金属凸块的所述顶部表面上，其中所述第一金属凸块依序经由所述第二金属层、所述第二金属凸块和所述第一金属层而连接到所述第三金属凸块。
8.根据权利要求1所述的系统级封装，其中所述第一金属层提供电力互连件、接地互连件或信号互连件。
9.根据权利要求1所述的系统级封装，其进一步包含位于所述第一聚合物层的所述顶部表面上方和所述第一芯片上方的第三金属层、位于所述第二聚合物层中的第三芯片、位于所述第二聚合物层中和所述第三金属层上方的第三金属凸块，和位于所述第三芯片的第四金属凸块的顶部表面上、所述第三金属凸块的顶部表面上和所述第二聚合物层的所述顶部表面上方的第四金属层，其中所述第四金属凸块位于所述第二聚合物层中，其中所述第三金属凸块的所述顶部表面和所述第四金属凸块的所述顶部表面未被所述第二聚合物层覆盖，其中所述第四金属层将所述第三金属凸块连接到所述第四金属凸块，其中所述第三金属凸块高于所述第四金属凸块，其中所述第四金属凸块依序经由所述第四金属层、所述第三金属凸块和所述第三金属层而连接到所述第一芯片。
10.根据权利要求1所述的系统级封装，其中在所述第一芯片与第二芯片之间进行并行数据通信的位线的总数大于128，且所述位线中的一者是由所述第一和第二金属层以及所述第一和第二金属凸块提供。
11.一种系统级封装，其包含：
衬底；
位于所述衬底上方的第一聚合物层；
位于所述第一聚合物层中和所述衬底上方的第一芯片，其中所述第一芯片包含第一金属凸块和第二金属凸块；
位于所述第一聚合物层中和所述衬底上方的第三金属凸块，其中所述第三金属凸块连接到所述衬底的垫，其中所述第三金属凸块高于所述第一金属凸块且高于所述第二金属凸块，其中所述第一金属凸块的顶部表面、所述第二金属凸块的顶部表面和所述第三金属凸块的顶部表面未被所述第一聚合物层覆盖；
位于所述第一金属凸块的所述顶部表面上、所述第三金属凸块的所述顶部表面上和所述第一聚合物层的顶部表面上方的第一金属层，其中所述第一金属层将所述第一金属凸块连接到所述第三金属凸块，其中所述第一金属凸块依序经由所述第一金属层和所述第三金属凸块而连接到所述衬底的所述垫；
位于所述第二金属凸块的所述顶部表面上和所述第一聚合物层的所述顶部表面上方的第二金属层，其中所述第二金属层连接到所述第二金属凸块；
位于所述第一聚合物层上方、所述第一金属层上方、所述第二金属层上方和所述第一芯片上方的第二聚合物层；
位于所述第二聚合物层中的第二芯片，其中所述第二芯片包含第四金属凸块；
位于所述第二聚合物层中的第五金属凸块，其中所述第五金属凸块连接到所述第二金属层，其中所述第五金属凸块高于所述第四金属凸块，其中所述第四金属凸块的顶部表面和所述第五金属凸块的顶部表面未被所述第二聚合物层覆盖；以及
位于所述第四金属凸块的所述顶部表面上、所述第五金属凸块的所述顶部表面上和所述第二聚合物层的顶部表面上方的第三金属层，其中所述第三金属层将所述第四金属凸块连接到所述第五金属凸块，其中所述第四金属凸块依序经由所述第三金属层、所述第五金属凸块和所述第二金属层而连接到所述第二金属凸块。
12.根据权利要求11所述的系统级封装，其中所述衬底包含母板、印刷电路板、球栅阵列BGA衬底、金属衬底、玻璃衬底或陶瓷衬底。
13.根据权利要求11所述的系统级封装，其中所述第一芯片包含中央处理单元CPU芯片、基带芯片、图形处理单元GPU芯片、数字信号处理DSP芯片、无线局域网WLAN芯片、存储器芯片、快闪存储器芯片、动态随机存取存储器DRAM芯片、静态随机存取存储器SRAM芯片、逻辑芯片、模拟芯片、电力装置、调节器、电力管理装置、全球定位系统GPS芯片、蓝牙芯片，或包含以下各者的芯片上系统SOC：中央处理单元CPU电路块、图形处理单元GPU电路块、基带电路块、数字信号处理DSP电路块、存储器电路块、蓝牙电路块、全球定位系统GPS电路块、无线局域网WLAN电路块和调制解调器电路块。
14.根据权利要求11所述的系统级封装，其进一步包含位于所述第一聚合物层的所述顶部表面上方的第四金属层，其中所述第二芯片进一步垂直位于所述第四金属层上方，其中所述第四金属层提供电力互连件、接地互连件或信号互连件。
15.根据权利要求11所述的系统级封装，其进一步包含位于所述第一芯片上方、所述第二芯片上方、所述第二聚合物层上方、所述第五金属凸块上方和所述第三金属层上方的散热平面，其中所述第一芯片和所述第二芯片连接到所述散热平面。
16.根据权利要求11所述的系统级封装，其中所述第四金属凸块包含厚度介于5微米与50微米之间的第一铜层，其中所述第五金属凸块包含厚度介于15微米与520微米之间的第二铜层。
17.根据权利要求11所述的系统级封装，其中所述第二金属层包含厚度介于2微米与30微米之间的第一铜层，其中所述第三金属层包含厚度介于2微米与30微米之间的第二铜层。
18.根据权利要求11所述的系统级封装，其中所述第三金属层提供电力互连件、接地互连件或信号互连件。
19.根据权利要求11所述的系统级封装，其进一步包含位于所述第二聚合物层中或所述第二聚合物层上方的无源组件。
20.根据权利要求11所述的系统级封装，其中所述第二芯片进一步垂直位于所述第二金属层上方。
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