JP2007287801A - 電気・光混載三次元半導体モジュール及びハイブリット回路装置並びに携帯型電話機 - Google Patents

電気・光混載三次元半導体モジュール及びハイブリット回路装置並びに携帯型電話機 Download PDF

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Abstract

【課題】 半導体ディバイスを三次元実装し、各半導体ディバイス間の配線の短縮化、微細化、高密度化を図る。
【解決手段】 異なる機能の半導体ディバイス３を実装するとともに薄型化された複数の単位ウエハ層体２を製作し、内蔵した導電ポスト１１を介して互いに電気的に接続して積層するとともに最上層若しくは最下層の単位ウエハ層体に光学素子ディバイス３Ｃを実装して構成する。
【選択図】 図１

Description

本発明は、複数個の単位ウエハ層体を積層することにより発光素子ディバイスを含む複数個の半導体ディバイスが三次元に配置されてなる電気・光混載三次元半導体モジュール及びこの電気・光混載三次元半導体モジュールをモジュール実装基板に実装したハイブリット回路装置並びにこのハイブリット回路装置を備えて可動機構により可動自在に組み合わされた第１筐体部の回路部と第２筐体部の回路部との間を電気・光混載三次元半導体モジュールを介して電気的かつ光学的に接続する携帯型電話機に関する。
例えば、パーソナルコンピュータ、携帯電話機、ビデオレコーダ或いはオーディオ機器等の各種の電子機器においては、小型化や多機能化或いは高機能化が図られており、これに伴ってこれら機器を構成する部品や基板における小型化、薄型化、軽量化或いは高密度実装化や低電力消費化が図られている。電子機器等においては、例えば配線層の多層化や微細化或いは多ピン化等の技術とともにベアチップを基板にダイレクト実装するフリップチップ実装法等のＣＳＰ（Chip Sise Package）技術等の配線技術や、半導体基板上で再配線層の形成やパッケージ化するＷＬＰ（wafer-level package）或いはＷＬＣＳＰ（wafer-level chipsize package）等の半導体パッケージ化技術等が開発されている。
半導体装置においては、さらなる高集積化の対応としてＤＲＡＭ（dynamic randam-access memory）等の大規模メモリ回路や高周波信号を用いる高速アナログ回路等のような複数の異種機能回路を同時に集積する要求も大きく、いわゆるＳＯＣ（system on chip）と称される大規模な１チップ化が検討されている。しかしながら、かかるＳＯＣ技術においては、１チップ化のためのウエハ製造プロセスが非常に高度かつ複雑であり、搭載されるロジック機能、メモリ機能或いはアナログ機能等の個々の機能に対する製造プロセスの最適化が困難であった。また、ＳＯＣ技術においては、マスク費用を含めて莫大な開発費用や開発期間の長期化といった問題があり、さらにリークの増加や基板ノイズ等の問題もある。したがって、ＳＯＣ技術は、非常に高い性能を追求するとともに大量生産が可能なシステムへの適用に限定される傾向にある。
半導体装置においては、例えば目的に応じた複数個の複数のＬＳＩ（large scale integration）チップや異なる半導体チップ等を３次元的に積層して１チップ化を図るＳＩＰ（system in package）技術の開発も進められている。半導体装置においては、かかるＳＩＰ技術を利用することにより、汎用半導体チップの実装や光ディバイスの混載による多機能化等の展開を図ることが可能となる。
例えば携帯電話機は、ダイヤルキーや機能キーが配列されるとともに発信回路や送受信回路部或いは制御回路部等を内蔵しかつ電池を収納した第１筐体と、大形の液晶表示器やその駆動回路等を内蔵した第２筐体とをヒンジ機構や回転機構等の可動機構により可動自在に組み合わせて構成する。携帯電話機においては、多機能・高機能化が図られており、薄型・小型化を保持するために上述した高集積化が図られた多くの半導体装置が用いられている。また、携帯電話機においては、可動機構を貫通してフレキシブルプリント配線基板を設け、このフレキシブルプリント配線基板を介して第１筐体側の回路部と第２筐体側の回路部とを接続している。
ところで、半導体装置においては、例えば図３８に示すようにガラスエポキシ樹脂基板等からなる配線基板１０１上に複数個のＬＳＩ１０２Ａ、１０２Ｂをフリップチップ実装法等により高密度に実装したいわゆるマルチ・チップ・モジュール（ＭＣＭ）１００が提供されている。ＭＣＭ１００は、複数個のＬＳＩ１０２を備えることにより１つの半導体装置と比較して多機能化が図られ、また複数の半導体装置を組み合わせて同等の機能を実現したものとの比較において小型化が図られるとともに全体として配線長の短縮化による信号の高速伝送が図られる。
特許文献１には、親チップの活性面（電極形成面）上に直接子チップを順次接合して積層したいわゆるチップ・オン・チップ構造の三次元半導体装置が開示されている。かかる三次元半導体装置は、上述したＭＣＭ１００と比較して配線基板１０１を不要とするとともに半導体チップを三次元に実装することで集積度の大幅な向上が図られるとともに配線長の短縮化によるさらなる信号の高速伝送化が図られる。
一方、電子機器等においては、上述したように半導体装置等において種々の対応がはかられてはいるが、信号伝送が電気配線によって行われている。電子機器等においては、配線長の短縮化によりある程度の信号の高速伝送化が可能ではあるが、配線パターンの微細化の限界や配線パターン内で発生するＣＲ（capacitance-resistance）時定数による信号伝送の遅延、ＥＭＩ（electromagnetic interference）なＥＭＣ（electromagnetic compability）或いは各配線パターン間のクロストークの問題によりさらなる高速伝送化の対応が困難となっている。
電子機器等においては、電気配線による上述した信号伝送の問題を解決してさらなる高速化や多機能・高機能化を実現する対応として、光学信号伝送路（光学バス）や光学インターコネクション等の光学部品を備える光学信号伝送構造の検討も図られている。光学信号伝送構造は、配線基板に光学信号伝送路を設けて大容量の光学信号を高速で伝送することを可能とする（例えば、特許文献２を参照）。
特開２００３−１４２６４８公報 特開２００４−１９３２２１公報
ところで、電子機器等においては、ＬＳＩの動作速度や集積規模の向上、マイクロプロセッサの高性能化やメモリチップの大容量化も急速に進んでおり、上述したＳＩＰ技術や新実装技術等を採用した半導体装置を用いることにより一層の小型化や多機能化或いは高機能化や低電力消費化の実現も見込まれる。しかしながら、半導体装置においては、信号配線の高速化や高密度化の対応がネックとなり、全体としてこれら新技術の性能が充分に発揮されるに至っていない。また、半導体装置においては、チップ内においてＧＨｚを超えるクロック周波数の実現が図られても、各チップやディバイスが信号配線により接続されることから装置全体として信号遅延や反射の対応としてクロック周波数を１桁も下げざるを得ないといった問題がある。さらに、半導体装置においては、信号配線の高速化や高密度化の対応に伴って、ＥＭＩやＥＭＣの対策もますます重要となってくる。
例えば携帯電話機においては、ＣＣＤ（charge-coupled device）カメラ機能やテレビ放送受信機能等を搭載して画像を液晶表示器に表示することから、第１筐体側の回路部と第２筐体側の回路部との間において大量の信号授受が行われるようになっている。携帯電話機においては、上述したように第１筐体側の回路部と第２筐体側の回路部とをフレキシブルプリント配線基板によって接続して信号授受が行われているが、かかるフレキシブルプリント配線基板による電気信号の授受ではさらなる大量の信号授受或いは高速処理化に限界があって対応が困難である。また、携帯電話機においては、フレキシブルプリント配線基板に形成された配線パターンを大量の電気信号が流れ、また電磁輻射の影響がますます大きくなるといった問題があった。
上述したＭＣＭ１００においても、各ＬＳＩを接続する配線がインターポーザの配線構造により制約を受けるために微細化・高密度化の配線構造を形成することが困難である。ＭＣＭ１００においては、上述したようにＬＳＩの高速・高密度化に伴ってますます配線数も多くなり、充分な集積効率を上げることが困難であるとともにモジュール全体も厚みが大きくなってしまう。
さらに、上述した特許文献１に開示された三次元半導体装置においては、下層側の各チップに端子形成面から裏面に貫通する貫通孔を形成するとともに導電体を充填して裏面側において半田バンプ等を形成した後に、この裏面上に上層側のチップをフェースダウンして構成する。しかしながら、かかる三次元半導体装置においては、各チップにそれぞれ複数の貫通孔を形成するとともに導電体を充填する極めて面倒かつ精密な加工を行わなければならない。また、三次元半導体装置においては、かかる加工が可能なチップのみを用いた特定機能の半導体装置に限定され汎用チップ等を用いて汎用性を有する半導体装置に適用することはできない。
電子機器等においては、特許文献２に開示された光学信号伝送路機能を備えることによる信号伝達の高速化に伴って、電気信号伝送路部における上述したＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化の対応がますます重要となってくる。したがって、電子機器等においては、半導体チップやＬＳＩチップ等の半導体ディバイスの高性能化ばかりでなく、パッケージやボード等の実装構造を含めたシステム全体で高集積化や高性能化とともに光学信号伝送路機能とのマッチング対応も図らなければならない。
本発明は、汎用品を含む各種半導体ディバイスと光学素子ディバイスとを三次元実装するとともに各ディバイス間の配線の短縮化、微細化或いは高密度化を図り大量の信号の高速処理化を実現した小型・薄型であり歩留りの向上を図る電気・光混載三次元半導体モジュール装置を提供することを目的とする。また、本発明は、この電気・光混載三次元半導体モジュール装置を実装して電子機器の小型・薄型或いは高機能・多機能化を図るハイブリット回路装置を提供することを目的とする。さらに、本発明は、このハイブリット回路装置を備えることにより高機能・多機能化に対応可能な携帯型電話機を提供することを目的とする。
上述した目的を達成する本発明にかかる電気・光混載三次元半導体モジュールは、複数の単位ウエハ層体を備え、各単位ウエハ層体が、それぞれ接着層を介して導電ポストの外部接続端子部と相対する配線パターンの外部接続パッドとを接続して積層されるとともに、最上層若しくは最下層の単位ウエハ層体に半導体ディバイスとして光学信号を発信或いは受信する光学素子ディバイスが実装されて構成される。電気・光混載三次元半導体モジュールは、各単位ウエハ層体が、少なくとも１個以上の半導体ディバイスと、誘電絶縁層に半導体ディバイスの電極形成面に設けた電極と接続される電極接続パッドや外部接続パッド或いは導電ポスト形成用パッドを有する配線パターンを設けた配線層と、導電ポスト形成用パッド上に形成した導電ポストと、半導体ディバイスと導電ポストとを埋設するとともに第１主面上に配線層を形成した封止樹脂層とから構成される。電気・光混載三次元半導体モジュールは、各単位ウエハ層体の封止樹脂層が、第１主面との対向面側を半導体ディバイスの電極形成面との対向面と導電ポストの先端部とともに研磨処理が施されて薄型・平坦化され、かつこの研磨面に露出された導電ポストの研磨先端部を外部接続端子部として構成される。
本発明にかかる電気・光混載三次元半導体モジュールにおいては、各単位ウエハ層体をそれぞれ別工程により製作することで、目的に応じてそれぞれに異なる機能の半導体ディバイスを実装するとともに汎用半導体ディバイスを用いることも可能であり、リードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上が図られるようになる。電気・光混載三次元半導体モジュールにおいては、積層された各単位ウエハ層体がそれぞれ接続端子部材として機能する導電ポストを介して電気的に接続されて構成されることで、三次元に配置した複数個の半導体ディバイスを備えて高集積化が図られ、電子機器等の小型化や多機能化或いは高機能化が図られるようにする。電気・光混載三次元半導体モジュールにおいては、最上層若しくは最下層に光学素子ディバイスを実装した単位ウエハ層体が積層されることにより、光学素子ディバイスと半導体ディバイスとの配線長が短縮化され、信号の高速伝送化が図られるとともにＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化の対応が図られるようにする。
電気・光混載三次元半導体モジュールは、光学素子ディバイスを実装した最上層若しくは最下層の単位ウエハ層体が、配線層の誘電絶縁層を光透過性樹脂材により形成するとともに、光学素子ディバイスの電極形成面に設けた光学信号の発信部或いは受信部との対向領域を非配線パターン形成領域として構成される。電気・光混載三次元半導体モジュールにおいては、誘電絶縁層を光透過性樹脂材により形成した配線層が光学素子ディバイスに対する光学信号伝送路として作用し、この配線層を透過して光学信号の授受が行われるようにする。
電気・光混載三次元半導体モジュールは、配線層が、封止樹脂層に光学素子ディバイスの電極形成面を露出させる第１主面と略同一を構成して形成されるとともに導電ポストを形成する導電ポスト形成用パッドが設けられた第１配線パターンと、封止樹脂層の第１主面上に形成された誘電絶縁層と、この誘電絶縁層に形成され電極接続パッドや外部接続パッドを有する第２配線パターンと、誘電絶縁層を貫通して第１配線パターンと第２配線パターンを接続するビアとから構成される。電気・光混載三次元半導体モジュールは、光学素子ディバイスが、誘電絶縁層に形成したビアを介して、電極と相対する第２配線パターンの電極接続パッドとを接続バンプにより接続して構成される。
また、上述した目的を達成する本発明にかかるハイブリット回路装置は、複数の単位ウエハ層体を備え、各単位ウエハ層体が、それぞれ接着層を介して導電ポストの外部接続端子部と相対する配線パターンの外部接続パッドとを接続して積層されるとともに、最上層若しくは最下層の単位ウエハ層体に半導体ディバイスとして光学信号を発信或いは受信する光学素子ディバイスを実装した電気・光混載三次元半導体モジュールをモジュール実装基板に実装して構成される。ハイブリット回路装置は、電気・光混載三次元半導体モジュールの各単位ウエハ層体が、少なくとも１個以上の半導体ディバイスと、誘電絶縁層に半導体ディバイスの電極形成面に設けた電極と接続される電極接続パッドや外部接続パッド或いは導電ポスト形成用パッドを有する配線パターンを設けた配線層と、導電ポスト形成用パッド上に形成した導電ポストと、半導体ディバイスと導電ポストとを埋設するとともに第１主面上に配線層を形成した封止樹脂層とから構成される。ハイブリット回路装置は、電気・光混載三次元半導体モジュールの各単位ウエハ層体が、それぞれの封止樹脂層に対して第１主面との対向面側に半導体ディバイスの電極形成面との対向面と導電ポストの先端部とともに研磨処理を施して薄型・平坦化し、かつこの研磨面に露出された導電ポストの研磨先端部を外部接続端子部として構成する。ハイブリット回路装置は、モジュール実装基板にモジュール接続パッドを有する配線パターンが形成され、電気・光混載三次元半導体モジュールの最下層単位ウエハ層体をその研磨面側を実装面としかつこの研磨面に露出された導電ポストの接続端子部をモジュール接続パッド上に位置させて接続バンプを介して接続するフリップチップ実装法により実装する。
本発明にかかるハイブリット回路装置においては、各単位ウエハ層体をそれぞれ別工程により製作することでリードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上が図られた電気・光混載三次元半導体モジュールを、フリップチップ実装法によりモジュール実装基板に実装する。ハイブリット回路装置においては、積層された各単位ウエハ層体がそれぞれ接続端子部材として機能する導電ポストを介して電気的に接続され、三次元に配置した複数個の半導体ディバイスを備えて高集積化が図られた電気・光混載三次元半導体モジュールをモジュール実装基板に実装することで、電子機器等の小型化や多機能化或いは高機能化が図られるようにする。ハイブリット回路装置においては、最上層若しくは最下層に光学素子ディバイスを実装した単位ウエハ層体を積層した電気・光混載三次元半導体モジュールをモジュール実装基板に実装することで、光学素子ディバイスと半導体ディバイスとの配線長が短縮化され、信号の高速伝送化が図られるとともにＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化の対応が図られるようにする。
さらに、上述した目的を達成する本発明にかかるハイブリット回路装置は、複数の単位ウエハ層体を備え、各単位ウエハ層体が、それぞれ接着層を介して導電ポストの外部接続端子部と相対する配線パターンの外部接続パッドとを接続して積層されるとともに、最下層の単位ウエハ層体に半導体ディバイスとして光学信号を発信或いは受信する光学素子ディバイスを実装した電気・光混載三次元半導体モジュールを光学素子ディバイスの電極形成面側を実装面としてモジュール実装基板に実装して構成される。ハイブリット回路装置は、電気・光混載三次元半導体モジュールの各単位ウエハ層体が、少なくとも１個以上の半導体ディバイスと、誘電絶縁層に半導体ディバイスの電極形成面に設けた電極と接続される電極接続パッドや外部接続パッド或いは導電ポスト形成用パッドを有する配線パターンを設けた配線層と、導電ポスト形成用パッド上に形成した導電ポストと、半導体ディバイスと導電ポストとを埋設するとともに第１主面上に配線層を形成した封止樹脂層とから構成される。ハイブリット回路装置は、電気・光混載三次元半導体モジュールの各単位ウエハ層体が、それぞれの封止樹脂層に対して第１主面との対向面側に半導体ディバイスの電極形成面との対向面と導電ポストの先端部とともに研磨処理を施して薄型・平坦化し、かつこの研磨面に露出された導電ポストの研磨先端部を外部接続端子部として構成する。ハイブリット回路装置は、モジュール実装基板が、第１主面上にモジュール接続パッドを有する配線パターンが形成され、電気・光混載三次元半導体モジュールの最下層単位ウエハ層体をその光学素子ディバイスの電極形成面側を実装面として電極と導電ポストの外部接続端子部とをモジュール接続パッド上に位置させて接続バンプを介して接続するフリップチップ実装法により実装する。ハイブリット回路装置は、モジュール実装基板の第１主面上に、電気・光混載三次元半導体モジュールの最下層単位ウエハ層体に実装した光学素子ディバイスの電極形成面に設けた光学信号の発信部或いは受信部と対向して光学信号伝送路が設けられる。
本発明にかかるハイブリット回路装置においては、各単位ウエハ層体をそれぞれ別工程により製作することでリードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上が図られた電気・光混載三次元半導体モジュールを、フリップチップ実装法によりモジュール実装基板に実装する。ハイブリット回路装置においては、積層された各単位ウエハ層体がそれぞれ接続端子部材として機能する導電ポストを介して電気的に接続され、三次元に配置した複数個の半導体ディバイスを備えて高集積化が図られた電気・光混載三次元半導体モジュールをモジュール実装基板に実装することで、電子機器等の小型化や多機能化或いは高機能化が図られるようにする。ハイブリット回路装置においては、電気・光混載三次元半導体モジュールが光学素子ディバイスを実装した単位ウエハ層体を最下層に積層し、光学信号の発信部或いは受信部と対向して光学信号伝送路が設けられたモジュール実装基板に実装される。ハイブリット回路装置においては、光学素子ディバイスと半導体ディバイスとの配線長が短縮化され、信号の高速伝送化が図られるとともにＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化の対応が図られるようにする。ハイブリット回路装置においては、モジュール実装基板が電気信号と光学信号の伝送体を構成し、最適な信号伝送が行われるようにする。
さらに、上述した目的を達成する本発明にかかる携帯型電話機は、可動機構を介して第１筐体部と第２筐体部とが可動自在に組み合わされ、フレキシブルプリント配線基板からなるモジュール実装基板が可動機構を介して第１筐体と第２筐体とに引き込まれた部位にそれぞれ電気・光混載三次元半導体モジュールを実装して第１筐体側の回路部と第２筐体側の回路部との間を接続する。携帯型電話機は、複数の単位ウエハ層体を備え、各単位ウエハ層体が、それぞれ接着層を介して導電ポストの外部接続端子部と相対する配線パターンの外部接続パッドとを接続して積層されるとともに、最下層の単位ウエハ層体に半導体ディバイスとして光学信号を発信或いは受信する光学素子ディバイスを実装した電気・光混載三次元半導体モジュールを光学素子ディバイスの電極形成面側を実装面としてモジュール実装基板に実装される。携帯型電話機は、電気・光混載三次元半導体モジュールの各単位ウエハ層体が、それぞれの封止樹脂層に対して第１主面との対向面側に半導体ディバイスの電極形成面との対向面と導電ポストの先端部とともに研磨処理を施して薄型・平坦化し、かつこの研磨面に露出された導電ポストの研磨先端部を外部接続端子部として構成する。携帯型電話機は、モジュール実装基板が、第１主面上にモジュール接続パッドを有する配線パターンが形成され、電気・光混載三次元半導体モジュールの最下層単位ウエハ層体をその光学素子ディバイスの電極形成面側を実装面として電極と導電ポストの外部接続端子部とをモジュール接続パッド上に位置させて接続バンプを介して接続するフリップチップ実装法により実装する。携帯型電話機は、モジュール実装基板の第１主面上に、配線パターンとともに電気・光混載三次元半導体モジュールの最下層単位ウエハ層体に実装した光学素子ディバイスの電極形成面に設けた光学信号の発信部或いは受信部と対向して光学信号伝送路が設けられる。
本発明にかかる携帯型電話機においては、各単位ウエハ層体をそれぞれ別工程により製作することでリードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上が図られた電気・光混載三次元半導体モジュールを、フリップチップ実装法により第１筐体側の回路部と第２筐体側の回路部とを接続するモジュール実装基板に実装する。携帯型電話機においては、積層された各単位ウエハ層体がそれぞれ接続端子部材として機能する導電ポストを介して電気的に接続され、三次元に配置した複数個の半導体ディバイスを備えて高集積化が図られた電気・光混載三次元半導体モジュールをモジュール実装基板に実装することで、さらなる小型化や多機能化或いは高機能化が図られるようにする。携帯型電話機においては、電気・光混載三次元半導体モジュールが光学素子ディバイスを実装した単位ウエハ層体を最下層に積層し、光学信号の発信部或いは受信部と対向して光学信号伝送路が設けられたモジュール実装基板に実装される。携帯型電話機においては、各電気・光混載三次元半導体モジュールにおいて光学素子ディバイスと半導体ディバイスとの配線長が短縮化され、信号の高速伝送化が図られるとともにＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化の対応が図られるようにする。携帯型電話機においては、モジュール実装基板が電気信号と光学信号の伝送体を構成して第１筐体側の回路部と第２筐体側の回路部との間において大量の信号伝送を高速で行うとともに電磁輻射等の影響を低減する。
本発明にかかる電気・光混載三次元半導体モジュールによれば、それぞれ別工程により異なる機能の半導体ディバイスを実装するとともに薄型化された複数の単位ウエハ層体を製作し、それぞれに設けた導電ポストを介して互いに電気的に接続して積層するとともに最上層若しくは最下層の単位ウエハ層体に光学素子ディバイスを実装して構成することから、リードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上が図られ、三次元に配置した複数個の半導体ディバイスを備えて高集積化が図られることにより電子機器等の小型化や多機能化或いは高機能化を図ることを可能とする。電気・光混載三次元半導体モジュールによれば、光学素子ディバイスと半導体ディバイスとの配線長が短縮化されて信号の高速伝送化が図られるとともにＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化を図ることを可能とする。
また、本発明にかかるハイブリット回路装置によれば、それぞれ別工程により異なる機能の半導体ディバイスを実装するとともに薄型化された複数の単位ウエハ層体を製作し、それぞれに設けた導電ポストを介して互いに電気的に接続して積層するとともに最上層若しくは最下層の単位ウエハ層体に光学素子ディバイスを実装した電気・光混載三次元半導体モジュールを最下層の単位ウエハ層体に設けた導電ポストを介してモジュール実装基板に実装して構成する。ハイブリット回路装置によれば、リードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上が図られた複数の単位ウエハ層体を積層することにより半導体ディバイスを三次元に配置して高集積化を図った電気・光混載三次元半導体モジュールを備えることで、電子機器等の小型化や多機能化或いは高機能化を図ることを可能とする。ハイブリット回路装置によれば、電気・光混載三次元半導体モジュールが、光学素子ディバイスと半導体ディバイスとの配線長を短縮化して信号の高速伝送化を図るとともにＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化を図ることを可能とする。
さらに、本発明にかかる携帯型電話機によれば、フレキシブルプリント配線基板からなり可動機構を介して第１筐体と第２筐体とに引き込まれたモジュール実装基板に、それぞれ別工程により異なる機能の半導体ディバイスを実装するとともに薄型化された複数の単位ウエハ層体を製作し、それぞれに設けた導電ポストを介して互いに電気的に接続して積層するとともに最下層の単位ウエハ層体に光学素子ディバイスを実装した少なくとも一対の電気・光混載三次元半導体モジュールを実装し、このモジュール実装基板により第１筐体側の回路部と第２筐体側の回路部との間を接続して構成する。携帯型電話機によれば、リードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上が図られた複数の単位ウエハ層体を積層することにより半導体ディバイスを三次元に配置して高集積化を図った電気・光混載三次元半導体モジュールを備えることで、さらなる小型薄型化や多機能化或いは高機能化を図ることを可能とする。携帯型電話機によれば、電気・光混載三次元半導体モジュールが、光学素子ディバイスと半導体ディバイスとの配線長を短縮化して信号の高速伝送化を図るとともにＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化を図ることを可能とするとともに、例えばカメラ機能やテレビ放送受信機能等を実装して液晶表示器に表示するための大量の信号授受を可能としかつ電磁輻射の影響も低減することが可能となる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。第１の実施の形態として図１に示した電気・光混載三次元半導体モジュール（以下、半導体モジュールと略称する。）１は、詳細を後述する別工程により製作され、それぞれ異なる機能の半導体ディバイス３Ａ〜３Ｃ（以下、個別に説明する場合を除いて半導体ディバイス３と総称する。）を実装しかつ後述するように薄型化が図られた複数個の単位ウエハ層体２Ａ〜２Ｃ（以下、個別に説明する場合を除いて単位ウエハ層体２と総称する。）を互いに電気的に接続し積層することにより、複数の半導体ディバイス３を三次元に配置して構成される。
なお、半導体モジュール１は、３個の単位ウエハ層体２Ａ〜２Ｃを積層した３層構造のものを示したが、かかる３層構造に限定されないことは勿論である。半導体モジュール１は、各単位ウエハ層体２が、それぞれが少なくとも１個以上の半導体ディバイス３を実装する。半導体モジュール１は、所定の機能に応じて各単位ウエハ層体２に同一若しくは異なる機能の半導体ディバイス３を実装し、また汎用の半導体ディバイス３を実装することも可能である。
半導体モジュール１は、図１に示すように最上層の単位ウエハ層体２Ｃが半導体ディバイス３Ｃとして光学信号を出射するＶＣＳＥＬ（vertical cavity surface emitting laser）等の発光素子ディバイス３Ｃ１と光学信号を受信するフォトダイオード等の受光素子ディバイス３Ｃ２を実装することにより、電気信号処理機能と光学信号処理機能とを有する。半導体モジュール１は、詳細を後述するが、同図に示すように最下層の単位ウエハ層体２Ａ側を実装面としてモジュール実装基板４上に実装されてハイブリット回路装置５を構成する。
図２に示したハイブリット回路装置５は、モジュール実装基板４として用いられる多層配線基板４Ａ上にＬＳＩ６等とともに半導体モジュール１を実装し、電気信号とともに光学信号を処理して伝送する機能を有する光インターコネクション５Ａを構成して電子機器等に用いられる。光インターコネクション５Ａは、多層配線基板４Ａの適宜の位置に設けられた図示を省略するコネクタを介して制御基板等と電気的かつ機械的に接続される。光インターコネクション５Ａは、詳細を省略するが半導体モジュール１の最上層を構成する単位ウエハ層体２Ｃに実装した発光素子ディバイス３Ｃ１や受光素子ディバイス３Ｃ２に対向して設けられた光ファイバや光フレキシブル基板等の光ケーブル７を介して図示しない制御基板等と光学的に接続される。光インターコネクション５Ａは、電気信号の伝送系と光学信号の伝送系とを混載することにより、制御基板等との間において多層配線基板４Ａの配線パターンを介して電気制御信号やデータ信号等の授受或いは電源供給が行われるとともに、光ケーブル７を介して光学制御信号やデータ信号等の授受が行われるようにする。
図３に示したハイブリット回路装置５は、モジュール実装基板４として用いられるインターポーザ４Ｂ上にＬＳＩ６等とともに半導体モジュール１をフリップチップ実装し、制御基板等に対して半田ボール８を介して実装することにより、電気信号とともに光学信号を処理して伝送する機能を有する光インターポーザ５Ｂを構成して電子機器等に用いられる。光インターポーザ５Ｂも、詳細を省略するが半導体モジュール１の最上層を構成する単位ウエハ層体２Ｃに実装した発光素子ディバイス３Ｃ１や受光素子ディバイス３Ｃ２に対向して設けられた光ケーブル７を介して制御基板等と光学的に接続される。光インターポーザ５Ｂも、電気信号の伝送系と光学信号の伝送系とを混載することにより、制御基板等との間においてインターポーザ４Ｂの配線パターンを介して電気制御信号やデータ信号等の授受或いは電源供給が行われるとともに光ケーブル７を介して光学制御信号やデータ信号等の授受が行われるようにする。
半導体モジュール１は、各単位ウエハ層体２がそれぞれ詳細を後述するように別工程の単位ウエハ層基板体製作工程Ａにより所定の構成の単位ウエハ層基板体９を製作し、これら単位ウエハ層基板体９に対して単位ウエハ層体製作工程Ｂと単位ウエハ層体積層工程Ｃを施すことにより製造される。半導体モジュール１は、各単位ウエハ層体２が、基本的な工程をほぼ同等とする単位ウエハ層基板体製作工程Ａにより、基本的な構成を同等にして製作される。半導体モジュール１は、上述したように第１層単位ウエハ層体２Ａ及び第２層単位ウエハ層体２Ｂにそれぞれ１個の半導体ディバイス３Ａ、３Ｂが実装されるとともに、第３単位ウエハ層体２Ｃに発光素子ディバイス３Ｃ１と受光素子ディバイス３Ｃ２が実装される。
半導体モジュール１は、各単位ウエハ層体２が、基本的な構成としてそれぞれ半導体ディバイス３と、封止樹脂層１０Ａ〜１０Ｃ（以下、個別に説明する場合を除いて封止樹脂層１０と総称する。）と、複数個の導電ポスト１１Ａ〜１１Ｃ（以下、個別に説明する場合を除いて導電ポスト１１と総称する。）と、配線層１２Ａ〜１２Ｃ（以下、個別に説明する場合を除いて配線層１２と総称する。）を備える。各単位ウエハ層体２は、半導体ディバイス３が後述するように配線層１２上にフリップチップ実装法により実装される。半導体ディバイス３は、電極形成面１３Ａ〜１３Ｃ（以下、個別に説明する場合を除いて電極形成面１３と総称する。）に形成された電極１４Ａ〜１４Ｃ（以下、個別に説明する場合を除いて電極１４と総称する。）にそれぞれ実装用バンプ１５Ａ〜１５Ｃ（以下、個別に説明する場合を除いて実装用バンプ１５と総称する。）が設けられている。半導体ディバイス３は、アンダフィル１６Ａ〜１６Ｃ（以下、個別に説明する場合を除いてアンダフィル１６と総称する。）を介して配線層１２上に固定される。
なお、第３層単位ウエハ層体２Ｃは、上述したように半導体ディバイス３Ｃとして発光素子ディバイス３Ｃ１と受光素子ディバイス３Ｃ２を実装しており、これら発光素子ディバイス３Ｃ１と受光素子ディバイス３Ｃ２（以下、必要に応じて光学素子ディバイス３Ｃと総称する。）がそれぞれの電極形成面１３Ｃ１、１３Ｃ２に発光部１７Ａと受光部１７Ｂが設けられている。したがって、第３層単位ウエハ層体２Ｃは、配線層１２Ｃやアンダフィル１６Ｃが光透過性を有しており、光学信号がこれらアンダフィル１６Ｃや配線層１２Ｃを透過して信号授受を行うことを可能にして構成される。なお、半導体モジュール１は、第１層単位ウエハ層体２Ａや第２層単位ウエハ層体２Ｂも、アンダフィル１６や配線層１２を同様の素材により形成してもよいことは勿論である。
各単位ウエハ層体２は、それぞれの配線層１２が、封止樹脂層１０上に形成される第１配線パターン１８Ａ〜１８Ｃ（以下、個別に説明する場合を除いて第１配線パターン１８と総称する。）と、この第１配線パターン１８を被覆して形成される誘電絶縁層１９Ａ〜１９Ｃ（以下、個別に説明する場合を除いて誘電絶縁層１９と総称する。）と、この誘電絶縁層１９の表面側に形成される第２配線パターン２０Ａ〜２０Ｃ（以下、個別に説明する場合を除いて第２配線パターン２０と総称する。）と、誘電絶縁層１９を貫通して第１配線パターン１８と第２配線パターン２０とを層間接続するビア２１Ａ〜２１Ｃ（以下、個別に説明する場合を除いてビア２１と総称する。）とから構成される。
配線層１２は、第１配線パターン１８が、各単位ウエハ層体２においてグランドや電源の配線層を構成するとともに、詳細を後述するように所定位置に封止樹脂層１０を貫通する導電ポスト１１を形成するとともに、半導体ディバイス３の電極１４に対応してディバイス接続パッド２２Ａ〜２２Ｃ（以下、個別に説明する場合を除いてディバイス接続パッド２２と総称する。）が設けられている。配線層１２には、各ディバイス接続パッド２２に対して後述するようにフリップチップ実装法により実装される半導体ディバイス３の実装用バンプ１５がそれぞれ接続されることにより、半導体ディバイス３との接続が行われる。
配線層１２は、第１配線パターン１８や第２配線パターン２０が銅パターンにより形成される。配線層１２は、誘電絶縁層１９が例えば高周波特性に優れたベンゾシクロブテン等の誘電絶縁樹脂材によって形成される。なお、誘電絶縁層１９は、一般的な多層配線基板技術に用いられるその他の絶縁樹脂材、例えばエポキシ系樹脂、ポリイミド樹脂、フェノール樹脂等を用いて形成するようにしてもよい。なお、第３配線層１２Ｃは、上述したように第３層単位ウエハ層体２Ｃに実装される光学素子ディバイス３Ｃに入出力される光学信号の導光路を構成することから、透光性を有する誘電絶縁樹脂材によって誘電絶縁層１９が形成されるとともに発光部１７Ａや受光部１７Ｂに対向する部位が第１配線パターン１８や第２配線パターン２０の非形成領域として構成される。
第１層単位ウエハ層体２Ａ及び第２層単位ウエハ層体２Ｂは、配線層１２Ａ、１２Ｂの上面が詳細を後述する単位ウエハ層体製作工程Ａを経て平坦面として構成される。第１層単位ウエハ層体２Ａ及び第２層単位ウエハ層体２Ｂには、後述するように配線層１２Ａ、１２Ｂの上面に例えばエポキシ系樹脂、ポリイミド樹脂或いはフェノール樹脂等の絶縁樹脂材からなる接着層２３Ａ、２３Ｂ（以下、個別に説明する場合を除いて接着層２３と総称する。）が形成される。接着層２３には、第２配線パターン２０に形成した接続パッド２４Ａ〜２４Ｃ（以下、個別に説明する場合を除いて接続パッド２４と総称する。）に対応してそれぞれを外方に臨ませるバンプ開口２５Ａ、２５Ｂ（以下、個別に説明する場合を除いてバンプ開口２５と総称する。）が形成される。
半導体モジュール１は、第３層単位ウエハ層体２Ｃが最上層を構成し、図１に示すように上面にＩＣチップや受動部品等の複数個の外付け電子部品２６を実装する。第３層単位ウエハ層体２Ｃも、配線層１２Ｃの上面が後述するように単位ウエハ層体製作工程Ａを経て平坦面として構成され、上述した下層側の第１層単位ウエハ層体２Ａ及び第２層単位ウエハ層体２Ｂの接着層２３に代えて配線層１２Ｃを絶縁保護するソルダレジスト層２７が全面に亘って形成される。第３層単位ウエハ層体２Ｃには、ソルダレジスト層２７に外付け電子部品２６の実装領域に対応して部品実装開口２８が形成され、第２配線パターン２０Ｃに形成した接続パッド２４Ｃを外方に露出させることにより外付け電子部品２６を実装する。
ところで、単位ウエハ層体２は、後述するように薄型化を図るために封止樹脂層１０と半導体ディバイス３の裏面及び導電ポスト１１に対して研磨工程が施され、これによりそれぞれ平坦な研磨面２９Ａ〜２９Ｃ（以下、個別に説明する場合を除いて研磨面２９と総称する。）が形成される。単位ウエハ層体２は、研磨面２９において導電ポスト１１の先端面が同一面を構成して露出され、これら導電ポスト１１の露出先端面に接続用バンプ３０Ａ〜３０Ｃ（以下、個別に説明する場合を除いて接続用バンプ３０と総称する。）が設けられる。
半導体モジュール１は、最下層の単位ウエハ層体２Ａに対して第２層単位ウエハ層体２Ｂが、研磨面２９Ｂを積層面として接着層２３Ａを介して積層される。半導体モジュール１は、第２層単位ウエハ層体２Ｂに対して最上層の単位ウエハ層体２Ｃが、研磨面２９Ｃを積層面として接着層２３Ｂを介して積層される。半導体モジュール１は、上層側の単位ウエハ層体２Ｂ、２Ｃに設けた接続用バンプ３０Ｂ、３０Ｃが下層側の単位ウエハ層体２Ａ、２Ｂの接着層２３Ａ、２３Ｂに設けた相対するバンプ開口２５Ａ、２５Ｂに嵌合して相対する接続パッド２４Ａ、２４Ｂと接続される。半導体モジュール１は、第１層単位ウエハ層体２Ａが、接続用バンプ３０Ａをモジュール実装基板４に設けた図示しない実装用パッド上に接続して固定されることにより、このモジュール実装基板４に実装される。
半導体モジュール１は、第１層単位ウエハ層体２Ａと第２層単位ウエハ層体２Ｂが、第１層単位ウエハ層体２Ａ側の第２配線パターン２０Ａに形成した接続パッド２４Ａと第２層単位ウエハ層体２Ｂ側の導電ポスト１１Ｂに設けた接続用バンプ３０Ｂとが互いに対向されるようにしてそれぞれ製作されている。半導体モジュール１は、後述するように第１層単位ウエハ層体２Ａの接着層２３Ａ上に研磨面２９Ｂを実装面として第２層単位ウエハ層体２Ｂが接続パッド２４Ａと相対する接続用バンプ３０Ｂとを位置決めした状態で実装され、接着層２３Ａを介して積層される。
半導体モジュール１は、第２層単位ウエハ層体２Ｂと第２層単位ウエハ層体２Ｃが、第２層単位ウエハ層体２Ｂ側の第２配線パターン２０Ｂに形成した接続パッド２４Ｂと第３層単位ウエハ層体２Ｃ側の導電ポスト１１Ｃに設けた接続用バンプ３０Ｃとが互いに対向されるようにしてそれぞれ製作されている。半導体モジュール１は、後述するように第２層単位ウエハ層体２Ｂの接着層２３Ｂ上に研磨面２９Ｃを実装面として第３層単位ウエハ層体２Ｃが接続パッド２４Ｂと相対する接続用バンプ３０Ｃとを位置決めした状態で実装され、接着層２３Ｂを介して積層される。半導体モジュール１は、第３層単位ウエハ層体２Ｃ上に外付け電子部品２６が、部品実装開口２８から装填されてその電極と接続パッド２４Ｃとを接続することにより実装される。
半導体モジュール１においては、それぞれ詳細を後述する別工程の製造工程により製作される各単位ウエハ層体２を積層して複数の半導体ディバイス３を三次元に配置して高集積化を図って構成される。半導体モジュール１においては、各層の単位ウエハ層体２がそれぞれ固有の機能を有することにより、全体として所定の機能を有するシステム半導体モジュールを構成する。半導体モジュール１は、各層の単位ウエハ層体２が、それぞれの固有の機能に基づいて上述した基本構成に対して実装する半導体ディバイス３の種類や個数或いは配線層１２の構成を変えて製作される。
半導体モジュール１においては、本体機器の仕様により要求される様々な機能に対しても対応が可能であり、リードタイムの短縮化と歩留り向上が図られることによりコスト低減と信頼性の向上が図られて提供される。半導体モジュール１においては、各単位ウエハ層体２が詳細を後述する研磨処理を施されて薄型化されており、多機能・高機能化が図られても小型・薄型特性が保持される。半導体モジュール１においては、半導体ディバイス３Ａ、３Ｂと光学素子ディバイス３Ｃとの配線長が短縮化されて信号の高速伝送化が図られるとともに、ＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化が図られる。
半導体モジュール１は、第１層単位ウエハ層体２Ａの研磨面２９Ａ側を実装面としてモジュール実装基板４上に例えばフリップチップ実装法により実装されてハイブリット回路装置５を構成する。半導体モジュール１は、第１層単位ウエハ層体２Ａの研磨面２９Ａに露出された導電ポスト１１の先端部に設けた接続用バンプ３０Ａをモジュール実装基板４に形成された図示しない相対する接続パッドに位置決めしてモジュール実装基板４上に載置される。半導体モジュール１は、研磨面２９Ａにアンダフィルが塗布され、加熱加圧されることにより接続用バンプ３０Ａと接続パッドとの共晶結合によりモジュール実装基板４に実装されてハイブリット回路装置５を構成する。
ハイブリット回路装置５においては、上述したように電気信号処理機能と光学信号処理機能とを有する半導体モジュール１をモジュール実装基板４に実装して構成されることから、例えばＬＳＩ間のように比較的短距離での信号伝送を光学伝送系により行うことで大容量の信号を高速で伝送することが可能である。ハイブリット回路装置５においては、各単位ウエハ層体２Ａが半導体ディバイス３と配線層１２とを最短で接続して寄生容量が低減された半導体モジュール１を備えることにより、ＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減が図られる。
半導体モジュール１は、上述したように光学ディバイス３Ｃを実装した第３層単位ウエハ層体２Ｃを最上層にして、第１層単位ウエハ層体２Ａをモジュール実装基板４上に実装して図１に示したハイブリット回路装置５を構成する。第２の実施の形態として図４に示したハイブリット回路装置４０は、半導体モジュール１と基本的な構成を同等としこれを上下反転して第１層単位ウエハ層体２Ａ側を最上層とし第３層単位ウエハ層体２Ｃを実装側とする半導体モジュール４１が用いられ、モジュール実装基板４２上に実装して構成される。なお、ハイブリット回路装置４０は、基本的な構成をハイブリット回路装置５とほぼ同等とすることから、以下の説明において同等の部位に同一符号を付すことにより説明を省略する。
ハイブリット回路装置４０においては、半導体モジュール４１がモジュール実装基板４２に対して、上述したように光学素子ディバイス３Ｃを実装した第３層単位ウエハ層体２Ｃを最下層となるようにしてフリップチップ実装法により実装される。半導体モジュール４１は、上述した半導体モジュール１のソルダレジスト層２７に代えて、第３層単位ウエハ層体２Ｃの配線層１２Ｃ上に接着層２３Ｃが形成される。第３層単位ウエハ層体２Ｃには、接着層２３Ｃに配線層１２Ｃの接続パッド２４Ｃを外方に臨ませるバンプ開口２５Ｃが形成される。第３層単位ウエハ層体２Ｃには、バンプ開口２５Ｃを介して外方に露出された接続パッド２４Ｃに接続用バンプ３０Ｃが設けられる。
半導体モジュール４１は、最上層となる第１層単位ウエハ層体２Ａの配線層１２Ａ上に上述した半導体モジュール１の接着層２３Ａに代えて、ソルダレジスト層２７Ａが形成される。第１層単位ウエハ層体２Ａには、ソルダレジスト層２７Ａの外付け電子部品２６の実装領域に対応して部品実装開口２８が形成され、配線層１２Ａの接続パッド２４Ａを外方に臨ませる。第１層単位ウエハ層体２Ａには、ソルダレジスト層２７Ａ上に、部品実装開口２８を介して露出された接続パッド２４Ａと電極が接続されて外付け電子部品２６が実装される。
半導体モジュール４１は、第３層単位ウエハ層体２Ｃの配線層１２Ｃ上にアンダフィルを塗布し、接続用バンプ３０Ｃを図示しない相対する接続パッドに位置決めしてモジュール実装基板４２上に載置される。半導体モジュール４１は、この状態で加熱加圧処理が施されることにより接続用バンプ３０Ｃと接続パッドが共晶結合し、モジュール実装基板４２上に実装されてハイブリット回路装置４０を構成する。なお、ハイブリット回路装置４０には、比較的光透過性を有するアンダフィルが用いられる。
ハイブリット回路装置４０は、図５に示すように半導体モジュール４１をＬＳＩ６等とともにモジュール実装基板４２として用いるインターポーザ４４の第１主面上に実装することにより、電気信号とともに光学信号を処理して伝送する機能を有する光インターポーザ４０Ａを構成する。光インターポーザ４０Ａには、インターポーザ４４の第２主面側の配線パターンに適宜設けたパッド上にそれぞれ半田ボール８が接合される。ハイブリット回路装置４０は、例えば２個の光インターポーザ４０Ａ１、４０Ａ２を図６に示すように電子機器等の制御基板４５上に半田ボール８を介してフリップ実装法により実装することにより、光インターコネクション４０Ｂを構成する。
光インターポーザ４０Ａにおいては、上述したように半導体モジュール４１が、第３層単位ウエハ層体２Ｃ側を実装面としてインターポーザ４４の第１主面上に実装される。光インターポーザ４０Ａにおいては、半導体モジュール４１に対して光学信号を入出力するために、図５に示すようにインターポーザ４４に第１主面と第２主面とに貫通して光信号導光孔４６が形成される。光信号導光孔４６は、インターポーザ４４に半導体モジュール４１の実装領域に対向して形成されており、第３層単位ウエハ層体２Ｃに実装された光学素子ディバイス３Ｃの電極形成面１３Ｃを臨ませる。なお、光インターポーザ４０Ａは、光信号導光孔４６をインターポーザ４４に形成した貫通孔により形成したが、例えばこの貫通孔に光透過性を有する樹脂材からなる導光体を嵌め込むようにしてもよい。
光インターポーザ４０Ａにおいては、半導体モジュール４１と制御基板４５との間で、インターポーザ４４に形成した光信号導光孔４６を介して光学信号の授受が行われるようにする。なお、光インターポーザ４０Ａにおいては、インターポーザ４４に形成した配線パターンが半田ボール８を介して制御基板４５側の配線パターンに設けたパッドと接続されることにより、電気信号の授受が行われる。光インターポーザ４０Ａは、従来一般に用いられるインターポーザ４４を用いて、これに光信号導光孔４６を形成すればよい。
光インターコネクション４０Ｂには、制御基板４５に適宜の配線パターンとともに光導波路４７が設けられ、この光導波路４７を介して実装した光インターポーザ４０Ａ１、４０Ａ２間において光学信号の授受が行われるように構成される。光導波路４７は、詳細を省略するが例えばポリイミド樹脂、エポキシ系樹脂、アクリル系樹脂、ポリオレフィン樹脂或いはゴム系樹脂等の光透過性を有する樹脂材によって形成された導光体を、光屈折率を異にするクラッド層により封装して構成される。光導波路４７は、光学信号を二次元或いは三次元的に導光体に封じ込めた状態で伝送する。
光導波路４７は、詳細を省略するがその両端部がそれぞれ４５°にカットされた光屈折面として構成されており、この端部を光インターポーザ４０Ａ１、４０Ａ２側の光信号導光孔４６にそれぞれ対向させて制御基板４５の主面上に実装される。光導波路４７は、内部を導光された光学信号を光屈折面において９０°屈折させることにより、光信号導光孔４６に対して光学信号を入出力させる。光導波路４７は、かかる構造により制御基板４５に実装された光インターポーザ４０Ａ１、４０Ａ２間において光学信号の授受が行われるようにする。
以上のように構成されたハイブリット回路装置４０は、例えば図７及び図８に示した携帯型電話機５０に用いられる。携帯型電話機５０は、一般に第１筐体部５１と第２筐体部５２がヒンジ機構や回転機構等の可動機構５３を介して折り畳み自在或いは回動自在に組み合わされる。携帯型電話機５０は、詳細を省略するが第１筐体部５１側にマイクロホンやダイヤルキー５４及び各種機能キー５５等が設けられるとともに、内部に発信回路部や制御回路部或いは電源部等が設けられ、かつ充電が可能な二次電池が内蔵される。携帯型電話機５０は、第２筐体部５２側にスピーカや伸縮自在なアンテナ５６或いは大形のメイン液晶表示器５７及び小型のサブ液晶表示器５８等が実装されるとともに、内部に表示器の駆動回路や高周波信号送受信回路等が設けられる。携帯型電話機５０においては、第１筐体部５１側の各回路部と第２筐体部５２側の各回路部とが、可動機構５３を貫通された薄厚で可撓性を有するフレキシブルプリント配線基板５９Ａ、５９Ｂ（以下、フレキシブルプリント配線基板５９と総称する。）により接続されて各種信号の授受や電源供給が行われる。
ところで、最近の携帯型電話機５０においては、例えば携帯端末向け地上波デジタルテレビジョン放送の受信機能やデジタルカメラ機能或いはインターネット接続機能等の各種機能も搭載されて高機能・多機能化が図られようになっている。携帯型電話機５０においては、例えば受信した地上波デジタルテレビジョン放送電波を第１筐体部５１側に設けたチューナ回路部や画像処理ＬＳＩ６０或いは制御回路部において所定の画像処理を行い、第２筐体部５２側のメイン液晶表示器５７により映像を表示する。携帯型電話機５０においては、第２筐体部５２側に設けた詳細を省略するデジタルカメラ６１により適宜撮像した画像情報が第１筐体部５１側に設けられた画像処理ＬＳＩ６０に伝送されて適宜の画像処理が行われてメモリに蓄積されるとともに、第２筐体部５２側のメイン液晶表示器５７に表示され或いは無線接続された相手側へと送信される。
携帯型電話機５０においては、上述した画像処理機能等を実装して画像信号を処理することにより第１筐体部５１と第２筐体部５２との間において、大量の信号が授受される。携帯型電話機５０においては、フレキシブルプリント配線基板５９として、例えば一般的なフレキシブルプリント配線基板に光導波路体６２を設けた図８に示す電気・光混載フレキシブルプリント配線基板が用いられる。フレキシブルプリント配線基板５９には、第１筐体部５１側に引き込まれる部位５９Ａに第１半導体モジュール６３Ａが実装されるとともに、第２筐体部５２側に引き込まれた部位５９Ｂに第２半導体モジュール６３Ｂが実装される。フレキシブルプリント配線基板５９には、第１筐体部５１側の端部に制御基板等に設けた図示しないコネクタと結合される多ピン構成の第１コネクタ６４Ａが取り付けられるとともに、第２筐体部５２側の端部に制御基板等に設けた図示しないコネクタと結合される多ピン構成の第２コネクタ６４Ｂが取り付けられている。
フレキシブルプリント配線基板５９には、光導波路体６２として例えばフィルム状光導波路材が用いられ、このフィルム状光導波路材をフレキシブルプリント配線基板に接合して構成される。フィルム状光導波路材は、例えばＬＳＩ間での光学信号の伝送用配線材として用いられており、厚みが１ｍｍ未満の薄いフィルム材にコア材を埋め込んで構成される。フレキシブルプリント配線基板５９は、最小曲げ半径も１ｍｍ〜２ｍｍ程度と極めて小さく繰り返し曲げ応力の耐性も大きいといった特徴を有している。フレキシブルプリント配線基板５９は、限られたスペースの可動機構５３内を貫通されて第１筐体部５１と第２筐体部５２との間で電気信号とともに光学信号の伝送を可能とし、耐ＥＭＩ特性等を保持することを可能とする。
以上のように構成された携帯型電話機５０においては、第１筐体部５１の回路部と第２筐体部５２の回路部とを可動機構５３を貫通され第１半導体モジュール６３Ａと第２半導体モジュール６３Ｂを実装した電気・光混載型のフレキシブルプリント配線基板５９により接続して電気信号とともに光学信号の授受が行われるようにする。携帯型電話機５０においては、フレキシブルプリント配線基板５９に実装される第１半導体モジュール６３Ａや第２半導体モジュール６３Ｂが、それぞれ別工程により異なる機能の半導体ディバイス３を実装するとともに薄型化された複数の単位ウエハ層体２を積層して構成される。携帯型電話機５０においては、複数の単位ウエハ層体２を積層することによりリードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上が図られるとともに半導体ディバイス３Ａ、３Ｂと光学素子ディバイス３Ｃを三次元に配置して高集積化と配線長の短縮化が図られた各半導体モジュール６３を備える。
携帯型電話機５０においては、限られたスペースの可動機構５３を貫通されるフレキシブルプリント配線基板５９により接続される第１筐体部５１の回路部と第２筐体部５２の回路部との間において、第１半導体モジュール６３Ａと第２半導体モジュール６３Ｂを介して電気信号と光学信号とを使い分けて信号を授受する。携帯型電話機５０においては、かかる構成により第１筐体部５１の回路部と第２筐体部５２の回路部との間で大量の信号を高速で授受するとともに、ＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化が図られるようになる。携帯型電話機５０においては、フレキシブルプリント配線基板５９に薄型化された第１半導体モジュール６３Ａや第２半導体モジュール６３Ｂを実装することで、高機能・多機能化されるにもかかわらず小型・薄型化の対応も図られる。
なお、携帯型電話機５０においては、各半導体モジュール６３をフレキシブルプリント配線基板５９に対して上述した第２の実施の形態として示した半導体モジュール４１の態様でそれぞれ実装するようにしたが、かかる実装態様に限定されないことは勿論である。携帯型電話機５０においては、各半導体モジュール６３を上述した第１の実施の形態として示した半導体モジュール１の態様でフレキシブルプリント配線基板５９に実装し、このフレキシブルプリント配線基板５９の光導波路体６２に光ケーブル７を引き回して接続することも可能である。また、携帯型電話機５０においては、フレキシブルプリント配線基板５９の途中から光導波路体６２を剥がして各半導体モジュール６３に導くようにしてもよい。
以上のように構成された半導体モジュール１（４１、６３）の製造方法について、以下説明する。半導体モジュール１の製造方法は、図９に示す基本工程を共通とする詳細を後述する別工程の各層単位ウエハ層基板体製作工程ＡＡ〜ＡＣ（以下、個別に説明する場合を除いて単位ウエハ層基板体製作工程Ａと総称する。）により、各層単位ウエハ層体２を製作するための各層単位ウエハ層基板体９Ａ〜９Ｃを製作する。単位ウエハ層基板体製作工程Ａは、詳細を後述するように平坦な主面上に剥離層７１を形成したダミー基板７２を用いて単位ウエハ層基板体９を製作する。
半導体モジュール１の製造方法は、図１０に示す基本工程により、単位ウエハ層基板体９に対して詳細を後述する各層単位ウエハ層体製作工程ＢＡ〜ＢＣ（以下、個別に説明する場合を除いて単位ウエハ層体製作工程Ｂと総称する。）を施して各層の単位ウエハ層体２を製作する。半導体モジュール１の製造方法は、第１層単位ウエハ層基板体９Ａに対して第１層単位ウエハ層体製作工程ＢＡを施すことにより第１層単位ウエハ層体２Ａを製作する。半導体モジュール１の製造方法は、第１層単位ウエハ層体２Ａに対して第１積層工程Ｃ−１により第２層単位ウエハ層基板体９Ｂを積層する。半導体モジュール１の製造方法は、第２層単位ウエハ層基板体９Ｂに対して第２層単位ウエハ層体製作工程ＢＢを施して第２層単位ウエハ層体２Ｂを製作することにより、第１層単位ウエハ層体２Ａに第２層単位ウエハ層体２Ｂが積層された第１積層中間体７３を製作する。
半導体モジュール１の製造方法は、第１積層中間体７３に対して第２積層工程Ｃ−２により第３層単位ウエハ層基板体９Ｃを積層する。半導体モジュール１の製造方法は、第３層単位ウエハ層基板体９Ｃに対して第３層単位ウエハ層体製作工程ＢＣを施して第３層単位ウエハ層体２Ｃを製作することにより、第１層単位ウエハ層体２Ａ乃至第３層単位ウエハ層体２Ｃを積層して一体化した第２積層中間体７４を製作する。半導体モジュール１の製造方法においては、最上層を構成する第３層単位ウエハ層体２Ｃに外付け電子部品２６を実装する外付け部品実装工程Ｄを施して、半導体モジュール１を製造する。
半導体モジュール１の製造方法は、詳細を後述する単位ウエハ層基板製作工程Ａによりダミー基板７２上に、基本構成として半導体ディバイス３と、封止樹脂層１０と、導電ポスト１１と、配線層１２とを設けた単位ウエハ層基板体９を製作する。半導体モジュール１の製造方法は、各単位ウエハ層体２に所定の機能を持たせることから、上述したようにそれぞれに実装される半導体ディバイス３の種類や個数或いは配線層１２の構成を異にした単位ウエハ層基板体９を製作する。半導体モジュール１の製造方法は、詳細を後述する各積層工程Ｃにおいて、ダミー基板７２を剥離されることにより極めて薄厚に構成された下層側の単位ウエハ層体２に対してダミー基板７２が支持基板として残されることで機械的剛性を有してハンドリング性が保持された上層側の単位ウエハ層基板体３を積層する。したがって、半導体モジュール１の製造方法は、各工程において良好なハンドリング性を保持して極めて薄厚の半導体モジュール１を効率よくかつ精密に製造することが可能である。
単位ウエハ層基板体製作工程Ａは、図９に示すように工程に供給されたダミー基板７２の主面上に全面に亘って剥離層７１を形成する剥離層形成工程Ａ−１と、剥離層７１上に配線層１２を形成する配線層形成工程Ａ−２と、配線層１２上に所定の高さを有する複数個の導電ポスト１１を一体に立設する導電ポスト形成工程Ａ−３を有する。単位ウエハ層基板体製作工程Ａは、各層工程毎に供給された所定の半導体ディバイス３を配線層１２上にフリップチップ実装法により実装する半導体ディバイス実装工程Ａ−４と、配線層１２上に封止樹脂層１０を形成する封止樹脂層形成工程Ａ−５と、全体を薄型化する研磨工程を施す研磨工程Ａ−６と、導電ポスト１１に接続用バンプ３０を形成する接続用バンプ形成工程Ａ−７とを経て単位ウエハ層基板体９を製作する。
半導体モジュール１の製造工程は、後述する単位ウエハ層体製作工程Ｂにおいて、単位ウエハ層基板体９にレーザ光Ｒを照射することにより剥離層７１を介してダミー基板７２を剥離するレーザ光照射剥離法を採用する。したがって、半導体モジュール１の製造工程には、ダミー基板７２に、比較的高精度に平坦化された主面を有することにより高精度の配線層１２を形成することが可能であり、またレーザ装置から出射されるレーザ光Ｒを効率よく透過させることが可能な高光透過特性を有する基板、例えばガラス基板や石英基板が用いられる。ダミー基板７２は、ダミー基板剥離工程を経た後に洗浄処理等を施すことにより再利用することが可能である。なお、半導体モジュール１の製造工程は、ダミー基板剥離工程がレーザ光照射剥離法に代えてエッチング法等の適宜の剥離方法を採用する場合に、ダミー基板７２が光透過特性を不要とすることから例えばシリコン基板等を用いるようにしてもよい。
剥離層形成工程Ａ−１は、スピンコート法等により樹脂材をダミー基板７２の主面上に供給することにより、図１１に示すように数μ程度の厚みと平坦性を有する樹脂層からなる剥離層７１を全面に亘って形成する。剥離層形成工程Ａ−１は、ダミー基板７２と線膨張係数を大きく異にする樹脂材、例えばエポキシ系樹脂、ポリイミド樹脂、フェノール樹脂、ベンゾシクロブテン樹脂等の熱可塑性樹脂や熱硬化性樹脂によって剥離層７１を形成する。剥離層７１は、後述する各層のダミー基板剥離工程に際して剥離犠牲層として機能してダミー基板７２を剥離させて単位ウエハ層体２側の配線層１２上に残るが、ドライエッチング法等により除去される。
剥離層形成工程Ａ−１は、レーザ光照射剥離法によりダミー基板７２を剥離する際に、何らかの理由によりスポット位置を制御されたレーザ光Ｒが剥離層７１を通過して配線層１２に達してダメージを与えてしまうことを考慮して、上述した樹脂層上にさらにスパッタ法等により金属薄膜層を形成して樹脂層と金属薄膜層とからなる剥離層７１を形成するようにしてもよい。剥離層７１は、金属薄膜層を形成することによりこの金属薄膜層がメタルバリア層として作用してレーザ光Ｒから配線層１２を保護する。
剥離層形成工程Ａ−１は、剥離層７１が上述した樹脂層に限定されず、例えばダミー基板７２に剥離フィルムを接合して形成するようにしてもよい。剥離層形成工程Ａ−１は、この場合に剥離フィルムとして、加熱により接合力が低下してダミー基板７２の剥離を可能とさせる熱剥離型剥離フィルムや、紫外線の照射により接合力が低下する紫外線型剥離フィルム或いは適当な溶液に浸すことにより接合力が低下する剥離フィルム等の各種剥離フィルムが用いられる。
配線層形成工程Ａ−２は、ダミー基板７２の主面上に剥離層７１を介して一般的な多層配線層形成技術により図１２に示すように第１配線パターン１８と誘電絶縁層１９と第２配線パターン２０とからなる配線層１２を形成する。配線層形成工程Ａ−２は、例えば剥離層７１上にパターニングしためっきレジスト層を形成し、銅めっきを施す銅めっき法により、所定の回路パターンや接続パッド２４を有する第２配線パターン２０を形成する。なお、配線層形成工程Ａ−２は、第２配線パターン２０が上述した銅めっき法に限定されず、例えば剥離層７１上に無電界銅めっき法やスパッタ法等により形成した銅薄膜層を下地層としてこの銅薄膜層に対してエッチング法等による所定のパターニング処理を施し、銅めっきにより所定の厚みの銅配線パターン層を形成する等の適宜の方法により形成してもよい。
配線層形成工程Ａ−２は、第２配線パターン２０を被覆して剥離層７１上に全面に亘って誘電絶縁樹脂材、例えば高周波特性に優れたベンゾシクロブテン等を用いてスピンコート法等により均一な厚みを有する誘電絶縁層１９を形成する。配線層形成工程Ａ−２は、誘電絶縁層１９の所定位置において、レーザ加工等により第２配線パターン２０に形成したランドを外方に臨ませるビアホールを形成する。
配線層形成工程Ａ−２は、第２配線パターン形成工程と同様の工程により、誘電絶縁層１９上に所定の回路パターンやディバイス接続パッド２２を有する第１配線パターン１８を形成するとともに、誘電絶縁層１９に設けたビアホールに導電処理を施して第１配線パターン１８と第２配線パターン２０とを層間接続するビア２１を形成する。配線層形成工程Ａ−２は、各単位ウエハ層体２を多層化して半導体モジュール１を製造することから、図５に示すように誘電絶縁層１９と第２配線パターン２０とが共同して平坦な積層表面を構成する配線層１２を形成することが好ましい。
したがって、配線層形成工程Ａ−２は、例えば感光性誘電絶縁樹脂材により形成された誘電絶縁層１９に対して第１配線パターン１８の形成部位に対応した箇所をマスキングした状態で露光処理を行った後に、エッチング処理により露光部位を除去して凹溝を形成する。配線層形成工程Ａ−２は、凹溝を形成した誘電絶縁層１９上に全面に亘って銅めっき処理を施した後に、誘電絶縁層１９が露出するまで研磨処理を施すことにより凹溝内に銅めっき層が残って誘電絶縁層１９と第１配線パターン１８とが同一面を構成する配線層１２を形成する。配線層形成工程Ａ−２は、第１配線パターン１８に形成された接続パッド２２の表面にＳｎ−Ａｕ層やＴｉ−Ａｕ層等からなる電極膜を形成する。
配線層形成工程Ａ−２は、例えばビアホール内に導電ペースト等による孔埋めを行った状態で、上述した第１配線パターン１８を形成する銅めっき処理が施されることによりビア形成も行われる。なお、ビア２１の形成工程は、例えば第１配線パターン１８の凹溝を形成する際に同時に誘電絶縁層１９を貫通するビアホールを形成し、銅めっき処理によりこのビアホール内に銅めっき層を形成することによりビア形成を同時に行うようにしてもよい。配線層形成工程Ａ−２は、配線層１２やビア２１の形成方法が上述した方法に限定されず、従来周知の適宜の方法により形成してもよいことは勿論である。
配線層形成工程Ａ−２は、上述したように平坦な主面を有するダミー基板７２を用いて配線層１２を形成することから、誘電絶縁層１９や配線パターンの層厚が管理され、高密度で微細な第１配線パターン１８や第２配線パターン２０を形成することが可能である。また、配線層形成工程Ａ−２は、配線層１２が必要に応じて誘電絶縁層１９を介して配線パターンを多層に形成した多層配線層により構成してもよい。また、配線層形成工程Ａ−２は、必要に応じて配線層１２内に薄膜レジスタ素子や薄膜インダクタ素子或いは薄膜キャパシタ素子等の薄膜受動素子を形成することも可能である。配線層形成工程Ａ−２は、上述した工程によりダミー基板７２の平坦な主面上に配線層１２を形成することから、この配線層１２内に高精度の薄膜受動素子を内部に形成することが可能である。
配線層形成工程Ａ−２は、配線層１２内の薄膜レジスタ素子形成部位に対して、例えば窒化タンタル、タンタル、クロム或いはニッケルクロム等のレジスタ素子形成材料を用いてスパッタリング法や蒸着法或いは印刷法やリソグラフィ法等の薄膜形成技術により所望の形状にパターン形成することによって薄膜レジスタ素子を形成する。また、配線層形成工程Ａ−２は、配線層１２内に、例えばラセン状銅パターンを形成することにより薄膜インダクタ素子を形成する。配線層形成工程Ａ−２は、配線層１２の高さ方向に相対する配線パターンの電極間に、例えば誘電体を成膜したり、窒化タンタル等の金属膜を陽極酸化させる方法等により誘電体層を形成することにより薄膜キャパシタ素子を形成する。
導電ポスト形成工程Ａ−３は、配線層１２の第１配線パターン１８上に、図１３に示すように所定の高さを有する複数個の導電ポスト１１を形成する。導電ポスト形成工程Ａ−３は、第１配線パターン１８の所定箇所を開口したマスキングを行った状態で銅めっき法により導電ポスト１１を形成する。導電ポスト形成工程Ａ−３は、かかる銅めっき法に限定されず、例えば銅ペーストを用いた印刷法等の適宜の方法により第１配線パターン１８上に導電ポスト１１を形成するようにしてもよい。導電ポスト形成工程Ａ−３は、精密に形成された配線層１２上に微細なピッチにより複数個の導電ポスト１１を形成することが可能である。
半導体ディバイス実装工程Ａ−４は、図１４に示すように配線層１２の表面上に、半導体ディバイス３を実装する。配線層１２には、第１配線パターン１８に半導体ディバイス３の電極形成面１３に設けられた電極１４に対応してディバイス接続パッド２２が形成されている。半導体ディバイス３には、予め各電極１４にそれぞれＣｕバンプやＡｕバンプ或いはＳｎやＳｎＡｇ等の半田バンプからなる実装用バンプ１５が設けられる。なお、実装用バンプ１５については、ディバイス接続パッド２２側に設けるようにしてもよいことは勿論である。
半導体ディバイス実装工程Ａ−４は、配線層１２の半導体ディバイス実装領域にアンダフィル１６を塗布した状態で、半導体ディバイス３が電極形成面１３を実装面として電極１４を相対するディバイス接続パッド２２に位置決めした状態で実装するフリップチップ実装法により実装される。半導体ディバイス実装工程Ａ−４は、配線層１２に対して半導体ディバイス３がアンダフィル１６により固定されるとともに、ディバイス接続パッド２２に実装用バンプ１５が接合されて実装される。
半導体モジュール１の製造工程は、第３層単位ウエハ層基板体製作工程ＡＣにおいて、半導体ディバイス実装工程Ａ−４で発光素子ディバイス３Ｃ１と受光素子ディバイス３Ｃ２を同時に実装する。半導体ディバイス実装工程Ａ−４は、これら発光素子ディバイス３Ｃ１と受光素子ディバイス３Ｃ２を上述した他の半導体ディバイス３と同様にフリップチップ実装法により実装する。半導体ディバイス実装工程Ａ−４は、この場合に光透過性を有するアンダフィル１６Ｃを用いて発光素子ディバイス３Ｃ１と受光素子ディバイス３Ｃ２を固定する。
なお、単位ウエハ層基板体製作工程Ａは、導電ポスト形成工程Ａ−３の後工程として半導体ディバイス実装工程Ａ−４を実施するようにしたが、この順序が逆であってもよい。単位ウエハ層基板体製作工程Ａは、後述するように研磨工程Ａ−６により半導体ディバイス３を機能に支障を来さない範囲で研磨して導電ポスト１１と同一の高さとする。導電ポスト形成工程Ａ−３は、厚みが大きな半導体ディバイス３が予め配線層１２上に実装されていると、導電ポスト形成工程Ａ−３により導電ポスト１１を形成する際に邪魔になることから半導体ディバイス実装工程Ａ−４の後工程で実施することが好ましい。
封止樹脂層形成工程Ａ−５は、図１５に示すように配線層１２上に封止樹脂材により半導体ディバイス３と各導電ポスト１１を覆う厚みを有する封止樹脂層１０を形成する。封止樹脂層形成工程Ａ−５は、封止樹脂材として、半導体製造工程においてパッケージ樹脂材として一般的に用いられる例えばエポキシ系樹脂材やポリイミド樹脂或いはフィラーを含有させた樹脂材を用いて封止樹脂層１０を形成する。
研磨工程Ａ−６は、例えば機械化学研磨法等により、半導体ディバイス３の機能を損なわない範囲でこの半導体ディバイス３の裏面と各導電ポスト１１の先端部と封止樹脂層１０に対して同時に研磨処理を施すことにより薄型化する。研磨工程Ａ−６は、図１６に示すように、研磨面２９において半導体ディバイス３の裏面と封止樹脂層１０と各導電ポスト１１の先端部が互いに同一面を構成するように研磨する。なお、研磨工程Ａ−６は、研磨面２９に導電ポスト１１の先端面を露出させればよく、例えば半導体ディバイス３が各導電ポスト１１の高さよりも薄厚で単位ウエハ層体２が所定の厚みに保持される場合や裏面を研磨すると機能に影響が生じる場合には、この半導体ディバイス３を露出させるまで研磨する必要は無い。
研磨工程Ａ−６は、研磨面２９に導電ポスト１１の先端面を露出させることにより、これら導電ポスト１１により各層単位ウエハ層体２間或いはモジュール実装基板４との接続電極を形成する。なお、単位ウエハ層基板体製作工程Ａは、研磨面２９に露出された導電ポスト１１の先端面にＳｎ−Ａｕ層やＴｉ−Ａｕ層等からなる電極膜を形成する処理を施すようにしてもよい。
接続バンプ形成工程Ａ−７は、例えばボールボンディング法やスタッド（ボール）バンプ接合法或いはめっき法を施すことにより、図１７に示すように研磨面２９に露出された各導電ポスト１１の先端面上に接続用バンプ３０を形成する。接続バンプ形成工程Ａ−７は、接続パッド２４と低温で共晶合金を形成する、例えばＣｕバンプやＡｕバンプ或いはＳｎやＳｎＡｇ等の半田バンプ又はこれらの材料を混合した材料により接続用バンプ３０を形成する。
半導体モジュール１の製造工程は、上述した工程を基本工程とする単位ウエハ層基板体製作工程Ａにより、各層の機能に応じて選択された半導体ディバイス３を実装するとともに所定の配線パターンや接続端子部を有する配線層１２を形成した単位ウエハ層基板体９を製作する。半導体モジュール１の製造工程は、各層の単位ウエハ層基板体製作工程Ａにおいて、例えば導通検査工程を実施して、良品と判定した単位ウエハ層基板体９のみを次工程へと供給する。
半導体モジュール１の製造工程は、それぞれ別工程の単位ウエハ層基板体製作工程ＡＡ〜ＡＣにより単位ウエハ層基板体９Ａ〜９Ｃを製作することで、リードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上を図った半導体モジュール１を製造することを可能とする。また、半導体モジュール１の製造工程は、薄型化を図るために半導体ディバイス３に対して研磨処理を施すが、各層の単位ウエハ層基板体９をそれぞれ個別工程により製作することから自由度があり汎用の半導体ディバイスを選択して実装することも可能であり目的に応じた三次元半導体モジュール１を廉価に製造することを可能とする。
半導体モジュール１の製造工程は、図１０に示すように第１層単位ウエハ層基板体製作工程ＡＡにより製作した第１層単位ウエハ層基板体９Ａに対して第１層単位ウエハ層体製作工程ＢＡを施して第１層単位ウエハ層体２Ａを製作する。半導体モジュール１の製造工程は、後述する第１積層工程Ｃ−１により第１層単位ウエハ層体２Ａと第２層単位ウエハ層基板体製作工程ＡＢにより製作した第２層単位ウエハ層基板体９Ｂを積層するとともに、第２層単位ウエハ層基板体９Ｂに対して第２層単位ウエハ層体製作工程ＢＢを施して第１積層中間体７３を製作する。半導体モジュール１の製造工程は、第２積層工程Ｃ−２により上述した第１積層中間体７３に対して第３層単位ウエハ層基板体製作工程ＡＣにより製作した第３層単位ウエハ層基板体９Ｃを積層して第２積層中間体７４を製作する。半導体モジュール１の製造工程は、第２積層中間体７４に対して第３層単位ウエハ層体製作工程ＢＣを施すとともに外付け電子部品実装工程Ｄにより外付け電子部品２６を実装して半導体モジュール１を製造する。
第１層単位ウエハ層体製作工程ＢＡは、第１層単位ウエハ層基板体９Ａからダミー基板７２Ａを剥離するダミー基板剥離工程ＢＡ−１と、配線層１２Ａから剥離層７１Ａを除去する剥離層除去工程ＢＡ−２と、研磨面２９Ａ上に接着層２３Ａを形成する接着層形成工程ＢＡ−３と、接着層２３Ａにバンプ開口２５Ａを形成するバンプ開口形成工程ＢＡ−４とを有し、第１層単位ウエハ層体２Ａを製作する。ダミー基板剥離工程ＢＡ−１は、第１層単位ウエハ層基板体９Ａに対して、ダミー基板７２Ａの底面側からレーザ装置から出射したレーザ光Ｒを照射することにより、図１８に示すように剥離層７１Ａとの界面からダミー基板７２Ａを剥離する。
ダミー基板剥離工程ＢＡ−１は、上述したようにダミー基板７２Ａに光透過性が良好なガラス基板や石英基板を用いることにより、ダミー基板７２Ａを透過したレーザ光Ｒが効率よく剥離層７１Ａに達してこの剥離層７１Ａを加熱する。ダミー基板剥離工程ＢＡ−１は、上述したように第１層単位ウエハ層基板体９Ａがダミー基板７２Ａと剥離層７１Ａとに熱膨張率に大きな差異があることから、加熱された剥離層７１Ａがダミー基板７２Ａの主面から剥離する現象が生じ結果として図１８に示すように剥離層７１Ａを介してダミー基板７２Ａを効率よくかつきれいに剥離させる。
剥離層除去ＢＡ−２は、ダミー基板７２Ａが剥離された配線層１２Ａ上に剥離層７１Ａが残留しており、この剥離層７１Ａを例えばプラズマエッチング法やイオンエッチング法等のドライエッチング法を施して除去する。剥離層除去ＢＡ−２は、上述したように配線層１２Ａが平坦面を有するダミー基板７２Ａの主面上に形成されることから、配線層１２Ａの表面に平坦かつ高精度の剥離面７５Ａを形成する。
接着層形成工程ＢＡ−３は、第１層単位ウエハ層体２Ａを第２層単位ウエハ層基板体９Ｂ上に積層するために、接着層２３Ａをダミー基板７２Ａと剥離層７１Ａが除去された剥離面７５Ａ上に全面に亘って形成する。接着層形成工程ＢＡ−３は、上述した配線層形成工程に用いられて誘電絶縁層１９を形成する同等の絶縁樹脂材が用いられ、この絶縁樹脂材を例えばスピンコート法等により剥離面７５Ａ上に全面に亘って均一な厚みを有する接着層２３Ａを形成する。なお、接着層形成工程ＢＡ−３は、例えば接着絶縁フィルムやプリプレグ等を剥離面７５Ａ上に接合することにより接着層２３Ａを形成するようにしてもよい。
バンプ開口形成工程ＢＡ−４は、図１９に示すように接着層２３Ａに配線層１２の第２配線パターン２０Ａに形成した接続パッド２４Ａにそれぞれ対応位置され、この接続パッド２４Ａをそれぞれ外方に露出させるバンプ開口２５Ａを形成する。バンプ開口形成工程ＢＡ−４は、開口寸法が接続用バンプ３０の断面寸法とほぼ等しいバンプ開口２５Ａを形成する。バンプ開口形成工程ＢＡ−４は、例えば接着層２３Ａが感光性絶縁樹脂材により形成される場合に、バンプ開口２５Ａの対応部位を除いてマスキングを施した状態で接着層２３Ａに露光・現像処理を施した後にエッチング処理によりバンプ開口２５Ａの対応部位を除去する周知のリソグラフィ技術によりバンプ開口２５Ａを形成する。なお、バンプ開口形成工程ＢＡ−４は、接着層２３Ａが非感光性絶縁樹脂材により形成される場合に、例えばプラズマエッチング法等の周知のドライエッチング技術によりバンプ開口２５Ａを形成する。
第１層単位ウエハ層体製作工程ＢＡは、上述した工程を経て図１９に示す全体が薄厚化された第１層単位ウエハ層体２Ａを製作する。なお、半導体モジュール１の製造方法は、後述するように第２層単位ウエハ層基板体９Ｂに対して、第１層単位ウエハ層体製作工程ＢＡと基本的に同等の工程からなる第２層単位ウエハ層体製作工程ＢＢを施して第２層単位ウエハ層体２Ｂを製作する。
第１積層工程Ｃ−１は、上述した第１層単位ウエハ層体製作工程ＢＡにより製作した第１層単位ウエハ層体２Ａに対して、接着層２３Ａを介して第２層単位ウエハ層基板体製作工程ＡＢにより製作した第２層単位ウエハ層基板体９Ｂを積層して一体化する。第１積層工程Ｃ−１においては、図２０に示すように第１層単位ウエハ層体２Ａの接着層２３Ａ上に第２層単位ウエハ層基板体９Ｂが、研磨面２９Ｂを接合面として相対するバンプ開口２５Ａに接続用バンプ３０Ｂを嵌合させるように位置合わせして積層される。
第１積層工程Ｃ−１は、第１層単位ウエハ層体２Ａと第２層単位ウエハ層基板体９Ｂを積層した状態で第２層単位ウエハ層基板体９Ｂ側から加熱・加圧することにより、図２１に示すように接着層２３Ａを介して第１層単位ウエハ層体２Ａと第２層単位ウエハ層基板体９Ｂとを一体化する。第１積層工程Ｃ−１は、ダミー基板７２Ｂを有して機械的剛性が保持された第２層単位ウエハ層基板体９Ｂを第１層単位ウエハ層体２Ａに積層して一体化することから、第２層単位ウエハ層基板体９Ｂのハンドリング性も保持され効率よくかつ精密な位置決めが行われる。
第１積層工程Ｃ−１は、接続用バンプ３０Ｂを例えば半田系めっきバンプによって形成した場合に、半田の溶融温度以上に加熱しながら第１層単位ウエハ層体２Ａに対して第２層単位ウエハ層基板体９Ｂを加圧することにより相対する接続用バンプ３０Ｂと接続パッド２４Ａとの半田接続が行われるようにする。第１積層工程Ｃ−１は、第１層単位ウエハ層体２Ａ側の配線層１２Ａと半導体ディバイス３Ａに対して、第２層単位ウエハ層基板体９Ｂ側の配線層１２Ｂと半導体ディバイス３Ｂが封止樹脂層１０Ｂを貫通する導電ポスト１１Ｂを介して電気的に接続する。
第２層単位ウエハ層体製作工程ＢＢは、第１層単位ウエハ層体２Ａと一体化された第２層単位ウエハ層基板体９Ｂからダミー基板７２Ｂと剥離層７１Ｂを除去し、図２２に示した第１層単位ウエハ層体２Ａと第２層単位ウエハ層体２Ｂとが一体化された薄厚の第１積層中間体７３を製作する。なお、第２層単位ウエハ層体製作工程ＢＢは、上述した第１層単位ウエハ層基板体９Ａから第１層単位ウエハ層体２Ａを製作する第１層単位ウエハ層体製作工程ＢＡと同等の工程であることから詳細を省略するが、ダミー基板７２Ｂを剥離するダミー基板剥離工程と、剥離層７１Ｂを除去する剥離層除去工程と、接着層２３Ｂを形成する接着層形成工程と、バンプ開口２５Ｂを形成するバンプ開口形成工程とを有する。
第２積層工程Ｃ−２は、第１層単位ウエハ層体２Ａと第２層単位ウエハ層体２Ｂとを一体化した第１積層中間体７３に対して、接着層２３Ｂを介して第３層単位ウエハ層基板体製作工程ＡＣにより製作した第３層単位ウエハ層基板体９Ｃを積層して一体化する。なお、第２積層工程Ｃ−２は、基本的な工程を上述した第１積層工程Ｃ−１と同等とすることから、詳細な説明については省略する。
第２積層工程Ｃ−２においては、図２３に示すように第１積層中間体７３に対して第３層単位ウエハ層基板体９Ｃが、第２層単位ウエハ層体２Ｂの接着層２３Ｂ上に研磨面２９Ｃを接合面として相対するバンプ開口２５Ｂに接続用バンプ３０Ｃを嵌合させるように位置合わせして積層する。第２積層工程Ｃ−２においても、第１積層中間体７３に第３層単位ウエハ層基板体９Ｃを積層した状態で第３層単位ウエハ層基板体９Ｃ側から加熱・加圧することにより、接着層２３Ｂを介して第１積層中間体７３と第３層単位ウエハ層基板体９Ｃとを一体化して積層中間体を製作する。
第２積層工程Ｃ−２においても、ダミー基板７２Ｃを有して機械的剛性が保持された第３層単位ウエハ層基板体９Ｃを第１積層中間体７３に積層して一体化することから、第３層単位ウエハ層基板体９Ｃのハンドリング性も保持され効率よくかつ精密な位置決めが行われる。第２積層工程Ｃ−２は、第１層単位ウエハ層体２Ａの配線層１２Ａと半導体ディバイス３Ａ及び第２層単位ウエハ層体２Ｂの配線層１２Ｂと半導体ディバイス３Ｂに対して、第３層単位ウエハ層基板体９Ｃの配線層１２Ｃと各光学素子ディバイス３Ｃが封止樹脂層１０Ｃを貫通する導電ポスト１１Ｃを介して電気的に接続する。
第３層単位ウエハ層体製作工程ＢＣは、第３層単位ウエハ層基板体９Ｃからダミー基板７２Ｃと剥離層７１Ｃを除去して、最上層を構成する第３層単位ウエハ層体２Ｃを製作する。第３層単位ウエハ層体製作工程ＢＣは、上述した第１層単位ウエハ層体製作工程ＢＡと同様にダミー基板剥離工程ＢＣ−１と、剥離層除去工程ＢＣ−２とを施した後に、剥離面７５Ｃ上にソルダレジスト層２７を形成するソルダレジスト層形成工程ＢＣ−３と、外付け電子部品２６を実装するための部品実装開口２８を形成する部品実装開口形成工程ＢＣ−４とを有する。
第３層単位ウエハ層体製作工程ＢＣは、ダミー基板剥離工程ＢＣ−１と剥離層除去工程ＢＣ−２とを施して配線層１２Ｃの第２配線パターン２０Ｃを露出させた剥離面７５Ｃ上に、ソルダレジスト層形成工程ＢＣ−３を施して全面に亘ってソルダレジスト層２７を形成する。ソルダレジスト層形成工程ＢＣ−３は、一般的なプリント配線技術等で用いられる絶縁樹脂材からなるソルダレジストを剥離面７５Ｃ上に配線層１２Ｃを絶縁保護するに足る厚みを以って塗布することによりソルダレジスト層２７を形成する。
部品実装開口形成工程ＢＣ−４は、例えばソルダレジスト層形成工程ＢＣ−３に際して、配線層１２Ｃの第２配線パターン２０Ｃに形成した接続パッド２４Ｃをマスキングした状態でソルダレジスト層２７を形成することにより、図２４に示すようにソルダレジスト層２７に接続パッド２４Ｃを外方に露出させる部品実装開口２８を形成する。なお、部品実装開口形成工程ＢＣ−４は、剥離面７５Ｃ上に全面に亘ってソルダレジスト層２７を形成した後に接続パッド２４Ｃの対応領域をドライエッチング法等により除去して部品実装開口２８を形成するようにしてもよく、またその他プリント配線技術等で採用される種々の方法により形成するようにしてもよい。
半導体モジュール１の製造方法においては、外付け電子部品実装工程Ｄにおいて、ソルダレジスト層２７に開口された部品実装開口２８を介して外付け電子部品２６を組み付け、この外付け電子部品２６に設けられた端子部と配線層１２Ｃの接続パッド２４Ｃとを半田接続等して実装することにより、図１に示した半導体モジュール１を製造する。なお、半導体モジュール１の製造方法においては、ソルダレジスト層形成工程ＢＣ−３に先行して外付け電子部品実装工程Ｄを実施して第３層単位ウエハ層体２Ｃの配線層１２Ｃ上に外付け電子部品２６を実装した状態でソルダレジスト層２７を形成するようにしてもよい。
半導体モジュール１の製造方法においては、例えば第２層単位ウエハ層体２Ｂと第３層単位ウエハ層体２Ｃとの間に、第２層単位ウエハ層体２Ｂと同様に構成された単位ウエハ層体２を積層することによりさらに多層化した半導体モジュール１を製造することも可能である。半導体モジュール１の製造方法においては、最上層の第３層単位ウエハ層体２Ｃに光学素子ディバイス３Ｃを実装したが、これら光学素子ディバイス３Ｃを内層の単位ウエハ層体２に実装することも可能である。半導体モジュール１の製造方法においては、この場合に上層の単位ウエハ層体２が光学素子ディバイス３Ｃとの対向領域を光学信号が透過可能とするように形成する必要がある。したがって、半導体モジュール１の製造方法においては、光学素子ディバイス３Ｃを実装する内層の単位ウエハ層体２に光導波路を設けることが好ましい。
半導体モジュール１の製造方法においては、下層側の単位ウエハ層体２の接着層２３に接続パッド２４を露出させるバンプ開口２５を形成するとともに積層工程において上層側の単位ウエハ層体２に設けた相対する接続用バンプ３０を嵌合させるようにしたが、かかる工程に限定されない。半導体モジュール１の製造方法においては、積層工程に際して例えば接続用バンプ３０が接着層２３を突き破って接続パッド２４と接続されるようにしてもよい。
第１の実施の形態及び第２の実施の形態として説明した半導体モジュール１、４１においては、上述したようにダミー基板７２上に配線層１２を形成し、この配線層１２の第１配線パターン１８に形成したディバイス接続パッド２２に対して半導体ディバイス３をフリップチップ実装法により実装して構成する。本発明は、かかる構成の半導体モジュール１、４１に限定されるものではなく、図２５に第３の実施の形態として示した電気・光混載三次元半導体モジュール（以下、半導体モジュールと略称する。）８０にも展開することが可能である。
半導体モジュール８０も、基本的な構成を半導体モジュール１、４１と同等とし、詳細を後述する別工程により製作され、それぞれ異なる機能の半導体ディバイス３を実装しかつ後述するように薄型化が図られた複数個の単位ウエハ層体８１Ａ〜８１Ｃ（以下、個別に説明する場合を除いて単位ウエハ層体８１と総称する。）を互いに電気的に接続し積層することにより、複数の半導体ディバイス３を三次元に配置して構成される。
なお、半導体モジュール８０においても、３個の単位ウエハ層体８１Ａ〜８１Ｃを積層した３層構造に限定されず、さらに多層化されて構成されてもよく、また各単位ウエハ層体８１が、それぞれが少なくとも１個以上の半導体ディバイス３を実装するようにしてもよい。半導体モジュール８０も、上述した半導体モジュール１、４１と同様に光インターポーザや光インタコネクションを構成し、また携帯型電話機５０のフレキシブルプリント配線基板５９にも実装される。
半導体モジュール８０は、詳細を後述する製造工程により製造されるが、各層単位ウエハ層体８１がその層構成等に応じて具体的な工程を異にするが、基本的な工程を同様とする製造工程によりそれぞれ製作される。半導体モジュール８０の製造工程にも、上述した半導体モジュール１の製造工程と同様に第１ダミー基板８２Ａ〜８２Ｃ（以下、個別に説明する場合を除いて、第１ダミー基板８２と総称する。）が用いられるとともに、第２ダミー基板８３Ａ〜８３Ｃ（以下、個別に説明する場合を除いて、第２ダミー基板８３と総称する。）も用いられて単位ウエハ層体８１を有する単位ウエハ層基板体８４Ａ〜８４Ｃ（以下、個別に説明する場合を除いて、単位ウエハ層基板体８４と総称する。）が製作される。なお、以下の説明において、上述した半導体モジュール１と同等の部材等については同一符号を付すことにより、説明を省略する。
半導体モジュール８０は、各単位ウエハ層体８１が、半導体ディバイス３と多数個の導電ポスト１１と封止樹脂層１０と配線層とを備える基本的な構成を半導体モジュール１と同様とするが、配線層が第１配線層８５Ａ〜８５Ｃ（以下、個別に説明する場合を除いて、第１配線層８５と総称する。）と第２配線層８６Ａ〜８６Ｃ（以下、個別に説明する場合を除いて、第２配線層８６と総称する。）とを別工程で形成する。半導体モジュール８０においても、各単位ウエハ層体８１が、半導体ディバイス３と導電ポスト１１と封止樹脂層１０に対して薄型化を図るために研磨工程が施され、研磨面２９に露出された導電ポスト１１の先端部に接続用バンプ３０が設けられる。半導体モジュール８０は、積層される各単位ウエハ層体８１が、接続用バンプ３０と相手側の第２配線層８６に形成した相対する接続パッド８７Ａ〜８７Ｃ（以下、個別に説明する場合を除いて、接続パッド８７と総称する。）とを接合することにより接続が行われる。
単位ウエハ層体８１は、半導体ディバイス３の電極１４が形成された電極形成面１３と略同一面を構成して第１配線層８５が形成されるとともに、この第１配線層８５と電極形成面１３を被覆する誘電絶縁層１９に第２配線層８６が形成される。単位ウエハ層体８１には、誘電絶縁層１９を貫通して第１配線層８５と第２配線層８６とを接続するビア２１とともに、半導体ディバイス３の電極１４と第２配線層８６とを接続するビア８８Ａ〜８８Ｃ（以下、個別に説明する場合を除いて、ビア８８と総称する。）が誘電絶縁層１９内に形成されている。単位ウエハ層体８１には、第２配線層８６上にそれぞれ接着層２３が形成されている。単位ウエハ層体８１には、接着層２３に第２配線層８６の接続パッド８７を外方に露出させる複数のバンプ開口２５が形成されている。
半導体モジュール８０は、例えば下層の第１層単位ウエハ層体８１Ａに対して上層の第２層単位ウエハ層体８１Ｂが、バンプ開口２５Ａを介して接続パッド２４Ａに導電ポスト１１Ｂに設けた接続用バンプ３０Ｂを接合することにより積層される。半導体モジュール８０は、第２層単位ウエハ層体８１Ｂに対して第３層単位ウエハ層体８１Ｃが同様にして積層される。半導体モジュール８０は、第１層単位ウエハ層体８１Ａの導電ポスト１１を接続用バンプ３０Ａを介してモジュール実装基板４に設けた図示しない接続パッドと接続することによりモジュール実装基板４上に実装されて、図２５に示すハイブリット回路装置８９を構成する。半導体モジュール８０には、第３層単位ウエハ層体８１Ｃの第２配線層８６Ｃ上に、ソルダレジスト層２７に開口された部品実装開口２８を介して外付け電子部品２６が実装される。
半導体モジュール８０も、第３層単位ウエハ層体８１Ｃに半導体ディバイス３として発光素子ディバイス３Ｃ１と受光素子ディバイス３Ｃ２からなる光学素子ディバイス３Ｃが実装される。第３層単位ウエハ層体８１Ｃも、これら光学素子ディバイス３Ｃがそれぞれの電極１４Ｃをビア８８Ｃを介して第２配線層８６Ｃと接続され、電極形成面１３Ｃに発光部１７Ａと受光部１７Ｂが設けられている。第３層単位ウエハ層体８１Ｃは、第２配線層８６Ｃが、光学素子ディバイス３Ｃの発光部１７Ａと受光部１７Ｂの対向領域を非パターン形成領域として構成される。第３層単位ウエハ層体８１Ｃは、誘電絶縁層１９Ｃが光透過性を有する誘電絶縁材により形成することにより、光学素子ディバイス３Ｃに入出力される光学信号が誘電絶縁層１９Ｃ内を透過する。
半導体モジュール８０も、それぞれ別工程の製造工程により製作される複数の単位ウエハ層体８１を積層して複数の半導体ディバイス３を三次元に配置して高集積化を図って構成される。半導体モジュール８０も、各層の単位ウエハ層体８１がそれぞれ固有の機能を有して全体として所定の機能を有するシステム半導体モジュールを構成する。半導体モジュール８０は、各層の単位ウエハ層体２が、それぞれの固有の機能に基づいて上述した基本構成に対して実装する半導体ディバイス３の種類や個数或いは第１配線層８５や第２配線層８６の構成を変えて製作される。
半導体モジュール８０も、本体機器の仕様により要求される様々な機能に対しても対応が可能であり、リードタイムの短縮化と歩留り向上が図られることによりコスト低減と信頼性の向上が図られて提供される。半導体モジュール８０は、各単位ウエハ層体８１が詳細を後述する研磨処理を施されて薄型化されており、多機能・高機能化が図られても小型・薄型特性が保持される。半導体モジュール８０は、各層単位ウエハ層体８１に実装した半導体ディバイス３Ａ、３Ｂと光学素子ディバイス３Ｃとの配線長が短縮化されて信号の高速伝送化が図られるとともに、ＣＲ時定数による信号伝送の遅延、ＥＭＩノイズやＥＭＣ等の低減による低寄生容量化が図られる。
以上のように構成された半導体モジュール８０の製造方法について、以下説明する。半導体モジュール８０の製造方法は、図２６に示す基本工程を共通とする詳細を後述する別工程の各層単位ウエハ層基板体製作工程Ｋにより単位ウエハ層基板体８４を製作する。半導体モジュール８０の製造方法は、各層単位ウエハ層基板体製作工程Ｋを経て製作した各層単位ウエハ層基板体８４を図２７に示す積層工程Ｌにより順次積層することにより、半導体モジュール８０を製造する。半導体モジュール８０の製造方法は、積層工程Ｌにおいて、第１層単位ウエハ層基板体８４Ａに対して第２層単位ウエハ層基板体８４Ｂ、第３層単位ウエハ層基板体８４Ｃの順で積層が行われるが、後述するようにその際にそれぞれに対して所定の段取り工程Ｍが施される。
半導体モジュール８０の製造方法においては、上述したように第１ダミー基板８２と第２ダミー基板８３が用いられるそれぞれ別工程の単位ウエハ層基板体製作工程Ｋにより各層の単位ウエハ層基板体８４を製作する。第１ダミー基板８２と第２ダミー基板８３は、上述した単位ウエハ層基板体製作工程Ａで用いるダミー基板７２と同等とされることから説明を省略するが、それぞれ光透過性を有するとともに、主面上にそれぞれ剥離層７１が形成される。
単位ウエハ層基板体製作工程Ｋにおいては、図２６に示すように第１ダミー基板８２が供給され、この第１ダミー基板８２の主面上に第１剥離層７１Ａを形成する第１剥離層形成工程Ｋ−１が施される。単位ウエハ層基板体製作工程Ｋは、第１剥離層７１Ａ上に単位ウエハ層体８１を形成する各工程が施されて第１中間体９０を製作する。単位ウエハ層基板体製作工程Ｋは、第１中間体９０に対して第２ダミー基板８３を接合して第２中間体９１を製作する。単位ウエハ層基板体製作工程Ｋは、第２中間体９１から第１ダミー基板８２を剥離するとともに、所定の工程を経て単位ウエハ層基板体８１を製作する。
単位ウエハ層基板体製作工程Ｋは、第１剥離層形成工程Ｋ−１と、第１配線層８５を形成する第１配線層形成工程Ｋ−２と、導電ポスト１１を形成する導電ポスト形成工程Ｋ−３と、半導体ディバイス３を実装する半導体ディバイス実装工程Ｋ−４と、封止樹脂層１０を形成する封止樹脂層形成工程Ｋ−５と、封止樹脂層１０を含む各部を所定の厚みに研磨する研磨工程Ｋ−６とを経て第１中間体９０を製作する。単位ウエハ層基板体製作工程Ｋは、第２剥離層７１Ｂを形成する第２剥離層形成工程Ｋ−７を施した第２ダミー基板８３を第１中間体９０に接合する第２ダミー基板接合工程Ｋ−８を施して第２中間体９１を製作する。
単位ウエハ層基板体製作工程Ｋは、第２中間体９１から第１ダミー基板８２を剥離する第１ダミー基板剥離工程Ｋ−９と、第１剥離面９４に残った第１剥離層７１Ａを剥離する第１剥離層剥離工程Ｋ−１０と、誘電絶縁層１９を形成する誘電絶縁層形成工程Ｋ−１１と、第２配線層８６を形成する第２配線層形成工程Ｋ−１２と、誘電絶縁層１９を貫通するビア８８を形成するビア形成工程Ｋ−１３と、接続用バンプ３０を形成する接続用バンプ形成工程Ｋ−１４を経て単位ウエハ層基板体８４を製作する。
単位ウエハ層基板体製作工程Ｋは、後述するように第１ダミー基板８２や第２ダミー基板８３を接合した後に、これらを適宜のタイミングで剥離する第１ダミー基板剥離工程Ｋ−１０及び第２ダミー基板剥離工程Ｌ−３、Ｍ−１を有する。単位ウエハ層基板体製作工程Ｋにおいても、これらのダミー基板剥離工程としてレーザ光Ｒを照射して第１剥離層７１Ａ、第２剥離層７１Ｂを界面として第１ダミー基板８２及び第２ダミー基板８３をそれぞれ剥離するレーザ光照射剥離法が採用される。
単位ウエハ層基板体製作工程Ｋにおいても、第１剥離層形成工程Ｋ−１において、第１ダミー基板８２の主面上に、線膨張係数を大きく異にする樹脂材を用いて数μ程度の厚みと平坦性を有する第１剥離層７１Ａを全面に亘って形成する。第１剥離層形成工程Ｋ−１においても、レーザ光Ｒから第１配線層８５を保護する金属薄膜層を形成するようにしてもよい。
第１配線層形成工程Ｋ−２は、例えば第１剥離層７１Ａ上にパターニングしためっきレジスト層を形成した状態で銅めっきを施す銅めっき法により、第１剥離層７１Ａ上に図２８に示すように所定の配線パターンや端子パターンを有する銅配線からなる第１配線層８５を形成する。第１配線層形成工程Ｋ−２は、高精度に平坦化された主面を有する第１ダミー基板８２上に第１配線層８５を形成することから、精密でかつ高密度、微細ピッチの第１配線層８５を形成することが可能である。なお、第１配線層形成工程Ｋ−２は、銅めっき法に限定されず、従来一般的に行われている種々の配線層形成技術、例えば第１剥離層７１Ａ上に無電界銅めっき法やスパッタ法等により形成した銅薄膜層を下地層として銅めっきにより所定の厚みの銅層を形成し、さらにこの銅層に対してエッチング法等によるパターニング処理を施して形成する等の適宜の方法により第１配線層８５を形成するようにしてもよい。
単位ウエハ層基板体製作工程Ｋは、導電ポスト形成工程Ｋ−３において、例えば第１配線層８５の端子パターンを開口したマスキングを行った状態で銅めっき法により所定の配線パターン上に図２９に示すように所定の高さを有する複数個の導電ポスト１１を形成する。導電ポスト形成工程Ｋ−３は、かかる銅めっき法に限定されず、例えば銅ペーストを用いた印刷法等の適宜の方法により導電ポスト１１を形成するようにしてもよい。導電ポスト形成工程Ｋ−３は、精密な第１配線層８５上に微細なピッチにより複数の導電ポスト１１を形成することが可能である。
半導体ディバイス実装工程Ｋ−４は、第１配線層８５に対して半導体ディバイス３の実装領域の対応部位を除去して半導体ディバイス実装領域９３を形成する工程と、この半導体ディバイス実装領域９３内に位置して第１ダミー基板８２上に半導体ディバイス３を実装する工程とを有する。半導体ディバイス実装工程Ｋ−４は、例えばドライエッチング法等により第１剥離層７１Ａ上に形成した第１配線層８５の一部を除去して半導体ディバイス実装領域９３を形成する。なお、半導体ディバイス実装工程Ｋ−４は、第１配線層形成工程Ｋ−２において半導体ディバイス実装領域９３を予め抜きパターン領域として形成した場合には、この除去工程を不要とする。
半導体ディバイス実装工程Ｋ−４は、図３０に示すように第１ダミー基板８２の半導体ディバイス実装領域９３上に半導体ディバイス３を適宜の治具を用いて位置決めした状態で電極形成面１３側から実装する。半導体ディバイス実装工程Ｋ−４は、例えばこの電極形成面１３に接着剤を塗布した状態で半導体ディバイス３を半導体ディバイス実装領域９３上に載置することにより、半導体ディバイス３が電極１４を第１剥離層７１Ａ上に直接接触させた状態で固定されて実装されるようにする。なお、半導体ディバイス実装工程Ｋ−４は、特に大きな振動等が加えられて半導体ディバイス３が動くといった虞が無い場合には、特に接着剤により固定する必要は無い。
単位ウエハ層基板体製作工程Ｋは、導電ポスト形成工程Ｋ−３の後工程として半導体ディバイス実装工程Ｋ−４を実施するようにしたが、この順序が逆であってもよい。単位ウエハ層基板体製作工程Ｋは、後述するように研磨工程Ｋ−６により半導体ディバイス３を機能に支障を来さない範囲で研磨して導電ポスト１１と同一の高さとする。導電ポスト形成工程Ｋ−３は、厚みが大きな半導体ディバイス３が予め第１ダミー基板８２上に実装されていると、導電ポスト１１の形成に邪魔になることから半導体ディバイス実装工程Ｋ−４の後工程で実施することが好ましい。
単位ウエハ層基板体製作工程Ｋは、上述した封止樹脂層形成工程Ａ−５と同様の工程からなる封止樹脂層形成工程Ｋ−５において、図３１に示すように第１配線層８５上に半導体ディバイス３と各導電ポスト１１を覆う封止樹脂層１０を形成する。封止樹脂層形成工程Ｋ−５においても、封止樹脂材として、半導体製造工程においてパッケージ樹脂材として一般的に用いられる例えばエポキシ系樹脂材やポリイミド樹脂或いはフィラーを含有させた樹脂材が用いられて形成される。
単位ウエハ層基板体製作工程Ｋは、研磨工程Ｋ−６において、図３２に示すように半導体ディバイス３と封止樹脂層１０に対して各導電ポスト１１の先端部を露出させさらにこの先端部を含んで所定の高さまで研磨する研磨処理が施される。研磨工程Ｋ−６は、例えばバックグラインド法等により、封止樹脂層１０とともに半導体ディバイス３の裏面側を機能を損なわない範囲まで研磨することにより、封止樹脂層１０と半導体ディバイス３の裏面と各導電ポスト１１の先端面が互いに同一面を構成する研磨面２９を形成する。単位ウエハ層基板体製作工程Ｋにおいては、上述した研磨工程Ｋ−６により研磨面２９に露出された各導電ポスト１１の先端面にＳｎ−Ａｕ層やＴｉ−Ａｕ層等からなる電極膜を形成する電極形成処理を施すようにしてもよい。単位ウエハ層基板体製作工程Ｋは、研磨工程Ｋ−６を経て第１中間体９０を製作する。
単位ウエハ層基板体製作工程Ｋにおいては、第２ダミー基板接合工程Ｋ−８において、上述した第１中間体９０の研磨面２９上に第２ダミー基板８３が接合されて図３３に示す第２中間体９１を製作する。第２ダミー基板８３も、上述した第１ダミー基板８２と同等の部材であり、第１剥離層形成工程Ｋ−１と同様の工程からなる第２剥離層形成工程Ｋ−７により、主面上に第２剥離層７１Ｂが形成される。第２剥離層形成工程Ｋ−７は、第２ダミー基板８３が後述する剥離工程において第１ダミー基板８２と同等の工程により剥離されることが望ましいことから、第１剥離層７１Ａと同一材料により第２剥離層７１Ｂを形成する。第２ダミー基板接合工程Ｋ−８は、第１中間体９０に対して研磨面２９上に第２剥離層７１Ｂを介して重ね合わされた第２ダミー基板８３を加圧、加熱して接合することにより第２中間体９１を製作する。
単位ウエハ層基板体製作工程Ｋは、上述した第２中間体９１に対して第１ダミー基板剥離工程Ｋ−９を施して、第１ダミー基板８２を剥離する。第１ダミー基板剥離工程Ｋ−９は、第１ダミー基板８２に対して図３３に示すように底面側からレーザ装置から出射したレーザ光Ｒを照射することにより、第１剥離層７１Ａとの界面から第１ダミー基板８２を剥離する。
単位ウエハ層基板体製作工程Ｋは、第１ダミー基板８２が剥離された第１配線層８５上に第１剥離層７１Ａが残留しており、この第１剥離層７１Ａを第１剥離層除去工程Ｋ−１０において例えばプラズマエッチング法やイオンエッチング法等のドライエッチング法により除去することにより図３４に示す第３中間体９２を製作する。第３中間体９２は、上述したように平坦化された第１ダミー基板８２の主面上に第１剥離層７１Ａを介して第１配線層８５を形成したことから、平坦化された第１剥離面９４を構成する。また、第３中間体９２は、半導体ディバイス３の電極形成面１３に設けられた電極１４が第１配線層８５の第１剥離面９４と同一面を構成して露出している。
単位ウエハ層基板体製作工程ＡＫ、誘電絶縁層形成工程Ｋ−１１において、第１配線層８５の第１剥離面９４上に誘電絶縁層１９を形成する。誘電絶縁層形成工程Ｋ−１１は、一般的な多層配線層形成技術に用いられる誘電絶縁樹脂材、例えば高周波特性に優れたベンゾシクロブテン等を用いスピンコート法等により均一な厚みの誘電絶縁層１９を形成する。
単位ウエハ層基板体製作工程Ｋは、第２配線層形成工程Ｋ−１２において、誘電絶縁層１９上に所定の配線パターンや接続パッド８７を有する第２配線層８６を形成する。第２配線層形成工程Ｋ−１２は、上述したように平坦な主面を有する第１ダミー基板８２を剥離した第１剥離面９４上に誘電絶縁層１９を介して第２配線層８６を形成することから。高密度で微細な配線パターンを有する第２配線層８６を形成することが可能である。
第２配線層形成工程Ｋ−１２は、後述する積層工程Ｌにより各単位ウエハ層体８１を積層して多層化することから、第２配線層８６がそれぞれ誘電絶縁層１９の主面と共同して平坦な積層面を構成することが好ましい。第２配線層形成工程Ｋ−１２は、例えば感光性誘電絶縁樹脂材により形成された誘電絶縁層１９に対して第２配線層８６の配線パターンの対応部位にマスキングをした状態で露光処理を行った後に、エッチング処理により露光部位を除去して凹溝を形成する。第２配線層形成工程Ｋ−１２は、凹溝を形成した誘電絶縁層１９上に全面に亘って銅めっき処理を施した後に、誘電絶縁層１９が露出するまで研磨処理を施すことにより凹溝内に銅めっき層が残って第２配線層８６を形成する。
なお、第２配線層形成工程Ｋ−１３は、上述した第２配線層８６の形成工程に限定されず、一般的な多層配線層形成技術により第２配線層８６を形成するようにしてもよい。第２配線層形成工程Ｋ−１２は、例えば誘電絶縁層１９上に銅めっき法等により全面に亘って銅膜層を形成し、この銅膜層に対してエッチング処理を施して不要な銅膜層を除去して第２配線層８６のパターニングを行う。第２配線層形成工程Ｋ−１２は、誘電絶縁層１９と同一の誘電絶縁樹脂材によりパターニングを行った銅膜層を被覆して全面に亘って絶縁層を形成する。第２配線層形成工程Ｋ−１２は、この絶縁層に研磨処理を施して、配線パターンと絶縁層が同一面を構成する第２配線層８６を形成する。
第２配線層形成工程Ｋ−１３においては、必要に応じて多層配線層からなる第２配線層８６を形成するようにしてもよく、また配線パターンや接続パッド８７とともに薄膜レジスタ素子や薄膜インダクタ素子或いは薄膜キャパシタ素子等の薄膜受動素子を形成するようにしてもよい。第２配線層形成工程Ｋ−１２は、上述した構造から、高精度の薄膜受動素子を内部に形成することが可能である。
単位ウエハ層基板体製作工程Ｋは、ビア形成工程Ｋ−１３において、第２配線層８６の接続パッド８７と第１配線層８５の接続パッドとを接続するビア２１或いは第２配線層８６と半導体ディバイス３の電極１４とを接続するビア８８を形成する。ビア形成工程Ｋ−１３は、例えば第２配線層８６の所定位置からレーザ加工等により第１配線層８５の接続パッドや半導体ディバイス３の電極１４に達するビアホールを形成した後に、導電ペースト等による孔埋めや蓋形成を経てビア２１、８８を形成する。なお、ビア形成工程Ｋ−１３は、かかる工程に限定されず従来の多層配線基板製造工程で実施される適宜のビア形成技術によりビア２１、８８を形成するようにしてもよい。
単位ウエハ層基板体製作工程Ｋは、接続バンプ形成工程Ｋ−１４において、第２配線層８６に形成した接続パッド８７上に接続用バンプ３０を設ける。接続バンプ形成工程Ｋ−１４は、例えばボールボンディング法やスタッド（ボール）バンプ接合法或いはめっき法により接続用バンプ３０を形成する。接続用バンプ３０は、例えば低温で共晶を形成するＣｕバンプやＡｕバンプ或いはＳｎやＳｎＡｇ等の半田バンプ又はこれらの材料を混合した接続バンプが形成される。
半導体モジュール８０の製造工程は、上述した工程を基本工程とする単位ウエハ層基板体製作工程Ｋを経て、図３５に示すように各層の機能に応じて選択された半導体ディバイス３を実装するとともにそれぞれ所定の配線パターンを有する第１配線層８５や第２配線層８６を形成した単位ウエハ層基板体８４を製作する。半導体モジュール８０の製造工程は、各単位ウエハ層基板体製作工程Ｋにおいて、例えば導通検査工程を実施して、良品と判定した単位ウエハ層基板体８４のみを次工程へと供給する。
半導体モジュール８０は、上述したようにそれぞれ別工程の単位ウエハ層基板体製作工程Ｋを経て各層単位ウエハ層基板体８４を製作することで、リードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上が図られるようになる。半導体モジュール８０は、各半導体ディバイス３に対して薄型化を図るために機能を損なわない範囲で裏面の研磨が施されるが、汎用の半導体ディバイスを選択して実装することが可能であり目的に応じた仕様のものが廉価で製造される。
半導体モジュール８０の製造工程は、図２７に示すように単位ウエハ層体積層工程Ｌにより第２ダミー基板８３Ａ上に単位ウエハ層体８１Ａを形成した第１層単位ウエハ層基板体８４Ａに対して、上層の単位ウエハ層体８１Ｂ、８１Ｃを順次積層して半導体モジュール８０を製造する。したがって、半導体モジュール８０の製造工程においては、上層の単位ウエハ層体８１Ｂ、８１Ｃに対して、第１層単位ウエハ層基板体８４Ａに積層するためにそれぞれ同様の段取り工程Ｍが施される。
第２層単位ウエハ層基板体４Ｂに施す段取り工程Ｍについて代表して説明する。段取り工程Ｍは、第２層単位ウエハ層基板体８４Ｂから第２ダミー基板８３Ｂを剥離する第２ダミー基板剥離工程Ｍ−１と、第２剥離層７１Ｂを除去する第２剥離層除去工程Ｍ−２と、研磨面２９上に接着層２３を形成する接着層形成工程Ｍ−３と、接着層２３にバンプ開口２５を形成するバンプ開口形成工程Ｍ−４とを経て、第２層単位ウエハ層体８１Ｂを製作する。
段取り工程Ｍは、第２ダミー基板剥離工程Ｍ−１が、上述した単位ウエハ層基板体製作工程Ｋの第１ダミー基板剥離工程Ｋ−９と同等の工程であり、第２ダミー基板８３に対してその底面側からレーザ装置から出射したレーザ光Ｒを照射することにより、第２剥離層７１Ｂとの界面において第２ダミー基板８３を剥離する。第２ダミー基板剥離工程Ｍ−１においても、光透過性が良好なガラス基板や石英基板により形成された第２ダミー基板８３を透過したレーザ光Ｒが効率よく第２剥離層７１Ｂに達し、この第２剥離層７１Ｂを加熱する。第２ダミー基板剥離工程Ｍ−１においても、第２ダミー基板８３と第２剥離層７１Ｂとの大きな熱膨張率の差異により第２層単位ウエハ層基板体４Ｂから第２ダミー基板８３Ｂが効率よくかつきれいに剥離する。
段取り工程Ｍは、第２剥離層除去工程Ｍ−２が、上述した単位ウエハ層基板体製作工程Ｋの第１剥離層除去工程Ｋ−１０と同等の工程であり、第２ダミー基板８３Ｂが剥離されて研磨面２９Ｂ上に残った第２剥離層７１Ｂを除去する。第２剥離層除去工程Ｍ−２は、例えばドライエッチング法等により第２剥離層７１Ｂを除去し、平坦化された研磨面２９Ｂを露出させる。
段取り工程Ｍは、接着層形成工程Ｍ−３において、第２層単位ウエハ層体８１Ｂを第１層単位ウエハ層基板体８４Ａに接合するための接着層２３Ｂを露出された研磨面２９Ｂ上に形成する。接着層形成工程Ｍ−３は、接着層２３Ｂが、上述した誘電絶縁層１９Ｂを形成する樹脂材と同等の絶縁樹脂材が用いられ、研磨面２９Ｂ上に例えばスピンコート法等により均一な厚みを有して形成される。なお、接着層形成工程Ｍ−３は、接着絶縁フィルムを研磨面２９Ｂ上に接合して接着層２３Ｂを形成するようにしてもよい。
段取り工程Ｍは、バンプ開口形成工程Ｍ−４において、接着層２３Ｂに各導電ポスト１１Ｂの研磨面２９Ｂに露出された先端部にそれぞれ対応位置されてこの先端部をそれぞれ外方に露出させるバンプ開口２５Ｂを形成する。バンプ開口形成工程Ｍ−４は、例えば接着層２３Ｂが感光性絶縁樹脂材により形成される場合に、周知のリソグラフィ技術によりバンプ開口２５Ｂを形成する。また、バンプ開口形成工程Ｍ−４は、接着層２３Ｂが非感光性絶縁樹脂材により形成される場合に、プラズマエッチング法等の周知のドライエッチング技術によりバンプ開口２５Ｂを形成する。
半導体モジュール８０の製造工程は、上述した段取り工程Ｍを経て、第１層単位ウエハ層基板体８４Ａに順次積層する第２層単位ウエハ層体８１Ｂ及び第３層単位ウエハ層体８１Ｃをそれぞれ製作する。なお、第３層単位ウエハ層体８１Ｃの段取り工程ＢＣにおいては、上層に単位ウエハ層体８１が接合されることが無いので、接着層形成工程Ｍ−３やバンプ開口形成工程Ｍ−４を不要とする。第３層単位ウエハ層体８１Ｃの段取り工程Ｍは、接着層形成工程Ｍ−３に代えて第２配線層８６Ｃを保護するソルダレジスト層２７を形成するとともに、このソルダレジスト層２７に外付け電子部品２６を実装するための部品実装開口２８を形成する。
半導体モジュール８０の製造工程は、上述した段取り工程Ｍを経て、図３６において一部を省略して示す第２層単位ウエハ層体８１Ｂを製作し、この第２層単位ウエハ層体８１Ｂを第２層積層工程Ｌ−１により上述した接着層２３Ｂを介して第１層単位ウエハ層基板体８４Ａの同一面を構成する誘電絶縁層１９Ａと第２配線層８６Ａ上に積層する。第２層積層工程Ｌ−１は、図３６に示すように第１層単位ウエハ層基板体８４Ａと第２層単位ウエハ層体８１Ｂが、第２配線層８６Ａ側の接続パッド８７Ａに設けた接続用バンプ３０Ａと相対する導電ポスト１１Ｂに対応して接着層２３に形成したバンプ開口２５Ｂとを対向させるようにして組み合わされる。
第２層積層工程Ｌ−１は、第１層単位ウエハ層基板体８４Ａと第２層単位ウエハ層体８１Ｂを加熱・加圧することにより接着層接着層２３Ｂを介して一体化し、図３７に示した積層中間体９５を製作する。第２層積層工程Ｌ−１は、上述したように第２ダミー基板８３Ａを有することにより機械的剛性が保持された第１層単位ウエハ層基板体８４Ａに対して第２層単位ウエハ層体８１Ｂを積層することから、ハンドリング性も保持され効率よくかつ精密に位置決めして第１層単位ウエハ層基板体８４Ａと第２層単位ウエハ層体８１Ｂとを積層することを可能とする。
第２層積層工程Ｌ−１は、例えば接続用バンプ３０を半田系めっきバンプによって形成した場合に、半田の溶融温度以上に加熱しながら第１層単位ウエハ層基板体８４Ａと第２層単位ウエハ層体８１Ｂを加圧することにより相対する接続用バンプ３０Ａと導電ポスト１１とが半田接続され、第１層単位ウエハ層基板体８４Ａと第２層単位ウエハ層体８１Ｂとを積層することを可能とする。
積層中間体９５は、接続用バンプ３０Ａが相対するバンプ開口２５Ｂに嵌合して導電ポスト１１Ｂと接続されることにより、第１層単位ウエハ層基板体８４Ａの第２配線層８６Ａと第２層単位ウエハ層体８１Ｂの導電ポスト１１Ｂが電気的に接続される。なお、積層中間体９５は、第２層単位ウエハ層体８１Ｂ側にバンプ開口２５Ｂが形成されていない場合に、接続用バンプ３０Ａが接着層２３Ｂを突き破って導電ポスト１１Ｂと接続される。
積層工程Ｌは、上述した積層中間体９５を構成する第２層単位ウエハ層体８１Ｂ上に、第３層積層工程Ｌ−２により第３層単位ウエハ層体８１Ｃが積層される。積層工程Ｌは、第３層単位ウエハ層体８１Ｃを積層した状態で、第２ダミー基板剥離工程Ｌ−３により第１層単位ウエハ層基板体８４Ａから第２ダミー基板８３Ａを剥離する。この第１層単位ウエハ層基板体８４Ａに施す第２ダミー基板剥離工程Ｃ−３も、上述した上層単位ウエハ層基板体８４に施す第２ダミー基板剥離工程Ｍ−１と同等の工程であり、第２ダミー基板８３Ａの底面側からレーザ光Ｒを照射して第２剥離層７１ＢＡを界面として第２ダミー基板８３Ａを剥離する。
積層工程Ｌは、ドライエッチング法等による第２剥離層除去工程Ｌ−４を施して、第２ダミー基板８３Ａを剥離することにより第１層単位ウエハ層体８１Ａの研磨面２９Ａ上に残った第２剥離層７１ＢＡを除去する。
半導体モジュール８０は、上述したように第２ダミー基板８３Ａが剥離されるとともに第２剥離層７１ＢＡが除去された第１層単位ウエハ層体８１Ａの研磨面２９Ａを実装面としてモジュール実装基板４制御基板２５等に実装される。したがって、積層工程Ｌは、接続用バンプ形成工程Ｌ−５により、研磨面２９Ａに露出された各導電ポスト１１Ａの先端部にそれぞれ接続用バンプ３０Ａが設けられる。積層工程Ｌは、外付け電子部品実装工程Ｌ−６により、最上層の第３層単位ウエハ層体８１Ｃの第２配線層８６Ｃに対して、ソルダレジスト層２７に設けた部品実装開口２８を介して外付けの外付け電子部品２６を表面実装法等により実装して、半導体モジュール８０を製造する。
なお、半導体モジュール８０の製造方法においては、第３層積層工程Ｌ−２の後工程として、第２ダミー基板剥離工程Ｌ−３、第２剥離層除去工程Ｌ−４、接続用バンプ形成工程Ｌ−５、部品実装工程Ｌ−６の工程順序で半導体モジュール８０を製造するようにしたが、かかる工程順序に限定されないことは勿論である。半導体モジュール８０の製造方法においては、例えば第２ダミー基板剥離工程Ｌ−３の前工程として部品実装工程を行うようにしてもよい。
上述したように半導体モジュール８０の製造工程においても、各単位ウエハ層体８１が薄厚で機械的剛性が小さく、単体の状態で工程間の搬送や位置決め等を行う場合に取り扱いが面倒であるとともに折れ曲がり等が発生する虞があるが、第２ダミー基板８３を接合した状態で第１ダミー基板８２を剥離して第２配線層８６の形成や多層化が行われるようにする。半導体モジュール８０の製造工程においては、例えば厚みの大きな半導体ディバイス３を実装することにより封止樹脂層１０の厚みも大きくなって各単位ウエハ層体８１がある程度の機械的剛性を有する場合に、第２ダミー基板８３の接合工程を不要として第２配線層形成工程Ｋ−１２等を実施することも可能である。
第１の実施の形態として示す半導体モジュールの断面図である。 同半導体モジュールをモジュール実装基板に実装したハイブリット回路装置の実施の形態として示す光インターコネクションである。 同ハイブリット回路装置の他の実施の形態として示す光インターポーザである。 第２の実施の形態として示す半導体モジュールの断面図である。 同モジュール実装基板に実装したハイブリット回路装置の実施の形態として示す光インターコネクションである。 一対の半導体モジュールをモジュール実装基板に実装したハイブリット回路装置である。 携帯型電話機の構成図である。 同携帯型電話機に備えられるフレキシブルプリント配線基板の適用例である。 第１の実施の形態として示した半導体モジュールを構成する単位ウエハ層基板体の製作工程図である。 単位ウエハ層基板体から単位ウエハ層体を製作する工程と、単位ウエハ層体を積層する工程とを示す工程図である。 単位ウエハ層基板体の製作に用いるダミー基板である。 ダミー基板上に配線層を形成した図である。 配線層に導電ポストを形成した図である。 配線層に半導体ディバイスをフリップチップ実装した図である。 封止樹脂層を形成した図である。 研磨工程を施した図である。 導電ポストに接続用バンプを設けた図である。 ダミー基板を剥離した状態の図である。 接着層を形成した図である。 第１層単位ウエハ層体と第２層単位ウエハ層基板体とを積層する図である。 第１層単位ウエハ層体と第２層単位ウエハ層基板体とを積層して一体化した状態の図である。 第２層単位ウエハ層基板体からダミー基板を剥離して第１層単位ウエハ層体と第２層単位ウエハ層体とを積層した第１積層中間体の図である。 第１積層中間体と第３層単位ウエハ層基板体とを積層する図である。 第３層単位ウエハ層基板体からダミー基板を剥離して第１積層中間体と第３層単位ウエハ層体とを積層した第２積層中間体の図である。 第３の実施の形態として示した半導体モジュールをモジュール実装基板に実装したハイブリット回路装置である。 第３の実施の形態として示した半導体モジュールを構成する単位ウエハ層基板体の製作工程図である。 単位ウエハ層基板体に第２ダミー基板剥離工程と積層工程を施して半導体モジュールを製造する工程図である。 第１ダミー基板上に第１配線層を形成する図である。 第１配線層に導電ポストを形成した図である。 第１ダミー基板上に半導体ディバイスを実装した図である。 封止樹脂層を形成した図である。 研磨工程を施した図である。 第２ダミー基板を接合した第２中間体の図である。 第１ダミー基板を剥離した第３中間体の図である。 第１剥離面に第２配線層を形成した単位ウエハ層基板体の図である。 第１層単位ウエハ層基板体に対して第２層単位ウエハ層体を積層する図である。 第１層単位ウエハ層基板体に第２層単位ウエハ層体を積層した積層中間体の図である。 マルチチップモジュールの構成図である。
符号の説明
１ 半導体モジュール、２ 単位ウエハ層体、３ 半導体ディバイス、４ モジュール基板、５ ハイブリット回路装置、９ 単位ウエハ層基板体、１０ 封止樹脂層、１１ 導電ポスト、１２ 配線層、１３ 電極形成面、１４ 電極、１５ 実装用バンプ、１６ アンダフィル、１８ 第１配線パターン、１９ 誘電絶縁層、２０ 第２配線パターン、２１ ビア、２２ ディバイス接続パッド、２３ 接着層、２４ 接続パッド、２５ バンプ開口、２６ 外付け電子部品、２７ ソルダレジスト層、２８ 部品実装開口、２９ 研磨面、３０ 接続用バンプ、４０ ハイブリット回路装置、４４ インタポーザ、４６ 光学信号導光孔、４７ 光導波路、５０ 携帯型電話機、５１ 第１筐体、５２ 第２筐体、５３ 可動機構、５９ フレキシブルプリント配線基板、６２ 光導波路体、７１ 剥離層、７２ ダミー基板、７１ 剥離層、７５ 剥離面、８０半導体モジュール、８１ 単位ウエハ層体、８２ 第１ダミー基板、８３ 第２ダミー基板、８４ 単位ウエハ層基板体、８５ 第１配線層、８６ 第２配線層、８７ 接続パッド、８８ ビア

Claims (8)

  1. 少なくとも１個以上の半導体ディバイスと、誘電絶縁層に上記半導体ディバイスの電極形成面に設けた電極と接続される電極接続パッドや外部接続パッド或いは導電ポスト形成用パッドを有する配線パターンを設けた配線層と、上記導電ポスト形成用パッド上に形成した導電ポストと、上記半導体ディバイスと上記導電ポストとを埋設するとともに第１主面上に上記配線層を形成した封止樹脂層とから構成され、
    上記封止樹脂層が、上記第１主面との対向面側を上記半導体ディバイスの上記電極形成面との対向面と上記導電ポストの先端部とともに研磨処理が施されて薄型・平坦化され、かつこの研磨面に露出された上記導電ポストの研磨先端部を外部接続端子部として構成した複数の単位ウエハ層体を備え、
    上記各単位ウエハ層体が、それぞれ接着層を介して上記導電ポストの上記外部接続端子部と相対する上記配線パターンの外部接続パッドとを接続して積層されるとともに、最上層若しくは最下層の上記単位ウエハ層体に上記半導体ディバイスとして光学信号を発信或いは受信する光学素子ディバイスが実装されることを特徴とする電気・光混載三次元半導体モジュール。
  2. 上記光学素子ディバイスを実装した最上層若しくは最下層の上記単位ウエハ層体が、上記配線層の上記誘電絶縁層を光透過性樹脂材により形成するとともに、上記光学素子ディバイスの電極形成面に設けた光学信号の発信部或いは受信部との対向領域を非配線パターン形成領域として構成されることを特徴とする請求項１に記載の電気・光混載三次元半導体モジュール。
  3. 上記光学素子ディバイスが、上記電極形成面側を実装面として上記配線層に対して、上記電極を相対する上記電極接続パッド上に位置させて接続バンプを介して接続するフリップチップ実装法により実装されることを特徴とする請求項１に記載の電気・光混載三次元半導体モジュール。
  4. 上記配線層が、上記封止樹脂層に上記光学素子ディバイスの上記電極形成面を露出させる第１主面と略同一を構成して形成されるとともに上記導電ポストを形成する上記導電ポスト形成用パッドが設けられた第１配線パターンと、上記封止樹脂層の上記第１主面上に形成された上記誘電絶縁層と、この誘電絶縁層に形成され上記電極接続パッドや上記外部接続パッドを有する第２配線パターンと、上記誘電絶縁層を貫通して上記第１配線パターンと上記第２配線パターンを接続するビアとから構成され、
    上記光学素子ディバイスが、上記誘電絶縁層に形成したビアを介して、上記電極と相対する上記第２配線パターンの上記電極接続パッドとを接続バンプにより接続されることを特徴とする請求項１に記載の電気・光混載三次元半導体モジュール。
  5. 少なくとも１個以上の半導体ディバイスと、誘電絶縁層に上記半導体ディバイスの電極形成面に設けた電極と接続される電極接続パッドや外部接続パッド或いは導電ポスト形成用パッドを有する配線パターンを設けた配線層と、上記導電ポスト形成用パッド上に形成した導電ポストと、上記半導体ディバイスと上記導電ポストとを埋設するとともに第１主面上に上記配線層を形成した封止樹脂層とから構成され、上記封止樹脂層が、上記第１主面との対向面側を上記半導体ディバイスの上記電極形成面との対向面と上記導電ポストの先端部とともに研磨処理が施されて薄型・平坦化され、かつこの研磨面に露出された上記導電ポストの研磨先端部を外部接続端子部として構成した複数の単位ウエハ層体を備え、これら各単位ウエハ層体が、それぞれ接着層を介して上記導電ポストの上記外部接続端子部と相対する上記配線パターンの外部接続パッドとを接続して積層されるとともに、最上層若しくは最下層の上記単位ウエハ層体に上記半導体ディバイスとして光学信号を発信或いは受信する光学素子ディバイスを実装した電気・光混載三次元半導体モジュールと、
    モジュール接続パッドを有する配線パターンが形成され、上記電気・光混載三次元半導体モジュールの最下層単位ウエハ層体を、上記研磨面側を実装面としてこの研磨面に露出された上記導電ポストの接続端子部を上記モジュール接続パッド上に位置させて接続バンプを介して接続するフリップチップ実装法により実装するモジュール実装基板と
    から構成されることを特徴とするハイブリット回路装置。
  6. 少なくとも１個以上の半導体ディバイスと、誘電絶縁層に上記半導体ディバイスの電極形成面に設けた電極と接続される電極接続パッドや外部接続パッド或いは導電ポスト形成用パッドを有する配線パターンを設けた配線層と、上記導電ポスト形成用パッド上に形成した導電ポストと、上記半導体ディバイスと上記導電ポストとを埋設するとともに第１主面上に上記配線層を形成した封止樹脂層とから構成され、上記封止樹脂層が、上記第１主面との対向面側を上記半導体ディバイスの上記電極形成面との対向面と上記導電ポストの先端部とともに研磨処理が施されて薄型・平坦化され、かつこの研磨面に露出された上記導電ポストの研磨先端部を外部接続端子部として構成した複数の単位ウエハ層体を備え、これら各単位ウエハ層体が、それぞれ接着層を介して上記導電ポストの上記外部接続端子部と相対する上記配線パターンの外部接続パッドとを接続して積層されるとともに、最下層の上記単位ウエハ層体に上記半導体ディバイスとして光学信号を発信或いは受信する光学素子ディバイスを実装した電気・光混載三次元半導体モジュールと、
    第１主面上にモジュール接続パッドを有する配線パターンが形成され、上記電気・光混載三次元半導体モジュールの上記最下層単位ウエハ層体を、上記光学素子ディバイスの電極形成面側を実装面として上記電極と上記導電ポストの上記外部接続端子部とを上記モジュール接続パッド上に位置させて接続バンプを介して接続するフリップチップ実装法により実装し、上記第１主面に上記最下層単位ウエハ層体に実装した上記光学素子ディバイスの上記電極形成面に設けた光学信号の発信或いは受信部と対向して光学信号伝送路を設けたモジュール実装基板と
    から構成されることを特徴とするハイブリット回路装置。
  7. 上記モジュール実装基板が、フレキシブルプリント配線基板であることを特徴とする請求項５又は請求項６に記載のハイブリット回路装置。
  8. 可動機構を介して可動自在に組み合わされた第１筐体部と第２筐体部とを備える携帯型電話機において、
    少なくとも１個以上の半導体ディバイスと、誘電絶縁層に上記半導体ディバイスの電極形成面に設けた電極と接続される電極接続パッドや外部接続パッド或いは導電ポスト形成用パッドを有する配線パターンを設けた配線層と、上記導電ポスト形成用パッド上に形成した導電ポストと、上記半導体ディバイスと上記導電ポストとを埋設するとともに第１主面上に上記配線層を形成した封止樹脂層とから構成され、上記封止樹脂層が、上記第１主面との対向面側を上記半導体ディバイスの上記電極形成面との対向面と上記導電ポストの先端部とともに研磨処理が施されて薄型・平坦化され、かつこの研磨面に露出された上記導電ポストの研磨先端部を外部接続端子部として構成した複数の単位ウエハ層体を備え、これら各単位ウエハ層体が、それぞれ接着層を介して上記導電ポストの上記外部接続端子部と相対する上記配線パターンの外部接続パッドとを接続して積層されるとともに、最下層の上記単位ウエハ層体に上記半導体ディバイスとして光学信号を発信或いは受信する光学素子ディバイスを実装した少なくとも一対の電気・光混載三次元半導体モジュールと、
    第１主面上にモジュール接続パッドを有する配線パターンが形成され、上記各電気・光混載三次元半導体モジュールをそれぞれの最下層単位ウエハ層体の上記光学素子ディバイスの電極形成面側を実装面として上記電極と上記導電ポストの上記外部接続端子部とを相対する上記モジュール接続パッド上に位置させて接続バンプを介して接続するフリップチップ実装法により実装するとともに、上記第１主面に上記最下層単位ウエハ層体に実装した上記光学素子ディバイスの上記電極形成面に設けた光学信号の発信或いは受信部と対向して光学信号伝送路を設けたフレキシブルプリント配線基板からなるモジュール実装基板とを備え、
    上記モジュール実装基板が、上記可動機構を介して上記第１筐体と上記第２筐体とに引き込まれた部位にそれぞれ上記電気・光混載三次元半導体モジュールを実装し、上記第１筐体と上記第２筐体内に設けた回路部間を接続することを特徴とする携帯型電話機。
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