CN114823386A - 板级系统级封装方法及封装结构 - Google Patents

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Abstract

一种板级系统级封装方法及封装结构，包括：将所述第一器件晶圆键合于所述第一表面上，所述第一芯片位于所述空腔上方，且所述第一焊垫与第二焊垫相对围成第一空隙；通过电镀工艺在所述第一空隙中形成第一导电凸块，所述第一导电凸块电连接所述第一焊垫和第二焊垫；形成所述第一导电凸块后，从所述第二表面一侧，沿所述切割区对所述电路板进行切割，形成贯穿所述电路板的切割槽。本发明提高板级系统级封装工艺的封装效率、以及与前段的芯片形成工艺的兼容性。

Description

板级系统级封装方法及封装结构
技术领域
本发明实施例涉及半导体器件制造领域，尤其涉及一种板级系统级封装方法及封装结构。
背景技术
系统级封装采用任何组合，将多个具有不同功能和采用不同工艺制备的有源元/器件、无源元/器件、MEMS器件、分立的KGD(Known Good Die，已知良好芯片)诸如光电芯片、生物芯片等，在三维(X方向、Y方向和Z方向)集成组装成为具有多层器件结构，并且可以提供多种功能的单个标准封装件，形成一个系统或者子系统。
倒装芯片(FC，Flip-Chip)焊接为目前比较常用的一种系统级封装方法。该系统级封装的方法包括：提供PCB电路板，其中PCB电路板上形成有按一定要求排列的焊球(利用植球工艺形成)；在电路板上浸蘸助焊剂，然后将芯片倒装贴片在电路板上；利用回流焊工艺将芯片上的焊垫(pad)与电路板上的焊球进行焊接后电连接；之后，在芯片底部和电路板之间充填灌胶，以增加整个结构的机械强度。
但是，现有的系统级封装工艺仍具有较大的挑战。
发明内容
本发明实施例解决的问题是提供一种板级系统级封装方法及封装结构，提高板级系统级封装工艺的封装效率、以及与前段的芯片形成工艺的兼容性。
为解决上述问题，本发明实施例提供一种板级系统级封装方法，包括：提供电路板，包括相背的第一表面和第二表面，所述电路板包括键合区和包围所述键合区的切割区，在所述键合区中，所述电路板中形成有空腔，且所述空腔外侧的第一表面形成有多个第一焊垫，所述第一焊垫凹陷于所述第一表面；提供第一器件晶圆，作为载板，所述第一器件晶圆中具有多个第一芯片，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面；将所述电路板的第一表面键合于所述第一器件晶圆上，所述第一芯片位于所述空腔上方，且所述第一焊垫与第二焊垫相对围成第一空隙；通过电镀工艺在所述第一空隙中形成第一导电凸块，所述第一导电凸块电连接所述第一焊垫和第二焊垫；形成所述第一导电凸块后，从所述第二表面一侧，沿所述切割区对所述电路板进行切割，形成贯穿所述电路板的切割槽。
相应的，本发明实施例提供一种板级系统级封装结构，包括：电路板，包括相背的第一表面和第二表面，所述电路板包括键合区和切割区，在所述键合区中，所述电路板中形成有空腔，且所述空腔外侧的第一表面形成有多个第一焊垫，所述第一焊垫凹陷于所述第一表面；第一器件晶圆，作为载板，键合于所述电路板的第一表面上，所述第一器件晶圆中具有多个第一芯片，所述第一芯片位于所述空腔上方，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面，且所述第二焊垫与所述第一焊垫相对围成第一空隙；电镀的第一导电凸块，位于所述第一空隙中，所述第一导电凸块电连接所述第一焊垫和第二焊垫；切割槽，位于所述切割区且贯穿所述电路板。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的板级系统级封装方法中，提供第一器件晶圆，所述第一器件晶圆中具有多个第一芯片，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面；将所述电路板的第一表面键合于所述第一器件晶圆上，所述第一芯片位于空腔上方，且所述第一焊垫与第二焊垫相对围成第一空隙；通过电镀工艺在所述第一空隙中形成第一导电凸块，所述第一导电凸块电连接所述第一焊垫和第二焊垫；形成所述第一导电凸块后，从所述第二表面一侧，沿所述切割区对所述电路板进行切割，形成贯穿所述电路板的切割槽。与利用焊接实现芯片与电路板电连接的方案相比，首先，本发明实施例利用电镀工艺实现第一器件晶圆与电路板的电连接，工艺流程简单、封装效率高；其次，本发明实施例能够在将第一器件晶圆与电路板键合在一起之后，通过电镀工艺形成用于使晶圆与电路板的电连接的导电凸块，相较于对每个芯片单独焊接以与电路板实现电连接的方案，实现了晶圆级的封装效果，极大地提高了封装效率；而且，电镀工艺与封装前段的工艺兼容性高，便于利用传统的芯片制造工艺或晶圆级封装工艺实现板级的系统级封装工艺；此外，所述电路板中形成有空腔，空腔提供了第一芯片的工作腔，因此，有利于降低制备第一器件晶圆的工艺复杂度，提高晶圆的制造效率，而且，将空腔设置于电路板中，有利于减小封装结构的整体厚度，满足薄型化和小型化的要求。
本发明实施例提供的板级系统级封装结构中，电路板包括相背的第一表面和第二表面，所述电路板包括键合区和切割区，在所述键合区中，所述电路板中形成有空腔，且所述空腔外侧的第一表面形成有多个第一焊垫，所述第一焊垫凹陷于所述第一表面；第一器件晶圆键合于所述电路板的第一表面上，所述第一器件晶圆中具有多个第一芯片，所述第一芯片位于所述空腔上方，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面，且所述第二焊垫与所述第一焊垫相对围成第一空隙；电镀的第一导电凸块位于所述第一空隙中，所述第一导电凸块电连接所述第一焊垫和第二焊垫；切割槽位于所述切割区且贯穿所述电路板。电镀的第一导电凸块相应采用电镀工艺形成，与利用焊接实现芯片与电路板电连接的方案相比，首先，形成本发明实施例所述板级系统级封装结构的工艺流程简单、封装效率高；其次，在形成本发明实施例所述板级系统级封装结构的封装工艺过程中，能够同时将第一器件晶圆与电路板键合在一起，然后通过电镀工艺形成用于使每一芯片与电路板的电连接的导电凸块，相较于对每个芯片单独焊接以与电路板实现电连接的方案，实现了晶圆级的封装效果，极大地提高了封装效率；而且，电镀工艺与封装前段的工艺兼容性高，在所述板级系统级封装结构的封装工艺过程中，便于利用传统的芯片制造工艺或晶圆级封装工艺实现板级的系统级封装工艺；此外，所述电路板中形成有空腔，空腔提供了第一芯片的工作腔，因此，有利于降低制备第一器件晶圆的工艺复杂度，提高晶圆的制造效率，而且，将空腔设置于电路板中，有利于减小封装结构的整体厚度，满足薄型化和小型化的要求。
附图说明
图1至图6是本发明板级系统级封装方法第一实施例中各步骤对应的结构示意图；
图7至图8是本发明板级系统级封装方法第二实施例中各步骤对应的结构示意图；
图9是本发明板级系统级封装方法第三实施例中各步骤对应的结构示意图；
图10是本发明板级系统级封装方法第三实施例中各步骤对应的结构示意图；
图11是本发明板级系统级封装方法第五实施例中各步骤对应的结构示意图。
具体实施方式
现有的系统级封装方法仍具有较大的挑战。具体地，以倒装芯片为例，现有的系统级封装的方法存在以下缺点：1、工艺复杂，造成封装效率低；2、需要将各个芯片依次焊接在焊球上，封装效率低；3、需要利用焊接工艺实现芯片与电路板之间的电连接，无法与封装前段的工艺兼容；4、浸蘸助焊剂过程中稍有不慎施以较大压力时，容易造成电路板压裂。
为了解决所述技术问题，本发明实施例提供一种板级系统级封装方法，包括：提供电路板，包括相背的第一表面和第二表面，所述电路板包括键合区和包围所述键合区的切割区，在所述键合区中，所述电路板中形成有空腔，且所述空腔外侧的第一表面形成有多个第一焊垫，所述第一焊垫凹陷于所述第一表面；提供第一器件晶圆，作为载板，所述第一器件晶圆中具有多个第一芯片，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面；将所述电路板的第一表面键合于所述第一器件晶圆上，所述第一芯片位于所述空腔上方，且所述第一焊垫与第二焊垫相对围成第一空隙；通过电镀工艺在所述第一空隙中形成第一导电凸块，所述第一导电凸块电连接所述第一焊垫和第二焊垫；形成所述第一导电凸块后，从所述第二表面一侧，沿所述切割区对所述电路板进行切割，形成贯穿所述电路板的切割槽。
本发明实施例提供的板级系统级封装方法中，提供第一器件晶圆，所述第一器件晶圆中具有多个第一芯片，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面；将所述第一器件晶圆键合于所述第一表面上，所述第一芯片位于空腔上方，且所述第一焊垫与第二焊垫相对围成第一空隙；通过电镀工艺在所述第一空隙中形成第一导电凸块，所述第一导电凸块电连接所述第一焊垫和第二焊垫；形成所述第一导电凸块后，从所述第二表面一侧，沿所述切割区对所述电路板进行切割，形成贯穿所述电路板的切割槽。与利用焊接实现芯片与电路板电连接的方案相比，首先，本发明实施例利用电镀工艺实现第一器件晶圆与电路板的电连接，工艺流程简单、封装效率高；其次，本发明实施例能够在将第一器件晶圆与电路板键合在一起之后，通过电镀工艺形成用于使晶圆与电路板的电连接的导电凸块，相较于对每个芯片单独焊接以与电路板实现电连接的方案，实现了晶圆级的封装效果，极大地提高了封装效率；而且，电镀工艺与封装前段的工艺兼容性高，便于利用传统的芯片制造工艺或晶圆级封装工艺实现板级的系统级封装工艺；此外，所述电路板中形成有空腔，空腔提供了第一芯片的工作腔，因此，有利于降低制备第一器件晶圆的工艺复杂度，提高晶圆的制造效率，而且，将空腔设置于电路板中，有利于减小封装结构的整体厚度，满足薄型化和小型化的要求。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图6是本发明板级系统级封装方法第一实施例中各步骤对应的结构示意图。
结合参考图1，提供电路板10，包括相背的第一表面101和第二表面102，所述电路板10包括键合区a和包围所述键合区a的切割区b，在所述键合区a中，所述电路板中形成有空腔18，且所述空腔18外侧的第一表面101形成有多个第一焊垫11，所述第一焊垫11凹陷于所述第一表面101。
电路板10用于支撑和固定多个不同的电路元件，还用于实现电路元件之间的电连接。本实施例中，电路板10具有相背的第一表面101和第二表面102。
本实施例中，电路板10可以为印刷电路板(Printed Circuit Board，PCB)。电路板10不限于PCB板，还可以为其他形式的电路板，比如陶瓷电路板。
本实施例中，电路板10包括多层板(Multi layer board)，在所述键合区a中，所述多层板包括用于形成空腔18的非布线区域10a。所述非布线区域10a用于形成空腔18。
本实施例中，每层板至少包括基板12以及位于基板12表面的互连结构14。互连结构14可以包括互连线、及位于互连线上的互连垫。本实施例中，每层板还包括：互连插塞15，贯穿所述基板12，所述互连插塞15连接基板12两侧的互连结构14。互连插塞15可以包括通孔及通孔表面镀有的导电层，且通孔内填充绝缘树脂。或者，也可以在通孔内填充导电树脂，节省形成导电层的工艺。电路板10的层数可以根据实际需求确定。本实施例以电路板10为三层板为示例进行说明。其他实施例中，电路板也可以是单层板、双层板或四层板等。
需要说明的是，空腔18形成于电路板10的非布线区域10a中，因此，在电路板10的制作过程中，可以不在非布线区域10a的部分层数板或全部层数板中制作电路结构，以便于去除非布线区域10a的部分层数板或全部层数板的过程中，能够仅去除绝缘材料而无需去除导电材料，相应降低形成第一空腔18的工艺难度。在其他实施例中，当所述空腔形成于部分厚度的电路板中时，所述空腔底部的剩余层数板中也可以制作电路结构。
本实施例中，后续将第一器件晶圆键合于所述键合区a的第一表面上，第一空腔18作为待键合的第一器件晶圆的工作腔的一部分，因此，在制备芯片时，无需完成所有工作腔的制备工艺，有利于降低制备芯片的工艺复杂度，提高芯片制造效率，且将第一器件晶圆的工作腔的一部分设置于电路板10中，减小了封装结构的整体厚度，有利于满足器件尺寸的薄型化和小型化的需求。具体地，在所述电路板10的所述键合区a中形成第一空腔18的步骤包括：:去除非布线区域10a的部分层数或全部层数的板，形成第一空腔18。
本实施例中，空腔18位于部分厚度的电路板10中，因此，去除非布线区域10a的部分层数的板，形成空腔18。在其他实施例中，根据待键合的第一芯片的功能类型，空腔也可以贯穿电路板，在去除非布线区域的全部层数的板。相应的，为了降低形成空腔的工艺难度，在电路板的制作过程中，非布线区域全部层数板中未形成有电路结构。本实施例中，采用激光切割工艺去除非布线区域10a的部分层数或全部层数的板，形成空腔18。
本实施例中，空腔18用于作为第一器件晶圆的工作腔，因此，在形成所述空腔18的步骤中，所述空腔18的底部面积根据第一器件晶圆中的第一芯片的性能而定，所述空腔18的深度根据第一芯片的性能而定。
本实施例中，以所述空腔18作为第一空腔，形成空腔18的过程中，空腔18位于部分厚度的电路板10中，且在第一表面101和第二表面102中的任意一个或两个中对应形成所述空腔18。本实施例中，空腔18形成在电路板10的第一表面101中。
所述第一焊垫11用于与后续第一芯片的第二焊垫对应电连接。具体地，所述第一焊垫11凹陷于电路板10表面，以便于在后续将第一芯片键合于所述电路板10上后，所述第一焊垫11与第一芯片的第二焊垫相对能够围成第一空隙，从而使得第一空隙能够为第一导电凸块的形成提供空间。本实施例中，所述第一焊垫11位于顶层的所述互连结构14上且与相应的所述互连结构14电连接。第一焊垫11可以是焊盘(Pad)，但不限于焊盘，也可以是其他具有电连接功能的导电块。第一焊垫11的材料为导电材料。本实施例中，第一焊垫11的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种
本实施例中，第一表面101形成有第一有机介质层13或第一无机介质层，第一焊垫11埋设于第一有机介质层13或第一无机介质层中且部分暴露在外。本实施例中，由于后续无需利用焊接工艺实现第一芯片与电路板10之间的电连接，电路板10上无需形成阻焊剂和助焊剂，可以形成具有光刻键合特性的第一有机介质层13或者第一无机介质层，从而提升电路板10的形成效率，节省工艺流程。其中，当电路板10顶层是具有光刻键合特性的第一有机介质层13时，可以根据需要选择一定厚度的第一有机介质层13，方便后续将第一芯片键合至电路板10上，无需额外形成键合层，这样可以节省工艺，提高电路板的形成效率；当电路板10顶层是第一无机介质层时，由于电镀液在无机介质层上的表面张力小，电镀液更容易进入第一空隙中，从而有利于提高第一导电凸块的形成良率和效率；而且，由于无需形成助焊层、阻焊层，也能够节省工艺，从而提高电路板的形成效率。
为了后续更好的实现电镀，形成比较完好的第一导电凸块，第一焊垫11的设置也需要满足一定的要求，比如：暴露出的所述第一焊垫11的面积为5平方微米至200平方微米。当暴露出的第一焊垫11的面积设置在上述范围内时，在后续电镀工艺的过程中，第一焊垫11可以与电镀液较充分的接触，避免第一焊垫11与镀液不充分接触而影响第一导电凸块与第一焊垫11的接触性能，比如接触面积过小影响接触电阻，或者，无法接触造成电接触不良，而且，还可以保证接触面积不会过大而降低电镀效率，同时也不会占用过多的面积。
参考图2，提供第一器件晶圆50，作为载板，所述第一器件晶圆50中具有多个第一芯片30，所述第一芯片30的其中一表面形成有第二焊垫31，所述第二焊垫31凹陷于所述第一芯片30的表面。
本实施例中，所述第一器件晶圆100作为后续封装工艺的载板，也就是说，整个封装工艺需要在适用于第一器件晶圆100的工艺环境(例如，无尘车间)中完成，且整个封装工艺需要使用适用于第一器件晶圆100的工艺设备和产线。
第一器件晶圆50用于与电路板10键合在一起。具体地，第一芯片30用于键合于电路板10上，至少部分第一芯片30位于空腔18上方，从而使得空腔18能够起到工作腔的作用。
本实施例中，所述第一芯片30具有相背的第三表面301和第四表面302，第二焊垫31位于第三表面301一侧且凹陷于第三表面301。作为一种示例，第三表面301为第一芯片30的芯片正面，第四表面302相应为第一芯片30的芯片背面。其中，芯片背面指的是芯片中衬底的底面。在其他实施例中，根据第一芯片的功能类型，也可以为：第四表面为芯片正面，第三表面为芯片背面。
本实施例中，所述电路板10与第一器件晶圆50的形状和面积大小相同，如此，后续通过键合层，将所述第一器件晶圆50键合于所述电路板10上的步骤中，对电路板10和第一器件晶圆50的各处施加应力时，能够保障各个第一芯片30与电路板10之间的压力相同，使得各个第一芯片30与电路板10的键合强度的均一性满足要求。此外，电路板10与第一器件晶圆50的形状和面积大小相同，使得电路板10的区域和第一器件晶圆50的区域能够相映合，使得电路板10与第一器件晶圆50的面积能够充分利用，在后续切割后，能够形成更多的封装结构。
本实施例中，所述电路板10与第一器件晶圆50均为圆形。电路板10为圆形能够适用于半导体前段工艺中的机器，设备和工艺兼容性强。其他实施例中，所述电路板也可以为多边形，多边形包括：方形、五边形、六边形、八边形等。
本实施例中，第一芯片30的数量为多个，多个第一芯片30为同功能芯片；或者，多个第一芯片30至少包括两种不同功能的芯片，多种不同功能的芯片集成在一起用于实现一定的功能。其中，第一芯片30包括：第一芯片为裸芯片、表面包裹有塑封层、顶面具有屏蔽层、第一芯片中形成有贯穿芯片的互连通孔结构中的至少一种情形。本实施例中，所述第一芯片30表面包括工作区d以及环绕所述工作区d的互连区c，所述第二焊垫31位于所述互连区c。
所述第一芯片30包括CIS芯片、传感器模组芯片、MEMS芯片和滤波器芯片中的至少一种。其中，所述传感器模组芯片包括生物传感器芯片、射频传感模组芯片、红外辐射传感模组芯片、可见光信号传感模组芯片、声波信号传感模组芯片、电磁波信号传感模组芯片中的至少一种。用于传感射频信号的模组芯片可以是应用在5G设备中的射频模组芯片，但不限于5G射频传感器模组芯片，还可以是其他类型的射频模组芯片。用于接收红外辐射信号的模组芯片可以是热像仪、额温枪、其他类型中的测温或成像等利用红外辐射信号的红外传感器模组芯片。传感器模组芯片还可以是摄像头模组芯片，比如包括感光芯片以及滤光片的模组芯片，可以接收可见光用来成像。传感器模组芯片还可以是麦克风模组芯片，可以接收声波用来传递声音信号。所述传感器模组芯片不限于在此列举的类型，可以为本领域可以实现一定功能的各种类型的传感器模组芯片。所述MEMS芯片包括热堆传感器芯片，热堆传感器芯片与逻辑芯片集成在一起可以实现红外传感功能，比如实现测温。所述MEMS芯片也可以是麦克风传感器芯片，麦克风传感器芯片与逻辑芯片集成在一起可以实现声波传感功能。所述滤波器芯片包括：表面声波(surface acoustic wave，SAW)谐振器和体声波(bulk acoustic wave)谐振器中的一种或两种。例如，所述体声波谐振器可以为反射阵型体声波谐振器(BAW-SMR)、横膈膜型薄膜体声波(film bulk acoustic resonator，FBAR)谐振器或空气隙型薄膜体声波谐振器。生物传感器芯片包括指纹识别芯片和超声波指纹传感器芯片中的一种或两种。
第二焊垫31凹陷于第三表面301，后续将第一芯片30与键合至电路板10上后，第二焊垫31与第一焊垫11相对围成第一空隙，且有利于增大第一空隙的高度。第二焊垫31可以是焊盘，但不限于焊盘，也可以是其他具有电连接功能的导电块。第二焊垫31的材料为导电材料。本实施例中，第二焊垫31的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。本实施例中，基于与第一焊垫11相类似的原因，暴露出的第二焊垫31的面积为5平方微米至200平方微米。
参考图3，将所述电路板10的第一表面101键合在所述第一器件晶圆50上，所述第一芯片30位于所述空腔18上方，且所述第一焊垫11与第二焊垫31相对围成第一空隙32。
需要说明的是，本实施例中，所述第一器件晶圆50作为载板，在键合过程中，将所述电路板10的第一表面101键合在所述第一器件晶圆50上。
本实施例中，所述第一器件晶圆100作为载板，因此，是将电路板10键合在第一器件晶圆100上。
第一空隙32用于为形成第一导电凸块提供空间位置。而且第一空隙32暴露出第一焊垫11和第二焊垫31，第一焊垫11和第二焊垫31的材料均为导电材料，以便于后续电镀工艺的过程中，仅在暴露出的第一焊垫11和第二焊垫31上电镀形成第一导电凸块。
本实施例中，通过键合层20将所述第一器件晶圆50键合于所述第一表面101上，所述键合层20位于键合区避开所述第一焊垫11和第二焊垫31设置。
键合层20的材料包括可光刻键合材料、芯片粘结膜(die attach film，DAF)、玻璃、介质材料和聚合物材料中的一种或多种。
本实施例中，所述第一芯片30位于所述空腔18上方，空腔18提供了第一芯片30的工作腔，因此，有利于降低制备第一器件晶圆50的工艺复杂度，提高晶圆的制造效率，而且，将空腔18设置于电路板10中，有利于减小封装结构的整体厚度，满足薄型化和小型化的要求。本实施例中，空腔18用于作为第一芯片30的工作腔，以提供第一芯片30工作所需的芯片空腔。例如，当第一芯片30为热堆传感器芯片时，第一芯片30和电路板10之间通过空腔18进行热绝缘，以降低热电堆结构接收的热量向空腔18下方的电路板10中传导，从而能够提高热电堆传感器的测量精度。
本实施例中，所述第一芯片30位于所述空腔18上方，从而使得第一芯片30密封所述空腔18。根据第一芯片30的功能类型，至少部分第一芯片30位于所述空腔18上方。本实施例中，第一芯片30完全遮盖所述空腔18，从而增大所述工作腔的有效空间大小，进而提高所述第一芯片30的性能。
本实施例中，键合层20的材料包括可光刻键合材料，即键合层20为键合层。键合层20具有较高的粘结强度，具有良好的耐化学性、耐酸碱性和耐高温性等特性，且有利于在较短的工艺时间内实现键合。此外，键合层20具有可光刻性，可利用光刻工艺实现图形化，以免采用额外的刻蚀工艺，不仅有利于简化图形化的工艺步骤、提高封装效率和生产产能，还能够减小对键合层20粘结强度的影响、以及对电路板10或第一芯片30的损伤。
在形成所述空腔18的步骤中，所述空腔18的区域面积根据第一芯片30的性能而定，所述空腔18的深度根据第一芯片30的性能而定。
具体地，在第一芯片30和电路板10中的任意一个或两个上形成键合层20，键合层20暴露出对应的焊垫；利用键合层20，将第一器件晶圆50中的第一芯片30键合于电路板10上。作为一种示例，在第一芯片30上形成键合层20。
本实施例中，形成键合层20的步骤包括：在第一器件晶圆50的表面上形成可光刻键合材料(图未示)；对所述可光刻键合材料进行图形化，露出第二焊垫31，同时，由于第一器件晶圆100还包括切割道，在图形化可光刻键合材料后，还露出所述切割道，则剩余的可光刻键合材料作为键合层20；通过键合层20将第一器件晶圆50与电路板10键合在一起。在其他实施例中，也可以在电路板的第一表面上形成可光刻键合材料，并对所述电路板键合区的可光刻键合材料进行图形化，露出所述第一焊垫和空腔，剩余的可光刻键合材料作为键合层。通过在电路板上形成键合层，能够在同一步骤中在各个空腔外侧形成键合层，提高封装效率。
本实施例中，所述键合层20的材料包括：膜状干膜或液态干膜。干膜材料的弹性模量比较小，在受到热应力时容易变形而不至于破损，有利于减小第一器件晶圆50与电路板10之间的结合应力。本实施例中，键合层20覆盖所述空腔18，从而防止在后续进行塑封工艺时，塑封材料填入至空腔18(即第一芯片的工作腔)中，进而避免对各个第一芯片30的正常性能产生影响。
其他实施例中，所述键合层也可以是芯片粘结膜，芯片粘结膜为具有双面粘性的膜状材料；所述键合层也可以是介质材料或玻璃，所述介质材料包括：氧化硅或氮化硅。所述第三表面的材料为氧化硅，所述第一无机介质层的材料为氧化硅，相应的，通过熔融键合工艺将第一器件晶圆和电路板键合在一起，所述键合层和第一器件晶圆之间，以及键合层和电路板之间均构成氧化硅-氧化硅的共价键，键合层和第一器件晶圆之间，以及键合层和电路板之间具有较高的键合强度，进而提高板级系统封装的封装成品率。
键合层的材料还可以为玻璃，相应的采用玻璃介质键合使得第一器件晶圆和电路板键合，玻璃介质键合指的是，将玻璃焊料印刷在第一器件晶圆或电路板上，然后放入回流炉中进行预烧结，将预烧结完成后的第一器件晶圆与电路板对准放置，使第一芯片位于所述键合层正下方，之后放入键合机中进行烧结。玻璃介质键合工艺简单、键合强度高且密封效果好，尤其适合大批量生产；或者，键合层的材料为聚合物材料，相应通过黏着键合的方式使第一芯片和电路板实现键合，其中，该聚合物材料指的是聚合物黏合剂，例如为聚甲基丙烯酸甲酯(PMMA)聚酰亚胺(PI)。
本实施例中，键合层20位于第一芯片30和电路板10之间，并避开第一焊垫11和第二焊垫31设置，从而能够更好地暴露第一空隙32，便于后续通过电镀工艺形成第一导电凸块时，电镀液能够流入第一空隙32中。具体地，键合层20覆盖第一芯片30与空腔18外侧的电路板10之间第一空隙32之外的剩余区域，键合层20用于定义第一导电凸块的形成位置，也就是说键合层20围成了第一空隙32的边界，防止后续形成的第一导电凸块超越该边界，方便进行电镀工艺的控制，防止电镀工艺中第一导电凸块横向外溢。此外，由于第一器件晶圆50与电路板10之间通过键合层20实现物理连接，键合层20覆盖第一器件晶圆50与空腔18外侧的电路板10之间第一空隙32之外的剩余区域，增强了封装结构的机械强度。
本实施例中，键合层20的厚度为5μm至200μm，键合层20至少覆盖所述第一芯片30面积的10％，以保证第一芯片30与电路板10之间的粘结强度。本实施例中，第一空隙32的高度为5μm至200μm。当第一空隙32的高度为5μm至200μm时，在后续进行电镀工艺的过程中，不仅有利于使得电镀液容易进入第一空隙32内进行电镀工艺，还有利于避免第一空隙32的高度太大而导致电镀时间过长的问题，从而兼顾了电镀效率与电镀的良率。
本实施例中，为了可以更好进行电镀工艺，可以设计第一焊垫11和第二焊垫31包括正对部分、错开部分。第一焊垫11和第二焊垫31包括正对部分，以保证后续形成的第一导电凸块能够与第一焊垫11和第二焊垫31之间均具有良好的接触，进而保证通过第一导电凸块，第一焊垫11和第二焊垫31之间能够具有良好的电性连接。第一焊垫11和第二焊垫31还包括错开部分，错开的部分更容易与电镀液接触，有利于使得在第一空隙32较小的情况下，电镀液也易于流入第一空隙32内，进而有利于形成比较完好的第一导电凸块。本实施例中，第一焊垫11和第二焊垫31的正对部分的面积大于第一焊垫11或第二焊垫31面积的二分之一。当第一焊垫11和第二焊垫31的正对部分的面积大于第一焊垫11或第二焊垫31面积的二分之一时，可以更好的实现电镀工艺，有利于使得形成的第一导电凸块尽可能完整地填充于第一空隙32内，从而保证第一导电凸块与第一焊垫11、第二焊垫31之间均具有足够的接触面积，相应有利于实现较低的接触电阻。
参考图4，通过电镀工艺在所述第一空隙32中形成第一导电凸块40，所述第一导电凸块40电连接所述第一焊垫11和第二焊垫31。
第一导电凸块40用于实现第一焊垫11和第二焊垫31的电连接，相应使得第一芯片30与电路板10之间实现电连接。
与利用焊接实现芯片与电路板电连接的方案相比，本实施例利用电镀工艺实现第一器件晶圆50与电路板10的电连接，工艺流程简单、封装效率高；其次，本实施例将第一器件晶圆50键合于电路板10上，实现了晶圆级的键合，且在将第一器件晶圆50与电路板10键合在一起之后，通过电镀工艺形成用于使第一器件晶圆与电路板的电连接的导电凸块，相较于对每个芯片单独焊接以与电路板实现电连接的方案，极大地提高了封装效率；而且，电镀工艺与封装前段的工艺兼容性高，便于利用传统的芯片制造工艺或晶圆级封装工艺实现板级的系统级封装工艺。
本实施例中，第一焊垫11、第二焊垫31的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的任意一种或多种，第一导电凸块40的材料相应包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的任意一种或多种。本实施例中，第一导电凸块40的材料与第二焊垫11、第一焊垫31的材料相同，更容易在第一空隙32中形成第一导电凸块40。第一导电凸块40的材料与第一焊垫11或第二焊垫31的材料也可以不同，为了更容易形成第一导电凸块40，可以在第一焊垫11或第二焊垫31上先形成与导电凸块40材料相同的材料层。
本实施例中，电镀工艺包括化学镀。化学镀采用的镀液根据实际中需要形成的导电凸块的材料以及第一焊垫11、第二焊垫31的材料确定。本实施例中，所述化学镀包括：化学镀钯浸金(ENEPIG)，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟，化学钯的时间为7分钟至32分钟；或者，化学镍金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟；或者，化学镍，其中化学镍的时间为30分钟至50分钟。
本实施例中，电镀工艺选择化学镀钯浸金(ENEPIG)或化学镍金(ENIG)时，工艺参数可以参照表1。
表1
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本实施例中，在进行化学镀之前，为了更好的完成电镀工艺，可以先对第一焊垫11和第二焊垫31的表面进行清洁，以去除第一焊垫11和第二焊垫31表面的自然氧化层、提高第一焊垫11和第二焊垫31的表面湿润度(wettability)；之后，可以进行活化工艺，促进镀层金属在待镀金属上的形核生长。
本实施例中，所述第一导电凸块40的横截面积大于10平方微米，从而既可以保证第一导电凸块40占用的面积不至于过大，也可以保证第一导电凸块40与第一焊垫11或第二焊垫31之间的结合强度，进而保证第一焊垫11与第二焊垫31之间良好的电性连接。
参考图5，形成所述第一导电凸块40后，从所述第二表面102一侧，沿所述切割区b对所述电路板10进行切割，形成贯穿所述电路板10的切割槽70。
本实施例中，采用刀片切割(blade saw)或激光切割工艺，沿所述切割区b对所述电路板10进行切割。
所述采用刀片切割工艺包括：将第一器件晶圆50背向电路板10的表面贴附于UV(Ultraviolet)胶膜上，沿切割区b对所述电路板10进行切割，形成切割槽70；形成切割槽70后，采用紫外光照射所述UV胶膜，去除UV胶膜。
UV胶膜作为划片膜(dicing tape)，用于在对电路板10进行切割的过程中，提供工艺平台以及机械支撑。而且，UV胶膜在未经紫外光照射前的粘度较高，而在经过紫外光照射后粘度显著下降，易于在完成切割后，将第一器件晶圆50从UV胶膜上取下。
需要说明的是，在其他实施例中，也可以在切割所述电路板10之前，在所述第一器件晶圆50上形成封装层，也可以将所示第一器件晶圆50临时键合到承载衬底上，再对所述电路板10进行切割，以提高第一器件晶圆50的强度，减少切割工艺过程对第一器件晶圆50的影响，提高良率。
本实施例中，沿所述切割区b对所述电路板10进行切割的过程中，所述第一器件晶圆50作为载板，切割工艺过程需要在无尘环境中进行且使用制备第一器件晶圆50的工艺机器和产线即可，有利于简化对所述电路板10进行切割的工艺步骤，降低生产成本。
还需要说明的是，根据第一芯片30的功能种类，第一芯片30可以是上下均需要空腔的芯片，比如体声波薄膜谐振器；第一芯片30也可以是仅需要上空腔或下空腔的芯片，比如表面声波谐振器。
结合参考图6，以所述第一芯片30是上下均需要空腔的芯片为例，所述第一芯片30可以含有第二空腔331。
该第一芯片30可以为表面声波滤波器中的FBAR滤波器，其包括谐振结构3013(包括上下电极以及位于上下电极之间的压电膜)以及位于谐振结构3013一侧的第二空腔331。相应的，电路板10中的空腔18以及第一芯片30中的第二空腔331分别位于谐振结构3013两侧，该空腔18和第二空腔331共同作为第一芯片30的工作腔。
在其他实施例中，第一芯片也可以是其他含有空腔的芯片，比如红外热堆传感器。
图7至图8是本发明板级系统级封装方法第二实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：还在电路板10的第二表面102形成第二导电凸块80。
参考图7，提供电路板10，所述电路板10包括相背的第一表面101和第二表面102，所述电路板10中形成有空腔18，所述空腔18外侧的电路板10上形成有多个第一焊垫11，第一焊垫11凹陷于电路板10的第一表面101。
本实施例中，所述电路板10包括多层板，每层板至少包括基板12以及位于所述基板12表面的互连结构14。电路板10还包括位于所述键合区a中的第二表面102一侧且凹陷于所述第二表面102的第三焊垫16，第三焊垫16位于底层的互连结构14上且与相应的互连结构14电连接。
具体地，电路板10的第二表面102上形成有第三焊垫16。第三焊垫16的部分表面暴露于第二表面102，用于在电镀工艺的过程中形成第二导电凸块。第三焊垫16凹陷于第二表面102，方便后续第二导电凸块的形成。本实施例中，位于底层的互连结构14的部分表面暴露于第二表面102，第二表面102暴露出的部分互连结构14用于作为第三焊垫16，从而无需额外在第二表面102上形成焊垫，有利于简化工艺；或者，第三焊垫16形成在底层的互连结构14上，且暴露于第二表面102。
本实施例中，第二表面102上形成有第二有机介质层81或第二无机介质层，第三焊垫16埋设于第二有机介质层81或第二无机介质层中且部分暴露在外。对第二有机介质层81和第二无机介质层的具体描述，可结合参考前述实施例中对第一有机介质层和第一无机介质层的描述，在此不再赘述
为了后续更好的实现电镀，形成比较完好的第二导电凸块，第三焊垫16的设置也需要满足一定的要求，比如：暴露出的所述第三焊垫16的面积为5平方微米至200平方微米。当暴露出的第三焊垫16的面积设置在上述范围内时，在后续电镀工艺的过程中，第三焊垫16可以与电镀液较充分的接触，避免第三焊垫16与镀液不充分接触而影响第二导电凸块与第三焊垫16的接触性能，比如接触面积过小影响接触电阻，或者，无法接触造成电接触不良，而且，还可以保证接触面积不会过大而降低电镀效率，同时也不会占用过多的面积。
继续参考图7，通过键合层20将所述第一器件晶圆50键合于电路板10上，键合层20避开第一焊垫11和第二焊垫31设置，第一焊垫11和第二焊垫31相对围成第一空隙32，所述电路板中形成有空腔18，所述第一芯片30位于所述空腔18的上方。
参考图8，通过电镀工艺在所述第一空隙32中形成第一导电凸块40，在所述第三焊垫16上形成第二导电凸块80。第二导电凸块80用于实现电路板10与其他芯片或部件的电连接。
本实施例中，在同一步骤中形成第一导电凸块40和第二导电凸块80，极大地提高了封装效率。在另一些实施例中，还可以在不同步骤中，通过分别进行的电镀工艺形成第一导电凸块和第二导电凸块。在其他实施例中，还可以利用其他的工艺(例如：植球工艺)形成第二导电凸块。
对本实施例所述封装方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
图9是本发明板级系统级封装方法第三实施例对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述空腔18位于所述键合区a的部分厚度的所述电路板10中，且所述空腔18底部的电路板10中形成有贯穿剩余厚度的多个空气孔90。
所述电路板10包括非布线区域10a，因此，在所述电路板10的制作过程中，不在所述非布线区域10a中制作电路结构，从而去除非布线区域10a的电路板10的过程中，能够仅刻蚀绝缘材料而不刻蚀导电材料，相应降低形成空气孔90的工艺难度。
通过在所述空腔18底部的电路板10中形成有贯穿剩余厚度的多个空气孔90，以满足第一芯片30的实际的器件功能需求。例如，第一芯片30为传感器模组芯片，且该传感器模组芯片是麦克风传感器芯片，通过形成空气孔90，使麦克风传感器芯片能够实现声波传感功能。
对本实施例所述封装方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
图10是本发明板级系统级封装方法第五实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述封装方法实现三维封装(3D package)。
参考图10，提供第一器件晶圆50，所述第一器件晶圆50中具有多个第一芯片30，第一芯片30具有相背的第三表面301和第四表面302，第二焊垫31位于所述第三表面301一侧且凹陷于所述第三表面301，所述第一芯片30还包括第四焊垫36，第四焊垫36位于所述第四表面302一侧且凹陷于第四表面302，所述第四焊垫36和第二焊垫31之间实现电连接。
本实施例中，所述第一芯片30中形成有通孔互连结构33，所述通孔互连结构33朝向所述第三表面301的一端与所述第二焊垫31连接，所述通孔互连结构33朝向所述第四表面302的一端与第四焊垫36连接。具体地，通孔互连结构33为硅通孔(Through SiliconVia，TSV)互连结构。
本实施例中，第四表面302形成有第三有机介质层37或第三无机介质层，第四焊垫36埋设于第三有机介质层37或第三无机介质层中且部分暴露在外。
对第三有机介质层37和第三无机介质层的具体描述，可分别参考前述实施例中对第一有机介质层和第二无机介质层的描述，在此不再赘述。
继续参考图10，所述封装方法还包括：提供第二器件晶圆42，所述第二器件晶圆42具有第二芯片45，所述第二芯片45的任一表面形成有第五焊垫44，所述第五焊垫44凹陷于所述第二芯片45的表面。
所述第二器件晶圆42用于与第一器件晶圆50键合在一起，以实现特定的功能。
所述第五焊垫44凹陷于第二芯片45的表面，以便后续实现第二器件晶圆42用于与第一器件晶圆50之间的键合后，第五焊垫44与第四焊垫36相对能够围成第三空隙。相应地，第五焊垫44用于与第一器件晶圆50的第四焊垫36对应实现电连接。
所述第二器件晶圆42的类型可以与第一器件晶圆50的类型相同，也不可以不同。关于所述第二器件晶圆42以及所述第五焊垫44的详细描述，可参考前述实施例对第一器件晶圆50和第二焊垫31的相应描述，在此不再赘述。
继续参考图10，将所述第一器件晶圆50与所述第二器件晶圆42键合，第四焊垫36与第五焊垫44相对围成第三空隙(图未示)；将第一器件晶圆50键合于所述电路板10的所述键合区a上。
将第二器件晶圆42与第一器件晶圆50键合在一起，且将第一器件晶圆50键合于所述电路板10上，从而将第二器件晶圆42和第一器件晶圆50在沿垂直于电路板10表面的方向上堆叠，相应实现了三维封装(3D package)。本实施例中，将第一器件晶圆50键合于所述电路板10上之后，将第二器件晶圆42键合于第一器件晶圆50上，从而在实现第二器件晶圆42与第一器件晶圆50的过程中，使电路板10能够起到支撑载板的作用。在其他实施例中，也可以在将第二器件晶圆42键合于第一器件晶圆50上之后，将所述第一器件晶圆50键合于所述电路板10上。
本实施例中，将第二器件晶圆42与第一器件晶圆50键合在一起，第四焊垫36与第五焊垫44相对围成第三空隙，便于通过电镀工艺，在第三空隙中形成第三导电凸块43。关于第二器件晶圆42与第一器件晶圆50之间的键合方式，可结合参考前述对将第一器件晶圆50键合于电路板10上的步骤的相应描述，在此不再赘述。
继续参考图10，通过电镀工艺，在所述第一空隙32中形成第一导电凸块40。
所述板级系统级封装方法还包括：通过电镀工艺在所述第三空隙中形成第三导电凸块43，所述第三导电凸块43电连接所述第四焊垫36与第五焊垫44。
第三导电凸块43电连接第四焊垫36与第五焊垫44，实现第二器件晶圆42与第一器件晶圆50之间的电连接。本实施例中，将第二器件晶圆42与第一器件晶圆50键合之后，在同一电镀工艺中形成第一导电凸块40和第三导电凸块43，简化了封装工艺、提高了封装效率。而且，所述第二器件晶圆42与第一器件晶圆50之间的电连接方式不仅限于此。在其他实施例中，也可以先将第一器件晶圆键合于电路板上并通过电镀工艺形成第一导电凸块，随后，直接利用焊球电连接第二器件晶圆与第一器件晶圆。或者，根据工艺需求，利用打线的方式，实现所述第二器件晶圆与第一器件晶圆之间的电连接。
关于电镀工艺、第一导电凸块40以及第三导电凸块43的详细描述，请参考前述实施例的相应描述，在此不再赘述。
对本实施例所述封装方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
图11是本发明板级系统级封装方法第五实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：
参考图11，提供电路板10的步骤中，所述电路板10的表面还形成有多个第六焊垫55，所述第六焊垫55凹陷于所述电路板10表面。
对所述第六焊垫55的具体描述，可结合参考第一焊垫的相应描述，在此不再赘述。
继续参考图11，提供所述第一器件晶圆的步骤中，所述第一器件晶圆50中还形成有与第一芯片30相间隔的互连芯片300，所述互连芯片300中形成有导电结构305，所述互连芯片300的一表面暴露部分所述导电结构305。
将所述电路板10的第一表面301键合在所述第一器件晶圆50的第三表面301的过程中，所述互连芯片300位于所述互连芯片300侧部的键合区位置处，所述互连芯片300与所述电路板10相键合，所述互连芯片300的导电结构305和第六焊垫55相对围成第四空隙(未标示)；
通过电镀工艺在所述第四空隙中形成第四导电凸块45，所述第四导电凸块45电连接所述第六焊垫55与所述互连芯片300的导电结构305；其中，所述互连芯片300位于所述第一芯片30侧部的电路板10上。
互连芯片300的其中一表面暴露部分导电结构305，从而所述互连芯片300与所述电路板10电连接，或者，所述互连芯片300通过所述电路板10与所述第一芯片30电连接。
本实施例中，在同一电镀工艺中，形成第一导电凸块40和第四导电凸块45，有利于提高封装效率。
本实施例中，通过设计电路板10中的布线方式，互连芯片300可以与电路板10电连接，或者，互连芯片300通过电路板10与第一芯片30电连接。互连芯片300可以用于将电路板10的电性引出，以便后续通过互连芯片300实现电路板10与外部电路的互连或者与其他芯片的互连；互连芯片300也可以用于将第一芯片30的电性引出，从而将第一芯片30的引出端引至互连芯片300中，以改变第一芯片30的互连位置，对第一芯片30的引出端进行再分布。
本实施例中，导电结构305贯穿互连芯片300，导电结构305的两端均被暴露，其中一端用于与第六焊垫55实现电连接，另一端用于与其他芯片或外部电路实现电连接。作为一种示例，导电结构305包括位于互连芯片300的其中一表面的互连线310和焊垫、以及从相背的另一表面嵌于互连芯片300中的插塞320，插塞320与互连线310相连。其中，互连芯片300表面暴露部分的互连线310，且互连线310中被互连芯片300表面暴露的部分作为焊垫(未标示)。在另一些实施例中，互连结构也可以仅包括贯穿互连芯片的插塞，插塞相应为互连芯片的表面所暴露的部分。在其他实施例中，互连结构也可以包括互连线和焊垫，焊垫为互连芯片表面所暴露的部分，后续通过形成从相背的另一表面嵌于互连芯片中的插塞，即可将互连芯片的电性引出。
相应的，本发明还提供一种板级系统级封装结构。图5至图6是本发明板级系统级封装结构一实施例的结构示意图。
本实施例中，所述板级系统级封装结构包括：电路板10，包括相背的第一表面101和第二表面102，所述电路板包括键合区a和切割区b，在所述键合区a中，所述电路板10中形成有空腔18，且所述空腔18外侧的第一表面101形成有多个第一焊垫11，所述第一焊垫11凹陷于所述第一表面101；第一器件晶圆50，键合于所述电路板10的第一表面101上，所述第一器件晶圆50中具有多个第一芯片30，所述第一芯片30位于所述空腔18上方，所述第一芯片30的其中一表面形成有第二焊垫31，所述第二焊垫31凹陷于所述第一芯片30的表面，且所述第二焊垫31与所述第一焊垫11相对围成第一空隙(图未示)；电镀的第一导电凸块40，位于所述第一空隙中，所述第一导电凸块40电连接所述第一焊垫11和第二焊垫31；切割槽70，位于所述切割区b且贯穿所述电路板10。
电镀的第一导电凸块40相应采用电镀工艺形成，与利用焊接实现芯片与电路板电连接的方案相比，首先，形成本发明实施例所述板级系统级封装结构的工艺流程简单、封装效率高；其次，在形成本发明实施例所述板级系统级封装结构的封装工艺过程中，能够同时将第一器件晶圆50与电路板10键合在一起，然后通过电镀工艺形成用于使每一芯片与电路板的电连接的导电凸块，相较于对每个芯片单独焊接以与电路板实现电连接的方案，实现了晶圆级的封装效果，极大地提高了封装效率；而且，电镀工艺与封装前段的工艺兼容性高，在所述板级系统级封装结构的封装工艺过程中，便于利用传统的芯片制造工艺或晶圆级封装工艺实现板级的系统级封装工艺；此外，所述电路板10中形成有空腔18，空腔18提供了第一芯片30的工作腔，因此，有利于降低制备第一器件晶圆50的工艺复杂度，提高晶圆的制造效率，而且，将空腔18设置于电路板10中，有利于减小封装结构的整体厚度，满足薄型化和小型化的要求。
所述电路板10用于支撑和固定多个不同的电路元件，还用于实现电路元件之间的电连接。本实施例中，所述电路板10具有相背的第一表面101和第二表面102。第一表面101和第二表面102中的任意一个为所述电路板10的正面，另外一个为所述电路板10的背面。
本实施例中，电路板10包括芯片键合区a和切割区b，后续将具有多个第一芯片的第一器件晶圆键合至电路板10上后，第一芯片位于芯片键合区a上方。
本实施例中，电路板10可以为印刷电路板。电路板10不限于PCB板，还可以为其他形式的电路板，比如陶瓷电路板。本实施例中，所述电路板10包括多层板。所述多层板包括用于形成第一空腔18的非布线区域10a。所述非布线区域10a用于形成第一空腔18。本实施例中，每层板至少包括基板12以及位于所述基板12表面的互连结构14。所述互连结构14可以包括互连线、及位于互连线上的互连垫。本实施例中，每层板还包括：互连插塞15，贯穿所述基板12，所述互连插塞连接基板12两侧的互连结构14。所述电路板10的层数可以根据实际需求确定。本实施例以电路板10为三层板为示例进行说明。在其他实施例中，电路板也可以是单层板、双层板或四层板等。
本实施例中，第一芯片30键合在电路板10上，所述空腔18作为第一芯片30的工作腔。因此，在制备第一芯片30时，无需完成所有工作腔的制备工艺，有利于降低制备第一芯片30的工艺复杂度，提高芯片制造效率，而且，将第一芯片30的工作腔设置于电路板10中，减小了封装结构的整体厚度，有利于满足器件尺寸的薄型化和小型化的需求。
本实施例中，空腔18用于作为第一器件晶圆的工作腔，因此，在形成所述空腔18的步骤中，所述空腔18的底部面积根据第一器件晶圆50中的第一芯片30的性能而定，所述空腔18的深度根据第一芯片30的性能而定。
所述第一焊垫11用于与第一芯片30的第二焊垫31对应电连接。具体地，第一焊垫11凹陷于电路板10表面，以便于第一焊垫11与第二焊垫31相对能够围成第一空隙，从而使得第一空隙能够为第一导电凸块40的形成提供空间。
本实施例中，第一焊垫11位于顶层的互连结构14上且与相应的互连结构14电连接。第一焊垫11可以是焊盘，但不限于焊盘，也可以是其他具有电连接功能的导电块。第一焊垫11的材料为导电材料。本实施例中，第一焊垫11的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。
本实施例中，所述第一焊垫11一侧的电路板10表面(即第一表面101)形成有第一有机介质层13或第一无机介质层，第一焊垫11埋设于所述第一有机介质层13或第一无机介质层中且部分暴露在外。
本实施例中，第一导电凸块40通过电镀工艺形成，由于无需利用焊接工艺实现第一芯片30与电路板10之间的电连接，电路板10上相应无需形成阻焊剂和助焊剂，可以形成具有光刻键合特性的第一有机介质层13或者第一无机介质层，从而提升电路板10的形成效率，节省工艺流程。其中，当电路板10顶层是具有光刻键合特性的第一有机介质层13时，可以根据需要选择一定厚度的第一有机介质层13，方便将第一芯片30键合至电路板10上，无需额外形成键合层，这样可以节省工艺，提高电路板的形成效率；当电路板10顶层是第一无机介质层时，由于电镀液在无机介质层上的表面张力小，电镀液更容易进入第一空隙中，从而有利于提高第一导电凸块40的形成良率和效率。
所述第一器件晶圆50中的所述第一芯片30键合于所述电路板10上，从而使得所述空腔18能够作为第一芯片30的工作腔。本实施例中，所述第一芯片30具有相背的第三表面301和第四表面302，所述第二焊垫31位于所述第三表面301一侧且凹陷于所述第三表面301。作为一种示例，第三表面301为第一芯片30的芯片正面，第四表面302相应为第一芯片30的芯片背面。在其他实施例中，根据第一芯片的功能类型，也可以为：第四表面为芯片正面，第三表面为芯片背面。
本实施例中，所述电路板10与第一器件晶圆50均为圆形。电路板10为圆形能够适用于半导体前段工艺中的机器，设备和工艺兼容性强。其他实施例中，所述电路板也可以为多边形，多边形包括：方形、五边形、六边形、八边形等
本实施例中，所述第一芯片30的数量为多个，多个第一芯片30为同功能芯片。
结合参考图6，以所述第一芯片30是上下均需要空腔的芯片为例，所述第一芯片30可以含有第二空腔331。
该第一芯片30可以为表面声波滤波器中的FBAR滤波器，其包括谐振结构3013(包括上下电极以及位于上下电极之间的压电膜)以及位于谐振结构3013一侧的第二空腔331。相应的，键合层20中的空腔18以及第一芯片30中的第二空腔331分别位于谐振结构3013两侧，该空腔18和第二空腔331共同作为第一芯片30的工作腔。
在其他实施例中，第一芯片也可以是其他含有空腔的芯片，比如红外热堆传感器。
所述第二焊垫31凹陷于第三表面301，从而使所述第二焊垫31与第一焊垫11相对围成第一空隙，且有利于增大第一空隙的高度。
第一空隙用于为形成第一导电凸块40提供空间位置。而且第一空隙暴露出所述第一焊垫11和第二焊垫31，第一焊垫11和第二焊垫31的材料均为导电材料，以便于在形成第一导电凸块40的电镀工艺的过程中，仅在暴露出的第一焊垫11和第二焊垫31上电镀形成第一导电凸块。
本实施例中，所述第一空隙的高度为5μm至200μm，有利于使得电镀液容易进入第一空隙内进行电镀工艺，提高第一导电凸块40的形成质量，还使得第一导电凸块40的高度不至于过大。
本实施例中，第一焊垫11和所述第二焊垫31包括正对部分、错开部分。第一焊垫11和所述第二焊垫31的正对部分的面积大于第一焊垫11或第二焊垫31面积的二分之一，从而更好的实现电镀工艺，有利于使得第一导电凸块40尽可能完整地填充于第一空隙内，从而保证第一导电凸块40与第一焊垫11、第二焊垫31之间均具有足够的接触面积，相应有利于实现较低的接触电阻。
本实施例中，所述第一芯片30位于所述空腔18上方，空腔18提供了第一芯片30的工作腔，因此，有利于降低制备第一器件晶圆50的工艺复杂度，提高晶圆的制造效率，而且，将空腔18设置于电路板10中，有利于减小封装结构的整体厚度，满足薄型化和小型化的要求。本实施例中，空腔18用于作为第一芯片30的工作腔，以提供第一芯片30工作所需的芯片空腔。例如，当第一芯片30为热堆传感器芯片时，第一芯片30和电路板10之间通过空腔18进行热绝缘，以降低热电堆结构接收的热量向空腔18下方的电路板10中传导，从而能够提高热电堆传感器的测量精度。
键合层20的材料包括可光刻键合材料、芯片粘结膜(die attach film，DAF)、玻璃、介质材料和聚合物材料中的一种或多种。
本实施例中，键合层20的材料包括可光刻键合材料。键合层20的材料包括：膜状干膜或液态干膜。干膜材料的弹性模量比较小，在受到热应力时容易变形而不至于破损，有利于减小第一器件晶圆50与电路板10之间的结合应力。本实施例中，键合层20覆盖所述空腔18从而防止在后续进行塑封工艺时，塑封材料填入至空腔18(即第一芯片的功能腔)中，进而避免对各个第一芯片30的正常性能产生影响。其他实施例中，所述键合层还可以为其余的能实现第一器件晶圆和电路板实现键合的材料。
在其他实施例中，键合层的材料为芯片粘结膜，芯片粘结膜为具有双面粘性的膜状材料；或者，键合层的材料为介质材料，例如为含硅的氧化物或氮化物；或者，键合层的材料为玻璃；或者，键合层的材料为聚合物材料，其中，该聚合物材料指的是聚合物黏合剂，例如为PMMA或聚酰亚胺。
本实施例中，键合层20位于第一芯片30和电路板10之间，并避开第一焊垫11和第二焊垫31设置，从而能够更好地暴露第一空隙32，便于通过电镀工艺形成第一导电凸块时，电镀液能够流入第一空隙32中。具体地，键合层20覆盖第一芯片30与第一空腔18外侧的电路板10之间第一空隙之外的剩余区域，所述键合层20用于定义第一导电凸块40的形成位置，也就是说键合层20围成了第一空隙的边界，防止后续第一导电凸块40超越该边界，方便进行电镀工艺的控制，防止电镀工艺中第一导电凸块横向外溢。此外，由于第一芯片30与电路板10之间通过键合层20实现物理连接，键合层20覆盖第一芯片30与空腔18外侧的电路板10之间第一空隙之外的剩余区域，增强了封装结构的机械强度。
第一导电凸块40用于实现第一焊垫11和第二焊垫31的电连接，使得第一芯片30与电路板10之间实现电连接。
本实施例中，所述第一导电凸块40的横截面积大于10平方微米，从而既可以保证第一导电凸块40占用的面积不至于过大，也可以保证第一导电凸块40与第一焊垫11或第二焊垫31之间的结合强度，进而保证第一焊垫11与第二焊垫31之间良好的电性连接。
本实施例中，切割槽70，位于所述切割区b且贯穿所述电路板10。
对本实施例所述板级系统级封装结构的具体描述，可结合参考前述实施例中的相应描述，本实施例在此不再赘述。
图8是本发明板级系统级封装结构第二实施例的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述电路板10还包括位于所述第二表面102的第三焊垫16。
所述电路板10具有相背的第一表面101和第二表面102，所述电路板10包括切割区b和键合区a，在所述键合区a中，所述电路板10上形成有多个第一焊垫11，所述第一焊垫11凹陷于所述电路板10的第一表面101。
本实施例中，所述电路板10包括多层板，每层板至少包括基板12以及位于所述基板12表面的互连结构14。所述电路板10还包括第三焊垫16，所述第三焊垫16位于底层的所述互连结构14上且与相应的所述互连结构14电连接。
具体地，电路板10的第二表面102上形成有第三焊垫16。第三焊垫16的部分表面暴露于第二表面102。第三焊垫16埋设于第二表面102，方便第二导电凸块的形成。本实施例中，位于所述底层的互连结构14的部分表面暴露于所述第二表面102，第二表面102暴露出的部分互连结构14用于作为第三焊垫16，从而无需额外在第二表面102上形成焊垫，有利于简化工艺；或者，所述第三焊垫16形成在底层的互连结构14上，且暴露于第二表面102。本实施例中，第二表面102形成有第二有机介质层81或第二无机介质层，第三焊垫16设于所述第二有机介质层81或第二无机介质层中且暴露于第二表面102。
本实施例中，所述板级系统级封装结构还包括：电镀的第二导电凸块80，位于所述第三焊垫16上。第二导电凸块80用于实现电路板10与其他芯片或部件的电连接。本实施例中，第二导电凸块80和第一导电凸块40在同一步骤中通过电镀工艺形成，提高了封装效率。
对本实施例所述板级系统级封装结构的具体描述，可结合参考前述实施例中的相应描述，本实施例在此不再赘述。
图9是本发明板级系统级封装结构第三实施例的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述空腔18位于所述键合区a的部分厚度的所述电路板10中，且所述空腔18底部的电路板10中形成有贯穿剩余厚度的多个空气孔90。
所述电路板10包括非布线区域10a，因此，在所述电路板10的制作过程中，不在所述非布线区域10a中制作电路结构，从而去除非布线区域10a的电路板10的过程中，能够仅刻蚀绝缘材料而不刻蚀导电材料，相应降低形成空气孔90的工艺难度。
通过在所述空腔18底部的电路板10中形成有贯穿剩余厚度的多个空气孔90，以满足第一芯片30的实际的器件功能需求。例如，第一芯片30为传感器模组芯片，且该传感器模组芯片是麦克风传感器芯片，通过形成空气孔90，使麦克风传感器芯片能够实现声波传感功能。
对本实施例所述板级系统级封装结构的具体描述，可结合参考前述实施例中的相应描述，本实施例在此不再赘述。
图10是本发明板级系统级封装结构第四实施例的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述封装方法用于实现三维封装(3D package)。
第一器件晶圆50具有多个第一芯片30，所述第一芯片30具有相背的第三表面301和第四表面302，第二焊垫31位于第三表面301一侧且凹陷于第三表面301，第一芯片30还包括第四焊垫36，第四焊垫36位于第四表面302一侧且凹陷于第四表面302，第四焊垫36和第二焊垫31之间实现电连接。本实施例中，所述第一芯片30中形成有通孔互连结构33，所述通孔互连结构33朝向所述第三表面301的一端与所述第二焊垫31连接。具体地，通孔互连结构33为硅通孔互连结构。本实施例中，通孔互连结构33朝向第四表面302的一端与第四焊垫36连接。
本实施例中，第四表面302形成有第三有机介质层37或第三无机介质层，第四焊垫36埋设于第三有机介质层37或第三无机介质层中且部分暴露在外。本实施例中，由于无需利用焊接工艺实现第一芯片30与电路板10以及第二芯片之间的电连接，第四表面302上无需形成阻焊剂和助焊剂，可以形成具有光刻键合特性的第三有机介质层37或第三无机介质层，从而提升第一芯片30的形成效率，节省工艺流程。
本实施例中，所述板级系统级封装结构还包括：第二器件晶圆42，所述第二器件晶圆42具有多个第二芯片45，第二芯片45的任一表面形成有第五焊垫44，第五焊垫44凹陷于第二芯片45的表面，第五焊垫44与第四焊垫36相对围成第三空隙(图未示)；电镀的第三导电凸块43，位于第三空隙中，第三导电凸块43电连接第四焊垫36和第五焊垫44。第二器件晶圆42与第一器件晶圆50键合在一起，以实现特定的功能。其中，将第二器件晶圆42与第一器件晶圆50键合在一起，且将第一器件晶圆50键合于电路板10上，从而将第二器件晶圆42与第一器件晶圆50在沿垂直于电路板10表面的方向上堆叠，相应实现了三维封装。所述第二器件晶圆42的类型可以与第一器件晶圆50的类型相同，也不可以不同。关于所述第二器件晶圆42以及所述第五焊垫44的详细描述，可参考前述实施例对第一器件晶圆50和第二焊垫31的相应描述，在此不再赘述。
第五焊垫44凹陷于第二芯片70的表面，以便使第五焊垫44与第四焊垫36相对能够围成第三空隙。第五焊垫44相应用于与第一芯片30的第四焊垫36对应实现电连接。第三导电凸块43位于第三空隙中，第三导电凸块43电连接第四焊垫36与第五焊垫34，实现另一第一器件晶圆42与第一器件晶圆50之间的电连接。
对本实施例所述板级系统级封装结构的具体描述，可结合参考前述实施例中的相应描述，本实施例在此不再赘述。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：
参考图11，提供电路板10的步骤中，所述电路板10的表面还形成有多个第六焊垫55，所述第六焊垫55凹陷于所述电路板10表面。
对所述第六焊垫55的具体描述，可结合参考第一焊垫的相应描述，在此不再赘述。
继续参考图11，提供所述第一器件晶圆的步骤中，所述第一器件晶圆50中还形成有与第一芯片30相间隔的互连芯片300，所述互连芯片300中形成有导电结构305，所述互连芯片300的一表面暴露部分所述导电结构305。
将所述电路板10的第一表面301键合在所述第一器件晶圆50的第三表面301的过程中，所述互连芯片300位于所述互连芯片300侧部的键合区位置处，所述互连芯片300与所述电路板10相键合，所述互连芯片300的导电结构305和第六焊垫55相对围成第四空隙(未标示)；
通过电镀工艺在所述第四空隙中形成第四导电凸块45，所述第四导电凸块45电连接所述第六焊垫55与所述互连芯片300的导电结构305；其中，所述互连芯片300位于所述第一芯片30侧部的电路板10上。
互连芯片300的其中一表面暴露部分导电结构305，从而所述互连芯片300与所述电路板10电连接，或者，所述互连芯片300通过所述电路板10与所述第一芯片30电连接。
本实施例中，在同一电镀工艺中，形成第一导电凸块40和第四导电凸块45，有利于提高封装效率。
本实施例中，通过设计电路板10中的互连结构14的布线方式，互连芯片300可以与电路板10电连接，或者，互连芯片300通过电路板10与第一芯片30电连接。互连芯片300可以用于将电路板10的电性引出，以便后续通过互连芯片300实现电路板10与外部电路的互连或者与其他芯片的互连；互连芯片300也可以用于将第一芯片30的电性引出，从而将第一芯片30的引出端引至互连芯片300中，以改变第一芯片30的互连位置，对第一芯片30的引出端进行再分布。
本实施例中，导电结构305贯穿互连芯片300，导电结构305的两端均被暴露，其中一端用于与第六焊垫55实现电连接，另一端用于与其他芯片或外部电路实现电连接。作为一种示例，导电结构305包括位于互连芯片300的其中一表面的互连线310和焊垫、以及从相背的另一表面嵌于互连芯片300中的插塞320，插塞320与互连线310相连。其中，互连芯片300表面暴露部分的互连线310，且互连线310中被互连芯片300表面暴露的部分作为焊垫(未标示)。在另一些实施例中，互连结构也可以仅包括贯穿互连芯片的插塞，插塞相应为互连芯片的表面所暴露的部分。在其他实施例中，互连结构也可以包括互连线和焊垫，焊垫为互连芯片表面所暴露的部分，后续通过形成从相背的另一表面嵌于互连芯片中的插塞，即可将互连芯片的电性引出。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (26)

1.一种板级系统级封装方法，其特征在于，包括：
提供电路板，包括相背的第一表面和第二表面，所述电路板包括键合区和包围所述键合区的切割区，在所述键合区中，所述电路板中形成有空腔，且所述空腔外侧的第一表面形成有多个第一焊垫，所述第一焊垫凹陷于所述第一表面；
提供第一器件晶圆，作为载板，所述第一器件晶圆中具有多个第一芯片，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面；
将所述电路板的第一表面键合于所述第一器件晶圆上，所述第一芯片位于所述空腔上方，且所述第一焊垫与第二焊垫相对围成第一空隙；
通过电镀工艺在所述第一空隙中形成第一导电凸块，所述第一导电凸块电连接所述第一焊垫和第二焊垫；
形成所述第一导电凸块后，从所述第二表面一侧，沿所述切割区对所述电路板进行切割，形成贯穿所述电路板的切割槽。
2.如权利要求1所述的板级系统级封装方法，其特征在于，通过键合层将所述第一器件晶圆键合于所述第一表面上，所述键合层位于键合区且避开所述第一焊垫和第二焊垫设置。
3.如权利要求2所述的板级系统级封装方法，其特征在于，所述键合层的的材料包括：可光刻材料、芯片粘结膜、玻璃、介质材料和聚合物材料中的一种或多种。
4.如权利要求2所述的板级系统级封装方法，其特征在于，所述键合层的厚度为5μm至200μm，所述键合层至少覆盖所述第一芯片面积的10％。
5.如权利要求1所述的板级系统级封装方法，其特征在于，相对的所述第一焊垫和第二焊垫包括正对部分和错开部分，所述正对部分的面积大于所述第一焊垫面积或所述第二焊垫面积的二分之一。
6.如权利要求1所述的板级系统级封装方法，其特征在于，所述第一空隙的高度为5μm至200μm。
7.如权利要求1所述的板级系统级封装方法，其特征在于，所述第一焊垫或所述第二焊垫暴露出的面积为5平方微米至200平方微米。
8.如权利要求1所述的板级系统级封装方法，其特征在于，所述第一导电凸块的横截面积大于10平方微米。
9.如权利要求1-8中任一项所述的板级系统级封装方法，其特征在于，所述电镀工艺包括化学镀。
10.如权利要求9所述的板级系统级封装方法，其特征在于，所述化学镀包括：化学镀钯浸金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟，化学钯的时间为7分钟至32分钟；
或者，化学镍金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟；
或者，化学镍，其中化学镍的时间为30分钟至50分钟。
11.如权利要求1所述的板级系统级封装方法，其特征在于，采用刀片切割或激光切割工艺工艺，沿所述切割区对所述电路板进行切割。
12.如权利要求1所述的板级系统级封装方法，其特征在于，所述提供电路板的步骤中，所述电路板还包括第三焊垫，所述第三焊垫位于所述键合区中的第二表面一侧且凹陷于所述第二表面；
所述板级系统级封装方法还包括：通过电镀工艺在所述第三焊垫上形成第二导电凸块。
13.如权利要求12所述的板级系统级封装方法，其特征在于，所述第一表面形成有第一有机介质层或第一无机介质层，所述第一焊垫埋设于所述第一有机介质层或第一无机介质层中；
所述第二表面形成有第二有机介质层或第二无机介质层，所述第三焊垫埋设于所述第二有机介质层或第二无机介质层中。
14.如权利要求1所述的板级系统级封装方法，其特征在于，所述提供电路板的步骤中，所述空腔位于所述键合区的部分厚度的所述电路板中；
或者，所述空腔位于所述键合区的部分厚度的所述电路板中，且所述空腔底部的电路板中形成有贯穿剩余厚度的多个空气孔。
15.如权利要求1所述的板级系统级封装方法，其特征在于，所述提供第一器件晶圆的步骤中，所述第一芯片具有相背的第三表面和第四表面，所述第二焊垫位于所述第三表面一侧且凹陷于所述第三表面，所述第一芯片还包括第四焊垫，所述第四焊垫位于所述第四表面一侧且凹陷于所述第四表面，所述第四焊垫和第二焊垫之间实现电连接；
所述板级系统级封装方法还包括：提供第二器件晶圆，所述第二器件晶圆中形成有多个第二芯片，所述第二芯片的任一表面形成有第五焊垫，所述第五焊垫凹陷于所述第二芯片的表面；将所述第一器件晶圆与所述第二器件晶圆键合，所述第四焊垫和第五焊垫相对设置围成第三空隙；通过电镀工艺在所述第三空隙中形成第三导电凸块，所述第三导电凸块电连接所述第四焊垫和第五焊垫。
16.如权利要求1所述的板级系统级封装方法，其特征在于，所述提供电路板的步骤中，所述电路板表面还形成有多个第六焊垫，所述第六焊垫凹陷于所述电路板表面；
提供所述第一器件晶圆的步骤中，所述第一器件晶圆中还形成有与第一芯片相间隔的互连芯片，所述互连芯片中形成有导电结构，所述互连芯片的一表面暴露部分所述导电结构；
将所述电路板的第一表面键合于所述第一器件晶圆的过程中，所述互连芯片位于所述互连芯片侧部的键合区位置处，所述互连芯片的导电结构和第六焊垫相对围成第四空隙；
所述板级系统级封装方法还包括：通过电镀工艺在所述第四空隙中形成第四导电凸块，所述第四导电凸块电连接所述第六焊垫与所述互连芯片的导电结构；其中，所述互连芯片与所述电路板电连接，或者，所述互连芯片通过所述电路板与所述第一芯片电连接。
17.如权利要求1所述的板级系统级封装方法，其特征在于，所述多个第一芯片为同功能芯片；或者，所述多个第一芯片至少包括两种不同功能的芯片；所述第一芯片包括：裸芯片、表面包裹有塑封层、顶面具有屏蔽层、第一芯片中形成有贯穿芯片的互连通孔结构中的至少一种情形；
所述第一芯片包括CIS芯片、MEMS芯片、滤波器芯片和传感器模组芯片中的至少一种；
所述传感器模组芯片包括生物传感器芯片、射频传感模组芯片、红外辐射传感模组芯片、可见光信号传感模组芯片、声波信号传感模组芯片和电磁波信号传感模组芯片中的至少一种。
18.一种板级系统级封装结构，其特征在于，包括：
电路板，包括相背的第一表面和第二表面，所述电路板包括键合区和切割区，在所述键合区中，所述电路板中形成有空腔，且所述空腔外侧的第一表面形成有多个第一焊垫，所述第一焊垫凹陷于所述第一表面；
第一器件晶圆，作为载板，键合于所述电路板的第一表面上，所述第一器件晶圆中具有多个第一芯片，所述第一芯片位于所述空腔上方，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面，且所述第二焊垫与所述第一焊垫相对围成第一空隙；
电镀的第一导电凸块，位于所述第一空隙中，所述第一导电凸块电连接所述第一焊垫和第二焊垫；
切割槽，位于所述切割区且贯穿所述电路板。
19.如权利要求18所述的板级系统级封装结构，其特征在于，所述键合层的材料包括可光刻键合材料、芯片粘结膜、玻璃、介质材料和聚合物材料中的一种或多种。
20.如权利要求18所述的板级系统级封装结构，其特征在于，所述板级系统级封装结构还包括：键合层，位于所述第一器件晶圆的第一芯片和电路板的第一表面之间，且避开所述第一焊垫和第二焊垫设置。
21.如权利要求18所述的板级系统级封装结构，其特征在于，相对的所述第一焊垫和第二焊垫包括正对部分和错开部分，所述正对部分的面积大于所述第一焊垫面积或所述第二焊垫面积的二分之一。
22.如权利要求18所述的板级系统级封装结构，其特征在于，所述第一空隙的高度为5um至200um。
23.如权利要求18所述的板级系统级封装结构，其特征在于，所述电路板还包括第三焊垫，所述第三焊垫位于所述键合区中的第二表面且凹陷于所述第二表面；
所述板级系统级封装结构还包括：电镀的第二导电凸块，位于所述第三焊垫上。
24.如权利要求23所述的板级系统级封装结构，其特征在于，所述第一表面形成有第一有机介质层或第一无机介质层，所述第一焊垫埋设于所述第一有机介质层或第一无机介质层中；
所述第二表面形成有第二有机介质层或第二无机介质层，所述第三焊垫埋设于所述第二有机介质层或第二无机介质层中。
25.如权利要求18所述的板级系统级封装结构，其特征在于，所述第一芯片具有相背的第三表面和第四表面，所述第二焊垫位于所述第三表面一侧且凹陷于所述第三表面，所述第一芯片还包括第四焊垫，所述第四焊垫位于所述第四表面一侧且凹陷于所述第四表面，所述第四焊垫和第二焊垫之间实现电连接；
所述板级系统级封装结构还包括：第二器件晶圆，所述第二器件晶圆键合于所述第一器件晶圆上，所述第二器件晶圆中形成有多个第二芯片，所述第二芯片的任一表面形成有第五焊垫，所述第五焊垫凹陷于所述第二芯片的表面，所述第五焊垫与第四焊垫相对围成第三空隙；电镀的第三导电凸块，位于所述第三空隙中，所述第三导电凸块电连接所述第四焊垫和第五焊垫。
26.如权利要求18所述的板级系统级封装结构，其特征在于，所述电路板表面还形成有多个第六焊垫，所述第六焊垫凹陷于所述电路板表面；
所述第一器件晶圆中还形成有与第一芯片相间隔的互连芯片，所述互连芯片中形成有导电结构，所述互连芯片的其中一表面暴露部分所述导电结构，所述互连芯片的导电结构和第六焊垫相对围成第四空隙；
所述板级系统级封装结构还包括：电镀的第四导电凸块，位于所述第四空隙中，所述第四导电凸块电连接所述第六焊垫与所述互连芯片的导电结构；
其中，所述互连芯片与所述电路板电连接，或者，所述互连芯片通过所述电路板与所述第一芯片电连接。
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