CN106463496B - 包括无机层中的高密度互连和有机层中的重分布层的集成器件 - Google Patents

包括无机层中的高密度互连和有机层中的重分布层的集成器件 Download PDF

Info

Publication number
CN106463496B
CN106463496B CN201580022679.7A CN201580022679A CN106463496B CN 106463496 B CN106463496 B CN 106463496B CN 201580022679 A CN201580022679 A CN 201580022679A CN 106463496 B CN106463496 B CN 106463496B
Authority
CN
China
Prior art keywords
interconnection
group
layer
metal layer
integrated device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580022679.7A
Other languages
English (en)
Other versions
CN106463496A (zh
Inventor
S·顾
R·拉多伊契奇
D·W·金
J·S·李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN106463496A publication Critical patent/CN106463496A/zh
Application granted granted Critical
Publication of CN106463496B publication Critical patent/CN106463496B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16052—Shape in top view
    • H01L2224/16055—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种集成器件(例如，集成封装)，其包括集成器件的基底部分、第一管芯(206)(例如，第一晶片级管芯)、和第二管芯(208)(例如，第二晶片级管芯)。基底部分包括第一无机电介质层(203)，位于第一无机电介质层中的第一组互连(280)，不同于第一无机电介质层的第二电介质层(202)，以及第二电介质层中的一组重分布金属层(230，240，250，260)。第一管芯耦合至基底部分的第一表面。第二管芯耦合至基底部分的第一表面，第二管芯通过第一组互连(280)电耦合至第一管芯。

Description

包括无机层中的高密度互连和有机层中的重分布层的集成 器件
背景
优先权要求/权益要求
本申请要求2014年5月5日提交的题为“Integrated Device Comprising HighDensity Interconnects In Inorganic Layers And Redistributions Layers InOrganic Layers（包括无机层中的高密度互连和有机层中的重分布层的集成器件）”的美国临时申请No.61/988,853和2014年7月4日提交的题为“Integrated Device ComprisingHigh Density Interconnects In Inorganic Layers And Redistributions Layers InOrganic Layers（包括无机层中的高密度互连和有机层中的重分布层的集成器件）”的美国非临时申请No.14/324,136的优先权，这两篇申请通过援引明确纳入于此。
领域
各种特征涉及包括无机层中的高密度互连和有机层中的重分布层的集成器件。
背景技术
图1解说了常规集成封装100，其包括基板102、第一管芯106、第二管芯108、第一组焊球116、第二组焊球118和第三组焊球120。第一管芯106通过第一组焊球116耦合到基板102。第二管芯108通过第二组焊球118耦合到基板102。第三组焊球120耦合到基板102。通常，第三组焊球120耦合至印刷电路板（PCB）（未示出）。
常规的集成封装（诸如图1中描述的集成封装）具有某些限制和不利方面。例如，图1的集成封装100的基板102通常由有机层压（例如，刚性或柔性）或硅（Si）中介层（interposer）制成。将此类材料用作基板在尝试制造低剖面集成封装时产生设计问题。即，这些材料由于其制造限制而产生显著的设计惩罚。虽然有机层压基板可能制造起来便宜，但是它们不能被用于制造高密度互连。另一方面，硅中介层制造工艺可能成本过高，但是能够制造高密度互连。
因此，需要总体上制造成本较低的、具有高密度互连的集成封装。理想地，此类集成封装还将提供尽可能少的占用空间。
概述
本文中描述的各种特征、装置和方法提供包括无机层中的高密度互连和有机层中的重分布层的集成器件。
第一示例提供一种集成器件，其包括基底部分、第一管芯和第二管芯。基底部分用于集成器件。基底部分包括第一无机电介质层、第一组互连、第二电介质层、和一组重分布金属层。第一组互连在第一无机电介质层中。第二电介质层不同于第一无机电介质层。该组重分布金属层在第二电介质层中。第一管芯耦合至基底部分的第一表面。第二管芯耦合至基底部分的第一表面。第二管芯通过第一组互连电耦合至第一管芯。
根据一方面，第二电介质层是有机电介质层。
根据一方面，第一组互连包括第一间距，该第一间距小于该组重分布金属层的第二间距。
根据一个方面，第一组互连包括约4微米（μm）或更小的第一间隙（pitch）。
根据一方面，第一组互连包括第一晶种层和第一金属层，其中第一晶种层耦合至第一金属层的水平部分和第一金属层的侧面部分。
根据一个方面，第一组互连包括第一晶种层和第一金属层，并且该组重分布金属层包括第二晶种层和第二金属层，第二晶种层仅位于第一组互连的水平平面表面上。
根据一方面，第一组互连包括第一晶种层和第一金属层，并且该组重分布金属层包括第二晶种层和第二金属层，第二晶种层仅位于第一组互连的底部平面表面上。
根据一个方面，集成器件包括封装第一管芯和第二管芯的封装材料。
根据一方面，集成器件包括穿过封装材料的第二组互连，该第二组互连被配置成用作层叠封装（PoP）器件中的一组封装到封装互连。
根据一个方面，第二组互连是至少焊球、和/或穿透封装通孔（TEV）中的一者。
根据一方面，第一管芯包括第一组互连柱，第一管芯通过第一组互连柱电耦合至该组重分布金属层。
根据一个方面，第一无机电介质层中的第一组互连是耦合至第二电介质层中的该组重分布金属层的一组通孔。
根据一方面，基底部分是中介层。
根据一个方面，集成器件包括将第一管芯耦合至基底部分的第二组互连。
根据一方面，第二组互连包括至少凸块下、具有氧到氧的铜-铜键合互连、和/或铜-铜/氧-氧混合键合中的一者。
根据一个方面，集成器件被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
第二示例提供了一种用于制造集成器件的方法。该方法形成集成器件的基底部分，其中形成基底部分包括形成第一无机电介质层，在第一无机电介质层中形成第一组互连，形成不同于第一无机电介质层的第二电介质层，以及在第二电介质层中形成一组重分布金属层。该方法将第一管芯耦合至基底部分的第一表面。该方法将第二管芯耦合至基底部分的第一表面。第二管芯通过第一组互连电耦合至第一管芯。
根据一方面，第二电介质层是有机电介质层。
根据一个方面，第一组互连包括第一间距，该第一间距小于该组重分布金属层的第二间距。
根据一方面，第一组互连包括约4微米（μm）或更小的第一间隙。
根据一个方面，第一组互连包括第一晶种层和第一金属层，其中第一晶种层耦合至第一金属层的水平部分和第一金属层的侧面部分。
根据一方面，第一组互连包括第一晶种层和第一金属层，并且该组重分布金属层包括第二晶种层和第二金属层，第二晶种层仅位于第一组互连的水平平面表面上。
根据一个方面，第一组互连包括第一晶种层和第一金属层，并且该组重分布金属层包括第二晶种层和第二金属层，第二晶种层仅位于第一组互连的底部平面表面上。
根据一方面，该方法形成封装第一管芯和第二管芯的封装材料。
根据一个方面，该方法形成穿过封装材料的第二组互连，该第二组互连被配置成用作层叠封装（PoP）器件中的一组封装到封装互连。
根据一方面，第二组互连是至少焊球、和/或穿透封装通孔（TEV）中的一者。
根据一个方面，第一管芯包括第一组互连柱，第一管芯通过第一组互连柱电耦合至该组重分布金属层。
根据一方面，第一无机电介质层中的第一组互连是耦合至第二电介质层中的该组重分布金属层的一组通孔。
根据一个方面，该方法形成将第一管芯耦合至基底部分的第二组互连。
根据一方面，第二组互连包括至少凸块下、具有氧到氧的铜-铜键合互连、和/或铜-铜/氧-氧混合键合中的一者。
根据一个方面，集成器件被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
附图
在结合附图理解下面阐述的详细描述时，各种特征、本质和优点会变得明显，在附图中，相似的附图标记贯穿始终作相应标识。
图1解说了常规的集成器件的剖面图。
图2解说了集成器件的示例。
图3解说了使用半加成图案化（SAP）工艺形成的金属层的示例。
图4解说了使用镶嵌工艺形成的金属层的示例。
图5解说了使用镶嵌工艺和半加成图案化（SAP）工艺形成的（诸）金属层的示例。
图6解说了使用镶嵌工艺和SAP工艺形成的具有两个界面层的（诸）金属层的示例。
图7解说了半加成图案化（SAP）工艺的示例。
图8解说了半加成图案化（SAP）工艺的流程图的示例。
图9解说了镶嵌工艺的示例。
图10解说了镶嵌工艺的流程图的示例。
图11（包括图11A、11B、11C、11D、11E）解说了用于提供/制造集成器件的示例性序列。
图12解说了集成器件的另一示例。
图13解说了用于提供/制造集成器件的方法的流程图的示例。
图14（包括图14A、14B、14C）解说了用于提供/制造集成器件的示例性序列。
图15解说了可集成本文所描述的集成器件、基板、半导体器件、管芯、集成电路和/或PCB的各种电子设备。
详细描述
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
综览
一些新颖特征涉及集成器件（例如，集成封装），其包括集成器件的基底部分、第一管芯（例如，第一晶片级管芯）、和第二管芯（例如，第二晶片级管芯）。在一些实现中，基底部分包括重分布部分。基底部分包括第一无机电介质层，位于第一无机电介质层中的第一组互连，不同于第一无机电介质层的第二电介质层，以及第二电介质层中的一组重分布金属层。第一管芯耦合至基底部分的第一表面。第二管芯耦合至基底部分的第一表面，第二管芯通过第一组互连电耦合至第一管芯。集成器件还包括底部填料。底部填料位于第一管芯与基底部分之间。底部填料还位于第二管芯与基底部分之间。在一些实现中，第二电介质层是有机电介质层。在一些实现中，第一组互连包括第一间隙，该第一间隙小于该组重分布金属层的第二间隙。在一些实现中，第一组互连包括约4微米（μm）或更小的第一间隙。在一些实现中，第一组互连包括第一晶种层和第一金属层，并且该组重分布金属层包括第二晶种层和第二金属层。在一些实现中，第二晶种层仅位于第一组互连的水平平面表面上。在一些实现中，集成器件进一步包括封装第一管芯和第二管芯的封装材料。在一些实现中，集成器件包括穿过封装材料的第二组互连。第二组互连被配置成用作层叠封装（PoP）器件中的一组封装到封装互连。在一些实现中，第二组互连是至少焊球、和/或穿透封装通孔（TEV）中的一者。
术语和定义
互连是允许或者促成两个点、元件和/或组件之间的电连接的元件或组件。在一些实现中，互连可以包括迹线、通孔、焊盘、柱、重分布金属层、重分布互连、和/或凸块下金属化（UBM）层。在一些实现中，互连是为信号（例如，数字信号、接地信号、功率信号）提供电路径的导电材料。互连可以包括为信号提供电路经的一个元件/组件或者若干元件/组件。例如，互连可以由若干类似和/或不同的互连形成。
包括混合基板中的高密度管芯间互连的示例性集成器件，该混合基板包括有机和无机电介质层
图2概念地解说包括若干管芯的集成器件（例如，半导体器件、集成封装）的侧视图的示例。具体地，图2解说了集成器件200（例如，集成封装），其包括第一电介质层202、第二电介质层203、第一组焊球204、第一管芯206、第二管芯208、封装材料220、以及底部填料222。
第一电介质层202不同于第二电介质层203。第一电介质层202是有机电介质层。第二电介质层203是无机电介质层。在一些实现中，第一电介质层202包括若干有机电介质层。在一些实现中，有机电介质层可以包括至少聚酰亚胺、苯并噁唑（PBO）和/或聚合物层中的一者。在一些实现中，第二电介质层203包括若干无机电介质层。在一些实现中，无机电介质层可以包括至少氧化硅、氮化硅、碳化硅、包含SiN SiO2膜的碳中的一者。在一些实现中，第二电介质层203是聚合物膜。
图2解说了第一电介质层202包括一组金属层。具体地，第一电介质层202包括第一组重分布互连230、第一凸块下（UBM）层232、第二组重分布互连240、第二凸块下（UBM）层242、第三组重分布互连250、第三凸块下（UBM）层252、第四组重分布互连260、以及第四凸块下（UBM）层262。在一些实现中，第一、第二、第三和第四重分布互连230、240、250和260是电介质层202中的重分布层。这些重分布层可以包括通孔。不同实现可以具有不同数目的重分布金属层（例如，1个、2个或更多金属层）。在一些实现中，第一组重分布互连230的一部分可以被嵌入到第二电介质层203中以供电连接。在一些实现中，第一电介质层202和/或第二电介质层是集成器件200的基底部分的一部分。在一些实现中，第一电介质层202是基底部分的重分布部分的一部分。
在一些实现中，第一电介质层202中的金属层是使用半加成图案化（SAP）工艺来制造的。在图7-8中进一步描述了SAP工艺的示例。在一些实现中，使用SAP工艺的一个结果是：至少一个重分布层具有两个金属层，即第一晶种金属层和第二金属层。在一些实现中，第一晶种金属层是仅沿重分布层的基底部分形成的。
图2还解说了第二电介质层203包括一组金属层。在一些实现中，第二电介质层203中的该组金属层是比第一电介质层202中的金属层具有更高密度（例如，更小间隙）的互连。具体地，第二电介质层203包括第一组高密度互连280、第二组高密度互连282、以及第三组高密度互连284。在一些实现中，第三组高密度互连284可以是通孔结构。在一些实现中，第三组高密度互连284可以是可任选的。第一组高密度互连280是电耦合第一管芯206和第二管芯208的管芯间互连。第二组高密度互连282是电耦合至第一电介质层202中的金属层的互连。例如，在一些实现中，第二组高密度互连282电耦合至第一电介质层202中的重分布金属层之一。在一些实现中，第二组高密度互连282电耦合至第三组高密度互连284。在这种情况下，第三组高密度互连284电耦合至第一电介质层202中的重分布金属层（例如，互连230、240、250、260）中的一者或多者。第二组高密度互连282是通过焊盘272电耦合至封装互连270的互连。在一些实现中，第二电介质层203中的该组金属层中的至少一些金属层具有约4微米（μm）或更小的间隙。
在一些实现中，第二组高密度互连282可以包括高密度迹线和/或通孔。在一些实现中，第三组高密度互连284可以包括高密度迹线和/或通孔。在一些实现中，第二电介质层203中的金属层是使用镶嵌工艺来制造的。在图9-10中进一步描述了镶嵌工艺的示例。在一些实现中，使用镶嵌工艺的一个结果是：至少一个互连具有第一金属层和可任选的第二金属层。
不同实现可将不同材料用于封装材料220。例如，封装材料220可以包括至少模塑料、环氧树脂和/或聚合物填料中的一者。封装互连270和焊盘272位于封装材料220内。图2解说了封装互连270是焊球。然而，在一些实现中，封装互连270可以是另一互连。
管芯（例如，第一管芯206、第二管芯208）可以表示不同类型的管芯，诸如存储器管芯和/或处理器。在一些实现中，第一管芯206和/或第二管芯208是晶片级管芯。
第一管芯206通过第一组互连216耦合至电介质层202的第一表面。在一些实现中，第一组互连216是金属柱（例如，金属层）。在一些实现中，金属柱是铜柱。第一组互连216可以包括或者可以不包括焊球。在一些实现中，第一管芯206通过第一组互连216、第一组重分布互连230、第一UBM层232、第二组重分布互连240、和/或第二UBM层242电耦合至该组焊球204中的至少一个焊球。在一些实现中，这些互连（例如，互连216）可以是金属焊盘，从而不需要底部填料222。
第二管芯208通过第二组互连218耦合至电介质层202的第一表面。在一些实现中，第二组互连218是金属柱（例如，金属层）。在一些实现中，金属柱是铜柱。第二组互连218可以包括或者可以不包括焊球。在一些实现中，第二管芯208通过第二组互连218、第三组重分布互连250、和/或第三UBM层252电耦合至该组焊球204中的至少一个焊球。
在一些实现中，集成器件200包括基底部分。该基底部分可以包括重分布部分。在一些实现中，基底部分包括第一电介质层202、第二电介质层203、第一组重分布互连230、第一凸块下（UBM）层232、第二组重分布互连240、第二凸块下（UBM）层242、第三组重分布互连250、第三凸块下（UBM）层252、第四组重分布互连260、第四凸块下（UBM）层262、第一组高密度互连280、第二组高密度互连282、和/或第三组高密度互连284。
在一些实现中，重分布部分包括第一电介质层202、第一组重分布互连230、第一凸块下（UBM）层232、第二组重分布互连240、第二凸块下（UBM）层242、第三组重分布互连250、第三凸块下（UBM）层252、第四组重分布互连260、和/或第四凸块下（UBM）层262。
图2解说了通过底部填料222来封装第一组互连216和第二组互连218。在一些实例中，底部填料222是可任选的。
图3解说了使用半加成图案化（SAP）工艺形成的金属层的详细剖面图。具体地，图3解说了第一电介质层302、第二有机电介质层304、第一晶种层320和第二金属层322。第一晶种层320是金属层（例如，TiCu、TiWCu）。在一些实现中，第一晶种层320是通过第一沉积工艺（例如，物理气相沉积（PVD）或镀敷工艺）形成的。第二金属层322是通过第二沉积工艺（例如，镀敷工艺）形成的。第二金属层322包括第一金属部分层322a和第二金属部分层322b。在一些实现中，第一金属部分层322a是金属迹线。在一些实现中，第二金属部分层322b是通孔/通孔结构。如图3中所示，第一晶种层320形成在第二金属层322的基底部分中。图3解说了不在第二金属层322的侧平面部分中形成第一晶种层320。更具体地，图3解说了在第二金属层322的基底部分（例如，底部部分）上、但是不在第二金属层322的边界侧面部分上形成第一晶种层320。如上所述，第二金属层322包括第一金属部分层322a和第二金属部分层322b。第一晶种层320形成在第一金属部分层322a和第二金属部分层322b两者的基底部分上。第一晶种层320形成在第二金属部分层322b的侧面部分/壁（例如，通孔/通孔结构的侧面部分/壁）上，但是未形成在第一金属部分层322a的侧面部分/壁/边界上。这些金属层可以使用半加成图案化（SAP）工艺来形成。如以上提及的，在一些实现中，图7-8解说了半加成图案化（SAP）工艺的示例。
图4解说了使用镶嵌工艺形成的金属层的详细剖面图。具体地，图4解说了第一电介质层402（例如，无机电介质、聚合物）、第二电介质层404（例如，无机电介质、聚合物）、第一晶种层420、第二金属层422、第三晶种层440、和第四金属层442。第一晶种层420和/或第三晶种层440是金属层（例如，TiTiN/Cu,TaTaN/Cu）。在一些实现中，第一晶种层420和/或第三晶种层440是通过第一沉积工艺（例如，化学气相沉积（CVP）或者物理气相沉积（PVD））形成的。第二金属层422和/或第四金属层442是通过第二沉积工艺（例如，镀敷工艺）形成的。如图4中所示，第一晶种层420形成在第二金属层422的基底水平平面部分和侧面平面部分（例如，垂直平面部分）中。类似地，第三晶种层440形成在第四金属层442的基底水平平面部分和侧面平面部分（例如，垂直平面部分）中。如以上提及的，在一些实现中，图9-10解说了镶嵌工艺的示例。
图5解说了使用镶嵌工艺和半加成图案化（SAP）工艺形成的金属层的详细剖面图。具体地，图5解说了第一无机电介质层502、第二有机电介质层504、第三有机电介质层506、第一晶种层520、和第二金属层522、第三晶种层560、以及第四金属层562。第一晶种层520和第三晶种层是金属层（例如，铜层）。在一些实现中，第一晶种层520是通过第一沉积工艺（例如，PVD、CVD或镀敷工艺）形成的。第二金属层522是通过第二沉积工艺（例如，镀敷工艺）形成的。
图6解说了使用镶嵌工艺和半加成图案化（SAP）工艺形成的金属层的详细剖面图。图6解说了如何使用镶嵌工艺和SAP工艺来形成具有两个界面层604和605（例如，电介质层）的金属层的示例，这两个界面层可以是有机膜和无机膜的组合。具体地，图6解说了第一无机电介质层602、第一界面层604、第二界面层605、第二有机电介质层606、第一晶种层620、和第二金属层622、第三晶种层660、以及第四金属层662。在一些实现中，第一和第二界面层604和605是包括无机膜和有机膜的电介质层。例如，在一些实现中，第一界面层604包括无机膜并且第二界面层605包括有机膜。
第一晶种层620和第三晶种层是金属层（例如，铜层）。在一些实现中，第一晶种层620是通过第一沉积工艺（例如，PVD、CVD、镀敷工艺）形成的。第二金属层622是通过第二沉积工艺（例如，镀敷工艺）形成的。
示例性半加成图案化（SAP）工艺
图7解说了用于使用半加成图案化（SAP）工艺来形成互连以在一个或多个电介质层中提供和/或形成互连的序列。如图7中所示，阶段1解说了在提供（例如，形成）电介质层702之后的集成器件（例如，基板）的状态。在一些实现中，阶段1解说了电介质层702包括第一金属层704。在一些实现中，第一金属层704是晶种层。在一些实现中，可以在提供（例如，接收或形成）电介质层702之后在电介质层702上提供（例如，形成）第一金属层704。阶段1解说了在电介质层702的第一表面上提供（例如，形成）第一金属层704。在一些实现中，第一金属层704是通过使用沉积工艺（例如，PVD、CVD、镀敷工艺）来提供的。
阶段2解说了在第一金属层704上选择性地提供（例如，形成）光致抗蚀层706（例如，光显影抗蚀层）之后的集成器件的状态。在一些实现中，选择性地提供抗蚀层706包括在第一金属层704上提供第一抗蚀层706并且通过显影（例如，使用显影工艺）来选择性地移除抗蚀层706的诸部分。阶段2解说了提供抗蚀层706，从而形成腔708。
阶段3解说了在腔708中形成第二金属层710之后的集成器件的状态。在一些实现中，在第一金属层704的暴露部分上方形成第二金属层710。在一些实现中，第二金属层710是通过使用沉积工艺（例如，镀敷工艺）来提供的。
阶段4解说了在移除抗蚀层706之后的集成器件的状态。不同实现可将不同工艺用于移除抗蚀层706。
阶段5解说了在选择性地移除第一金属层704的诸部分之后的集成器件的状态。在一些实现中，移除第一金属层704的未被第二金属层710覆盖的一个或多个部分。如阶段5中所示，剩余的第一金属层704和第二金属层710可以在集成器件和/或基板中形成和/或限定互连712（例如，迹线、通孔、焊盘）。在一些实现中，移除第一金属层704，以使得位于第二金属层710下方的第一金属层704的尺寸（例如，长度、宽度）小于第二金属层710的尺寸（例如，长度、宽度），这可导致底切，如图7的阶段5处所示。在一些实现中，以上提及的过程可被迭代若干次以在集成器件和/或基板的一个或多个电介质层中提供和/或形成若干互连。
图8解说了用于使用（SAP）工艺以在一个或多个电介质层中提供和/或形成互连的方法的流程图。该方法提供（在805）电介质层（例如，电介质层702）。在一些实现中，提供电介质层包括形成电介质层。在一些实现中，提供电介质层包括形成第一金属层（例如，第一金属层704）。在一些实现中，第一金属层是晶种层。在一些实现中，可以在提供（例如，接收或形成）电介质层之后在该电介质层上提供（例如，形成）第一金属层。在一些实现中，第一金属层是通过使用沉积工艺（例如，物理气相沉积（PVD）或镀敷工艺）提供的。
该方法在第一金属层上选择性地提供（在810）光致抗蚀层（例如，光显影抗蚀层706）。在一些实现中，选择性地提供抗蚀层包括在第一金属层上提供第一抗蚀层并且选择性地移除抗蚀层的诸部分（这提供一个或多个腔）。
该方法随后在光致抗蚀层的腔中提供（在815）第二金属层（例如，第二金属层710）。在一些实现中，在第一金属层的暴露部分上方形成第二金属层。在一些实现中，第二金属层是通过使用沉积工艺（例如，镀敷工艺）来提供的。
该方法进一步移除（在820）抗蚀层。不同实现可将不同工艺用于移除抗蚀层。该方法还选择性地移除（在825）第一金属层的诸部分。在一些实现中，移除第一金属层的未被第二金属层覆盖的一个或多个部分。在一些实现中，任何剩余的第一金属层和第二金属层可以在集成器件和/或基板中形成和/或限定一个或多个互连（例如，迹线、通孔、焊盘）。在一些实现中，以上提及的方法可被迭代若干次以在集成器件和/或基板的一个或多个电介质层中提供和/或形成若干互连。
示例性镶嵌工艺
图9解说了用于使用镶嵌工艺来形成互连以在电介质层中提供和/或形成互连的序列。如图9中所示，阶段1解说了在提供（例如，形成）电介质层902之后的集成器件的状态。在一些实现中，电介质层902是无机层（例如，无机膜）。
阶段2解说了在电介质层902中形成腔904之后的集成器件的状态。不同实现可将不同工艺用于在电介质层902中提供腔904。
阶段3解说了在电介质层902上提供第一金属层906之后的集成器件的状态。如阶段3中所示，在电介质层902的第一表面上提供第一金属层906。在电介质层902上提供第一金属层906，以使得第一金属层906占据包括腔904的轮廓在内的电介质层902的轮廓。在一些实现中，第一金属层906是晶种层。在一些实现中，第一金属层906是通过使用沉积工艺（例如，物理气相沉积（PVD）、化学气相沉积（CVP）、或镀敷工艺）来提供的。
阶段4解说了在腔904中和电介质层902的表面中形成第二金属层908之后的集成器件的状态。在一些实现中，在第一金属层906的暴露部分上方形成第二金属层908。在一些实现中，第二金属层908是通过使用沉积工艺（例如，镀敷工艺）来提供的。
阶段5解说了在移除第二金属层908的诸部分和第一金属层906的诸部分之后的集成器件的状态。不同实现可使用不同工艺来移除第二金属层908和第一金属层906。在一些实现中，化学机械抛光（CMP）工艺被用于移除第二金属层908的诸部分和第一金属层906的诸部分。如阶段5中所示，剩余的第一金属层906和第二金属层908可以在集成器件和/或基板中形成和/或限定互连912（例如，迹线、通孔、焊盘）。如阶段5中所示，以在第二金属层910的基底部分和（诸）侧面部分上形成第一金属层906的方式来形成互连912。在一些实现中，腔904可以包括两级电介质中的沟和/或孔的组合，以使得可以在单个沉积步骤中形成通孔和互连（例如，金属迹线）。在一些实现中，以上提及的过程可被迭代若干次以在集成器件和/或基板的一个或多个电介质层中提供和/或形成若干互连。
图10解说了用于使用镶嵌工艺来形成互连以在电介质层中提供和/或形成互连的方法的流程图。该方法提供（在1005）电介质层（例如，电介质层902）。在一些实现中，提供电介质层包括形成电介质层。在一些实现中，提供电介质层包括从供应商接收电介质层。在一些实现中，电介质层是无机层（例如，无机膜）。
该方法在电介质层中形成（在1010）至少一个腔（例如，腔904）。不同实现可将不同工艺用于在电介质层中提供腔。
该方法在电介质层上提供（在1015）第一金属层（例如，第一金属层906）。在一些实现中，在电介质层的第一表面上提供（例如，形成）第一金属层。在一些实现中，在电介质层上提供第一金属层，以使得第一金属层占据包括腔的轮廓在内的电介质层的轮廓。在一些实现中，第一金属层是晶种层。在一些实现中，第一金属层906是通过使用沉积工艺（例如，PVD、CVD或镀敷工艺）来提供的。
该方法在腔中和电介质层的表面中提供（在1020）第二金属层（例如，第二金属层908）。在一些实现中，在第一金属层的暴露部分上方形成第二金属层。在一些实现中，第二金属层是通过使用沉积工艺（例如，镀敷工艺）来提供的。在一些实现中，第二金属层与第一金属层相似或相同。在一些实现中，第二金属层不同于第一金属层。
该方法随后移除（在1025）第二金属层的诸部分和第一金属层的诸部分。不同实现可使用不同工艺来移除第二金属层和第一金属层。在一些实现中，化学机械抛光（CMP）工艺被用于移除第二金属层的诸部分和第一金属层的诸部分。在一些实现中，剩余的第一金属层和第二金属层可以形成和/或限定互连（例如，互连912）。在一些实现中，互连可以包括集成器件和/或基板中的至少迹线、通孔、和/或焊盘中的一者。在一些实现中，以在第二金属层的基底部分和（诸）侧面部分上形成第一金属层的方式来形成互连。在一些实现中，以上提及的方法可被迭代若干次以在集成器件和/或基板的一个或多个电介质层中提供和/或形成若干互连。
用于提供/制造包括混合基板中的高密度管芯间互连的集成器件的示例性序列，该混合基板包括有机和无机电介质层
在一些实现中，制造集成器件（例如，集成封装）和/或基板包括若干过程。图11（包括图11A-11E）解说了用于提供集成器件的示例性序列。在一些实现中，图11A-11E的序列可被用于提供/制造图2的集成器件和/或本公开中描述的其他集成器件。
应当注意，图11A-11E的序列可以组合一个或多个阶段以简化和/或阐明用于提供包括若干管芯的集成器件的序列。
在一些实现中，图11A-11E的过程解说了一新颖过程，该新颖过程提供了具有高密度互连（例如，互连之间的间隙约为4微米或更小）的集成器件和/或避免使用不必要的大着陆焊盘（例如，大凸块焊盘）的集成器件。
图10A的阶段1解说了在提供第一载体（例如，载体1000）之后的状态。在一些实现中，该载体是基板和/或晶片。不同实现可以将不同材料用于该载体（例如，硅基板、玻璃基板、陶瓷基板）。
阶段2解说了在第一载体1100的第一表面（例如，顶表面）上提供第一电介质层1102之后的状态。在一些实现中，在第一载体1100上形成第一电介质层1102。不同的实现可以将不同的材料用于第一电介质层1102。例如，在一些实现中，第一电介质层1102是至少无机电介质层（例如，无机膜、SiO2、SiN、SiC或其组合）中的一者。
阶段3解说了在第二电介质层1105中提供（例如，形成）第一组互连1104和第二组互连1106之后的状态。在一些实现中，第二电介质层1105是无机电介质层。在一些实现中，第一组互连1104是高密度通孔（例如，具有约2微米（μm）或更小的直径的通孔）。在一些实现中，第二组互连1106是高密度迹线（例如，具有约4微米（μm）或更小的间隙的迹线）。在一些实现中，第一组互连1104和/或第二组互连1106中的一个或多个互连包括第一金属层（例如，晶种层）和第二金属层，如图4和/或9中所示出和描述的。在一些实现中，第一组互连1104是可任选的。即，形成第二组互连1106，但不形成第一组互连1104。在一些实现中，第一组互连1104和第二组互连1106是通过使用图9-10中描述和解说的过程来形成的。应当注意，在一些实现中，在电介质层1105中可以仅有一个金属层或者有两个以上金属层。
阶段4解说了在提供（例如，形成）第三电介质层1107并且在第三电介质层中形成一组腔1108（例如，孔）之后的状态。在一些实现中，第三电介质层1107是无机电介质层。在一些实现中，第三电介质层1107是有机电介质层。
阶段5解说了在第三电介质层1107中/上形成第三组互连1110之后的状态。在一些实现中，第三组互连1110中的一个或多个互连包括第一金属层（例如，晶种层）和第二金属层，如图3和/或7中所示出和描述的。第三组互连1110可以形成焊盘、通孔、和/或迹线（例如，配置成耦合至管芯的焊球、凸块、柱的迹线）。
如图11B中所示，阶段6解说了在第一管芯1120和第二管芯1130耦合至第三电介质层1107和/或第三组互连1110之后的状态。具体地，阶段6解说了第一管芯1120和第二管芯1130的前侧（有效侧）耦合至第三电介质层1107和/或第三组互连1110。
第一管芯1120包括第一组互连1122（例如，凸块、铜柱、铜焊盘）。第二管芯1130包括第二组互连1132（例如，凸块、铜柱、铜焊盘）。如阶段6处所示，第一管芯1120的第一组互连1122耦合至第三组互连1110。类似地，第二管芯1130的第二组互连1132耦合至第三组互连1110。在一些实现中，铜-铜或氧-氧/铜-铜混合键合可被用于互连1110与互连1122和/或1132之间的接合。
阶段6还解说了第一管芯1120和第二管芯1130通过一组互连1124电耦合在一起。在一些实现中，该组互连1124是来自第一组互连1106的互连子集。在一些实现中，该组互连1124是包括约4微米（μm）或更小的间隙的高密度互连。
阶段6进一步解说了提供（例如，形成）底部填料1126。在一些实现中，提供底部填料1126，以使得底部填料1126覆盖第一组互连1122和/或第二组互连1132。在一些实现中，提供底部填料1126是可任选的。不同实现可以使用不同工艺（例如，毛细作用或者预涂敷）来提供底部填料1126。
阶段7解说了提供（例如，形成）封装材料1140之后的状态。封装材料1140基本上或者完全围绕或封装第一管芯1120和第二管芯1130。不同实现可以将不同材料用于封装材料1140，诸如模塑料和/或环氧树脂。应当注意，在一些实现中，可以在提供封装材料之前提供（例如，形成）一组互连（例如，焊球或金属桩/柱）。
阶段8解说了在封装材料1140中形成一个或多个腔1142之后的状态。在一些实现中，使用激光工艺（例如，使用激光来钻孔）以在封装材料1140中形成腔。应当注意，腔1142的形状仅是示例性的。不同实现可将不同形状用于腔1142。在一些实现中，在阶段8之后，可以任选地移除封装材料1140的诸部分以使封装材料1140变薄或者使管芯1120和/或1130暴露。
阶段9解说了在用导电材料填充一个或多个腔1142以形成一组互连1144之后的状态。在一些实现中，该组互连1144是用铜或焊料来形成的。如以上所提及的，在一些实现中，在提供封装材料1140（例如，封装层）之前提供（例如，形成）该组互连1144。在一些实现中，在阶段9之后，可以任选地移除封装材料1140的诸部分以使封装材料1140变薄或者使管芯1120和/或1130暴露。
图11C的阶段10解说了在封装材料1140上提供（例如，形成）第二载体1150之后的状态。在一些实现中，使用键合剂（例如，胶水）来将第二载体1150键合到封装材料1140。在一些实现中，第二载体1150是键合带。在一些实现中，第二载体1150是基板和/或晶片。
阶段11解说了移除第一载体1100之后的状态。在一些实现中，移除第一载体1100包括研磨、蚀刻和/或抛光第一载体1100。在一个示例中，如果载体1100是硅（Si）载体，则载体1100被研磨至较小厚度并且随后使用化学制品（诸如TMAH、KOH）移除所有硅载体直至到达电介质层1102，其可以包括（SiO2、SiN或SiC等）。在一些实现中，还可以移除电介质层1102的一些或全部。
阶段12解说了在电介质层1102的剩余表面上提供（例如，形成、图案化）电介质层1160之后的状态。在一些实现中，电介质层1160是有机层。阶段12还解说了在电介质层1102和/或1160中蚀刻一个或多个腔1159之后的状态。在一些实现中，如图7-8中描述的SAP工艺可被用于形成一个或多个腔。
如图11D中所示的阶段13解说了在电介质层1160中形成若干第一重分布互连1161-1164之后的状态。在一些实现中，一个或多个第一重分布互连1161-1164包括第一金属层（例如，晶种层）和第二金属层。在一些实现中，使用图7-8中描述和解说的半加成图案化（SAP）来形成第一重分布互连1161-1164中的一个或多个互连。如以上在阶段3处所提及的，在一些实现中，第一组互连1104是可任选的。即，形成第二组互连1106，但不形成第一组互连1104。在这种情况下，第一重分布互连1161-1164耦合（例如，直接耦合）至第二组互连1106，而不是耦合至第一组互连1104。
阶段14解说了在形成电介质层1170和在电介质层1170中形成若干第二重分布互连1171-1174之后的状态。在一些实现中，第二重分布互连1171-1174中的一个或多个互连包括第一金属层（例如，晶种层）和第二金属层。在一些实现中，使用图7-8中描述和解说的半加成图案化（SAP）来形成第二重分布互连1171-1174中的一个或多个。
阶段15解说了形成电介质层1180和在电介质层1180中形成若干第三重分布互连1181-1184之后的状态。在一些实现中，第三重分布互连1181-1184中的一个或多个互连包括第一金属层（例如，晶种层）和第二金属层。在一些实现中，使用图7-8中描述和解说的半加成图案化（SAP）来形成第三重分布互连1181-1184中的一个或多个。
如图11E中所示的阶段16解说了在提供至少一个凸块下金属化（UBM）层之后的状态。具体地，阶段16解说了在提供第一凸块下金属化（UBM）层1191、第二UBM层1192、第三UBM层1193以及第四UBM层1194之后的状态。在电介质层1190上提供这些UBM层。阶段11解说了该组电介质层1190。在一些实现中，该组电介质层1190包括电介质层1160、1170和1180。在一些实现中，焊球可以耦合至重分布互连而不是UBM层。在一些实现中，提供UBM层是可任选的。
阶段17解说了在UBM层上提供至少一个焊球之后的状态。具体地，第一焊球1195耦合至第一UBM层1191，第二焊球1196耦合至第二UBM层1192，第三焊球1197耦合至第三UBM层1193，并且第四焊球1198耦合至第四UBM层1194。
阶段18解说了在移除（例如，抛光）第二载体1150之后的状态。如阶段18处所示的，移除载体1150的至少一部分（例如，移除整个载体1150）。在一些实现中，还移除封装材料1140的至少一部分。
包括混合基板中的高密度管芯间互连的示例性集成器件，该混合基板包括有机和无机电介质层
图12概念地解说了包括暴露的（例如，侧面部分没有封装的）若干管芯的集成器件（例如，半导体器件、集成封装）的侧视图的另一示例。具体地，图12解说了集成器件1200（例如，集成封装），其包括第一电介质层1202、第二电介质层1203、第一组焊球1204、第一管芯1206、第二管芯1208、封装材料1220以及底部填料1222。
图12类似于图2，除了图12具有暴露的一个或多个管芯。即，管芯的一些部分（例如，顶面）没有封装材料1220。在一些实现中，这种配置允许集成器件的更好的热耗散和/或散热。在一些实现中，可以提供封装材料1220，以使得封装材料1220不覆盖管芯1206和/或1208的顶面。在一些实现中，可以提供封装材料1220，以使得封装材料1220覆盖这些管芯。在这种情况下，可以移除（例如，磨掉）封装材料1220的诸部分以使管芯1206和/或1208暴露。不同实现可以不同地（例如，在制造过程的不同阶段期间）移除封装材料1220。参照回到图11A-11E，在一些实现中，可以在图11A-11E中所示的序列的阶段8或9之后移除封装材料1220的诸部分。在一些实现中，可以在阶段18之后移除封装材料1220的诸部分。
不同实现可以将不同材料用于封装材料1220。例如，封装材料1220可以包括至少模塑料、环氧树脂和/或聚合物填料中的一者。封装互连1270和焊盘1272位于封装材料1220内。图12解说了封装互连1270是焊球。然而，在一些实现中，封装互连1270可以是另一互连。
第一电介质层1202不同于第二电介质层1203。第一电介质层1202是有机电介质层。第二电介质层1203是无机电介质层。在一些实现中，第一电介质层1202包括若干有机电介质层。在一些实现中，有机电介质层可以包括至少聚酰亚胺、苯并噁唑（PBO）和/或聚合物层中的一者。在一些实现中，第二电介质层1203包括若干无机电介质层。在一些实现中，无机电介质层可以包括至少氧化硅、氮化硅、碳化硅、包含SiN SiO2膜的碳中的一者。在一些实现中，第二电介质层1203是聚合物膜。
图12解说了第一电介质层1202包括一组金属层。具体地，第一电介质层1202包括第一组重分布互连1230、第一凸块下（UBM）层1232、第二组重分布互连1240、第二凸块下（UBM）层1242、第三组重分布互连1250、第三凸块下（UBM）层1252、第四组重分布互连1260、以及第四凸块下（UBM）层1262。在一些实现中，第一、第二、第三和第四重分布互连1230、1240、1250和1260是电介质层1202中的重分布层。这些重分布层可以包括通孔。不同实现可以具有不同数目的重分布金属层（例如，1个、2个或更多个金属层）。在一些实现中，第一组重分布互连1230的一部分可以被嵌入到第二电介质层1203中以供电连接。
在一些实现中，第一电介质层1202中的金属层是使用半加成图案化（SAP）工艺来制造的。在图7-8中进一步描述了SAP工艺的示例。在一些实现中，使用SAP工艺的一个结果是：至少一个重分布层具有两个金属层，即第一晶种金属层和第二金属层。在一些实现中，第一晶种金属层仅沿重分布层的基底部分形成。
图12还解说了第二电介质层1203包括一组金属层。在一些实现中，第二电介质层1203中的该组金属层是比第一电介质层1202中的金属层具有更高密度（例如，更小间隙）的互连。具体地，第二电介质层1203包括第一组高密度互连1280、第二组高密度互连1282、以及第三组高密度互连1284。在一些实现中，第三组高密度互连1284可以是通孔结构。在一些实现中，第三组高密度互连1284可以是任选的。第一组高密度互连1280是电耦合第一管芯1206和第二管芯1208的管芯间互连。第二组高密度互连1282是电耦合至第一电介质层1202中的金属层的互连。例如，第二组高密度互连1282电耦合至第一电介质层1202中的重分布金属层之一。第二组高密度互连1282是通过焊盘1272电耦合至封装互连1270的互连。在一些实现中，第二电介质层1203中的该组金属层中的至少一些金属层具有约4微米（μm）或更小的间隙。
在一些实现中，第二电介质层1203中的金属层是使用镶嵌工艺来制造的。在图9-10中进一步描述了镶嵌工艺的示例。在一些实现中，使用镶嵌工艺的一个结果是：至少一个互连具有第一金属层和可任选的第二金属层。
管芯（例如，第一管芯1206、第二管芯1208）可以表示不同类型的管芯，诸如存储器管芯和/或处理器。在一些实现中，第一管芯1206和/或第二管芯1208是晶片级管芯。
第一管芯1206通过第一组互连1216耦合至电介质层1202的第一表面。在一些实现中，第一组互连1216是金属柱（例如，金属层）。在一些实现中，金属柱是铜柱。第一组互连1216可以包括或者可以不包括焊球。在一些实现中，第一管芯1206通过第一组互连1216、第一组重分布互连1230、第一UBM层1232、第二组重分布互连1240、和/或第二UBM层1242电耦合至该组焊球1204中的至少一个焊球。在一些实现中，这些互连（例如，互连1216）可以是金属焊盘，从而不需要底部填料1222。
第二管芯1208通过第二组互连1218耦合至电介质层1202的第一表面。在一些实现中，第二组互连1218是金属柱（例如，金属层）。在一些实现中，金属柱是铜柱。第二组互连1218可以包括或者可以不包括焊球。在一些实现中，第二管芯1208通过第二组互连1218、第三组重分布互连1250、和/或第三UBM层1252电耦合至该组焊球1204中的至少一个焊球。
图12解说了通过底部填料1222来封装第一组互连1216和第二组互连1218。在一些情形中，底部填料1222是可任选的。
用于提供/制造包括混合基板中的高密度管芯间互连的集成器件的示例性方法，该混合基板包括有机和无机电介质层
在一些实现中，制造集成器件（例如，集成封装）和/或基板包括若干过程。图13解说了用于提供集成器件的方法的示例性流程图。在一些实现中，图13的方法可被用于提供/制造图2的集成器件和/或本公开中描述的其他集成器件。
应当注意，图13的流程图可以组合一个或多个步骤和/或过程以简化和/或阐明用于提供/制造包括若干管芯的集成器件的序列。
在一些实现中，图13的流程图解说了一新颖方法/过程，其提供了具有高密度互连（例如，互连之间的间隙约为4微米或更小）的集成器件和/或避免使用不必要的大着陆焊盘（例如，大凸块焊盘）的集成器件。
该方法提供（在1305）第一载体。在一些实现中，第一载体是基板和/或晶片。不同实现可以将不同材料用于该载体（例如，硅基板、玻璃基板、陶瓷基板）。
该方法使用第一工艺来提供（在1310）第一组互连。第一组互连包括第一密度。在一些实现中，提供（例如，形成）第一组互连包括在第一载体的第一表面（例如，顶表面）上提供第一电介质层。不同实现可以将不同材料用于第一电介质层。例如，在一些实现中，第一电介质层是至少无机电介质层（例如，无机膜、SiO2、SiN、SiC或其组合）中的一者。在一些实现中，提供第一组互连包括提供（例如，形成）第二电介质层和第一组互连（例如，互连1104、1106）。在一些实现中，第二电介质层是无机电介质层。第一组互连可以包括高密度通孔（例如，具有约2微米（μm）或更小的直径的通孔）和/或高密度迹线（例如，具有约4微米（μm）或更小的间隙的迹线）。图11A的阶段3解说了在提供第一组互连之后的状态的示例。在一些实现中，第一组互连中的一个或多个互连包括第一金属层（例如，晶种层）和第二金属层，如图4和/或9中所示出和描述的。在一些实现中，第一组互连是通过使用图9-10中描述和解说的工艺（例如，镶嵌工艺）来形成的。在一些实现中，可以提供（例如，形成）附加的互连和电介质并且这些附加的互连和电介质耦合至第一组互连。在一些实现中，这些附加的互连中的一个或多个可包括第一金属层（例如，晶种层）和第二金属层，如图3和/或7中所示出和描述的。在一些实现中，这些附加的互连中的一个或多个可包括第一金属层（例如，晶种层）和第二金属层，如图4和/或9中所示出和描述的。
该方法（在1315）提供至少一个集成器件（例如，第一管芯）并且将该至少一个集成器件耦合至第一组互连。例如，第一管芯和第二管芯的前侧（有效侧）可以耦合至第一组互连。在一些实现中，将集成器件耦合至第一组互连可以包括在该集成器件与第一组互连之间提供（例如，形成）底部填料。在一些实现中，提供底部填料，以使得该底部填料覆盖第一组互连。在一些实现中，提供底部填料是可任选的。不同实现可以使用不同工艺（例如，毛细作用或预涂敷）来提供底部填料。
该方法在集成器件上提供（在1320）封装层（例如，模塑料）。封装层基本上或完全围绕或封装集成器件。不同实现可以将不同材料用于封装层，诸如模塑料和/或环氧树脂。应当注意，在一些实现中，可以在提供封装材料之前提供（例如，形成）一组互连（例如，焊球或金属桩/柱）。
该方法提供（在1325）一组穿透封装互连（例如，穿透封装通孔）。在一些实现中，提供该组穿透封装互连包括在封装层中提供（例如，形成）一组腔并且用导电材料来填充（例如，镀敷）这些腔。在一些实现中，使用激光工艺（例如，使用激光来钻孔）以在封装层中形成腔。在一些实现中，用铜或焊料来形成腔中的该组互连。如以上所提及的，在一些实现中，在提供封装层之前提供（例如，形成）该组互连。在一些实现中，可任选地移除封装层的诸部分以使封装层变薄或者使封装层中的集成器件暴露。
该方法在封装层上提供（在1330）第二载体。在一些实现中，使用键合剂（例如，胶水）来将第二载体耦合（例如，键合）至封装层。在一些实现中，第二载体是键合带。在一些实现中，第二载体是基板和/或晶片。
该方法随后移除（在1335）第一载体。在一些实现中，移除第一载体包括研磨、蚀刻和/或抛光第一载体。在一个示例中，如果载体是硅（Si）载体，则该载体被研磨至较小厚度并且随后使用化学制品（诸如TMAH、KOH）以移除所有硅载体直至到达电介质层1102，其可以包括（SiO2、SiN或SiC等）。在一些实现中，还可以移除耦合至第一载体的电介质层的一些或全部。
该方法使用第二工艺来提供（在1340）第二组互连。第二组互连包括第二密度。在一些实现中，提供（例如，形成）第二组互连包括提供一个或多个电介质层和一个或多个互连。在一些实现中，电介质层是有机层。在一些实现中，第二组互连是重分布互连。在一些实现中，一个或多个重分布互连包括第一金属层（例如，晶种层）和第二金属层。在一些实现中，使用图7-8中描述和解说的半加成图案化（SAP）来形成第一重分布互连中的一个或多个。
在一些实现中，提供（在1340）第二组互连包括提供至少一个凸块下金属化（UBM）层。在一些实现中，焊球可以耦合至重分布互连和/或UBM层。在一些实现中，提供UBM层是可任选的。
该方法移除（在1345）第二载体。在一些实现中，移除第二载体包括抛光和/或研磨第二载体。在一些实现中，还移除封装层的至少一部分。
用于提供/制造重分布层的示例性序列
在一些实现中，提供包括重分布层的集成器件包括若干工艺。图14（包括图14A-14C）解说了用于提供包括若干重分布层的集成器件（例如，管芯）的示例性序列。在一些实现中，图14A-14C的序列可被用于提供/制造图2、3、5-6的集成器件和/或重分布层和/或本公开中描述的其他集成器件（例如，管芯）和/或重分布层。还应当注意，图14A-14C的序列可被用于提供/制造还包括电路元件的集成器件。进一步应当注意，图14A-14C的序列可以组合一个或多个阶段以简化和/或阐明用于提供包括重分布层的集成器件的序列。
如图14A的阶段1中所示，提供基板（例如，基板1401）。在一些实现中，基板1401是晶片。不同实现可以将不同材料用于该基板（例如，硅基板、玻璃基板、陶瓷基板）。
另外，在阶段1，在基板1401上提供若干较低层金属层和电介质层（例如，较低层金属和电介质层1402）。不同实现可以提供不同数目的较低层金属层和电介质层（例如，M1金属层、M2金属层、M3金属层、M4金属层、M5金属层、M6金属层、M7金属层）。
在一些实现中，还提供电路、线路和/或互连。然而，出于简化和清楚的目的，在较低层金属层和电介质层1402中未示出电路、线路和/或互连。
此外，在阶段1处，在较低层金属层和电介质层1402上提供至少一个焊盘（例如，焊盘1404、1425、1429）。在一些实现中，焊盘1404耦合至较低层金属层之一（例如，顶部的较低层金属层、M7金属层）。在一些实现中，焊盘1404是铝焊盘。然而，不同实现可以将不同材料用于焊盘1404。不同实现可以使用不同工艺来在较低层金属层和电介质层1402上提供焊盘。例如，在一些实现中，光刻和/或蚀刻工艺可被用于在较低层金属层和电介质层1402上提供焊盘1404。
另外，在阶段1处，在较低层金属层和电介质层1402上提供钝化层（例如，钝化层1406）。不同实现可以将不同材料用于钝化层1406。如阶段4中所示，在较低层金属层和电介质层1402上提供钝化层1406，以使得焊盘1404的至少一部分被暴露。应当注意，取代较低层金属层，在一些实现中，可以提供其他金属层。例如，可以在阶段1处提供通过镶嵌工艺限定的金属层。
在阶段2，在钝化层1406和焊盘1404、1425和1429上提供第一绝缘层（例如，第一绝缘层1408）。在一些实现中，第一绝缘层1408是电介质层。不同实现可以将不同材料用于第一绝缘层1408。例如，第一绝缘层1408可以是苯并噁唑（PbO）层或者聚合物层。
在阶段3，在第一绝缘层1408中提供/创建若干腔（例如，腔、沟）。如阶段3中进一步示出的，在焊盘1404上创建腔1409。类似地，在焊盘1425上创建腔1411，并且在焊盘1429上创建腔1413。不同实现可以不同地创建腔（例如，腔1009）。例如，可以通过蚀刻第一绝缘层1408来提供/创建腔1409。
在图14B的阶段4，提供第一金属重分布层。具体地，在焊盘1404和第一绝缘层1408上提供第一金属重分布层1410。如阶段4中所示，第一金属重分布层1410耦合至焊盘1404。第一金属重分布层1410还包括第一金属层1430和第二金属层1432。即，在一些实现中，第一金属层1430和第二金属层1432与第一金属重分布层1410在相同的层上。在一些实现中，第一和第二金属层1430和1432是通孔。在一些实现中，第一金属重分布层1410是铜层。出于清楚的目的，金属层1410、1430和1432被示为一个层。然而，在一些实现中，金属层1410、1430和/或1432中的一个或多个可以包括两个金属层，即第一金属层（例如，晶种层）和第二金属层。在图3、5、6、7和8中描述了包括晶种层的重分布层的示例。类似地，出于清楚的目的，图14B-14C中描述的其他重分布层被解说为一个金属层，但是在一些实现中可以包括两个金属层（例如，第一晶种层和第二金属层）。
在阶段5，提供若干绝缘层和若干重分布层。具体地，提供第二绝缘层1414和第三绝缘层1416。此外，提供第二金属重分布层1420。另外，提供若干金属层（1440、1450、1442、1452）。在一些实现中，金属层是重分布层的一部分。在一些实现中，一些金属层包括通孔。例如，在一些实现中，金属层1442和1452是通孔并且金属层1440和1450是迹线。
在阶段6，在绝缘层1416中提供腔1417。绝缘层1416中的腔1417在第二金属重分布层1420的一部分之上。
在图14C的阶段7，提供凸块下金属化（UBM）层。具体地，在绝缘层1416的腔1417中提供凸块下金属化（UBM）层1470。在一些实现中，UBM层1470是铜层。
在阶段8，在UBM层上提供焊球。具体地，焊球1480耦合至UBM层1470。
示例性电子设备
图15解说了可集成有前述集成器件、半导体器件、集成电路、管芯、中介层或封装中的任一者的各种电子设备。例如，移动电话1502、膝上型计算机1504以及固定位置终端1506可包括如本文所述的集成器件1500。集成器件1500可以是例如本文所述的集成电路、基板、管芯、封装或层叠封装（PoP）器件中的任一者。图15中所解说的设备1502、1504、1506仅是示例性的。其它电子设备也能以集成器件1500为其特征，此类电子设备包括但不限于移动设备、手持式个人通信系统（PCS）单元、便携式数据单元（诸如个人数字助理）、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单位（诸如仪表读取设备）、通信设备、智能电话、平板计算机或者存储或检索数据或计算机指令的任何其它设备，或者其任何组合。
图2、3、4、5、6、7、8、9、10、11A-11E、12、13、14A-14C和/或15中解说的组件、步骤、特征和/或功能之中的一个或多个可以被重新安排和/或组合成单个组件、步骤、特征或功能，或可以实施在数个组件、步骤、或功能中。也可添加额外的元件、组件、步骤、和/或功能而不会脱离本公开。还应当注意，本公开中的图2、3、4、5、6、7、8、9、10、11A-11E、12、13、14A-14C和/或15及其相应描述不限于管芯和/或IC。在一些实现中，图2、3、4、5、6、7、8、9、10、11A-11E、12、13、14A-14C和/或15及其相应描述可被用于制造、创建、提供、和/或生产集成器件。在一些实现中，集成器件可以包括管芯封装、集成电路（IC）、晶片、半导体器件、基板和/或中介层。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中被用于指两个对象之间的直接或间接耦合。例如，如果对象A物理地接触对象B，且对象B接触对象C，则对象A和C可仍被认为是彼此耦合的——即便它们并非彼此直接物理接触。
还应注意，这些实施例可能是作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可以被重新安排。过程在其操作完成时终止。
本文中所描述的本公开的各种方面可实现于不同系统中而不会脱离本公开。应注意，本公开的以上各方面仅是示例，且不应被解释成限定本公开。对本公开的各方面的描述旨在是解说性的，而非限定所附权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改和变形对于本领域技术人员将是显而易见的。

Claims (33)

1.一种集成器件，包括：
所述集成器件的基底部分，所述基底部分包括：
第一无机电介质层；
所述第一无机电介质层中的第一组互连，其中所述第一组互连包括第一互连，所述第一互连包括：
第一晶种层；
耦合至所述第一晶种层的第一金属层；
不同于所述第一无机电介质层的第二电介质层；以及
所述第二电介质层中的第二组互连，所述第二组互连包括第二互连，其中所述第二互连包括：
第二晶种层；以及
耦合至所述第二晶种层的第二金属层，
其中所述第二互连耦合至所述第一互连，以使得所述第二晶种层直接耦合至所述第一晶种层；
耦合至所述基底部分的第一表面的第一管芯；以及
耦合至所述基底部分的所述第一表面的第二管芯，所述第二管芯被配置成通过所述第一组互连电耦合至所述第一管芯。
2.如权利要求1所述的集成器件，其特征在于，所述第二电介质层是有机电介质层。
3.如权利要求1所述的集成器件，其特征在于，所述第一组互连包括第一间距，所述第一间距小于所述第二组互连的第二间距。
4.如权利要求1所述的集成器件，其特征在于，所述第一组互连包括4微米(μm)或更小的第一间隙。
5.如权利要求1所述的集成器件，其特征在于，所述第一晶种层耦合至所述第一金属层的水平部分和所述第一金属层的侧面部分。
6.如权利要求1所述的集成器件，其特征在于，所述第二晶种层仅位于所述第一互连的水平平面表面上。
7.如权利要求1所述的集成器件，其特征在于，所述第二晶种层仅位于所述第一组互连的底部平面表面上。
8.如权利要求1所述的集成器件，其特征在于，进一步包括封装所述第一管芯和所述第二管芯的封装材料。
9.如权利要求8所述的集成器件，其特征在于，进一步包括穿过所述封装材料的第三组互连，所述第三组互连被配置成用作层叠封装(PoP)器件中的一组封装到封装互连。
10.如权利要求9所述的集成器件，其特征在于，所述第三组互连包括焊球或穿透封装通孔(TEV)或其组合中的一者或多者。
11.如权利要求1所述的集成器件，其特征在于，所述第一管芯包括第一组互连柱，所述第一管芯被配置成通过所述第一组互连柱电耦合至所述第二组互连。
12.如权利要求1所述的集成器件，其特征在于，所述第一无机电介质层中的所述第一组互连包括耦合至所述第二电介质层中的所述第二组互连的一组通孔。
13.如权利要求1所述的集成器件，其特征在于，所述基底部分是中介层。
14.如权利要求1所述的集成器件，其特征在于，进一步包括将所述第一管芯耦合至所述基底部分的第三组互连。
15.如权利要求14所述的集成器件，其特征在于，所述第三组互连包括凸块下、具有氧到氧的铜-铜键合互连、或铜-铜/氧-氧混合键合、或其组合中的一者或多者。
16.如权利要求1所述的集成器件，其特征在于，所述集成器件被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
17.如权利要求1所述的集成器件，其特征在于，所述第一组互连包括第三互连，所述第三互连包括第三金属层和仅耦合至所述第三金属层的侧部的第三晶种层，并且其中所述第二组互连包括第四互连，所述第四互连包括第四晶种层和耦合至所述第四晶种层的第四金属层，并且其中所述第四互连耦合至所述第三互连，以使得所述第四金属层直接耦合至所述第三金属层。
18.一种用于制造集成器件的方法，包括：
形成所述集成器件的基底部分，其中形成所述基底部分包括：
形成第一无机电介质层；
形成所述第一无机电介质层中的第一组互连，其中形成所述第一组互连包括形成包括第一晶种层和第一金属层的第一互连；
形成不同于所述第一无机电介质层的第二电介质层；以及
形成所述第二电介质层中的第二组互连，其中形成所述第二组互连包括形成包括第二晶种层和第二金属层的第二互连，以使得所述第二晶种层直接耦合至所述第一互连的所述第一晶种层；
将第一管芯耦合至所述基底部分的第一表面；以及
将第二管芯耦合至所述基底部分的所述第一表面，以使得所述第二管芯被配置成通过所述第一组互连电耦合至所述第一管芯。
19.如权利要求18所述的方法，其特征在于，所述第二电介质层是有机电介质层。
20.如权利要求18所述的方法，其特征在于，所述第一组互连包括第一间距，所述第一间距小于所述第二组互连的第二间距。
21.如权利要求18所述的方法，其特征在于，所述第一组互连包括4微米(μm)或更小的第一间隙。
22.如权利要求18所述的方法，其特征在于，所述第一晶种层耦合至所述第一金属层的水平部分和所述第一金属层的侧面部分。
23.如权利要求18所述的方法，其特征在于，所述第二晶种层仅位于所述第一组互连的水平平面表面上。
24.如权利要求18所述的方法，其特征在于，所述第二晶种层仅位于所述第一组互连的底部平面表面上。
25.如权利要求18所述的方法，其特征在于，进一步包括形成封装所述第一管芯和所述第二管芯的封装材料。
26.如权利要求25所述的方法，其特征在于，进一步包括形成穿过所述封装材料的第三组互连，所述第三组互连被配置成用作层叠封装(PoP)器件中的一组封装到封装互连。
27.如权利要求26所述的方法，其特征在于，所述第二组互连包括焊球、或穿透封装通孔(TEV)、或其组合中的一者或多者。
28.如权利要求18所述的方法，其特征在于，所述第一管芯包括第一组互连柱，所述第一管芯被配置成通过所述第一组互连柱电耦合至所述第二组互连。
29.如权利要求18所述的方法，其特征在于，所述第一无机电介质层中的所述第一组互连包括耦合至所述第二电介质层中的所述第二组互连的一组通孔。
30.如权利要求18所述的方法，其特征在于，进一步包括形成将所述第一管芯耦合至所述基底部分的第三组互连。
31.如权利要求30所述的方法，其特征在于，所述第三组互连包括凸块下、具有氧到氧的铜-铜键合互连、或铜-铜/氧-氧混合键合、或其组合中的一者或多者。
32.如权利要求18所述的方法，其特征在于，所述集成器件被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
33.如权利要求18所述的方法，其特征在于，形成所述第一组互连进一步包括：形成包括第三金属层和第三晶种层的第三互连，所述第三晶种层仅在所述第三金属层的侧部形成，并且其中形成所述第二组互连进一步包括：形成包括第四晶种层和第四金属层的第四互连，以使得所述第四金属层直接耦合至所述第三互连的所述第三金属层。
CN201580022679.7A 2014-05-05 2015-04-17 包括无机层中的高密度互连和有机层中的重分布层的集成器件 Active CN106463496B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201461988853P 2014-05-05 2014-05-05
US61/988,853 2014-05-05
US14/324,136 US9418877B2 (en) 2014-05-05 2014-07-04 Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
US14/324,136 2014-07-04
PCT/US2015/026451 WO2015171288A1 (en) 2014-05-05 2015-04-17 Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers

Publications (2)

Publication Number Publication Date
CN106463496A CN106463496A (zh) 2017-02-22
CN106463496B true CN106463496B (zh) 2019-03-26

Family

ID=54355782

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580022679.7A Active CN106463496B (zh) 2014-05-05 2015-04-17 包括无机层中的高密度互连和有机层中的重分布层的集成器件

Country Status (6)

Country Link
US (1) US9418877B2 (zh)
EP (1) EP3140860A1 (zh)
JP (1) JP2017514314A (zh)
CN (1) CN106463496B (zh)
TW (1) TWI575693B (zh)
WO (1) WO2015171288A1 (zh)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
US9455160B2 (en) * 2013-01-14 2016-09-27 Infineon Technologies Ag Method for fabricating a semiconductor chip panel
KR101676916B1 (ko) * 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US10685904B2 (en) * 2014-11-21 2020-06-16 Delta Electronics, Inc. Packaging device and manufacturing method thereof
CN104538318B (zh) * 2014-12-24 2017-12-19 通富微电子股份有限公司 一种扇出型圆片级芯片封装方法
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US9449935B1 (en) * 2015-07-27 2016-09-20 Inotera Memories, Inc. Wafer level package and fabrication method thereof
US10483211B2 (en) 2016-02-22 2019-11-19 Mediatek Inc. Fan-out package structure and method for forming the same
KR102530537B1 (ko) 2016-04-11 2023-05-10 삼성전자주식회사 반도체 패키지
US10026716B2 (en) * 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US10475769B2 (en) * 2016-06-23 2019-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US9997471B2 (en) * 2016-07-25 2018-06-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
WO2018063400A1 (en) 2016-09-30 2018-04-05 Intel Corporation Multi-chip package with high density interconnects
CN107958883A (zh) * 2016-10-14 2018-04-24 钰桥半导体股份有限公司 具有散热座的散热增益型面对面半导体组件及制作方法
CN107958876A (zh) * 2016-10-14 2018-04-24 钰桥半导体股份有限公司 具有嵌入式元件及加强层的线路板及其制法
CN108022897A (zh) * 2016-11-01 2018-05-11 财团法人工业技术研究院 封装结构及其制作方法
US10032702B2 (en) * 2016-12-09 2018-07-24 Dyi-chung Hu Package structure and manufacturing method thereof
US20180166419A1 (en) * 2016-12-12 2018-06-14 Nanya Technology Corporation Semiconductor package
US10002852B1 (en) * 2016-12-15 2018-06-19 Dyi-chung Hu Package on package configuration
WO2018125066A1 (en) * 2016-12-28 2018-07-05 Intel Corporation Package substrate having copper alloy sputter seed layer and high density interconnects
WO2018125164A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Semiconductor package having package substrate containing non-homogeneous dielectric layer
KR20190092399A (ko) 2016-12-29 2019-08-07 인텔 코포레이션 웨이퍼-레벨 액티브 다이 및 외부 다이 마운트를 갖는 반도체 패키지
KR20180086804A (ko) 2017-01-23 2018-08-01 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법
EP3373714B1 (en) * 2017-03-08 2023-08-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Hybrid component carrier and method for manufacturing the same
DE102017124104A1 (de) 2017-04-07 2018-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Packages mit si-substrat-freiem interposer und verfahren zum bilden derselben
US10854568B2 (en) * 2017-04-07 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10522449B2 (en) 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
DE102017123449B4 (de) 2017-04-10 2023-12-28 Taiwan Semiconductor Manufacturing Co. Ltd. Gehäuse mit Si-substratfreiem Zwischenstück und Ausbildungsverfahren
CN107195625A (zh) * 2017-07-05 2017-09-22 中芯长电半导体（江阴）有限公司 双面塑封扇出型系统级叠层封装结构及其制备方法
US10622311B2 (en) * 2017-08-10 2020-04-14 International Business Machines Corporation High-density interconnecting adhesive tape
US10290571B2 (en) 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
US10797022B2 (en) * 2017-10-06 2020-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN107768344B (zh) * 2017-10-26 2019-01-11 长鑫存储技术有限公司 半导体封装系统整合装置及其制造方法
US10861814B2 (en) * 2017-11-02 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10522501B2 (en) * 2017-11-17 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
US10510634B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
US10504871B2 (en) 2017-12-11 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
KR102028715B1 (ko) * 2017-12-19 2019-10-07 삼성전자주식회사 반도체 패키지
TWI658547B (zh) * 2018-02-01 2019-05-01 財團法人工業技術研究院 晶片封裝模組及包含其之電路板結構
US10490503B2 (en) * 2018-03-27 2019-11-26 Intel Corporation Power-delivery methods for embedded multi-die interconnect bridges and methods of assembling same
US10593628B2 (en) * 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10510645B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
US10867925B2 (en) * 2018-07-19 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package structure
DE102018118016A1 (de) * 2018-07-25 2020-01-30 Tdk Electronics Ag Substrat
TWI796522B (zh) 2019-03-26 2023-03-21 新加坡商Ｐｅｐ創新私人有限公司 半導體器件封裝方法及半導體器件
US11315831B2 (en) 2019-07-22 2022-04-26 International Business Machines Corporation Dual redistribution layer structure
US11694906B2 (en) 2019-09-03 2023-07-04 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11605552B2 (en) 2020-02-21 2023-03-14 Amkor Technology Singapore Holding Pte. Ltd. Hybrid panel method of manufacturing electronic devices and electronic devices manufactured thereby
US11915949B2 (en) 2020-02-21 2024-02-27 Amkor Technology Singapore Holding Pte. Ltd. Hybrid panel method of manufacturing electronic devices and electronic devices manufactured thereby
US11310911B2 (en) * 2020-07-14 2022-04-19 Qualcomm Incorporated Three-dimensional (3D) integrated circuit (IC) integration of an embedded chip and a preformed metal routing structure
US12119304B2 (en) 2020-09-25 2024-10-15 Apple Inc. Very fine pitch and wiring density organic side by side chiplet integration
US20220406752A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die with tapered sidewall in package and fabricating method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159240A (zh) * 2006-10-02 2008-04-09 恩益禧电子股份有限公司 电子设备和制造电子设备的方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286283A (ja) * 1999-03-30 2000-10-13 Seiko Epson Corp 半導体装置の製造方法
JP4005873B2 (ja) * 2002-08-15 2007-11-14 株式会社東芝 半導体装置
US6969914B2 (en) * 2002-08-29 2005-11-29 Micron Technology, Inc. Electronic device package
JP3856130B2 (ja) 2002-10-11 2006-12-13 セイコーエプソン株式会社 半導体装置
TWI221664B (en) * 2002-11-07 2004-10-01 Via Tech Inc Structure of chip package and process thereof
JP2004273591A (ja) * 2003-03-06 2004-09-30 Seiko Epson Corp 半導体装置及びその製造方法
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4671829B2 (ja) * 2005-09-30 2011-04-20 富士通株式会社 インターポーザ及び電子装置の製造方法
JP4611943B2 (ja) * 2006-07-13 2011-01-12 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP2008091639A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
US7468544B2 (en) * 2006-12-07 2008-12-23 Advanced Chip Engineering Technology Inc. Structure and process for WL-CSP with metal cover
US20080246126A1 (en) 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
JP5387407B2 (ja) 2007-07-25 2014-01-15 富士通セミコンダクター株式会社 半導体装置
US10074553B2 (en) 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
JP5344336B2 (ja) * 2008-02-27 2013-11-20 株式会社ザイキューブ 半導体装置
KR101681792B1 (ko) * 2008-10-20 2016-12-01 스미토모 베이클리트 컴퍼니 리미티드 스프레이 도포용 포지티브형 감광성 수지조성물 및 그것을 이용한 관통전극의 제조방법
US8344495B2 (en) 2009-12-11 2013-01-01 Stats Chippac Ltd. Integrated circuit packaging system with interconnect and method of manufacture thereof
US8193610B2 (en) * 2010-08-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming B-stage conductive polymer over contact pads of semiconductor die in Fo-WLCSP
US8884431B2 (en) * 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
US8624353B2 (en) * 2010-12-22 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device over semiconductor die with conductive bridge and fan-out redistribution layer
US9385009B2 (en) * 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP
US8637992B2 (en) 2011-11-30 2014-01-28 Invensas Corporation Flip chip package for DRAM with two underfill materials
US8963316B2 (en) * 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
KR101366461B1 (ko) * 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9721922B2 (en) * 2013-12-23 2017-08-01 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming fine pitch RDL over semiconductor die in fan-out package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159240A (zh) * 2006-10-02 2008-04-09 恩益禧电子股份有限公司 电子设备和制造电子设备的方法

Also Published As

Publication number Publication date
US9418877B2 (en) 2016-08-16
JP2017514314A (ja) 2017-06-01
EP3140860A1 (en) 2017-03-15
TW201545303A (zh) 2015-12-01
US20150318262A1 (en) 2015-11-05
CN106463496A (zh) 2017-02-22
TWI575693B (zh) 2017-03-21
WO2015171288A1 (en) 2015-11-12

Similar Documents

Publication Publication Date Title
CN106463496B (zh) 包括无机层中的高密度互连和有机层中的重分布层的集成器件
US10090253B2 (en) Semiconductor package
CN106133897B (zh) 包括重分布层上的堆叠管芯的集成器件
CN107408513B (zh) 包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装
US9536858B2 (en) Semiconductor device and manufacturing method thereof
CN106328604B (zh) 芯片封装
CN106068558A (zh) 包括高密度互连和重分布层的集成器件
KR20140083657A (ko) 인터포저가 임베디드 되는 전자 모듈 및 그 제조방법
CN104900597A (zh) 半导体封装件及方法
US11233009B2 (en) Embedded multi-die interconnect bridge having a molded region with through-mold vias
CN107004612A (zh) 在基板与管芯之间包括光敏填料的集成器件封装
US20210082894A1 (en) Package structure and method of manufacturing the same
US20200043816A1 (en) Integrated circuit component and package structure having the same
CN105981166B (zh) 包括具有穿过封装层的侧势垒层的通孔的集成器件
US11557568B2 (en) Package and manufacturing method thereof
CN109671680A (zh) 具有不同高度的管芯结构的芯片封装件及其形成方法
CN109427700A (zh) 集成电路封装及其制作方法
CN106233458B (zh) 包括作为封装层中的通孔的导线的集成器件
CN109983570A (zh) 具有晶片级有源管芯和外部管芯底座的半导体封装
KR20140038195A (ko) Ｔｓｖ구조 형성 방법
US20240186250A1 (en) Microelectronic Assembly Including Interconnect Bridges with Through Vias Embedded Therein
US20230317619A1 (en) Microelectronic structure including die bonding film between embedded die and surface of substrate cavity, and method of making same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant