CN107408513B - 包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装 - Google Patents

包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装 Download PDF

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Abstract

一种集成器件封装包括管芯和封装基板。该封装基板包括至少一个介电层(例如，芯层、预浸层)、介电层中的磁芯、配置成作为第一保护环来操作的第一多个互连、以及配置成作为第一电感器来操作的第二多个互连。该第二多个互连位于该封装基板中以至少部分地围绕该磁芯。该第二多个互连中的至少一个互连也是该第一多个互连的一部分。在一些实现中，第一保护环为非毗连保护环。在一些实现中，第一电感器为螺线管电感器。在一些实现中，该磁芯包括载体、第一磁层和第二磁层。

Description

包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器 件封装
相关申请的交叉引用
本申请要求于2015年2月5日在美国专利局提交的临时申请No.62/112,527、以及于2015年8月26日在美国专利局提交的非临时申请No.14/836,733的优先权和权益，以上申请的全部内容通过引用纳入于此。
背景
领域
各种特征一般涉及集成器件封装，尤其涉及包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装。
背景技术
图1解说了包括管芯的集成器件封装的配置。具体地，图1解说了集成器件封装100，其包括第一管芯102和封装基板106。封装基板106包括介电层和多个互连110。封装基板106为层压基板。多个互连110包括迹线、焊盘和/或通孔。第一管芯102通过第一多个焊球112耦合至封装基板106。封装基板106通过第二多个焊球116耦合至印刷电路板(PCB)108。图1解说了电感器120被安装在PCB 108上。电感器120位于集成器件封装100的外部，并且占据PCB 108上的大量占用空间。
图1中所示的电感器120的一个缺陷是其创建了具有对于移动计算设备和/或可穿戴计算设备的需求而言可能过大的形状因子的器件。这可导致器件过大和/或过厚。即，图1中所示的集成器件封装100、电感器120和PCB 108的组合可能过厚和/或具有过大的表面积而不能满足移动计算设备和/或可穿戴计算设备的需要和/或要求。
因此，存在对于具有较好的形状因子而同时满足移动计算设备和/或可穿戴计算设备的需要和/或要求的集成器件封装的需求。
概述
各种特征涉及包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装。
一个示例提供一种集成器件封装，其包括管芯和耦合至该管芯的封装基板。该封装基板包括至少一个介电层、介电层中的磁芯、第一保护环、以及包括多个第一互连的第一电感器。第一电感器位于该封装基板中以至少部分地围绕该磁芯。第一保护环包括第一电感器的该多个第一互连中的至少一个互连。
另一示例提供一种用于制造集成器件封装的方法。该方法形成封装基板，其中形成封装基板包括：形成至少一个介电层；在该介电层中提供磁芯；形成第一金属层以定义该封装基板中的第一保护环；以及形成多个第一互连以定义该封装基板中的第一电感器。形成该多个第一互连包括：在该封装基板中形成该多个第一互连以使得该多个第一互连至少部分地围绕该磁芯；以及使用第一金属层的至少一部分来形成该多个第一互连中的互连以定义第一电感器。该方法将该封装基板耦合至管芯。
附图
在结合附图理解下面阐述的详细描述时，各种特征、本质和优点会变得明显，在附图中，相像的附图标记贯穿始终作相应标识。
图1解说了集成器件封装。
图2解说了包括嵌入在封装基板中的具有(诸)保护环的磁芯电感器的集成器件封装的示例的剖面视图。
图3解说了电感器的平面视图(例如，俯视图)。
图4解说了磁芯和保护环的倾斜视图。
图5解说了磁芯、电感器和保护环的平面视图(例如，俯视图)。
图6解说了磁芯、电感器和分立保护环的平面视图(例如，俯视图)。
图7解说了嵌入在封装基板中的具有保护环的磁芯电感器的特写剖面视图。
图8(其包括图8A–8C)解说了用于提供/制造包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装的示例性工序。
图9解说了用于提供/制造包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装的方法的示例性流程图。
图10解说了耦合电感器的平面视图(例如，俯视图)。
图11解说了磁芯、耦合电感器和保护环的平面视图(例如，俯视图)。
图12解说了配置成作为变压器来操作的一组磁芯、一组电感器和一组保护环的平面视图(例如，俯视图)。
图13解说了半加成图案化(SAP)工艺的示例。
图14解说了镶嵌工艺的示例。
图15解说了可集成本文所描述的集成器件封装、半导体器件、管芯、集成电路和/或PCB的各种电子设备。
详细描述
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
本公开描述了包括管芯和封装基板的集成器件封装。管芯耦合至封装基板(例如，被安装在其上)。封装基板包括至少一个介电层(例如，芯层、预浸层)、介电层中的磁芯、第一保护环、以及包括多个第一互连的第一电感器。第一电感器被置于封装基板中以至少部分地围绕磁芯，其中该多个第一互连中的至少一个互连为第一保护环的一部分。在一些实现中，第一保护环为分立保护环(例如，非毗连保护环)。在一些实现中，第一电感器为螺线管电感器。在一些实现中，封装基板包括配置成作为第二电感器来操作的第二多个互连。在一些实现中，第一电感器和第二电感器被配置成作为耦合电感器来操作。在一些实现中，第一电感器和第二电感器被配置成作为变压器来操作。在一些实现中，磁芯包括载体、第一磁层和第二磁层。
包括嵌入在封装基板中的磁芯电感器的示例性集成器件封装
图2解说了包括嵌入在封装基板中的具有(诸)保护环的磁芯电感器的集成器件封装的示例。具体地，图2解说了集成器件封装200的示例，其包括基板202、管芯204、磁芯206、电感器208、封装层210、第一保护环280、以及第二保护环282。集成器件封装200被安装在印刷电路板(PCB)250上。管芯204可以是包括若干晶体管和/或其他电子组件的集成电路(IC)。管芯204可以是逻辑管芯和/或存储器管芯。
基板202可以是封装基板和/或中介体。管芯204耦合(例如，安装)至基板202。更具体地，管芯204通过第一多个焊球240耦合至基板202。在一些实现中，管芯204可不同地耦合至基板202。
基板202包括第一介电层220、第二介电层222、第一焊料抗蚀层224、第二焊料抗蚀层226、以及若干互连227。第一介电层220可以是芯层。在一些实现中，第一介电层220可以是预浸层。第二介电层222可以是一个或多个介电层(例如，一个或多个预浸层)。互连227可包括形成在第一介电层220和/或第二介电层222中的迹线、焊盘和/或通孔。第一焊料抗蚀层224形成在基板202的第一表面(例如，底面、面向PCB 250的表面)上。第二焊料抗蚀层226形成在基板202的第二表面(例如，顶面、面向管芯204的表面)上。
如图2所示，磁芯206被嵌入在基板202中。更具体地，磁芯206位于第一介电层220(例如，芯层)的腔中。第一介电层220的腔填充有第二介电层222(例如，预浸层)。由此，在图2的示例中，磁芯206被第二介电层222围绕。
磁芯206包括载体260、第一磁层262、以及第二磁层264。第一磁层262形成在载体260的第一表面(例如，底面)中，且第二磁层264形成在载体260的第二表面(例如，顶面)上。在一些实现中，第一磁层262和第二磁层264为磁膜。载体260可以是基板，其被配置成为第一磁层262和第二磁层264提供基底。在一些实现中，磁芯206可完全由磁性材料和/或磁层制成。磁层206至少部分地被电感器208围绕。
电感器208至少部分地嵌入在基板202中。电感器208形成在基板202中以使得电感器208至少部分地围绕磁芯206。在一些实现中，磁芯206帮助增大电感器208的电感(例如，将电感增大约2倍或更多倍)，并且帮助提供具有高品质(Q)因数以及低电阻的电感器。以下至少在图5-6中进一步描述和解说电感器中的磁芯的示例。
在一些实现中，电感器208为螺线管电感器。电感器208包括一个或多个绕阻、第一端子和第二端子。电感器208的该一个或多个绕阻以及端子可由基板202中的互连来定义。在一些实现中，基板202可包括不止一个电感器(例如，第一电感器、第二电感器)。这两个或更多个电感器可被配置成作为耦合电感器或变压器来操作。以下至少在图10-12中进一步描述和解说基板中多于一个电感器的示例。
如图2所示，电感器208(例如，第一电感器)包括第一互连230、第二互连231、第三互连232、第四互连233、第五互连234、第六互连235、第七互连236、第八互连271、第九互连272、第十互连273、第十一互连274、第十二互连275、以及第十三互连276。在一些实现中，第一互连230、第二互连231、第三互连232、第四互连233、第五互连234、第六互连235、第七互连236、第八互连271、第九互连272、第十互连273、第十一互连274、第十二互连275和第十三互连276是定义电感器208的多个第一互连的一部分。
互连是器件(例如，集成器件、集成器件封装、管芯)和/或基底(例如，封装基板、印刷电路板、中介体)的元件或组件，其可允许或促成两个点、元件和/或组件之间的电连接。在一些实现中，互连可包括迹线、通孔、焊盘、柱、重分布金属层、和/或凸块下金属化(UBM)层。在一些实现中，互连是可以为信号(例如，数据信号、接地信号、功率信号)提供电路径的导电材料(例如，金属、铜)。互连可包括一个以上元件/组件。一组互连可包括一个或多个互连。
互连230、236和276可以是迹线。互连231、233、235、271、273和275可以是通孔。互连232、234、272和274可以是焊盘。在一些实现中，互连230-236和271-276可定义电感器208的一个或多个绕阻。以下至少在图3和5-6中进一步描述和解说电感器的绕阻。
在一些实现中，定义电感器208的互连中的一些还可定义围绕第一介电层220(例如，芯层)中的腔的一个或多个保护环(例如，金属环)。在一些实现中，封装基板中的第一金属层上的金属定义了第一保护环280。例如，第一保护环280可包括互连234和互连274。在一些实现中，封装基板中的第二金属层上的金属定义了第二保护环282。例如，第二保护环282可包括互连232和互连272。由此，在一些实现中，互连232、互连234、互连272和互连274可定义电感器208的至少一些部分和保护环(例如，第一保护环280、第二保护环282)的至少一些部分。
(诸)保护环被用来确保在第一介电层220中形成恰当大小的腔。如上所述，该腔是磁芯206被放置的地方。随后用第二介电层222(例如，预浸层)填充该腔。使用激光来创建第一介电层220中的腔。由于激光的高斯性质，因此在第一介电层220上形成保护环以确保对第一介电层220的精确切割或移除。在没有(诸)自立保护环(其比第一介电层220更耐激光)的情况下，第一介电层220的非预期部分可能被移除，从而导致腔过大和/或形状奇特。自立保护环是不与电感器接触(例如，不电接触)的环。然而，(诸)自立保护环的存在可影响电感器208的总体性能。第一，(诸)保护环的存在可提供减小电感器208的总电感和Q因数的屏蔽效应和涡流。第二，由于(诸)保护环占据原本可由较大磁芯使用的空间，(诸)保护环可限制位于电感器208的绕阻内的磁芯206的大小。较小大小的磁芯206将提供相比于较大大小的磁芯206而言更小的电感推升。
为了减少和/或消除(诸)自立保护环的以上负面效应和性质，将保护环集成到电感器208上。即，定义(诸)保护环的金属(例如，互连)中的一些或全部被形成为使得它们与定义电感器208的互连接触(例如，物理接触、电接触)。由此，基板202中的一些互连充当保护环和电感器两者。被集成到电感器中的保护环可被称为集成电感器保护环。此种设计减少、最小化和/或消除了涡流、屏蔽效应，这增大了电感和Q因数。此外，这种设计提供更多空间以便将较大磁芯206置于电感器208的绕阻中。以下至少在图5-6中进一步描述和解说与电感器集成在一起的保护环的示例。
封装层210至少部分地封装管芯204。封装层210可包括至少模塑和/或环氧树脂填充之一。在一些实现中，封装层210可以是可光刻图案化层。可光刻图案化层/材料是光可蚀刻的材料。即，可光刻图案化层/材料由能够经由将材料通过掩模(例如，光掩模)暴露于光源(例如，紫外(UV)光)而被蚀刻和/或移除(例如，通过光刻工艺)的材料制成。
如上所述，图2进一步解说了集成器件封装200通过第二多个焊球252耦合(例如，安装)在印刷电路板(PCB)250上。更具体地，集成器件封装200的基板202通过第二多个焊球252耦合至PCB 250。在一些实现中，集成器件封装200可不同地耦合至PCB 250。
图3解说了电感器300的平面视图(例如，俯视图)。电感器300可至少部分地嵌入在基板(例如，封装基板)中。在一些实现中，电感器300可对应于图2的电感器208。电感器300可以是螺线管电感器。
电感器300包括第一互连301、第二互连302、第三互连303、第四互连304、第五互连305、第六互连306、第七互连307、第八互连308、以及第九互连309。第一互连301(例如，迹线)、第三互连303、第五互连305、第七互连307和第九互连309形成在基板(例如，基板202)的第一金属层上。例如，第三互连303可对应于图2的互连230。第二互连302(例如，迹线)、第四互连304、第六互连306和第八互连308形成在基板(例如，基板202)的第二金属层中。例如，第二互连302可对应于图2的互连236。
电感器300进一步包括多个互连311、多个互连313、多个互连315、多个互连317、多个互连319、多个互连321、多个互连323、多个互连325、多个互连327、以及多个互连329。多个互连可包括一个或多个互连。例如，多个互连可包括一个或多个焊盘和/或一个或多个通孔。在一些实现中，以上多个互连311、313、315、317、319、321、323、325、327和/或329垂直地穿过基板(例如，基板202)。例如，多个互连313可共同地表示图2的互连231-235。在另一示例中，多个互连323可共同地表示图2的互连271-275。
如图3所示，多个互连311耦合(例如，电耦合)至互连301。互连301耦合(例如，电耦合)至多个互连321。多个互连321耦合至互连302。互连302耦合至多个互连313。多个互连313耦合至互连303。互连303耦合至多个互连323。多个互连323耦合至互连304。互连304耦合至多个互连315。多个互连315耦合至互连305。互连305耦合至多个互连325。多个互连325耦合至互连306。互连306耦合至多个互连317。多个互连317耦合至互连307。互连307耦合至多个互连327。多个互连327耦合至互连308。互连308耦合至多个互连319。多个互连319耦合至互连309。互连309耦合至多个互连329。
电感器300包括一个或多个绕阻。电感器300的不同实现可包括不同数目的绕阻。在一些实现中，电感器300的绕阻由第一互连301、第二互连302、第三互连303、第四互连304、第五互连305、第六互连306、第七互连307、第八互连308、第九互连309、多个互连311、多个互连313、多个互连315、多个互连317、多个互连319、多个互连321、多个互连323、多个互连325、多个互连327以及多个互连329来定义。例如，电感器300的第一绕阻可由互连302、多个互连313、互连303以及多个互连323来定义。然而，不同实现可不同地定义电感器300的绕阻。
图3还解说了互连330和互连332。互连330可表示电感器300的第一端子。互连330耦合至多个互连311。互连332可表示电感器300的第二端子。互连332耦合至多个互连329。多个互连311和329可以是可任选的。在一些实现中，互连330直接耦合至互连301。在一些实现中，互连332直接耦合至互连309。
图4解说了磁芯206、第一保护环480和第二保护环482的倾斜组装件视图。磁芯206、第一保护环480和第二保护环482嵌入在基板(例如，基板202)中。为了清楚起见，图4中未示出基板和介电层(例如，芯层、预浸层)。
第一保护环480是形成在基板的第一介电层(例如，芯层)的第一表面(例如，顶面)上的金属层。第二保护环482是形成在基板的第一介电层的第二表面(例如，底面)上的金属层。第一保护环480和/或第二保护环482形成第一介电层中的腔的周界或外围。作为示例，第一保护环480可由封装基板中的第一金属层(例如，图2的互连234和互连274)来定义。第一保护环480可对应于第一保护环280。类似地，作为示例，第二保护环482可由封装基板中的第二金属层(例如，图2的互连232和互连272)来定义。第二保护环482可对应于第二保护环282。不同实现可具有针对保护环的不同设计。例如，保护环可以是环形、矩形、或任何其他形状。保护环可位于封装基板的不同层和/或层级上。例如，第一保护环480可位于封装基板的第一金属层上，且第二保护环482可位于封装基板的第二金属层上。回到图2，在一些实现中，第一金属层可在与互连274相同的金属层上，且第二金属层可在与互连272相同的金属层上。在一些实现中，一个或多个保护环可以是由若干金属层(例如，若干互连)定义的分立保护环(例如，非毗连保护环)。分立保护环的示例在图6中进一步描述。
磁芯206位于介电层的腔中，该腔由第一保护环480和/或第二保护环482定义。在一些实现中，磁芯206可至少部分地被第一保护环480和/或第二保护环482围绕。
图5解说了图3的电感器300与图4的磁芯206和第一保护环408集成在一起。电感器300、磁芯206和第一保护环480可实现在基板(例如，基板202)中。然而，为了清楚起见，未示出基板(包括介电层(例如，芯层、预浸层))。如图5所示，电感器300与磁芯206集成在一起以使得磁芯206至少部分地位于电感器300的绕阻之内。另外，第一保护环480被集成在电感器300的绕阻中以使得第一保护环480成为电感器300的绕阻的一部分(例如，接触电感器300的绕阻)。第二保护环482(其未在图5中示出)也可被集成在电感器300的绕阻中。第二保护环482位于基板的不同金属层上。
此种设计减少和/或消除了涡流，改善了屏蔽效应，这增大了电感和Q因数。此外，此种设计提供更多空间以便将较大磁芯置于电感器300的绕阻中。
不同实现可提供具有不同尺寸的磁芯、保护环和电感器。在一些实现中，磁芯206具有至少约760微米(μm)x 770微米(μm)的尺寸。在一些实现中，磁芯206与保护环480之间的边沿到边沿距离(例如，间隔)为约50微米(μm)或更小。在一些实现中，磁芯206与电容器300的绕阻之间的边沿到边沿距离(例如，间隔)为约50微米(μm)或更小。在一些实现中，电感器300的绕阻与保护环480之间的边沿到边沿距离(例如，间隔)为约25微米(μm)或更小。
图5示出了一个保护环，但一些实现可包括不止一个保护环，如图2和4所描述的。例如，保护环480可位于封装基板的第一层(例如，第一金属层)上，且另一保护环(例如，保护环482)可位于封装基板的第二层(例如，第二金属层)上。在一些实现中，保护环可被图案化和/或分段。由此，该保护环是由若干非毗连段和/或非毗连部分定义的分立保护环，而不是一个毗连环。
图6解说了分立保护环的示例。具体地，图6解说了与磁芯206和电感器300集成在一起的分立保护环680。电感器300、磁芯206和分立保护环680可实现在基板(例如，基板202)中。然而，为了清楚起见，未示出基板(包括介电层(例如，芯层、预浸层))。图6的配置类似于图5的配置，除了分立保护环680是非毗连的。
仅示出了一个分立保护环(例如，非毗连保护环)，但一些实现可包括不止一个分立保护环。例如，分立保护环680可位于封装基板的第一层(例如，第一金属层)上，且另一保护环可位于封装基板的第二层(例如，第二金属层)上。另外，一些实现可使用毗连保护环和分立保护环(例如，非毗连保护环)的组合。
分立保护环680包括若干保护环部分680a-n。保护环680的一些部分可耦合(例如，电耦合)至电感器300的绕阻的诸部分。由此，保护环680的一些部分可以是电感器300的一部分。例如，保护环部分680e是多个互连321的一部分。在另一示例中，保护环部分680f可以是图2的互连274。由此，保护环680的一些部分可以是电感器300的一部分，而保护环680的其他部分不是电感器300的一部分。例如，保护环部分680a并未直接物理接触电感器300。
与毗连保护环相比，分立保护环的使用可提供更佳的涡流减少、改善的屏蔽效应，这增大了电感和Q因数。图6仅仅解说了分立保护环可如何被分段的一个示例。不同实现可将保护环不同地分段成不同大小和形状。
图6解说了可被嵌入在基板中的电感器的剖面视图的一个示例。不同实现可按不同设计和/或配置来嵌入电感器。图7解说了包括磁芯206、保护环和电感器708的基板702的特写视图。基板702类似于图2的基板202，除了电感器708具有与图2的电感器208不同的设计。如将在以下描述的，电感器708包括形成在包括磁芯206的腔的壁上的互连。
如图7所示，电感器708包括第一互连230、第二互连231、第三互连232、第四互连733、第五互连234、第六互连235、第七互连236、第八互连271、第九互连272、第十互连773、第十一互连274、第十二互连275、以及第十三互连276。由此，在此示例中，电感器708包括不同互连733和773。互连733耦合至互连232和互连234。互连773耦合至互连272和互连274。互连733和互连773被定义在第一介电层220的腔之内。互连733和互连773形成在第一介电层220(例如，芯层)的侧部上。互连733和互连773被第二介电层222(例如，预浸层)覆盖。在一些实现中，磁芯206与互连733之间的边沿到边沿距离(例如，间隔)为约50微米(μm)或更小。在一些实现中，磁芯206与互连773之间的边沿到边沿距离(例如，间隔)为约50微米(μm)或更小。
在一些实现中，定义电感器708的互连中的一些还定义围绕第一介电层220(例如，芯层)中的腔的一个或多个保护环(例如，金属环)。在一些实现中，第一保护环280由互连234和互连274来定义。在一些实现中，第二保护环282由互连232和互连272来定义。由此，互连232、互连234、互连272和互连274可定义电感器208的至少一些部分和保护环(例如，第一保护环280、第二保护环282)的至少一些部分。图7的保护环280和/或282可对应于保护环480或保护环680。
用于制造包括嵌入在封装基板中的磁芯电感器的集成器件封装的示例性工序
在一些实现中，提供/制造包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装包括若干过程。图8(其包括图8A–8C)解说了用于提供/制造包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装的示例性工序。在一些实现中，图8A–8C的工序可被用来提供/制造图2的集成器件封装200和/或本公开中所描述的其他集成器件封装。
应当注意，图8A–8C的工序可以组合一个或多个阶段以简化和/或阐明用于提供/制造包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装的工序。在一些实现中，可以改变或修改各工艺的次序。
如图8A所示，阶段1解说了提供介电层800之后的状态。介电层800可以是芯层。在一些实现中，由供应商提供介电层800。在一些实现中，制造(例如，形成)介电层800。
阶段2解说了在介电层800中形成第一腔801和第二腔803之后的状态。不同实现可不同地形成第一腔801和第二腔803。在一些实现中，可使用激光工艺来形成这些腔。
阶段3解说了在介电层800上形成第一金属层802和第二金属层804之后的状态。第一金属层802和第二金属层804的形成和图案化可形成互连802a、互连802b、互连804a、互连804b、互连806a和互连806b。互连802a-b可定义介电层800的第一表面上的第一保护环(例如，分立保护环)。互连804a-b可定义介电层800的第二表面上的第二保护环(例如，分立保护环)。互连806a(例如，通孔)可耦合互连802a和互连804a。互连806b(例如，通孔)可耦合互连802b和互连804b。互连806a-b可由第一金属层802、第二金属层804、或者第一金属层802和第二金属层804的组合形成。互连802a-b、804a-b和806a-b可定义电感器的诸部分。不同实现可使用不同工艺来形成第一金属层802和第二金属层804。可使用光刻工艺(例如，光蚀刻工艺)来图案化这些金属层。光刻工艺的各种示例在图13–14中描述。阶段3涉及图案化第一介电层，包括形成集成电感器保护环(例如，分立保护环)。图案化方法可包括经修改半加成或半加成图案化工艺(SAP)。
阶段4解说了在介电层800中形成腔807之后的状态。在一些实现中，使用激光来形成(例如，移除)介电层800的诸部分。通过激光移除的介电层800的部分可被限定在(诸)保护环的区域之内，如由互连802a-b和互连804a-b所限定的。
阶段5解说了将包括互连802a-b、804a-b、806a和806b的介电层800耦合至载体810之后的状态。
阶段6解说了在介电层800(例如，芯层)的腔807中放置磁芯206之后的状态。磁芯206可以是本公开中所描述的磁芯中的任一者。磁芯206被置于载体810上。
如图8B所示，阶段7解说了在介电层800的第一表面、腔807和磁芯206上形成第二介电层814之后的状态。第二介电层814可以是预浸层。
阶段8解说了将载体810与介电层800解耦(例如，分离)之后的状态。
阶段9解说了在介电层800的第二侧上形成第三介电层816之后的状态。在一些实现中，第三介电层816和第二介电层814为相同介电层。
阶段10解说了在第二介电层814中形成腔817并且在第三介电层816中形成腔819之后的状态。可使用光蚀刻工艺来形成该腔。阶段10涉及第二和第三介电层的通孔腔形成和图案化。图案化方法可包括经修改半加成或半加成图案化工艺(SAP)。
阶段11解说了在介电层814中/上形成互连820(例如，通孔)和互连821(例如，迹线)并且在介电层816中/上形成互连822(例如，通孔)和互连823(例如，迹线)之后的状态。互连820耦合至互连821和互连802b。互连822耦合至互连823和互连804b。互连823、822、804b、806b、802b、820和821可定义电感器的一部分(例如，绕阻)。
阶段12解说了在介电层814上形成第一焊料抗蚀层824并且在介电层816上形成第二焊料抗蚀层826之后的状态。阶段12解说了基板830，其包括介电层800、磁芯206、介电层814、介电层816、若干互连(例如，互连820)、第一焊料抗蚀层824、以及第二焊料抗蚀层826。基板830可以是封装基板。
如图8C所示，阶段13解说了通过多个焊球842将管芯840耦合(例如，安装)至基板830之后的状态。管芯840可不同地耦合至基板830。
阶段14解说了在基板830和管芯840上形成封装层850之后的状态。在一些实现中，封装层850为模塑和/或环氧树脂填充之一。
阶段15解说了将多个焊球860耦合至基板830之后的状态。在一些实现中，阶段15解说了集成器件封装870，其包括基板830、磁芯206、电感器、保护环、管芯840、以及封装层850。在一些实现中，该电感器为螺线管电感器。在一些实现中，集成器件封装870类似于图2的集成器件封装200。
用于制造包括嵌入在封装基板中的磁芯电感器的集成器件封装的示例性方法
图9解说了用于提供/制造包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装的方法900的示例性流程图。在一些实现中，图9的方法可被用来提供/制造图9的集成器件封装和/或本公开中的其他集成器件封装。
应当注意，图9的流程图可以组合一个或多个过程以简化和/或阐明该用于提供集成器件封装的方法。在一些实现中，可以改变或修改各过程的次序。
该方法提供(905)基板。在一些实现中，由供应商提供该基板。在一些实现中，制造(例如，形成)该基板。该基板可以是封装基板。该基板包括介电层(例如，芯层)和该介电层上的金属层。
该方法在该基板中/上形成(910)至少一个保护环(例如，保护环480、482)。不同实现可形成不同保护环。该保护环可以是毗连保护环或分立保护环(例如，非毗连保护环)。该保护环可由基板的介电层上的金属层形成(例如，通过光刻工艺)。
该方法在基板的介电层(例如，芯层)中形成(915)腔。该腔可形成在由保护环围绕或定义的介电层的区域或部分中。
该方法将磁芯置于(920)基板的介电层的腔中。磁芯的一示例为图2中所描述的磁芯206。图8A的阶段6解说了将磁芯206置于基板的腔中的示例。
该方法在基板中形成(925)电感器以使得至少部分地围绕磁芯形成该电感器(例如，电感器300)。在基板中形成电感器以使得保护环的至少一些部分被集成到该电感器中(例如，被集成到该电感器的绕阻中，其中该保护环与该电感器接触)。该电感器可以是螺线管电感器。图8B的阶段10-12解说了在基板中形成电感器的示例。
该方法将管芯(例如，管芯204)耦合(930)至包括磁芯、保护环和电感器的基板。该管芯可通过多个焊球来耦合至基板。一些实现可将管芯不同地耦合至基板。图8C的阶段13解说了耦合至基板的管芯的示例。
该方法在基板和管芯上形成(935)封装层(例如，封装层210)。该封装层可以是模塑和/或环氧树脂填充。图8C的阶段14解说了在基板和管芯上形成封装层的示例。一旦形成封装，该方法就可将多个焊球耦合至基板。该多个焊球可被用来将基板耦合至印刷电路板(PCB)。
包括嵌入在封装基板中的若干磁芯电感器的示例性集成器件封装
图10解说了耦合电感器1000的平面视图(例如，俯视图)。耦合电感器1000包括第一电感器1001和第二电感器1002。耦合电感器1000可按如以上图2中所描述的类似方式至少部分地嵌入在基板(例如，封装基板)中。第一电感器1001与第二电感器1002交织。即，第一电感器1001的绕阻与第二电感器1002的绕阻交织。
第一电感器1001包括第一互连1010、第二互连1011、第三互连1012、第四互连1013、第五互连1014和第六互连1015。第一互连1010(例如，迹线)、第三互连1112和第五互连1114形成在基板(例如，基板202)的第一金属层上。第二互连1011、第四互连1013和第六互连1015形成在基板(例如，基板202)的第二金属层中。
第一电感器1001进一步包括多个互连1020、多个互连1021、多个互连1022、多个互连1023、多个互连1024、多个互连1025和多个互连1026。多个互连可包括一个或多个互连。例如，多个互连可包括一个或多个焊盘和/或一个或多个通孔。在一些实现中，以上多个互连1020-1026垂直地穿过基板(例如，基板202)。例如，多个互连1021可共同地表示图2的互连231-235。
如图10所示，多个互连1020耦合(例如，电耦合)至互连1010。互连1010耦合(例如，电耦合)至多个互连1021。多个互连1021耦合至互连1011。互连1011耦合至多个互连1022。多个互连1022耦合至互连1012。互连1012耦合至多个互连1023。多个互连1023耦合至互连1013。互连1013耦合至多个互连1024。多个互连1024耦合至互连1014。互连1014耦合至多个互连1025。多个互连1025耦合至互连1015。互连1015耦合至多个互连1026。
第一电感器1001包括互连1003和互连1005。互连1003可以是第一电感器1001的第一端子。互连1005可以是第一电感器1001的第二端子。互连1003耦合至多个互连1020。互连1005耦合至多个互连1026。多个互连1020和1026可以是可任选的。在一些实现中，互连1003直接耦合至互连1010。在一些实现中，互连1005直接耦合至互连1015。
第二电感器1002包括第一互连1051、第二互连1052、第三互连1053、第四互连1054、第五互连1055和第六互连1056。第一互连1051(例如，迹线)、第三互连1053和第五互连1055形成在基板(例如，基板202)的第二金属层上。第二互连1052、第四互连1054和第六互连1056形成在基板(例如，基板202)的第一金属层中。
第二电感器1002进一步包括多个互连1060、多个互连1061、多个互连1062、多个互连1063、多个互连1064、多个互连1065和多个互连1066。多个互连可包括一个或多个互连。例如，多个互连可包括一个或多个焊盘和/或一个或多个通孔。在一些实现中，以上多个互连1060-1066垂直地穿过基板(例如，基板202)。例如，多个互连1061可共同地表示图2的互连231-235。
如图10所示，多个互连1060耦合(例如，电耦合)至互连1051。互连1051耦合(例如，电耦合)至多个互连1061。多个互连1061耦合至互连1052。互连1052耦合至多个互连1062。多个互连1062耦合至互连1053。互连1053耦合至多个互连1063。多个互连1063耦合至互连1054。互连1054耦合至多个互连1064。多个互连1064耦合至互连1055。互连1055耦合至多个互连1065。多个互连1065耦合至互连1056。互连1056耦合至多个互连1066。
第二电感器1002包括互连1004和互连1006。互连1004可以是第二电感器1002的第一端子。互连1006可以是第二电感器1002的第二端子。互连1004耦合至多个互连1060。互连1006耦合至多个互连1066。多个互连1060和1066可以是可任选的。在一些实现中，互连1004直接耦合至互连1051。在一些实现中，互连1006直接耦合至互连1056。
图11解说了将图10的耦合电感器1000与磁芯1106和保护环1180集成在一起。保护环1180为分立保护环。保护环1180包括若干保护环部分1180a-p。如上所述，耦合电感器1000包括第一电感器1001和第二电感器1002。耦合电感器1000、磁芯1106和保护环1180可实现在基板(例如，基板202)中。然而，为了清楚起见，未示出基板(包括介电层(例如，芯层、预浸层))。
如图11所示，耦合电感器1100与磁芯1106集成在一起以使得磁芯1106至少部分地位于电感器1100的绕阻之内。另外，保护环1180被集成在耦合电感器1100的绕阻中以使得保护环1180成为耦合电感器1100的绕阻的一部分(例如，接触耦合电感器1100的绕阻)。保护环1180的一些部分可耦合(例如，电耦合)至耦合电感器1000的绕阻的诸部分。由此，保护环1180的一些部分可以是第一电感器1001和/或第二电感器1002的一部分。例如，保护环部分1180d是多个互连1061的一部分。应当注意，不同实现可将保护环1180不同地分段成不同大小和形状。
仅示出了一个分立保护环，但一些实现可包括不止一个保护环。例如，保护环1180(例如，分立保护环)可位于封装基板的第一层(例如，第一金属层)上，且另一保护环可位于封装基板的第二层(例如，第二金属层)上。
图12解说了配置成作为变压器来操作的两个电感器的平面视图(例如，俯视图)。具体地，图12解说了第一电感器1200、第一磁芯1206、第一保护环1280、第二电感器1210、第二磁芯1216和第二保护环1290。在一些实现中，第一电感器1200、第一磁芯1206、第一保护环1280、第二电感器1210、第二磁芯1216和第二保护环1290被配置成作为变压器来操作。
第一电感器1200、第一磁芯1206、第一保护环1280可分别类似于以上在图3-6中所描述的电感器300、磁芯206和保护环480。类似地，第二电感器1210、第二磁芯1216和第二保护环1290可分别类似于以上在图3-6所描述的电感器300、磁芯206和保护环480。
第一电感器1200、第一磁芯1206、第一保护环1280、第二电感器1210、第二磁芯1216和第二保护环1290可按如以上在图2中所描述的类似方式实现在基板(例如，基板202)中。
图12解说了诸磁芯在基板中的它们自己各自相应的腔中。然而，在一些实现中，一个腔可包括两个或更多个磁芯。在一些实现中，一个保护环可围绕两个或更多个磁芯。另外，在一些实现中，这些保护环中的一者或多者可以是分立保护环(例如，非毗连保护环)。
图12解说了保护环(例如，第一保护环1280、第二保护环1290)位于封装基板的第一金属层上。在一些实现中，其他保护环可位于封装基板的不同金属层(例如，第二金属层)上。
示例性半加成图案化(SAP)工艺
在本公开中描述了各种互连(例如，迹线、通孔、焊盘)。这些互连可被形成在基板、封装层和/或集成器件封装中。在一些实现中，这些互连可包括一个或多个金属层。例如，在一些实现中，这些互连可包括第一金属晶种层和第二金属层。可使用不同镀敷工艺来提供(例如，形成)这些金属层。以下是具有晶种层的互连(例如，迹线、通孔、焊盘)的详细示例以及可如何使用不同镀敷工艺来形成这些互连。以下工艺可被用来形成例如互连230–236。
不同实现可使用不同工艺来形成和/或制造金属层(例如，互连、重分布层、凸块下金属化层)。在一些实现中，这些工艺包括半加成图案化(SAP)工艺和镶嵌工艺。这些各种不同工艺在下文进一步描述。
图13解说了用于使用半加成图案化(SAP)工艺来形成互连以在一个或多个介电层和/或封装层中提供和/或形成互连的工序。如图13所示，阶段1解说了在提供(例如，形成)介电层1302之后的集成器件(例如，基板)的状态。在一些实现中，阶段1解说了介电层1302包括第一金属层1304。在一些实现中，第一金属层1304是晶种层。在一些实现中，可在提供(例如，接收或形成)介电层1302之后在介电层1302上提供(例如，形成)第一金属层1304。阶段1解说了在介电层1302的第一表面上提供(例如，形成)第一金属层1304。在一些实现中，第一金属层1304是通过使用沉积工艺(例如，PVD、CVD、镀敷工艺)来提供的。
阶段2解说了在第一金属层1304上选择性地提供(例如，形成)光致抗蚀层1306(例如，光显影抗蚀层)之后的集成器件的状态。在一些实现中，选择性地提供光致抗蚀层1306包括在第一金属层1304上提供光致抗蚀层1306并且通过显影(例如，使用显影工艺)来选择性地移除光致抗蚀层1306的一些部分。阶段2解说了提供光致抗蚀层1306，使得腔1308被形成。
阶段3解说了在腔1308中形成第二金属层1310之后的集成器件的状态。在一些实现中，在第一金属层1304的暴露部分之上形成第二金属层1310。在一些实现中，第二金属层1310是通过使用沉积工艺(例如，镀敷工艺)来提供的。
阶段4解说了在移除光致抗蚀层1306之后的集成器件的状态。不同实现可使用不同工艺来移除光致抗蚀层1306。
阶段5解说了在选择性地移除第一金属层1304的诸部分之后的集成器件的状态。在一些实现中，移除第一金属层1304未被第二金属层1310覆盖的一个或多个部分。如阶段5所示，剩余的第一金属层1304和第二金属层1310可以在集成器件和/或基板中形成和/或限定互连1312(例如，迹线、通孔、焊盘)。在一些实现中，移除第一金属层1304，以使得位于第二金属层1310下方的第一金属层1304的尺寸(例如，长度、宽度)大致等同于或者小于第二金属层1310的尺寸(例如，长度、宽度)，这可导致底切，如图13的阶段5所示。在一些实现中，上述过程可以被迭代若干次以提供和/或形成集成器件和/或基板的一个或多个介电层中的若干互连。
示例性镶嵌工艺
图14解说了用于使用镶嵌工艺来形成互连以在介电层和/或封装层中提供和/或形成互连的工序。如图14所示，阶段1解说了在提供(例如，形成)介电层1402之后的集成器件的状态。在一些实现中，介电层1402是无机层(例如，无机膜)。
阶段2解说了在介电层1402中形成腔1404之后的集成器件的状态。不同实现可使用不同工艺来在介电层1402中提供腔1404。
阶段3解说了在介电层1402上提供第一金属层1406之后的集成器件的状态。如阶段3所示，在介电层1402的第一表面上提供第一金属层1406。在介电层1402上提供第一金属层1406，以使得第一金属层1406占据介电层1402的轮廓，包括腔1404的轮廓在内。在一些实现中，第一金属层1406是晶种层。在一些实现中，第一金属层1406是通过使用沉积工艺(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、或镀敷工艺)来提供的。
阶段4解说了在腔1404中和介电层1402的表面形成第二金属层1408之后的集成器件的状态。在一些实现中，在第一金属层1406的暴露部分之上形成第二金属层1408。在一些实现中，第二金属层1408是通过使用沉积工艺(例如，镀敷工艺)来提供的。
阶段5解说了在移除第二金属层1408的诸部分和第一金属层1406的诸部分之后的集成器件的状态。不同实现可使用不同工艺来移除第二金属层1408和第一金属层1406。在一些实现中，化学机械抛光(CMP)工艺被用来移除第二金属层1408的一些部分和第一金属层1406的一些部分。如阶段5所示，剩余第一金属层1406和第二金属层1408可形成和/或限定集成器件和/或基板中的互连1412(例如，迹线、通孔、焊盘)。如阶段5所示，以在第二金属层1410的基底部分和(诸)侧面部分上形成第一金属层1406的方式来形成互连1412。在一些实现中，腔1404可包括两级电介质中的沟槽和/或孔的组合，以使得可以在单个沉积过程中形成通孔和互连(例如，金属迹线)。在一些实现中，上述过程可以被迭代若干次以提供和/或形成集成器件和/或基板的一个或多个介电层中的若干互连。
示例性电子设备
图15解说了可集成有前述集成器件、半导体器件、集成电路、管芯、中介体、封装或层叠封装(PoP)中的任一者的各种电子设备。例如，移动电话设备1502、膝上型计算机设备1504以及固定位置终端设备1506可包括如本文所述的集成器件1500。集成器件1500可以是例如本文描述的集成电路、管芯、集成器件、集成器件封装、集成电路器件、器件封装、集成设备封装、层叠封装器件中的任一者。图15中所解说的设备1502、1504、1506仅是示例性的。其他电子设备也能以集成器件1500为其特征，此类电子设备包括但不限于设备(例如，电子设备)群，该设备群包括移动设备、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理)、启用全球定位系统(GPS)的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读取装备)、通信设备、智能电话、平板计算机、计算机、可穿戴设备、服务器、路由器、机动车(例如，自主车辆)中实现的电子设备、或者存储或检索数据或计算机指令的任何其它设备，或者其任何组合。
图2、3、4、5、6、7、8A-8C、9、10、11、12、13、14和/或15中解说的组件、特征和/或功能中的一者或多者可以被重新编排和/或组合成单个组件、特征或功能，或者实施在若干组件或功能中。也可添加附加元件、组件、和/或功能而不会脱离本公开。还应当注意，本公开中的图2、3、4、5、6、7、8A-8C、9、10、11、12、13、14和/或15及其相应描述不限于管芯和/或IC。在一些实现中，图2、3、4、5、6、7、8A-8C、9、10、11、12、13、14和/或15及其相应描述可被用于制造、创建、提供、和/或生产集成器件。在一些实现中，一种器件可包括管芯、管芯封装、集成器件、集成设备、集成器件封装、晶片、半导体器件、层叠封装结构、和/或中介体。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中被用于指两个对象之间的直接或间接耦合。例如，如果对象A物理地接触对象B，且对象B接触对象C，则对象A和C可仍被认为是彼此耦合的——即便它们并非彼此直接物理接触。
还应注意，这些实施例可能是作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可被重新安排。过程在其操作完成时终止。
本文中所描述的本公开的各种特征可实现于不同系统中而不会脱离本公开。应注意，本公开的以上各方面仅是示例，且不应被解释成限定本公开。对本公开的各方面的描述旨在是解说性的，而非限定所附权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改和变形对于本领域技术人员将是显而易见的。

Claims (35)

1.一种集成器件封装，包括：
管芯；以及
耦合至所述管芯的封装基板，所述封装基板包括：
至少一个介电层；
所述至少一个介电层中的磁芯；
第一保护环；以及
包括多个第一互连的第一电感器，所述第一电感器位于所述封装基板中以至少部分地围绕所述磁芯，
其中所述第一保护环包括所述第一电感器的所述多个第一互连中的至少一个互连，并且其中所述第一保护环至少部分地围绕所述磁芯。
2.如权利要求1所述的集成器件封装，其特征在于，所述第一保护环包括非毗连保护环。
3.如权利要求1所述的集成器件封装，其特征在于，所述第一保护环包括毗连保护环。
4.如权利要求1所述的集成器件封装，其特征在于，所述封装基板进一步包括第二保护环，所述第二保护环包括所述第一电感器的所述多个第一互连中的至少一个第二互连。
5.如权利要求4所述的集成器件封装，其特征在于，所述第一保护环位于所述封装基板的第一金属层上且所述第二保护环位于所述封装基板的第二金属层上。
6.如权利要求4所述的集成器件封装，其特征在于，所述第一保护环包括第一毗连保护环或第一非毗连保护环，且所述第二保护环包括第二毗连保护环或第二非毗连保护环。
7.如权利要求1所述的集成器件封装，其特征在于，所述封装基板进一步包括包含多个第二互连的第二电感器。
8.如权利要求7所述的集成器件封装，其特征在于，所述第一电感器和所述第二电感器被配置成作为耦合电感器来操作。
9.如权利要求7所述的集成器件封装，其特征在于，所述第一电感器和所述第二电感器被配置成作为变压器来操作。
10.如权利要求7所述的集成器件封装，其特征在于，所述第二电感器位于所述封装基板中以至少部分地围绕所述磁芯，其中所述第一保护环包括所述第二电感器的所述多个第二互连中的至少一个互连。
11.如权利要求1所述的集成器件封装，其特征在于，所述多个第一互连中作为所述第一保护环的一部分的所述至少一个互连被配置成减少涡流并且为所述第一电感器提供改善的屏蔽。
12.如权利要求1所述的集成器件封装，其特征在于，所述第一电感器包括螺线管电感器。
13.如权利要求1所述的集成器件封装，其特征在于，所述第一保护环围绕所述磁芯。
14.如权利要求1所述的集成器件封装，其特征在于，所述磁芯与所述第一电感器之间的间隔为50微米(μm)或更少。
15.如权利要求1所述的集成器件封装，其特征在于，所述磁芯与所述第一保护环之间的间隔为50微米(μm)或更少。
16.如权利要求1所述的集成器件封装，其特征在于，所述磁芯包括载体、第一磁层和第二磁层。
17.如权利要求1所述的集成器件封装，其特征在于，所述多个第一互连包括迹线、通孔和/或焊盘。
18.如权利要求1所述的集成器件封装，其特征在于，所述集成器件封装被纳入到选自包括以下各项的组的设备中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、智能电话、个人数字助理、固定位置终端、计算机、可穿戴设备、服务器、以及机动车中的设备。
19.如权利要求1所述的集成器件封装，其特征在于，所述集成器件封装被纳入到平板计算机或膝上型计算机中。
20.如权利要求1所述的集成器件封装，其特征在于，所述集成器件封装被纳入到移动电话中。
21.一种集成器件，包括如权利要求1-20中任一项所述的集成器件封装。
22.一种用于制造集成器件封装的方法，包括：
形成封装基板，其中形成所述封装基板包括：
形成介电层；
形成第一金属层以定义所述封装基板中的第一保护环；
使用激光来在由所述第一保护环定义的所述介电层的区域中形成腔；
在所述介电层中的所述腔中提供磁芯；以及
形成多个第一互连以定义所述封装基板中的第一电感器，其中形成所述多个第一互连包括：
在所述封装基板中形成所述多个第一互连以使得所述多个第一互连至少部分地围绕所述磁芯，以及
使用所述第一金属层的至少一部分来形成所述多个第一互连中的互连以定义所述第一电感器；以及
将所述封装基板耦合至管芯。
23.如权利要求22所述的方法，其特征在于，形成所述第一金属层以定义所述封装基板中的所述第一保护环包括形成所述第一金属层以定义所述封装基板中的非毗连保护环。
24.如权利要求22所述的方法，其特征在于，形成所述第一金属层以定义所述封装基板中的所述第一保护环包括形成所述第一金属层以定义所述封装基板中的毗连保护环。
25.如权利要求22所述的方法，其特征在于，形成所述封装基板进一步包括形成第二金属层以定义所述封装基板中的第二保护环，使得所述第二保护环包括所述多个第一互连中的至少一个第二互连。
26.如权利要求25所述的方法，其特征在于，形成所述第一金属层以定义所述第一保护环包括形成多个第二互连，并且其中形成所述第二金属层以定义所述第二保护环包括形成多个第三互连。
27.如权利要求22所述的方法，其特征在于，形成封装基板进一步包括形成多个第二互连以定义所述封装基板中的第二电感器，其中形成所述多个第二互连包括：
在所述封装基板中形成所述多个第二互连以使得所述多个第二互连至少部分地围绕所述磁芯；以及
使用所述第一金属层的至少第二部分来形成所述多个第二互连中的至少一个互连以定义所述第二电感器。
28.如权利要求22所述的方法，其特征在于，所述第一电感器包括螺线管电感器。
29.如权利要求22所述的方法，其特征在于，进一步包括：
在所述介电层中提供磁芯之后形成第二介电层。
30.如权利要求22所述的方法，其特征在于，所述磁芯与所述第一电感器之间的间隔为50微米(μm)或更少。
31.如权利要求22所述的方法，其特征在于，所述磁芯与所述第一保护环之间的间隔为50微米(μm)或更少。
32.如权利要求22所述的方法，其特征在于，在所述介电层中提供所述磁芯包括提供载体、第一磁层和第二磁层。
33.如权利要求22所述的方法，其特征在于，所述集成器件封装被纳入到选自包括以下各项的组的设备中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、智能电话、个人数字助理、固定位置终端、计算机、可穿戴设备、服务器、以及机动车中的设备。
34.如权利要求22所述的方法，其特征在于，所述集成器件封装被纳入到平板计算机或膝上型计算机中。
35.如权利要求22所述的方法，其特征在于，所述集成器件封装被纳入到移动电话中。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354950B2 (en) * 2016-02-25 2019-07-16 Ferric Inc. Systems and methods for microelectronics fabrication and packaging using a magnetic polymer
US20170287838A1 (en) 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
JP7383866B2 (ja) * 2017-01-09 2023-11-21 サムソン エレクトロ－メカニックス カンパニーリミテッド． プリント回路基板
US10923417B2 (en) * 2017-04-26 2021-02-16 Taiwan Semiconductor Manufacturing Company Limited Integrated fan-out package with 3D magnetic core inductor
US9997447B1 (en) 2017-06-08 2018-06-12 Advanced Ssemiconductor Engineering, Inc. Semiconductor devices
US10867740B2 (en) 2017-11-30 2020-12-15 Qualcomm Incorporated Inductor apparatus and method of fabricating
US11158448B2 (en) * 2018-06-14 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging layer inductor
US11348718B2 (en) * 2018-06-29 2022-05-31 Intel Corporation Substrate embedded magnetic core inductors and method of making
KR102450570B1 (ko) * 2018-10-02 2022-10-07 삼성전자주식회사 반도체 패키지
US11640968B2 (en) 2018-11-06 2023-05-02 Texas Instruments Incorporated Inductor on microelectronic die
WO2020106214A1 (en) * 2018-11-21 2020-05-28 Agency For Science, Technology And Research Semiconductor package and method of forming the same
US11380620B2 (en) 2019-06-14 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including cavity-mounted device
CN114730740A (zh) * 2019-12-02 2022-07-08 华为技术有限公司 一种集成有电感的封装基板及电子设备
US20210273036A1 (en) * 2020-02-28 2021-09-02 Intel Corporation In-plane inductors in ic packages
US10892083B1 (en) 2020-06-25 2021-01-12 Hamilton Sundstrand Corporation Thermal management of toroidal transformer mounted on a printed wiring board stiffener
CN113053849B (zh) * 2021-03-04 2022-02-15 珠海越亚半导体股份有限公司 集成电感的嵌埋支撑框架、基板及其制作方法
CN114420419B (zh) * 2021-12-08 2022-10-11 珠海越亚半导体股份有限公司 嵌埋电感结构及其制造方法
CN115103509A (zh) * 2022-05-06 2022-09-23 珠海越亚半导体股份有限公司 一体电感嵌埋基板及其制作方法
WO2023223953A1 (ja) * 2022-05-19 2023-11-23 株式会社村田製作所 高周波モジュール
WO2024128056A1 (ja) * 2022-12-15 2024-06-20 日東電工株式会社 配線回路基板および配線回路基板の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0851439A1 (en) * 1996-12-26 1998-07-01 Citizen Electronics Co., Ltd. Modular surface mount circuit device and a manufacturing method thereof
US6531945B1 (en) * 2000-03-10 2003-03-11 Micron Technology, Inc. Integrated circuit inductor with a magnetic core
CN1841901A (zh) * 2005-03-30 2006-10-04 富士电机电子设备技术株式会社 微型电功率转换器
CN102308346A (zh) * 2008-12-03 2012-01-04 平面磁性有限公司 具有嵌入磁芯的集成平面调压变压器
CN103050265A (zh) * 2012-12-31 2013-04-17 常熟开关制造有限公司(原常熟开关厂） 剩余电流互感器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100250225B1 (ko) 1996-11-19 2000-04-01 윤종용 집적회로용 인덕터 및 그 제조방법
JP4030028B2 (ja) * 1996-12-26 2008-01-09 シチズン電子株式会社 Ｓｍｄ型回路装置及びその製造方法
US6037649A (en) 1999-04-01 2000-03-14 Winbond Electronics Corp. Three-dimension inductor structure in integrated circuit technology
JP4519418B2 (ja) 2003-04-28 2010-08-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2006006672A (ja) * 2004-06-28 2006-01-12 Korpe Ekoo Kk 商品カスタマイジング方法
JP4779606B2 (ja) * 2005-11-29 2011-09-28 セイコーエプソン株式会社 電子基板、その製造方法および電子機器
JP2008066672A (ja) * 2006-09-11 2008-03-21 Fuji Electric Device Technology Co Ltd 薄型磁気部品内蔵基板及びそれを用いたスイッチング電源モジュール
US8253523B2 (en) 2007-10-12 2012-08-28 Via Technologies, Inc. Spiral inductor device
US8581114B2 (en) * 2009-11-12 2013-11-12 Planarmag, Inc. Packaged structure having magnetic component and method thereof
US8470612B2 (en) * 2010-10-07 2013-06-25 Infineon Technologies Ag Integrated circuits with magnetic core inductors and methods of fabrications thereof
JP6051359B2 (ja) * 2010-12-22 2016-12-27 俊 保坂 コア付きインダクタ素子およびその製造方法
US9101072B2 (en) * 2011-10-31 2015-08-04 Tripod Technology Corporation Method of embedding magnetic component in substrate
JP6086370B2 (ja) * 2012-03-16 2017-03-01 学校法人福岡大学 インダクタ内蔵基板製造方法、インダクタ内蔵基板及びそれを用いた電源モジュール
US9155191B2 (en) 2013-05-31 2015-10-06 Qualcomm Incorporated Substrate comprising inorganic material that lowers the coefficient of thermal expansion (CTE) and reduces warpage
US10008316B2 (en) * 2014-03-28 2018-06-26 Qualcomm Incorporated Inductor embedded in a package substrate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0851439A1 (en) * 1996-12-26 1998-07-01 Citizen Electronics Co., Ltd. Modular surface mount circuit device and a manufacturing method thereof
US6531945B1 (en) * 2000-03-10 2003-03-11 Micron Technology, Inc. Integrated circuit inductor with a magnetic core
CN1841901A (zh) * 2005-03-30 2006-10-04 富士电机电子设备技术株式会社 微型电功率转换器
CN102308346A (zh) * 2008-12-03 2012-01-04 平面磁性有限公司 具有嵌入磁芯的集成平面调压变压器
CN103050265A (zh) * 2012-12-31 2013-04-17 常熟开关制造有限公司(原常熟开关厂） 剩余电流互感器

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