CN106663671A - 在晶片级封装(wlp)集成器件中实现的高品质因数滤波器 - Google Patents

在晶片级封装(wlp)集成器件中实现的高品质因数滤波器 Download PDF

Info

Publication number
CN106663671A
CN106663671A CN201580035741.6A CN201580035741A CN106663671A CN 106663671 A CN106663671 A CN 106663671A CN 201580035741 A CN201580035741 A CN 201580035741A CN 106663671 A CN106663671 A CN 106663671A
Authority
CN
China
Prior art keywords
metal
capacitor
inductor
layer
tube core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580035741.6A
Other languages
English (en)
Other versions
CN106663671B (zh
Inventor
J-H·李
Y·K·宋
J·H·永恩
U·M·乔
X·张
R·D·莱恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/323,907 external-priority patent/US9373583B2/en
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN106663671A publication Critical patent/CN106663671A/zh
Application granted granted Critical
Publication of CN106663671B publication Critical patent/CN106663671B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223Capacitor integral with wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/645Inductive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type 
    • H01F17/0006Printed inductances
    • H01F17/0013Printed inductances with stacked layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227Inductive arrangements or effects of, or between, wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type 
    • H01F17/0006Printed inductances
    • H01F2017/0086Printed inductances on semiconductor substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1431Logic devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1433Application-specific integrated circuit [ASIC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/19015Structure including thin film passive components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/16Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/165Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一些实现提供了包括电容器和电感器的集成器件。该电感器被电耦合至该电容器。该电感器和电容器被配置成作为集成器件中用于电信号的滤波器来操作。该电感器包括印刷电路板(PCB)的第一金属层、耦合至该PCB的一组焊球、以及在管芯中的第二金属层。在一些实现中,该电容器位于该管芯中。在一些实现中,该电容器是该PCB上的表面安装无源器件。在一些实现中,第一金属层是该PCB上的迹线。在一些实现中,该电感器包括在该管芯中的第三金属层。在一些实现中,第二金属层是该管芯的凸块下金属化(UBM)层,并且第三金属层是该管芯的重分布层。

Description

在晶片级封装(WLP)集成器件中实现的高品质因数滤波器
背景
优先权要求
本申请要求于2014年7月3日提交的题为“High Quality Factor FilterImplemented in Wafer Level Packaging(WLP)Integrated Device(在晶片级封装(WLP)集成器件中实现的高品质因数滤波器”的美国专利申请No.14/323,907的优先权,该申请的全部内容通过援引纳入于此。
领域
各种特征涉及在晶片级封装(WLP)集成器件中实现的高品质因数滤波器。
背景技术
位于集成电路(IC)封装中的电感器由于在IC封装中有限的基板面的原因而在其支持高电流的能力方面受到限制。具体来说,由于这些电感器位于IC封装的封装基板中,因此这些电感器的大小受到IC封装的封装基板的大小的限制。作为IC封装的封装基板的受限空间的结果,这些电感器通常具有高电阻和低品质(Q)因数。图1概念性地解说了包括电感器的半导体器件。具体来说,图1解说了管芯100、封装基板102、一组焊球104、印刷电路板(PCB)106、以及电感器108。如图1所示,管芯100耦合至封装基板102。封装基板102通过该组焊球104耦合至PCB 106。电感器108被界定并位于管芯100中。
图1还解说了在电感器108附近的区域中一些焊球被省略/移除。这是因为焊球能够影响/破坏电感器的性能。更具体地,电感器附近的焊球会破坏电感器的磁通,这导致电感器的低电感和低Q因数,这也是为什么在电感器附近的区域中移除了焊球。然而,移除封装基板和PCB之间的焊球会影响封装基板和PCB的结构稳定性。因此,当前的IC设计在确定将管芯与封装基板耦合至PCB时要使用多少个焊球以及在哪里放置焊球时,必须衡量移除焊球的益处(例如,得到具有更好电感和Q因数的电感器)和移除焊球的缺点(例如,稳定性较低的封装基板/PCB结构)。
因此,对于集成器件而言,需要改进的电感器设计。理想地,这样的电感器将具有更好的电感性能、更低的电阻以及更好的品质因数值,而无需牺牲半导体器件的结构稳定性。此外,此类电感器可被用作具有高品质因数值的滤波器的一部分。
概述
各种特征涉及在晶片级封装(WLP)集成器件中实现的高品质滤波器电感器。
第一示例提供了一种包括电容器和电感器的集成器件。该电感器被电耦合至该电容器。该电感器和电容器被配置成作为该集成器件中用于电信号的滤波器来操作。该电感器包括印刷电路板(PCB)的第一金属层、耦合至该PCB的一组焊球、以及在管芯中的第二金属层。
根据一方面,该电容器位于该管芯中。
根据一个方面,该电容器是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
根据一方面,该电容器是该PCB上的表面安装无源器件。
根据一个方面,第一金属层是该PCB上的迹线。
根据一方面,第二金属层是该管芯的凸块下金属化(UBM)层。
根据一个方面,该电感器进一步包括在该管芯中的第三金属层。
根据一方面,第二金属层是该管芯的凸块下金属化(UBM)层,并且第三金属层是该管芯的重分布层。
根据一个方面,该集成器件被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
第二示例提供了一种包括无源装置和电感器的装备。该无源装置被配置成储存能量。该电感器被电耦合至该无源装置。该电感器和该无源装置被配置成作为集成器件中用于电信号的滤波器来操作。该电感器包括印刷电路板(PCB)的第一金属层、耦合至该PCB的一组焊球、在管芯中的第二金属层。
根据一方面,该无源装置位于该管芯中。
根据一个方面,该无源装置是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
根据一方面,该无源装置是该PCB上的表面安装无源器件。
根据一个方面,第一金属层是该PCB上的迹线。
根据一方面,第二金属层是该管芯的凸块下金属化(UBM)层。
根据一个方面,该电感器包括在该管芯中的第三金属层。
根据一方面,第二金属层是该管芯的凸块下金属化(UBM)层,并且第三金属层是该管芯的重分布层。
根据一个方面,该装备被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
第三示例提供了一种用于制造集成器件的方法。该方法提供电容器。该方法提供电感器,以使得该电感器被电耦合至该电容器。该电感器和该电容器被配置成作为该集成器件中用于电信号的滤波器来操作。提供该电感器的方法包括形成印刷电路板(PCB)的第一金属层。提供该电感器的方法包括提供耦合至该PCB的一组焊球。提供该电感器的方法包括形成在管芯中的第二金属层。
根据一方面,该电容器位于该管芯中。
根据一个方面,该电容器是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
根据一方面,该电容器是该PCB上的表面安装无源器件。
根据一个方面,第一金属层是该PCB上的迹线。
根据一方面,第二金属层是该管芯的凸块下金属化(UBM)层。
根据一个方面,提供该电感器进一步包括形成在该管芯中的第三金属层。
根据一方面,第二金属层是该管芯的凸块下金属化(UBM)层,并且第三金属层是该管芯的重分布层。
根据一个方面,该集成器件被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
第四示例提供了包括电容器和电感器的集成器件。该电感器被电耦合至该电容器。该电感器和电容器被配置成作为该集成器件中用于电信号的滤波器来操作。该电感器包括基板的第一金属层、耦合至该基板的一组焊球、以及在管芯中的第二金属层。
根据一方面,该电容器位于该管芯中。
根据一个方面,该电容器是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
根据一方面,该电容器是该基板上的表面安装无源器件。
根据一个方面,第一金属层是该基板上的迹线。
根据一方面,该基板是至少封装基板和/或中介体中的一者。
根据一个方面,该集成器件被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
第五示例提供了一种包括无源装置和电感器的装备。该无源装置被配置成储存能量。该电感器被电耦合至该无源装置。该电感器和无源装置被配置成作为集成器件中用于电信号的滤波器来操作。该电感器包括基板的第一金属层、耦合至该基板的一组焊球、在管芯中的第二金属层。
根据一方面,该无源装置位于该管芯中。
根据一个方面,该无源装置是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
根据一方面,该无源装置是该基板上的表面安装无源器件。
根据一个方面,该基板是至少封装基板和/或中介体中的一者。
根据一个方面,该装备被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
第六示例提供了一种用于制造集成器件的方法。该方法提供电容器。该方法提供电感器,以使得该电感器被电耦合至该电容器。该电感器和该电容器被配置成作为集成器件中用于电信号的滤波器来操作。提供该电感器的方法包括形成基板的第一金属层。提供该电感器的方法包括提供耦合至该基板的一组焊球。提供该电感器的方法包括形成在管芯中的第二金属层。
根据一方面,该电容器位于该管芯中。
根据一个方面,该电容器是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
根据一方面,该电容器是该基板上的表面安装无源器件。
根据一个方面,该集成器件被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
附图
在结合附图理解下面阐述的详细描述时,各种特征、本质和优点会变得明显,在附图中,相像的附图标记贯穿始终作相应标识。
图1解说了已知的集成在管芯中的电感器。
图2解说了在管芯和印刷电路板(PCB)之间界定的电感器,其中该管芯包括电容器。
图3解说了在管芯和印刷电路板(PCB)之间界定的电感器,其中电容器耦合至该PCB。
图4解说了在管芯和印刷电路板(PCB)之间界定的具有2匝的概念性电感器。
图5解说了在管芯和印刷电路板(PCB)之间界定的具有3匝的概念性电感器。
图6解说了在管芯和印刷电路板(PCB)之间界定的电感器的成角度视图。
图7解说了在管芯和印刷电路板(PCB)之间界定的电感器的侧视图。
图8解说了在管芯和印刷电路板(PCB)之间界定的电感器的仰视图。
图9解说了在管芯和印刷电路板(PCB)之间界定的电感器的俯视图。
图10解说了在管芯和印刷电路板(PCB)之间界定的电感器的成角度视图。
图11解说了在管芯和印刷电路板(PCB)之间界定的电感器的平面视图。
图12解说了在管芯和印刷电路板(PCB)之间界定的电感器的剖视图。
图13解说了用于制造/提供电感器的流程图。
图14解说了在第一管芯和第二管芯之间界定的电感器。
图15解说了层叠封装结构中的电感器。
图16解说了用于制造/提供电感器的流程图。
图17解说了用于制造/提供电感器的流程图。
图18解说了包括电容器和部分电感器的集成器件的剖视图。
图19解说了包括另一电容器和部分电感器的集成器件的剖视图。
图20(包括图20A-20D)解说了用于制造包括电容器的集成器件的工序的示例。
图21解说了用于制造包括电容器的集成器件的方法的流程图。
图22解说了半加成图案化(SAP)工艺的示例。
图23解说了半加成图案化(SAP)工艺的流程图的示例。
图24解说了镶嵌工艺的示例。
图25解说了镶嵌工艺的流程图的示例。
图26解说了可集成本文描述的集成器件、管芯、集成电路和/或PCB的各种电子设备。
详细描述
在以下描述中,给出了具体细节以提供对本公开的各方面的透彻理解。然而,本领域普通技术人员将理解,没有这些具体细节也可实践这些方面。例如,电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中,公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
概览
一些实现提供了包括电容器和电感器的集成器件。该电感器被电耦合至该电容器。该电感器和电容器被配置成作为集成器件中用于电信号的滤波器来操作。该电感器包括印刷电路板(PCB)的第一金属层、耦合至该PCB的一组焊球、以及在管芯中的第二金属层。在一些实现中,电容器是配置成储存能量(例如,在电场中静电地储存能量)的无源装置。在一些实现中,该电容器位于该管芯中。在一些实现中,该电容器是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。在一些实现中,该电容器是该PCB上的表面安装无源器件。在一些实现中,第一金属层是该PCB上的迹线。在一些实现中,第二金属层是该管芯的凸块下金属化(UBM)层。在一些实现中,该电感器包括在该管芯中的第三金属层。在一些实现中,第二金属层是该管芯的凸块下金属化(UBM)层,并且第三金属层是该管芯的重分布层。
一些实现提供了包括电容器和电感器的集成器件。该电感器被电耦合至该电容器。该电感器和该电容器被配置成作为集成器件中用于电信号的滤波器来操作。该电感器包括基板的第一金属层、耦合至该基板的一组焊球、以及在管芯中的第二金属层。
术语和定义
互连是允许或者促成两个点、元件和/或组件之间的电连接的元件或组件。在一些实现中,互连可以包括迹线、通孔、焊盘、柱、重分布层、凸块下金属化(UBM)层、和/或焊料(例如,焊球)。在一些实现中,互连是为信号(例如,数据信号、接地信号、功率信号)提供电路径的导电材料。互连可以包括为信号提供电路径的一个元件/组件或者若干元件/组件。
包括电感器和电容器的示例性集成器件
图2概念性地解说了一种新颖的用于集成器件的电感器。具体来说,图2解说了通过一组焊球204耦合至印刷电路板(PCB)202的管芯200。在一些实现中,管芯200是晶片级封装管芯(例如,使用晶片级封装工艺制造的)。图2解说了位于管芯200中的电容器203。具体地,电容器203位于管芯200的诸下级金属层中。图18-19中进一步描述了管芯的诸下级金属层中的电容器的更具体示例。在一些实现中,电容器是配置成储存能量(例如,在电场中静电地储存能量)的无源装置(例如,无源电容性装置)。
图2还概念性地解说了由管芯200上的组件、PCB 202上的组件、以及至少一个焊球204界定的电感器206。在一些实现中,电感器206被配置成与电容器203一起作为用于电信号的滤波器来操作。在一些实现中,该滤波器是至少陷波滤波器和/或槽式滤波器之一。在一些实现中,该滤波器是高品质因数(Q)滤波器。
在一些实现中,可替代或协同焊球204使用其它材料。例如,在一些实现中,可使用金属互联(例如,铜)。如图2中所示,管芯200包括第一组金属层210、通孔212、钝化层214、第一聚酰亚胺层216、第二金属层218、第二聚酰亚胺层220、以及凸块下金属化(UBM)层222。在一些实现中,第一组金属层210是堆叠式金属层。在一些实现中,可在第一组金属层210中的各金属层之间放置介电层。通孔212将来自第一组金属层210中的至少一个金属层耦合至第二金属层218。在一些实现中,第二金属层218是后钝化层。后钝化层可被称为后钝化互联(PPI)层。在一些实现中,第二金属层218可以是铜层。UBM层222耦合至第二金属层218(例如,铜层)。UBM层222耦合至焊球204。在一些实现中,聚酰亚胺层(例如,第一聚酰亚胺层216)可以是绝缘层。
如图2中进一步所示,PCB 202包括第一PCB层202a(例如,PCB L1)、第二PCB层202b(例如,PCB L2)、以及第三PCB层202c(例如,PCB L3)。PCB层200a–200c中的一个或多个PCB层可包括一根或多根迹线。如图2中所示,第一PCB层202a包括迹线224,迹线224耦合至焊球204。
在一些实现中,电感器206可包括绕组。电感器206的绕组可由来自第一组金属层210中的至少一个金属层、通孔212、第二金属层218、焊球204以及迹线224来界定。电感器206的绕组可具有数匝(例如,2匝)。在一些实现中,电感器206利用PCB 202中的一根或多根迹线以及焊球204来提供具有更好的电感(L)、更低的电阻以及更好的品质(Q)因数值的电感器。更具体地,由迹线和焊球的高度产生的电感、以及PCB与管芯200的金属层(例如,金属层210、第二金属层218)之间的磁通有助于提高电感器206的电感。在一个示例中,在给定面积/空间(例如,管芯的面积、封装的面积、PCB的面积)中,集成了焊球作为其一部分的电感器能够比不包括焊球的电感器有更多匝。有更多匝的电感器比有较少匝的电感器具有更好的电感(L)。因此,包括焊球因而能够被配置成具有更多匝的电感器与不包括焊球的电感器相比将具有更好的电感(L)。以下将描述包括/集成了焊球的电感器的这一技术优点以及其它技术优点。另外,在一些实现中,焊球204不仅有助于提高电感器206的电感,焊球204还有助于提供管芯200和PCB 202的结构稳定性。
图3概念性地解说了另一种新颖的用于集成器件的电感器。具体来说,图3解说了通过一组焊球204耦合至印刷电路板(PCB)202的管芯200。在一些实现中,管芯200是晶片级封装管芯(例如,使用晶片级封装工艺制造的)。图3类似于图2,不同之处在于电容器位于不同位置。图3解说了位于印刷电路板202上的电容器303。在一些实现中,电容器303是耦合至印刷电路板(PCB)202上的焊盘和/或迹线的表面安装无源器件。
应注意,在一些实现中,图2的电感器可由基板(例如,封装基板、中介体)(而非PCB)的组件来界定。即,在一些实现中,电感器可由管芯的组件、基板、以及焊球来定义。
图3还概念性地解说了由管芯200上的组件、PCB 202上的组件、以及至少一个焊球204界定的电感器206。在一些实现中,电感器206被配置成与电容器303一起作为用于电信号的滤波器来操作。在一些实现中,该滤波器是至少陷波滤波器和/或槽式滤波器之一。在一些实现中,该滤波器是高品质因数(Q)滤波器。
应注意,在一些实现中,图3的电感器可由基板(例如,封装基板、中介体)(而非PCB)的组件来界定。即,在一些实现中,电感器可由管芯的组件、基板、以及焊球来定义。
图4-5解说了一些实现中由来自管芯的组件、焊球、以及印刷电路板(PCB)界定的电感器。图4解说了包括具有2匝的绕组的电感器400。在一些实现中,电感器400的绕组是由第一金属层402、第二金属层404、一组通孔406、一组焊球408、以及一组迹线410界定的。在一些实现中,可替代或协同焊球204使用其它材料。例如,在一些实现中,可使用金属互联(例如,铜)和/或互联的金属层。第一金属层402可以是管芯(例如,管芯200)的堆叠式金属层(例如,堆叠式金属层210)中的一金属层。第二金属层404可以是管芯的铜层(例如,第二金属层218)。第二金属层404通过该组通孔406耦合至第一金属层402。第二金属层404也耦合至该组焊球408。在一些实现中,第二金属层404位于该组焊球408以及管芯的钝化层(未示出)之间。在一些实现中,管芯是晶片级封装管芯(例如,使用晶片级封装工艺制造的)。在一些实现中,该组迹线410可以是印刷电路板(PCB)的第一层上的一根或多根迹线。
图5解说了包括绕组的另一电感器500。电感器500与图3的电感器300类似,不同之处在于电感器500具有一有3匝的绕组。在一些实现中,电感器500的绕组是由第一金属层502、第二金属层504、一组通孔(不可见)、一组焊球506、以及一组迹线508界定的。第一金属层502可以是来自管芯(例如,管芯200)的堆叠式金属层(例如,堆叠式金属层210)中的一金属层。第二金属层504可以是管芯的铜层(例如,第二金属层218)。第二金属层504通过该组通孔(不可见)耦合至第一金属层502。第二金属层504也耦合至该组焊球506。在一些实现中,第二金属层504位于该组焊球506以及管芯的钝化层(未示出)之间。在一些实现中,管芯是晶片级封装管芯(例如,使用晶片级封装工艺制造的)。在一些实现中,该组迹线508可以是印刷电路板(PCB)的第一层上的一根或多根迹线。
以上的包括/集成了焊球作为其一部分的示例性电感器提供了超越已知电感器(例如,不集成焊球的电感器)的数个技术优点。例如,以上的示例性电感器提供比已知电感器更好的性能/属性。电感器的相关属性中的一些包括电感器的有效电感、Q因数和/或耦合效力。电感器的效力可由其Q因数来定义。Q因数是定义电感器的效率的品质因数/值。电感器的Q因数可被定义为电感器的电感与该电感器的电阻之间的比率(例如,Q=L/R)。Q因数越高,电感器就越逼近理想电感器的行为,理想电感器是无损电感器。因此,一般而言,较高的Q因数比较低的Q因数更为可取。在一些实现中,以上的示例性电感器具有更好的电感(L)(例如,更高的电感)、更好的Q因数(例如,更高的Q因数)以及更好的电阻(R)(例如,更低的电阻)。
在一些实现中,这些更好的属性可通过使磁通最大化来获得,其中使磁通量最大化是通过增加该电感器在给定面积(例如,管芯的面积、封装的面积、PCB的面积)中的匝数/绕组数、并因此增进层间耦合来实现的。如以上所描述的,集成焊球作为电感器的一部分允许该电感器中在给定面积/空间(例如,管芯的面积、封装的面积、PCB的面积)中有更多匝数。因此,在电感器中集成焊球提高了电感(L),这提高了该电感器的Q因数。
这些电感器具有更好的属性(例如,更好的电感)的另一个原因是它们利用了焊球的高度来提高电感。使用集成了焊球的电感器的一个益处是这样的电感器能够支持用于高功率应用的高电流。另外,焊球的(与管芯的作为电感器的一部分的金属层相比)相对大的尺寸降低了电感器的电阻,这有效地提高了电感器的Q因数。类似地,PCB上的作为电感器一部分的迹线通常比在管芯中的作为电感器一部分的金属层大。在一些实现中,PCB的(作为电感器一部分的)这些迹线可以比管芯上的(作为电感器一部分的)金属互联/线宽约2倍。这些较宽的迹线具有比较窄的金属互联低的电阻。因此,这些较宽的迹线降低了电感器的总有效电阻。结果,集成了PCB上的迹线作为其一部分的电感器与单纯位于管芯中的电感器相比具有更好的Q因数(因为有更低的电阻)。
此外,使用和保留焊球有助于提供/维持半导体器件的结构耦合、稳定性、和/或刚性,而与此同时,最小化、避免了由于焊球效应导致的磁通降级。例如,保留焊球有助于减少半导体器件(例如,封装)中的机械应力。
应注意,在一些实现中,图4-5的电感器可由基板(例如,封装基板、中介体)(而非PCB)的组件来界定。即,在一些实现中,电感器可由管芯的组件、基板、以及焊球来定义。
图6-9解说了在一些实现中的新颖电感器的另一示例。图6解说了从成角度视点来看的电感器600。如图6中所示,电感器600包括第一金属层602、第二金属层604、一组通孔605、第三金属层606、一组焊球608(例如,第一焊球608a、第二焊球608b、第三焊球608c、第四焊球608d、第五焊球608e)、第四金属层610、通孔612以及第五金属层614。
在一些实现中,第一金属层602、第二金属层604以及第三金属层606是管芯的金属层。例如,第一、第二以及第三金属层602-606可以是图2的管芯200的这些金属层之一。具体地,在一些实现中,第一和第二金属层602-604可对应于图2的金属层210,并且第三金属层606可对应于图2的第二金属层218(例如,后钝化互联(PPI)层)。在一些实现中,管芯是晶片级封装管芯(例如,使用晶片级封装工艺制造的)。在一些实现中,该组通孔605可以是管芯中的通孔。例如,来自该组通孔605中的通孔之一可对应于图2的通孔212。在一些实现中,该组通孔605被放置并配置成降低该电感的电阻,藉此提高电感器的Q因数。
该组焊球608提供管芯和印刷电路板(PCB)之间的互联路径/互联装置。然而,其它材料也可被用于提供管芯和PCB之间的互联路径/互联装置。
在一些实现中,第四金属层610、通孔612以及第五金属层614位于印刷电路板(PCB)中。例如,第四金属层610和第五金属层614可以是PCB的金属层。在一个示例中,第四金属层在一些实现中可以是图2的PCB 202的迹线224(例如,金属层)。
图7解说了图6的电感器600的侧视图。具体地,图7解说了由管芯的金属层、焊球以及印刷电路板的金属层界定的电感器的侧视图。如图7中所示,电感器600包括第一金属层602、第二金属层604、一组通孔605、第三金属层606、一组焊球608(例如,第一焊球608a、第二焊球608b、第三焊球608c)、第四金属层610、通孔612以及第五金属层614。
在一些实现中,第一金属层602、第二金属层604以及第三金属层606是管芯的金属层。例如,第一、第二以及第三金属层602-606可以是图2的管芯200的这些金属层之一。具体地,在一些实现中,第一和第二金属层602-604可对应于图2的金属层210,并且第三金属层606可对应于图2的第二金属层218(例如,后钝化互联(PPI)层)。在一些实现中,管芯是晶片级封装管芯(例如,使用晶片级封装工艺制造的)。在一些实现中,该组通孔605可以是管芯中的通孔。例如,来自该组通孔605中的通孔之一可对应于图2的通孔212。该组焊球608提供管芯和印刷电路板(PCB)之间的互联路径/互联装置。然而,其它材料也可被用于提供管芯和PCB之间的互联路径/互联装置。
在一些实现中,第四金属层610、通孔612以及第五金属层614位于印刷电路板(PCB)中。例如,第四金属层610和第五金属层614可以是PCB的金属层。在一个示例中,第四金属层在一些实现中可以是图2的PCB 202的迹线224(例如,金属层)。
图8解说了从管芯视角看的图6的电感器600的视图(例如,仰视图)。具体地,图8解说了由管芯的金属层、焊球以及印刷电路板的金属层界定的电感器的仰视图。应当注意的是,图8的视图可以是俯视图,这取决于电感器、管芯、和/或PCB是如何放置的。如图8中所示,电感器600包括第一金属层602、第二金属层604、一组通孔605、第三金属层606、一组焊球608(例如,第一焊球608a、第二焊球608b、第三焊球608c)、第四金属层610、通孔612以及第五金属层614。
在一些实现中,第一金属层602、第二金属层604以及第三金属层606是管芯的金属层。例如,第一、第二以及第三金属层602-606可以是图2的管芯200的这些金属层之一。具体地,在一些实现中,第一和第二金属层602-604可对应于图2的金属层210,并且第三金属层606可对应于图2的第二金属层218(例如,后钝化互联(PPI)层)。在一些实现中,管芯是晶片级封装管芯(例如,使用晶片级封装工艺制造的)。在一些实现中,该组通孔605可以是管芯中的通孔。例如,该组通孔605中的通孔之一可对应于图2的通孔212。该组焊球608提供管芯和印刷电路板(PCB)之间的互联路径/互联装置。然而,其它材料也可被用于提供管芯和PCB之间的互联路径/互联装置。
在一些实现中,第四金属层610、通孔612以及第五金属层614位于印刷电路板(PCB)中。例如,第四金属层610和第五金属层614可以是PCB的金属层。在一个示例中,第四金属层在一些实现中可以是图2的PCB 202的迹线224(例如,金属层)。
图9解说了从印刷电路板(PCB)的视角看的图6的电感器600的视图(例如,俯视图)。具体地,图9解说了由管芯的金属层、焊球以及印刷电路板的金属层界定的电感器的俯视图。应当注意的是,图9的视图可以是仰视图,这取决于电感器、管芯、和/或PCB是如何放置的。如图9中所示,电感器600包括第一金属层602、第二金属层604、一组通孔605、第三金属层606、一组焊球608(例如,第一焊球608a、第二焊球608b、第三焊球608c)、第四金属层610、通孔612以及第五金属层614。
在一些实现中,第一金属层602、第二金属层604以及第三金属层606是管芯的金属层。例如,第一、第二以及第三金属层602-606可以是图2的管芯200的这些金属层之一。具体地,在一些实现中,第一和第二金属层602-604可对应于图2的金属层210,并且第三金属层606可对应于图2的第二金属层218(例如,后钝化互联(PPI)层)。在一些实现中,管芯是晶片级封装管芯(例如,使用晶片级封装工艺制造的)。在一些实现中,该组通孔605可以是管芯中的通孔。例如,来自该组通孔605中的通孔之一可对应于图2的通孔212。该组焊球608提供管芯和印刷电路板(PCB)之间的互联路径/互联装置。然而,其它材料也可被用于提供管芯和PCB之间的互联路径/互联装置。
在一些实现中,第四金属层610、通孔612以及第五金属层614位于印刷电路板(PCB)中。例如,第四金属层610和第五金属层614可以是PCB的金属层。在一个示例中,第四金属层在一些实现中可以是图2的PCB 202的迹线224(例如,金属层)。
图2-9解说了由管芯上的组件、印刷电路板(PCB)以及焊球界定的电感器的示例。如图2-9中所示,这些电感器避开了封装基板的使用。换言之,这些电感器不含封装基板。避开封装基板的使用的优点是更低的成本(因为使用了更少的材料)以及更小的尺寸。在一些实现中,电感器还可由第一管芯上的组件、第二管芯上的部件、以及焊球来界定。以下将进一步描述这些其它类型的电感器。然而,在一些实现中,电感器可由基板(例如,封装基板、中介体)(而非PCB)的组件来界定。即,在一些实现中,电感器可由管芯的组件、基板、以及焊球来界定。
图10-12解说了在一些实现中的另一新颖电感器。图10解说了由印刷电路板(PCB)中的迹线、至少一个焊球、以及集成器件中的金属层形成的电感器1000的成角度视图。具体地,图10解说了包括第一互连1002、焊球1004、凸块下金属化(UBM)层1006、以及第一重分布层1010的电感器1000。在一些实现中,第一互连1002是印刷电路板(PCB)中/上的迹线。在一些实现中,第一互连1002是基板(例如,封装基板、中介体)上的互连。图10解说了在UBM层1006与第一重分布层1010之间的介电层1006。图11解说了图10的电感器1000的平面视图。图12解说了图10的电感器1000的剖视图。
应注意,在一些实现中,图10-12的电感器可由基板(例如,封装基板、中介体)(而非PCB)的组件来界定。即,在一些实现中,电感器可由管芯的组件、基板、以及焊球来界定。
已描述了各种新颖电感器(例如,由两个管芯界定的电感器、由两个封装基板界定的电感器),以下将描述用于制造/提供这样的电感器的方法。
用于制造/提供电感器和电容器的示例性方法
图13解说了用于制造/提供电感器和/或电容器的方法的流程图。在一些实现中,图13的方法可被实现为用于制造/提供如图2-12中所描述的电感器。
如图13中所示,该方法(在1305)提供包括第一金属层、第二金属层和电容器的管芯。第二金属层可以是后钝化层。管芯可包括钝化层。钝化层可以是介电材料,并且可位于管芯的第一金属层和第二金属层(例如,后钝化层)之间。管芯还可包括凸块下金属化(UBM)层,其耦合至管芯的第二金属层。在一些实现中,使用晶片级封装来制造管芯。电容器可位于管芯的诸下级金属层中。图18-19中进一步描述了带有电容器的管芯的示例。该方法(在1310)将一组焊球耦合到管芯。在一些实现中,将一组焊球耦合至管芯包括将焊球耦合至管芯的UBM层。图2解说了被耦合至管芯的UBM层的焊球的示例。具体来说,图2解说了被耦合至管芯200的UBM 222的焊球204。
该方法进一步(在1315)将包括该组焊球的管芯耦合到印刷电路板(PCB)。PCB包括第三金属层。在一些实现中,PCB可包括附加的金属层(例如,第四金属层、第五金属层)。一旦管芯被耦合至PCB,管芯的第一和第二金属层、该组焊球以及PCB的第三金属层就被配置成作为电感器工作。在一些实现中,PCB的附加金属层(例如,第四金属层、第五金属层)连同管芯的第一和第二金属层、该组焊球以及PCB的第三金属层一起被配置成作为电感器工作。在一些实现中,电感器和电容器的该组合提供具有高Q值的电信号滤波器。在一些实现中,该滤波器是至少陷波滤波器和/或槽式滤波器之一。
本公开描述的电感器的另一优点是它不要求特殊的附加制造工艺。
包括电感器和电容器的示例性集成器件
图2-12解说了新颖电感器和电容器的一些示例。然而,一些实现也可使用不同的设计和配置。图14-15解说了新颖电感器和电容器的其他示例。
图14概念性地解说了一种新颖的用于包括电容器的集成器件的电感器。具体来说,图14解说了通过一组焊球1404耦合至第二管芯1402的第一管芯1400。在一些实现中,第一管芯和/或第二管芯是晶片级封装管芯(例如,使用晶片级封装工艺制造的)。图14解说了位于第一管芯1400中的电容器1403。具体地,电容器1403位于管芯1400的诸下级金属层中。图18-19中进一步描述了在管芯的诸下级金属层中的电容器的更具体示例。在一些实现中,电容器是配置成储存能量(例如,在电场中静电地储存能量)的无源装置(例如,无源电容性装置)。
图14还概念性地解说了由第一管芯1400上的组件、第二管芯1402上的组件、以及至少一个焊球1404界定的电感器1406。在一些实现中,电感器1406被配置成与电容器1403一起作为用于电信号的滤波器来操作。在一些实现中,该滤波器是至少陷波滤波器和/或槽式滤波器之一。在一些实现中,该滤波器是高品质因数(Q)滤波器。
如图14中所示,第一管芯1400包括第一组金属层1410、通孔1412、钝化层1414、第一聚酰亚胺层1416、第二金属层1418、第二聚酰亚胺层1420、以及凸块下金属化(UBM)层1422。在一些实现中,第一组金属层1410是堆叠式金属层。在一些实现中,可在第一组金属层210中的各金属层之间放置介电层。通孔1412将来自第一组金属层1410中的至少一个金属层耦合至第二金属层1418。在一些实现中,第二金属层1418是后钝化层。后钝化层可被称为后钝化互联(PPI)层。在一些实现中,第二金属层1418可以是铜层。UBM层1422耦合至第二金属层1418(例如,铜层)。UBM层1422耦合至焊料1404。
如图14中进一步所示,第二管芯1402包括第一组金属层1430、通孔1432、钝化层1434、第一聚酰亚胺层1436、第二金属层1438、第二聚酰亚胺层1440、以及凸块下金属化(UBM)层1442。在一些实现中,第一组金属层1430是堆叠式金属层。通孔1432将来自第一组金属层1430中的至少一个金属层耦合至第二金属层1438。在一些实现中,第二金属层1438可以是铜层。UBM层1442耦合至第二金属层1438(例如,铜层)。UBM层1442耦合至焊料1404。
在一些实现中,电感器1406可包括绕组。电感器1406的绕组可由来自第一组金属层1410中的至少一个金属层、通孔1412、第二金属层1418、焊料1404、第二金属层1438、通孔1432、以及来自第一组金属层1430中的至少一个金属层限定。电感器1406的绕组可具有数匝(例如,2匝)。
在一些实现中,管芯可以是在管芯封装(其包括封装基板)中。管芯封装可被称为晶片级封装。相应地,在一些实现中,电感器可由第一管芯封装的组件、第二管芯封装的组件、以及一组焊球来界定。
图15中示出了新颖电感器和电容器的另一示例。具体来说,图15解说了在包括电容器的层叠封装(PoP)结构中界定的电感器。如图15中解说的,PoP结构1500包括第一封装基板1502、电容器1503、第一管芯1504、第一组焊球1506、第二封装基板1508、第二管芯1510、第三管芯1512、第二组焊球1514。在一些实现中,第一管芯1504可以是逻辑管芯。在一些实现中,第二和第三管芯1510-1512可以是堆叠式存储器管芯。
在一些实现中,PoP结构1500的第一封装可包括第一封装基板1502、电容器1503、第一管芯1504、以及第一组焊球1506。在一些实现中,第一管芯1504可以是专用集成电路(ASIC)管芯。在一些实现中,PoP结构1500的第二封装可包括第二封装基板1508、第二管芯1510、第三管芯1512、以及第二组焊球1514。在一些实现中,电容器1503是耦合至第一封装基板1502的表面安装无源器件。在一些实现中,电容器是配置成储存能量(例如,在电场中静电地储存能量)的无源装置(例如,无源电容性装置)。
在一些实现中,PoP结构1500中的电感器1516可由第二组焊球1514(例如,焊球1514a、焊球1514b)以及第一和第二封装基板1502和1508中的至少一个金属层来界定。具体来说,在一些实现中,第一封装基板1502的金属层1518、焊球1514a、焊球1514b、以及第二封装基板1508的金属层1520被配置成作为PoP结构1500中的电感器1516来工作。在一些实现中,第一封装基板1502可包括附加的金属层。类似地,第二封装基板1508可包括附加的金属层。在一些实现中,第一封装基板1502和/或第二封装基板1508的一个或多个附加的金属层可以是电感器1516的一部分。即,在一些实现中,第一封装基板1502和/或第二封装基板1508的一个或多个附加的金属层可以被配置成作为电感器1516来工作。例如,在一些实现中,第一封装基板1502的第一和第二金属层、第二封装基板1508的第二和第三金属层、以及焊球1514a-b可被配置成作为电感器来工作。在图15中,焊球1514a-b被集成到电感器1516中。然而,在一些实现中,可代替或协同焊球来使用其它互联装置。
在一些实现中,电感器1516被配置成与电容器1503一起作为用于电信号的滤波器来操作。在一些实现中,该滤波器是至少陷波滤波器和/或槽式滤波器之一。在一些实现中,该滤波器是高品质因数(Q)滤波器。
已描述了各种新颖电感器(例如,由两个管芯界定的电感器、由两个封装基板界定的电感器),以下将描述用于制造/提供这样的电感器的方法。
用于制造/提供电感器和电容器的示例性方法
图16解说了用于制造/提供由两个管芯和一组焊球界定的电感器的方法的流程图。在一些实现中,图16的方法可被实现以制造/提供如图14中所描述的电感器。
如图16中所示,该方法(在1605)提供包括第一金属层和电容器的第一管芯。在一些实现中,该电容器位于第一管芯的诸下级金属层中。图18-19中进一步描述了管芯的诸下级金属层中的电容器的示例。在一些实现中,使用晶片级封装来制造第一管芯。在一些实现中,第一管芯可包括附加的金属层(例如,第三金属层)。此外,在一些实现中,第一管芯的金属层之一(例如,第一金属层)可以是后钝化层。第一管芯可包括钝化层。钝化层可以是介电材料,并且可位于第一管芯的第一金属层和另一金属层之间。第一管芯还可包括凸块下金属化(UBM)层,其耦合至管芯的第一金属层。该方法(在1610)将一组焊球耦合到第一管芯。在一些实现中,将一组焊球耦合至第一管芯包括将焊球耦合至第一管芯的UBM层。图14解说了被耦合至管芯的UBM层的焊球的示例。具体来说,图14解说了被耦合至管芯1400的UBM1422的焊球1404。
该方法进一步(在1615)将包括该组焊球的第一管芯耦合到第二管芯。在一些实现中,使用晶片级封装来制造第二管芯。第二管芯包括第二金属层。在一些实现中,第二管芯可包括附加的金属层(例如,第四金属层、第五金属层)。一旦第一管芯被耦合至第二管芯,第一管芯的第一金属层、该组焊球以及第二管芯的第二金属层被配置成作为电感器来工作。在一些实现中,第二管芯的附加金属层(例如,第四金属层、第五金属层)连同第一管芯的第一和第三金属层、该组焊球以及第二管芯的第二金属层可被配置成作为电感器工作。
在一些实现中,电感器被配置成与电容器一起作为用于电信号的滤波器来操作。在一些实现中,该滤波器是至少陷波滤波器和/或槽式滤波器之一。在一些实现中,该滤波器是高品质因数(Q)滤波器。
图17解说了用于制造/提供由两个封装基板和一组焊球界定的电感器的方法的流程图,其中至少一个基板包括电容器。在一些实现中,图17的方法可被实现以制造/提供如图15中所描述的电感器。
如图17中所示,该方法(在1705)提供包括第一金属层和电容器的第一封装基板。在一些实现中,电容器是表面安装无源器件。在一些实现中,第一封装基板可包括附加的金属层(例如,第三金属层)。在一些实现中封装基板可包括一个或多个管芯。该方法(在1710)将一组焊球耦合到第一封装基板。
该方法进一步(在1715)将包括该组焊球的第一封装基板耦合到第二封装基板。第二封装基板包括第二金属层。在一些实现中,第二封装基板可包括附加的金属层(例如,第四金属层、第五金属层)。在一些实现中,第二封装基板还可包括一个或多个管芯。一旦第一封装基板被耦合至第二封装基板,第一封装基板的第一金属层、该组焊球以及第二封装基板的第二金属层就被配置成作为电感器来工作。在一些实现中,第二封装基板的附加金属层(例如,第四金属层、第五金属层)连同第一封装基板的第一和第三金属层、该组焊球以及第二封装基板的第二金属层一起可被配置成作为电感器工作。在一些实现中,该电感器被配置成与电容器一起作为用于电信号的滤波器来操作。在一些实现中,该滤波器是至少陷波滤波器和/或槽式滤波器之一。在一些实现中,该滤波器是高品质因数(Q)滤波器。
包括电容器和部分电感器的示例性集成器件
图18解说了包括电容器和部分电感器的集成器件1800的剖视图的示例。集成器件1800包括基板1801、若干下级金属层和介电层1802、焊盘1804、钝化层1806、第一绝缘层1808、第一金属重分布层1810、第二绝缘层1812、和凸块下金属化(UBM)层1814。集成器件1800还包括焊球1816。具体地,集成器件1800的焊球1816耦合至印刷电路板(PCB)(未示出)的迹线。在一些实现中,焊球1816、UBM层1814、和/或第一金属重分布层1810是集成器件1800的电感器的一部分。
下级金属层和介电层1802包括电容器。在一些实现中,该电容器是配置成储存能量(例如,在电场中静电地储存能量)的无源电容性装置。在一些实现中,该电容器是金属-绝缘体-金属(MIM)电容器。该电容器包括第一互连1820、第二互连1821、第三互连1823、第四互连1824、和第五互连1825。在一些实现中,第一互连1820是第一通孔。在一些实现中,第二互连1821是第一迹线。在一些实现中,第三互连1823是第二迹线。在一些实现中,第四互连1824是第二通孔。在一些实现中,第五互连1825是第三迹线。在一些实现中,第一互连1820、第二互连1821、第三互连1823、第四互连1824、和/或第五互连1825是集成器件1800(例如,管芯)中的下级金属层。
图19解说了包括电容器和部分电感器的集成器件1900的剖视图的示例。集成器件1900包括基板1901、若干下级金属层和介电层1902、焊盘1904、钝化层1906、第一绝缘层1908、第一金属重分布层1910、第二绝缘层1912、和凸块下金属化(UBM)层1914。集成器件1900还包括焊球1916。具体地,集成器件1900的焊球1916耦合至印刷电路板(PCB)(未示出)的迹线。在一些实现中,焊球1916、UBM层1914、和/或第一金属重分布层1910是集成器件1900的电感器的一部分。
下级金属层和介电层1902包括电容器。在一些实现中,电容器是配置成储存能量(例如,在电场中静电地储存能量)的无源电容性装置。在一些实现中,电容器是金属上金属(MOM)电容器。电容器包括第一互连1920、第二互连1921、第三组互连1922、第四互连1923、第五组互连1924、和第六互连1925。在一些实现中,第一互连1920是第一通孔。在一些实现中,第二互连1921是第一迹线。在一些实现中,第三组互连1922是第二组通孔。在一些实现中,第四互连1923是第二迹线。在一些实现中,第五组互连1924是第三组通孔。在一些实现中,第六互连1925是第三迹线。在一些实现中,第一互连1920、第二互连1921、第三组互连1922、第四互连1923、第五组互连1924、和/或第六互连1925是集成器件1900(例如,管芯)中的下级金属层。
用于提供/制造包括电容器的管芯的示例性工序
图20(其包括图20A-20D)解说了用于提供和/或制造包括电容器和至少部分电感器的集成器件的示例性工序。在一些实现中,图20A-20D的工序可被用于提供和/或制造图2-12、18-19的集成器件和/或本公开中描述的其他集成器件。
图20A的阶段1解说了在提供(例如,形成、制造)基板(例如,基板2001)之后的阶段。在一些实现中,基板是晶片。不同实现可以将不同材料用于该基板(例如,硅基板、玻璃基板)。
阶段2解说了在基板2001上提供(例如,形成、制造)若干下级金属层和介电层(例如,下级金属层和介电层2002)之后的状态。不同实现可以提供不同数目的下级金属层和介电层(例如,M1金属层、M2金属层、M3金属层、M4金属层、M5金属层、M6金属层、M7金属层)。在一些实现中,还在基板2001和/或下级金属层和介电层2002中提供电路、布线和/或互连。如阶段2中所示,电容器2003设在下级金属层和介电层2002中。在一些实现中,电容器2003是金属-绝缘体-金属(MIM)电容器,如图18中所示。然而,在一些实现中,电容器2003可以是其他类型的电容器,诸如图19的金属上金属(MOM)电容器。
阶段3解说了在下级金属层和介电层2002上提供(例如,形成、制造)至少一个焊盘(例如,焊盘2004)之后的状态。在一些实现中,该焊盘被耦合至这些下级金属层之一(例如,顶部的下级金属层,即M7金属层)。在一些实现中,焊盘2004是铝焊盘。然而,不同实现可以将不同材料用于焊盘2004。不同实现可以使用不同工艺来在下级金属层和介电层2002上提供焊盘。例如,在一些实现中,光刻和/或蚀刻工艺可被用于在下级金属层和介电层2002上提供焊盘2004。
阶段4解说了在下级金属层和介电层2002上提供(例如,形成、制造)钝化层(例如,钝化层2006)之后的状态。不同实现可为钝化层使用不同材料。如阶段4中所示,在下级金属层和介电层2002上提供钝化层2006,从而暴露焊盘2004的至少一部分。
图20B的阶段5解说了在钝化层2006和焊盘2004上提供(例如,形成、制造)第一绝缘层(例如,第一绝缘层2008)之后的状态。不同实现可以将不同材料用于第一绝缘层2008。例如,第一绝缘层2008可以是聚苯并恶唑(PbO)层或聚合物层。
阶段6解说了在第一绝缘层2008中提供(例如,形成、制造)腔(例如,腔2009)之后的状态。如进一步在阶段6中所示,在焊盘2004之上创建腔2009。不同的实现可不同地创建腔2009。例如,可通过蚀刻第一绝缘层2008来提供/创建腔2009。
阶段7解说了在提供(例如,形成、制造)第一金属重分布层之后的状态。具体而言,在焊盘2004和第一绝缘层2008之上提供第一金属重分布层2010。如阶段20中所示,第一金属重分布层2010被耦合至焊盘2004。在一些实现中,第一金属重分布层2010是铜层。
图20C的阶段8解说了在第一绝缘层2008和第一金属重分布层2010上提供(例如,形成、制造)第二绝缘层(例如,第二绝缘层2012)之后的状态。不同实现可为第二绝缘层2012使用不同材料。例如,第二绝缘层2012可以是聚苯并噁唑(PbO)层或者聚合物层。
阶段9解说了在第二绝缘层2012中提供(例如,形成、制造)腔(例如,腔2013)之后的状态。不同的实现可不同地创建腔2013。例如,可以通过蚀刻第二绝缘层2012来提供/创建腔2013。
阶段10解说了在提供(例如,形成、制造)凸块下金属化(UBM)层之后的状态。具体而言,在第二绝缘层2012的腔2013中提供凸块下金属化(UBM)层2014。如阶段21所示,UBM层2014耦合至第一金属重分布层2010。在一些实现中,UBM层2014是铜层。
阶段11解说了在UBM层上提供焊球之后的状态。具体而言,焊球2016耦合至UBM层2014。在一些实现中,焊球2016、UBM层2014、和/或第一金属重分布层2010是集成器件中的电感器的一部分。
用于提供/制造包括电容器的管芯的方法的示例性流程图
图21解说了用于提供和/或制造包括电容器的集成器件的方法的示例性流程图。在一些实现中,图21的流程图可被用于提供和/或制造图2、6的集成器件和/或本公开中描述的其他集成器件。
该方法(在2105处)提供基板。在一些实现中,(在2105)提供基板包括提供晶片(例如,硅晶片)。然而,不同实现可以将不同材料用于基板(例如,玻璃基板)。该方法随后可任选地(在2110)在下级金属层中提供电容器(例如,MIM电容器、MOM电容器)。
该方法进一步(在2115)在下级金属层和介电层之一(例如,M7金属层)上提供至少一个焊盘。在一些实现中,(在2115)提供焊盘包括将焊盘耦合至这些下级金属层之一(例如,顶部的下级金属层,即M7金属层)。在一些实现中,该焊盘是铝焊盘。然而,不同实现可以将不同材料用于该焊盘。此外,不同实现可以使用不同工艺来在下级金属层和介电层上提供焊盘。例如,在一些实现中,光刻和/或蚀刻工艺可被用于(在2115)在下级金属层和介电层上提供焊盘。
该方法(在2120)提供钝化层(例如,钝化层2306)、第一绝缘层(例如,第一绝缘层2308)、重分布层(例如,重分布层2310)、和第二绝缘层(例如,第二绝缘层2312)。不同实现可为钝化层使用不同材料。在一些实现中,在下级金属层和介电层上提供钝化层,从而暴露焊盘的至少一部分。在一些实现中,金属重分布层设在焊盘和第一绝缘层之上。在一些实现中,金属重分布层被耦合至焊盘。在一些实现中,金属重分布层是铜层。
不同实现可以将不同材料用于第一和第二绝缘层。例如,第一和第二绝缘层可以是聚苯并噁唑(PbO)层和/或聚合物层。
该方法随后(在2125)提供凸块下金属化(UBM)层。在一些实现中,(在2125)提供UBM层包括将UBM层耦合至金属重分布层。在一些实现中,UBM层是铜层。该方法进一步(在2135)在UBM层上提供焊球。
不同实现可使用不同工艺来形成和/或制造金属层(例如,重分布层、凸块下金属化层、突起)。在一些实现中,这些工艺包括半加成图案化(SAP)工艺和镶嵌工艺。这些各种不同工艺在下文进一步描述。
示例性半加成图案化(SAP)工艺
图22解说了用于使用半加成图案化(SAP)工艺来形成互连以在一个或多个介电层中提供和/或形成互连(例如,重分布层、凸块下金属化层、突起)的工序。如图22中所示,阶段1解说了在提供(例如,形成)介电层2202之后的集成器件(例如,基板)的状态。在一些实现中,阶段1解说了介电层2202包括第一金属层2204。在一些实现中,第一金属层2204是晶种层。在一些实现中,可以在提供(例如,接收或形成)介电层2202之后在介电层2202上提供(例如,形成)第一金属层2204。阶段1解说了在介电层2202的第一表面上提供(例如,形成)第一金属层2204。在一些实现中,第一金属层2204是通过使用沉积工艺(例如,PVD、CVD、镀敷工艺)来提供的。
阶段2解说了在第一金属层2204上选择性地提供(例如,形成)光致抗蚀层2206(例如,光显影抗蚀层)之后的集成器件的状态。在一些实现中,选择性地提供抗蚀层2206包括在第一金属层2204上提供抗蚀层2206并且通过显影(例如,使用显影工艺)来选择性地移除抗蚀层2206的诸部分。阶段2解说了提供抗蚀层2206,从而形成腔2208。
阶段3解说了在腔2208中形成第二金属层2210之后的集成器件的状态。在一些实现中,在第一金属层2204的暴露部分上方形成第二金属层2210。在一些实现中,第二金属层2210是通过使用沉积工艺(例如,镀敷工艺)来提供的。
阶段4解说了在移除抗蚀层2206之后的集成器件的状态。不同实现可将不同工艺用于移除抗蚀层2206。
阶段5解说了在选择性地移除第一金属层2204的诸部分之后的集成器件的状态。在一些实现中,移除第一金属层2204的未被第二金属层2210覆盖的一个或多个部分。如阶段5中所示,剩余的第一金属层2204和第二金属层2210可以在集成器件和/或基板中形成和/或界定互连2212(例如,迹线、通孔、焊盘)。在一些实现中,移除第一金属层2206,以使得位于第二金属层2210下方的第一金属层2204的尺寸(例如,长度、宽度)小于第二金属层2210的尺寸(例如,长度、宽度),这可导致底切,如图22的阶段5所示。在一些实现中,以上提及的过程可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
图23解说了用于使用(SAP)工艺在一个或多个介电层中提供和/或形成互连(例如,重分布层、凸块下金属化层、突起)的方法的流程图。该方法(在2305)提供介电层(例如,介电层2202)。在一些实现中,提供介电层包括形成介电层。在一些实现中,提供介电层包括形成第一金属层(例如,第一金属层2204)。在一些实现中,第一金属层是晶种层。在一些实现中,可以在提供(例如,接收或形成)介电层之后在该介电层上提供(例如,形成)第一金属层。在一些实现中,第一金属层是通过使用沉积工艺(例如,物理气相沉积(PVD)或镀敷工艺)来提供的。
该方法(在2310)选择性地在第一金属层上提供光致抗蚀层(例如,光显影抗蚀层2206)。在一些实现中,选择性地提供抗蚀层包括在第一金属层上提供第一抗蚀层并且选择性地移除抗蚀层的诸部分(这提供一个或多个腔)。
该方法随后(在2315)在光致抗蚀层的腔中提供第二金属层(例如,第二金属层2210)。在一些实现中,在第一金属层的暴露部分上方形成第二金属层。在一些实现中,第二金属层是通过使用沉积工艺(例如,镀敷工艺)来提供的。
该方法进一步(在2320)移除抗蚀层。不同实现可将不同工艺用于移除抗蚀层。该方法还(在2325)选择性地移除第一金属层的诸部分。在一些实现中,移除第一金属层的未被第二金属层覆盖的一个或多个部分。在一些实现中,任何剩余的第一金属层和第二金属层可以在集成器件和/或基板中形成和/或界定一个或多个互连(例如,迹线、通孔、焊盘)。在一些实现中,以上提及的方法可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
示例性镶嵌工艺
图24解说了用于使用镶嵌工艺来形成互连以在介电层中提供和/或形成互连(例如,重分布层、凸块下金属化层、突起)的工序。如图24中所示,阶段1解说了在提供(例如,形成)介电层2402之后的集成器件的状态。在一些实现中,介电层2402是无机层(例如,无机膜)。
阶段2解说了在介电层2402中形成腔2404之后的集成器件的状态。不同实现可将不同工艺用于在介电层2402中提供腔2404。
阶段3解说了在介电层2402上提供第一金属层2406之后的集成器件的状态。如阶段3中所示,在介电层2402的第一表面上提供第一金属层2406。在介电层2402上提供第一金属层2406,以使得第一金属层2406占据介电层2402的轮廓,包括腔2404的轮廓在内。在一些实现中,第一金属层2406是晶种层。在一些实现中,第一金属层2406是通过使用沉积工艺(例如,物理气相沉积(PVD)、化学气相沉积(CVP)、或镀敷工艺)来提供的。
阶段4解说了在腔2404中和介电层2402的表面中形成第二金属层2408之后的集成器件的状态。在一些实现中,在第一金属层2406的暴露部分上方形成第二金属层2408。在一些实现中,第二金属层2408是通过使用沉积工艺(例如,镀敷工艺)来提供的。
阶段5解说了在移除第二金属层2408的诸部分和第一金属层2406的诸部分之后的集成器件的状态。不同实现可使用不同工艺来移除第二金属层2408和第一金属层2406。在一些实现中,化学机械抛光(CMP)工艺被用于移除第二金属层2408的诸部分和第一金属层2406的诸部分。如阶段5中所示,剩余的第一金属层2406和第二金属层2408可以在集成器件和/或基板中形成和/或界定互连2412(例如,迹线、通孔、焊盘)。如阶段5中所示,以在第二金属层2410的基底部分和(诸)侧面部分上形成第一金属层2406的方式来形成互连2412。在一些实现中,腔2404可以包括两级电介质中的沟和/或孔的组合,以使得可以在单个沉积步骤中形成通孔和互连(例如,金属迹线)。在一些实现中,以上提及的过程可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
图25解说了用于使用镶嵌工艺来形成互连以在介电层中提供和/或形成互连(例如,重分布层、凸块下金属化层、突起)的方法的流程图。该方法(在2505)提供介电层(例如,介电层2402)。在一些实现中,提供介电层包括形成介电层。在一些实现中,提供介电层包括从供应商接收介电层。在一些实现中,介电层是无机层(例如,无机膜)。
该方法(在2510)在介电层中形成至少一个腔(例如,腔2404)。不同实现可将不同工艺用于在介电层中提供腔。
该方法(在2515)在介电层上提供第一金属层(例如,第一金属层2406)。在一些实现中,在介电层的第一表面上提供(例如,形成)第一金属层。在一些实现中,在介电层上提供第一金属层,以使得第一金属层占据介电层的轮廓,包括腔的轮廓在内。在一些实现中,第一金属层是晶种层。在一些实现中,第一金属层2406是通过使用沉积工艺(例如,PVD、CVD或镀敷工艺)来提供的。
该方法(在2520)在腔中和介电层的表面中提供第二金属层(例如,第二金属层2408)。在一些实现中,在第一金属层的暴露部分上方形成第二金属层。在一些实现中,第二金属层是通过使用沉积工艺(例如,镀敷工艺)来提供的。在一些实现中,第二金属层与第一金属层相似或相同。在一些实现中,第二金属层不同于第一金属层。
该方法随后(在2525)移除第二金属层的诸部分和第一金属层的诸部分。不同实现可使用不同工艺来移除第二金属层和第一金属层。在一些实现中,化学机械抛光(CMP)工艺被用于移除第二金属层的诸部分和第一金属层的诸部分。在一些实现中,剩余的第一金属层和第二金属层可以形成和/或界定互连(例如,互连2412)。在一些实现中,互连可以包括集成器件和/或基板中的至少迹线、通孔、和/或焊盘中的一者。在一些实现中,以在第二金属层的基底部分和(诸)侧面部分上形成第一金属层的方式来形成互连。在一些实现中,以上提及的方法可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
示例性电子设备
图26解说了可集成有前述集成器件、半导体器件、集成电路、管芯、中介体或封装中的任何一者的各种电子设备。例如,移动电话2602、膝上型计算机2604、以及固定位置终端2606可包括如本文所述的集成器件2600。集成器件2600可以是例如本文所述的集成电路、基板、管芯、封装或层叠封装(PoP)器件中的任一者。图26中所解说的设备2602、2604、2606仅是示例性的。其它电子设备也能以集成器件2600为其特征,此类电子设备包括但不限于移动设备、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单位(诸如仪表读取设备)、通信设备、智能电话、平板计算机或者存储或检索数据或计算机指令的任何其它设备,或者其任何组合。
图2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20A-20D、21、22、23、24、25和/或26中解说的组件、步骤、特征和/或功能中的一者或多者可以被重新编排和/或组合成单个组件、步骤、特征或功能,或实施在数个组件、步骤、或功能中。也可添加额外的元件、组件、步骤、和/或功能而不会脱离本公开。还应注意,本公开中的图2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20A-20D、21、22、23、24、25和/或26及其相应描述不限于管芯和/或IC。在一些实现中,图2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20A-20D、21、22、23、24、25和/或26及其相应描述可被用于制造、创建、提供、和/或生产集成器件。在一些实现中,集成器件可以包括管芯封装、集成电路(IC)、晶片、半导体器件、基板和/或中介体。
措辞“示例性”在本文中用于意指“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样,术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中被用于指两个对象之间的直接或间接耦合。例如,如果对象A物理地接触对象B,且对象B接触对象C,则对象A和C可仍被认为是彼此耦合的——即便它们并非彼此直接物理接触。
还应注意,这些实施例可能是作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程,但是这些操作中有许多操作能够并行或并发地执行。另外,这些操作的次序可被重新安排。过程在其操作完成时终止。
本文中所描述的本公开的各种特征可实现于不同系统中而不会脱离本公开。应注意,本公开的以上各方面仅是示例,且不应被解释成限定本公开。对本公开的各方面的描述旨在是解说性的,而非限定所附权利要求的范围。由此,本发明的教导可以现成地应用于其他类型的装置,并且许多替换、修改和变形对于本领域技术人员将是显而易见的。

Claims (45)

1.一种集成器件,包括:
电容器;以及
电耦合至所述电容器的电感器,其中所述电感器和所述电容器被配置成作为所述集成器件中用于电信号的滤波器来操作,所述电感器包括:
印刷电路板(PCB)的第一金属层;
耦合至所述PCB的一组焊球;以及
在管芯中的第二金属层。
2.如权利要求1所述的集成器件,其特征在于,所述电容器位于所述管芯中。
3.如权利要求1所述的集成器件,其特征在于,所述电容器是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
4.如权利要求1所述的集成器件,其特征在于,所述电容器是所述PCB上的表面安装无源器件。
5.如权利要求1所述的集成器件,其特征在于,所述第一金属层是所述PCB上的迹线。
6.如权利要求1所述的集成器件,其特征在于,所述第二金属层是所述管芯的凸块下金属化(UBM)层。
7.如权利要求1所述的集成器件,其特征在于,所述电感器进一步包括在所述管芯中的第三金属层。
8.如权利要求7所述的集成器件,其特征在于,所述第二金属层是所述管芯的凸块下金属化(UBM)层,并且所述第三金属层是所述管芯的重分布层。
9.如权利要求1所述的集成器件,其特征在于,所述集成器件被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
10.一种装备,包括:
配置成储存能量的无源装置;以及
电耦合至所述无源装置的电感器,其中所述电感器和所述无源装置被配置成作为所述集成器件中用于电信号的滤波器来操作,所述电感器包括:
印刷电路板(PCB)的第一金属层;
耦合至所述PCB的一组焊球;以及
在管芯中的第二金属层。
11.如权利要求10所述的装备,其特征在于,所述无源装置位于所述管芯中。
12.如权利要求10所述的装备,其特征在于,所述无源装置是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
13.如权利要求10所述的装备,其特征在于,所述无源装置是所述PCB上的表面安装无源器件。
14.如权利要求10所述的装备,其特征在于,所述第一金属层是所述PCB上的迹线。
15.如权利要求10所述的装备,其特征在于,所述第二金属层是所述管芯的凸块下金属化(UBM)层。
16.如权利要求10所述的装备,其特征在于,所述电感器进一步包括在所述管芯中的第三金属层。
17.如权利要求16所述的装备,其特征在于,所述第二金属层是所述管芯的凸块下金属化(UBM)层,并且所述第三金属层是所述管芯的重分布层。
18.如权利要求10所述的装备,其特征在于,所述装备被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
19.一种用于制造集成器件的方法,包括:
提供电容器;以及
提供电感器以使得所述电感器电耦合至所述电容器,其中所述电感器和所述电容器被配置成作为所述集成器件中用于电信号的滤波器来操作,其中提供所述电感器包括:
形成印刷电路板(PCB)的第一金属层;
提供耦合至所述PCB的一组焊球;以及
形成在管芯中的第二金属层。
20.如权利要求19所述的方法,其特征在于,所述电容器位于所述管芯中。
21.如权利要求19所述的方法,其特征在于,所述电容器是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
22.如权利要求19所述的方法,其特征在于,所述电容器是所述PCB上的表面安装无源器件。
23.如权利要求19所述的方法,其特征在于,所述第一金属层是所述PCB上的迹线。
24.如权利要求19所述的方法,其特征在于,所述第二金属层是所述管芯的凸块下金属化(UBM)层。
25.如权利要求19所述的方法,其特征在于,提供所述电感器进一步包括形成在所述管芯中的第三金属层。
26.如权利要求25所述的方法,其特征在于,所述第二金属层是所述管芯的凸块下金属化(UBM)层,并且所述第三金属层是所述管芯的重分布层。
27.如权利要求19所述的方法,其特征在于,所述集成器件被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
28.一种集成器件,包括:
电容器;以及
电耦合至所述电容器的电感器,其中所述电感器和所述电容器被配置成作为所述集成器件中用于电信号的滤波器来操作,所述电感器包括:
基板的第一金属层;
耦合至所述基板的一组焊球;以及
在管芯中的第二金属层。
29.如权利要求28所述的集成器件,其特征在于,所述电容器位于所述管芯中。
30.如权利要求28所述的集成器件,其特征在于,所述电容器是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
31.如权利要求28所述的集成器件,其特征在于,所述电容器是所述基板上的表面安装无源器件。
32.如权利要求28所述的集成器件,其特征在于,所述第一金属层是所述基板上的迹线。
33.如权利要求28所述的集成器件,其特征在于,所述基板是至少封装基板和/或中介体中的一者。
34.如权利要求28所述的集成器件,其特征在于,所述集成器件被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
35.一种装备,包括:
配置成储存能量的无源装置;以及
电耦合至所述无源装置的电感器,其中所述电感器和所述无源装置被配置成作为所述装备中用于电信号的滤波器来操作,所述电感器包括:
基板的第一金属层;
耦合至所述基板的一组焊球;以及
在管芯中的第二金属层。
36.如权利要求35所述的装备,其特征在于,所述无源装置位于所述管芯中。
37.如权利要求35所述的装备,其特征在于,所述无源装置是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
38.如权利要求35所述的装备,其特征在于,所述无源装置是所述基板上的表面安装无源器件。
39.如权利要求35所述的装备,其特征在于,所述基板是至少封装基板和/或中介体中的一者。
40.如权利要求35所述的装备,其特征在于,所述装备被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
41.一种用于制造集成器件的方法,包括:
提供电容器;以及
提供电感器以使得所述电感器电耦合至所述电容器,其中所述电感器和所述电容器被配置成作为所述集成器件中用于电信号的滤波器来操作,其中提供所述电感器包括:
形成基板的第一金属层;
提供耦合至所述基板的一组焊球;以及
形成在管芯中的第二金属层。
42.如权利要求41所述的方法,其特征在于,所述电容器位于所述管芯中。
43.如权利要求41所述的方法,其特征在于,所述电容器是至少金属-绝缘体-金属(MIM)电容器、和/或金属上金属(MOM)电容器中的一者。
44.如权利要求41所述的方法,其特征在于,所述电容器是所述基板上的表面安装无源器件。
45.如权利要求41所述的方法,其特征在于,所述集成器件被纳入到以下至少一者中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
CN201580035741.6A 2014-07-03 2015-07-01 在晶片级封装(wlp)集成器件中实现的高品质因数滤波器 Active CN106663671B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/323,907 US9373583B2 (en) 2013-03-01 2014-07-03 High quality factor filter implemented in wafer level packaging (WLP) integrated device
US14/323,907 2014-07-03
PCT/US2015/038895 WO2016004245A1 (en) 2014-07-03 2015-07-01 High quality factor filter implemented in wafer level packaging (wlp) integrated device

Publications (2)

Publication Number Publication Date
CN106663671A true CN106663671A (zh) 2017-05-10
CN106663671B CN106663671B (zh) 2021-01-22

Family

ID=53546758

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580035741.6A Active CN106663671B (zh) 2014-07-03 2015-07-01 在晶片级封装(wlp)集成器件中实现的高品质因数滤波器

Country Status (3)

Country Link
EP (1) EP3164888A1 (zh)
CN (1) CN106663671B (zh)
WO (1) WO2016004245A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111480229A (zh) * 2017-12-21 2020-07-31 高通股份有限公司 三维电感器-电容器装置和制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899313B2 (en) 2016-07-11 2018-02-20 International Business Machines Corporation Multi terminal capacitor within input output path of semiconductor package interconnect
WO2019066984A1 (en) * 2017-09-30 2019-04-04 Intel Corporation INDUCTIVE PATH FORMATION USING CHIP INTERCONNECTIONS

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150968A1 (en) * 2003-02-04 2004-08-05 Shmuel Ravid Method for integrated high Q inductors in FCGBA packages
CN101101912A (zh) * 2006-07-03 2008-01-09 恩益禧电子股份有限公司 具有电感器的半导体装置
CN101202151A (zh) * 2006-09-13 2008-06-18 赛骑有限公司 具有高q电感器的集成无源器件
CN101383340A (zh) * 2007-06-12 2009-03-11 万国半导体股份有限公司 具有堆叠分立电感器结构的半导体功率器件
US8350658B1 (en) * 2002-12-13 2013-01-08 Volterra Semiconductor Corporation Method for making magnetic components with N-phase coupling, and related inductor structures
US20130037924A1 (en) * 2011-08-10 2013-02-14 Skyworks Solutions, Inc. Antenna switch modules and methods of making the same
JP2014011284A (ja) * 2012-06-29 2014-01-20 Hitachi Ltd インターポーザ、プリント基板及び半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860178B2 (en) * 2006-07-03 2014-10-14 Renesas Electronics Corporation Semiconductor device having an inductor
US20090085704A1 (en) * 2007-10-01 2009-04-02 Infineon Technologies Austria Ag Chip inductor
US8471358B2 (en) * 2010-06-01 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. 3D inductor and transformer
US9406738B2 (en) * 2011-07-20 2016-08-02 Xilinx, Inc. Inductive structure formed using through silicon vias

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8350658B1 (en) * 2002-12-13 2013-01-08 Volterra Semiconductor Corporation Method for making magnetic components with N-phase coupling, and related inductor structures
US20040150968A1 (en) * 2003-02-04 2004-08-05 Shmuel Ravid Method for integrated high Q inductors in FCGBA packages
CN101101912A (zh) * 2006-07-03 2008-01-09 恩益禧电子股份有限公司 具有电感器的半导体装置
CN101202151A (zh) * 2006-09-13 2008-06-18 赛骑有限公司 具有高q电感器的集成无源器件
CN101383340A (zh) * 2007-06-12 2009-03-11 万国半导体股份有限公司 具有堆叠分立电感器结构的半导体功率器件
US20130037924A1 (en) * 2011-08-10 2013-02-14 Skyworks Solutions, Inc. Antenna switch modules and methods of making the same
JP2014011284A (ja) * 2012-06-29 2014-01-20 Hitachi Ltd インターポーザ、プリント基板及び半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111480229A (zh) * 2017-12-21 2020-07-31 高通股份有限公司 三维电感器-电容器装置和制备方法
CN111480229B (zh) * 2017-12-21 2023-10-13 高通股份有限公司 三维电感器-电容器装置和制备方法

Also Published As

Publication number Publication date
EP3164888A1 (en) 2017-05-10
CN106663671B (zh) 2021-01-22
WO2016004245A1 (en) 2016-01-07

Similar Documents

Publication Publication Date Title
CN106463496B (zh) 包括无机层中的高密度互连和有机层中的重分布层的集成器件
CN107408513B (zh) 包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装
CN105874593B (zh) 堆叠式导电互连电感器
US8344478B2 (en) Inductors having inductor axis parallel to substrate surface
US8618631B2 (en) On-chip ferrite bead inductor
US8941212B2 (en) Helical spiral inductor between stacking die
CN107078117A (zh) 封装基板或印刷电路板(pcb)中的高品质因数电感器和高品质因数滤波器
CN104969312B (zh) 无基板分立耦合电感器结构
CN106415832A (zh) 集成器件的重分布层(rdl)中的超环电感器
CN105084291B (zh) 一种垂直型平面螺旋电感及其制备方法、电子装置
CN106133897A (zh) 包括重分布层上的堆叠管芯的集成器件
KR102167962B1 (ko) 집적 인덕터를 내부에 갖는 반도체 구조체
CN107735860A (zh) 包括电容器、重分布层、和分立同轴连接的封装基板
US9583433B2 (en) Integrated device package comprising conductive sheet configured as an inductor in an encapsulation layer
US9373583B2 (en) High quality factor filter implemented in wafer level packaging (WLP) integrated device
CN106663671A (zh) 在晶片级封装(wlp)集成器件中实现的高品质因数滤波器
US10170536B1 (en) Magnetic memory with metal oxide etch stop layer and method for manufacturing the same
US8519524B1 (en) Chip stacking structure and fabricating method of the chip stacking structure
CN105453258A (zh) 基板上的集成无源器件(ipd)
TW202242926A (zh) 電感結構及其製造方法
CN102339810A (zh) 硅基基板及其制作方法
TW201203480A (en) Silicon based substrate and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant