CN107078117A - 封装基板或印刷电路板(pcb)中的高品质因数电感器和高品质因数滤波器 - Google Patents

封装基板或印刷电路板(pcb)中的高品质因数电感器和高品质因数滤波器 Download PDF

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Abstract

一种封装基板(或印刷电路板)，其包括至少一个介电层、至少部分地位于该介电层中的第一电感器结构、第三互连和第二电感器结构。第一电感器结构包括第一互连、耦合至第一互连的第一通孔、以及耦合至第一通孔的第二互连。第三互连耦合至第一电感器结构。第三互连被配置成提供用于接地信号的电路径。第二电感器结构至少部分地位于该介电层中。第二电感器耦合至第三互连。第二电感器结构包括第四互连、耦合至第四互连的第二通孔、以及耦合至第二通孔的第五互连。第一和第二电感器结构被配置成与电容器一起作为三次谐波抑制滤波器来操作。

Description

封装基板或印刷电路板(PCB)中的高品质因数电感器和高品 质因数滤波器
相关申请的交叉引用
本申请要求于2014年9月11日向美国专利商标局提交的美国非临时申请No.14/484,000的优先权和权益，其全部内容通过援引纳入于此。
背景
领域
各个特征涉及封装基板或印刷电路板(PCB)中的高品质因数电感器和/或高品质因数滤波器。
背景技术
位于集成电路(IC)封装中的电感器由于在IC封装中有限的占用空间的原因而在其支持高电流的能力方面受到限制。具体而言，由于这些电感器位于IC中，因此这些电感器的大小受到IC大小的限制。作为IC中的受限空间的结果，这些电感器通常具有高电阻和低品质(Q)因数。图1概念性地解说了包括电感器的半导体器件。具体而言，图1解说了管芯100、封装基板102、一组焊球104、印刷电路板(PCB)106、以及电感器108。如图1所示，管芯100耦合至封装基板102。封装基板102通过该组焊球104耦合至PCB 106。电感器108被限定并位于管芯100中。
图1还解说了在电感器108附近的区域中一些焊球被省略/移除。这是因为焊球可影响/破坏电感器的性能。更具体地，电感器附近的焊球可破坏电感器的磁通，这导致电感器的低电感和低Q因数，这也是为何在电感器附近的区域中移除了焊球。然而，移除封装基板与PCB之间的焊球可影响封装基板和PCB的结构稳定性。因此，当前的IC设计在确定将管芯和封装基板耦合至PCB时要使用多少个焊球以及在哪里放置焊球时必须衡量移除焊球的益处(例如，得到具有更好电感和Q因数的电感器)比对移除焊球的缺点(例如，稳定性较低的封装基板/PCB结构)。
因此，对于集成器件而言，需要改进的电感器设计。理想地，这样的电感器将具有更好的电感性能、更低的电阻以及更好的品质因数值，而无需牺牲半导体器件的结构稳定性。此外，此类电感器可被用作具有高品质因数值的滤波器的一部分。
概述
本文所描述的各个特征、装置和方法提供了封装基板或印刷电路板(PCB)中的高品质因数电感器和/或高品质因数滤波器。
第一示例提供了一种封装基板，其包括：至少一个介电层，至少部分地位于该介电层中的第一电感器结构，耦合至第一电感器结构的第三互连，以及至少部分地位于该介电层中的第二电感器结构。第二电感器耦合至第三互连。第三互连被配置成提供用于接地信号的电路径。第一电感器结构包括第一互连、耦合至第一互连的第一通孔、以及耦合至第一通孔的第二互连。第二电感器结构包括第四互连、耦合至第四互连的第二通孔、以及耦合至第二通孔的第五互连。
根据一方面，第一电感器结构和第二电感器结构是封装基板中的多个电感器结构中的电感器结构，该多个电感器结构以阵列配置排列。
根据一方面，第一电感器结构包括第一焊球。
根据一方面，第一和第二电感器结构被配置成与电容器一起作为滤波器来操作。该滤波器是至少抑制滤波器和/或三次谐波抑制滤波器之一。该电容器是位于耦合至封装基板的集成器件中的电容器。
根据一方面，第三互连是第二互连和第五互连的部分。
根据一方面，第一电感器结构和第二电感器结构个体或集体地包括约20或更大的品质因数。
根据一方面，第一电感器结构和第二电感器结构个体或集体地包括约200或更大的品质因数。
根据一方面，该集成器件被纳入音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机中的至少一者中。
第二示例提供了一种封装基板，其包括：至少一个介电层；被配置成提供封装基板中的电感的第一电感性装置；耦合至第一电感性装置的互连装置，该互连装置被配置成提供用于接地信号的电路径；以及被配置成提供封装基板中的电感的第二电感性装置。第二电感性装置耦合至该互连装置。
根据一方面，第一电感性装置和第二电感性装置是封装基板中的多个电感器装置中的电感性装置，该多个电感性装置以阵列配置排列。
根据一方面，第一和第二电感性装置结构被配置成与电容性装置一起作为滤波器来操作。该滤波器是至少抑制滤波器和/或三次谐波抑制滤波器之一。
根据一方面，该封装基板被纳入到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机中的至少一者中。
第三示例提供了一种印刷电路板(PCB)，其包括：至少一个介电层，至少部分地位于该介电层中的第一电感器结构，耦合至第一电感器结构的第三互连，以及至少部分地位于该介电层中的第二电感器结构。第二电感器耦合至第三互连。第三互连被配置成提供用于接地信号的电路径。第一电感器结构包括第一互连、耦合至第一互连的第一通孔、以及耦合至第一通孔的第二互连。第二电感器结构包括第四互连、耦合至第四互连的第二通孔、以及耦合至第二通孔的第五互连。
根据一方面，第一电感器结构和第二电感器结构是印刷电路板中的多个电感器结构中的电感器结构，该多个电感器结构以阵列配置排列。
根据一方面，第一电感器结构包括第一焊球。
根据一方面，第一和第二电感器结构被配置成与电容器一起作为滤波器来操作。该滤波器是至少抑制滤波器和/或三次谐波抑制滤波器之一。该电容器是位于耦合至印刷电路板的集成器件中的电容器。
根据一方面，第三互连是第二互连和第五互连的部分。
根据一方面，第一电感器结构和第二电感器结构个体或集体地包括约20或更大的品质因数。
根据一方面，第一电感器结构和第二电感器结构个体或集体地包括约200或更大的品质因数。
根据一方面，该集成器件被纳入音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机中的至少一者中。
第四示例提供了一种印刷电路板(PCB)，其包括：至少一个介电层；被配置成提供印刷电路板中的电感的第一电感性装置；耦合至第一电感性装置的互连装置，该互连装置被配置成提供用于接地信号的电路径；以及被配置成提供印刷电路板中的电感的第二电感性装置。第二电感性装置耦合至该互连装置。
根据一方面，第一电感性装置和第二电感性装置是印刷电路板中的多个电感器装置中的电感性装置，该多个电感性装置以阵列配置排列。
根据一方面，第一和第二电感性装置结构被配置成与电容性装置一起作为滤波器来操作。该滤波器是至少抑制滤波器和/或三次谐波抑制滤波器之一。
根据一方面，该印刷电路板被纳入到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机中的至少一者中。
附图
在结合附图理解下面阐述的详细描述时，各种特征、本质和优点会变得明显，在附图中，相像的附图标记贯穿始终作相应标识。
图1解说了已知的集成在管芯中的电感器。
图2解说了包括若干电感器结构的封装基板。
图3解说了包括若干电感器结构的封装基板。
图4解说了包括若干电感器结构的封装基板。
图5解说了包括若干电感器结构的封装基板。
图6解说了电感器结构阵列的成角度视图。
图7解说了包括封装基板的集成器件的示例性电路图，该封装基板包括若干电感器结构。
图8解说了包括若干电感器结构的封装基板。
图9解说了包括管芯和封装基板的示例性集成器件，该集成器件包括无源器件。
图10解说了在重分布部分中包括无源器件的示例性集成器件。
图11解说了在重分布部分中包括无源器件的另一示例性集成器件。
图12解说了包括无源器件的另一示例性集成器件。
图13(包括13A-13C)解说了用于提供/制造包括电感器结构的封装基板的示例性序列。
图14解说了用于提供/制造包括电感器结构的封装基板的方法的示例性流程图。
图15(包括15A-15E)解说了用于提供/制造在重分布部分中包括无源器件的集成器件的示例性序列。
图16解说了用于提供/制造在重分布部分中包括无源器件的集成器件的方法的示例性流程图。
图17(包括图17A-17D)解说了用于制造包括无源器件的集成器件的序列的示例。
图18解说了用于制造包括电容器的集成器件的方法的流程图。
图19解说了半加成图案化(SAP)工艺的示例。
图20解说了半加成图案化(SAP)工艺的流程图的示例。
图21解说了镶嵌工艺的示例。
图22解说了镶嵌工艺的流程图的示例。
图23解说了可集成本文所描述的半导体器件、管芯、集成电路和/或PCB的各种电子设备。
详细描述
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
概览
一些新颖特征涉及一种封装基板(或印刷电路板)，其包括至少一个介电层、至少部分地位于该介电层中的第一电感器结构、第三互连和第二电感器结构。第一电感器结构包括第一互连、耦合至第一互连的第一通孔、以及耦合至第一通孔的第二互连。第三互连耦合至第一电感器结构。第三互连被配置成提供用于接地信号的电路径。第二电感器结构至少部分地位于该介电层中。第二电感器耦合至第三互连。第二电感器结构包括第四互连、耦合至第四互连的第二通孔、以及耦合至第二通孔的第五互连。在一些实现中，第一电感器结构和第二电感器结构是封装基板中的若干电感器结构中的电感器结构。这些电感器结构以阵列配置来排列。在一些实现中，第一电感器结构包括第一焊球。在一些实现中，第一和第二电感器结构被配置成与电容器一起作为滤波器来操作。在一些实现中，该滤波器是至少抑制滤波器和/或三次谐波抑制滤波器之一。
术语和定义
互连是器件(例如，集成器件、集成封装器件、管芯)和/或基底(例如，封装基板、印刷电路板、中介体)的允许或促成两个点、元件和/或组件之间的电连接的元件或组件。在一些实现中，互连可以包括迹线、通孔、焊盘、柱、重分布金属层、和/或凸块下金属化(UBM)层。在一些实现中，互连是为信号(例如，数据信号、接地信号、功率信号)提供电路径的导电材料。互连可包括一个以上元件/组件。
重分布层(或重分布金属层)是集成器件的重分布部分的金属层。重分布层可包括一个或多个重分布互连，其形成在重分布部分的相同金属层上。集成器件的重分布部分可包括若干重分布层，每个重分布层可包括一个或多个重分布互连。因此，例如，重分布部分可包括第一重分布层上的第一重分布互连、以及不同于第一重分布层的第二重分布层上的第二重分布互连。
封装基板或印刷电路板(PCB)中的示例性高品质因数电感器和/或高品质因数滤波器
图2解说了包括一个或多个电感器的封装基板200的剖面图。在一些实现中，封装基板200是中介体。封装基板200包括第一介电层202、第二介电层212、第三介电层222、第一阻焊层232以及第二阻焊层242。
封装基板200可包括核心层或者可以是无核的。在一些实现中，在封装基板200包括核心层时，第一介电层202是核心层，并且第二和第三介电层是预浸层。在一些实现中，在封装基板200为无核时，第一、第二和第三介电层可以是预浸层。
封装基板200包括第一电感器结构250、第二电感器结构260、以及第三电感器结构270。在一些实现中，第一、第二和第三电感器结构250、260和270可以集体地作为一电感器结构。这些电感器结构250、260和/或270个体地和/或集体地可为电感性装置。
如图2中所示，第一电感器结构250(其可为电感性装置)包括焊球251、第一互连252、第二互连253、第三互连254、第四互连255、第五互连256、第六互连257、以及第七互连258。第一互连252、第三互连254、第五互连256和第七互连258可以是封装基板200中/上的焊盘和/或迹线。第二互连253、第四互连255和第六互连257可以是封装基板200中的通孔。
类似地，第二电感器结构260(其可为另一电感性装置)包括焊球261、第一互连262、第二互连263、第三互连264、第四互连265、第五互连266、第六互连267、以及第七互连258。第一互连262、第三互连264和第五互连266可以是封装基板200中/上的焊盘和/或迹线。第二互连263、第四互连265和第六互连267可以是封装基板200中的通孔。
第三电感器结构270(其可为另一电感性装置)包括焊球271、第一互连272、第二互连273、第三互连274、第四互连275、第五互连276、第六互连277、以及第七互连258。第一互连272、第三互连274和第五互连276可以是封装基板270中/上的焊盘和/或迹线。第二互连273、第四互连275和第六互连277可以是封装基板200中的通孔。
如图2中所示，第一、第二和第三电感器结构250、260和270共享共用互连，即，第七互连258。在图2的示例中，第一、第二和第三电感器结构250、260和270通过第七互连258物理地耦合在一起。在一些实现中，第七互连258是被配置成提供用于接地信号的电路径的互连装置(例如，互连)。例如，在一些实现中，接地信号(例如，来自管芯)可横穿第一电感器结构250通过焊球251、第一互连252、第二互连253、第三互连254、第四互连255、第五互连256、第六互连257到第七互连258。相同接地信号可横穿第二和第三电感器结构260和270到第七互连258。第七互连258可以是单个互连、极板、和/或迹线和/或焊盘的组合。
以上的包括/集成了焊球作为电感器一部分的示例性电感器、电感器结构、电感性装置提供了超越已知电感器(例如，不集成焊球的电感器)的若干技术优点。例如，以上的示例性电感器提供了比已知电感器更好的性能/属性。电感器的相关属性中的一些包括电感器的有效电感、Q因数和/或耦合效力。电感器的效力可由其Q因数来定义。Q因数是定义电感器的效率的品质因数/值。电感器的Q因数可被定义为电感器的电抗与该电感器的电阻之间的比率(例如，Q＝L/R)。Q因数越高，电感器就越逼近理想电感器的行为，理想电感器是无损电感器。因此，一般而言，较高的Q因数比较低的Q因数更为可取。在一些实现中，以上的示例性电感器具有更好的电感(L)(例如，更高的电感)、更好的Q因数(例如，更高的Q因数)以及更好的电阻(R)(例如，更低的电阻)。
在一些实现中，这些电感器具有更好的属性(例如，更好的电感)在于它们利用了焊球的高度来增大电感。使用集成了焊球的电感器的一个益处是此类电感器能够支持用于高功率应用的高电流。另外，焊球的(与管芯的作为电感器的一部分的金属层相比)相对大的尺寸降低了电感器的电阻，这有效地提高了电感器的Q因数。类似地，封装基板和/或印刷电路板(PCB)上的作为电感器一部分的互连(例如，迹线、焊盘、通孔)通常比在管芯中的作为电感器一部分的金属层大。在一些实现中，封装基板或PCB的(作为电感器一部分的)这些互连可以是管芯上的(作为电感器一部分的)金属互连/线的约2倍宽。这些较宽的互连具有相比于较窄的金属互连更低的电阻。因此，这些较宽的互连降低了电感器的总有效电阻。结果，集成了封装基板或PCB上的互连作为其一部分的电感器与单纯位于管芯中的电感器相比具有更好的Q因数(因为有更低的电阻)。
此外，使用和保留焊球有助于提供/维持半导体器件的结构耦合、稳定性、和/或刚性，而与此同时，最小化、避免了由于焊球效应导致的磁通降级。例如，保留焊球有助于减少半导体器件(例如，封装)中的机械应力。
在一些实现中，第一、第二和/或第三电感器结构250、260和/或270的配置提供了具有高品质因数(Q)的一个或多个电感器或电感器结构。在一些实现中，第一、第二和/或第三电感器结构250、260和/或270的品质因数(Q)可以约为20或更大(集体或个体地)。在一些实现中，第一、第二和/或第三电感器结构250、260和/或270的品质因数(Q)可以约为200或更大(集体或个体地)。
应注意，代替封装基板，高品质因数电感器可按上述类似方式集成在印刷电路板(PCB)中。
另外，以上电感器结构250、260和/或270可被实现或配置有电容器以作为用于电信号的滤波器来操作。在一些实现中，该滤波器是至少陷波滤波器、槽式滤波器和/或三次谐波抑制滤波器之一。在一些实现中，该滤波器是高品质因数(Q)滤波器。电容器和滤波器的示例将在以下图7和9-12中进一步描述。同样，在一些实现中，以上电感器结构250、260和/或270可被实现有集成器件(例如，管芯)中的电感器。
此外，以上电感器结构250、260和/或270可被实现或配置有管芯中的电感器以进一步增大集成器件(例如，管芯+封装基板，管芯+PCB)的有效品质因数。
图3解说了包括一个或多个电感器的封装基板300的另一示例。封装基板300类似于图2的封装基板200，不同之处在于封装基板300解说了互连302和焊球304。互连302耦合至第七互连258。在一些实现中，接地信号(例如，来自管芯)可从焊球251、261和/或271(通过如以上在图2中描述的各个互连)横穿到第七互连258、互连302、并到焊球304。
应注意，不同实现可提供封装基板和/或印刷电路板中的电感器、电感器结构和/或电感性装置的不同配置。图4-5解说了封装基板和/或印刷电路板中的此类电感器、电感器结构和/或电感性装置的其它示例性实现。
封装基板或印刷电路板(PCB)中的示例性高品质因数电感器和/或高品质因数滤波器
图4解说了包括一个或多个电感器的封装基板400的剖面图。在一些实现中，封装基板400是中介体。封装基板400包括第一介电层402、第二介电层412、第三介电层422、第一阻焊层432以及第二阻焊层442。
封装基板400可包括核心层或者可以是无核的。在一些实现中，在封装基板400包括核心层时，第一介电层402是核心层，并且第二和第三介电层是预浸层。在一些实现中，在封装基板400为无核时，第一、第二和第三介电层可以是预浸层。
封装基板400包括第一电感器结构450、第二电感器结构460、以及第三电感器结构470。在一些实现中，第一、第二和第三电感器结构450、460和470可以集体地作为一电感器结构。这些电感器结构450、460和/或470个体地和/或集体地可为电感性装置。
如图4中所示，第一电感器结构450(其可为电感性装置)包括焊球451、第一互连452、第二互连453、第三互连454、第四互连455、以及第五互连456。第一互连452、第三互连454和第五互连456可以是封装基板400中/上的焊盘和/或迹线。第二互连453和第四互连455可以是封装基板400中的通孔。
类似地，第二电感器结构460(其可为另一电感性装置)包括焊球461、第一互连462、第二互连463、第三互连464、第四互连465、以及第五互连456。第一互连462和第三互连464可以是封装基板400中/上的焊盘和/或迹线。第二互连463和第四互连465可以是封装基板400中的通孔。
第三电感器结构470(其可为另一电感性装置)包括焊球471、第一互连472、第二互连473、第三互连474、第四互连475、以及第五互连456。第一互连472和第三互连474可以是封装基板400中/上的焊盘和/或迹线。第二互连473和第四互连475可以是封装基板400中的通孔。
如图4中所示，第一、第二和第三电感器结构450、460和470共享共用互连，即，第五互连456。在图4的示例中，第一、第二和第三电感器结构450、460和470通过第五互连456物理地耦合在一起。在一些实现中，第五互连456是被配置成提供用于接地信号的电路径的互连装置(例如，互连)。例如，在一些实现中，接地信号(例如，来自管芯)可横穿第一电感器结构450通过焊球451、第一互连452、第二互连453、第三互连454、第四互连455到第五互连456。相同接地信号可横穿第二和第三电感器结构460和470到第五互连456。第五互连456可以是单个互连、极板、和/或迹线和/或焊盘的组合。
在一些实现中，第一、第二和/或第三电感器结构450、460和/或470的配置提供了具有高品质因数(Q)的一个或多个电感器或电感器结构。在一些实现中，第一、第二和/或第三电感器结构450、460和/或470的品质因数(Q)可以约为20或更大(集体或个体地)。在一些实现中，第一、第二和/或第三电感器结构450、460和/或470的品质因数(Q)可以约为200或更大(集体或个体地)。
封装基板400还解说了互连480、第二互连482、第三互连484和焊球489。第一和第三互连480和484可以为迹线和/或焊盘。第二互连482可以是通孔。第一互连480耦合至第五互连456。在一些实现中，接地信号(例如，来自管芯)可从焊球451、461和/或471(通过如上所述的各个互连)横穿到第五互连456、第一互连480、第二互连482、第三互连484并到焊球489。
应注意，代替封装基板，高品质因数电感器可按上述类似方式集成在印刷电路板(PCB)中。
另外，以上电感器结构450、460和/或470可被实现或配置有电容器以作为用于电信号的滤波器来操作。在一些实现中，该滤波器是至少陷波滤波器、槽式滤波器和/或三次谐波抑制滤波器之一。在一些实现中，该滤波器是高品质因数(Q)滤波器。电容器和滤波器的示例将在以下图7和9-12中进一步描述。同样，在一些实现中，以上电感器结构450、460和/或470可被实现有集成器件(例如，管芯)中的电感器。
封装基板或印刷电路板(PCB)中的示例性高品质因数电感器和/或高品质因数滤波器
图5解说了包括一个或多个电感器的封装基板500的剖面图。在一些实现中，封装基板500是中介体。封装基板500包括第一介电层502、第二介电层512、第三介电层522、第一阻焊层532以及第二阻焊层542。
封装基板500可包括核心层或者可以是无核的。在一些实现中，在封装基板500包括核心层时，第一介电层502是核心层，并且第二和第三介电层是预浸层。在一些实现中，在封装基板500为无核时，第一、第二和第三介电层可以是预浸层。
封装基板500包括第一电感器结构550、第二电感器结构560、以及第三电感器结构570。在一些实现中，第一、第二和第三电感器结构550、560和570可以集体地作为一电感器结构。这些电感器结构550、560和/或570个体地和/或集体地可为电感性装置。
如图5中所示，第一电感器结构550(其可为电感性装置)包括焊球551、第一互连552、第二互连553、以及第三互连554。第一互连552和第三互连554可以是封装基板500中/上的焊盘和/或迹线。第二互连553可以是封装基板500中的通孔。
类似地，第二电感器结构560(其可为另一电感性装置)包括焊球561、第一互连562、第二互连563、以及第三互连564。第一互连562和第三互连564可以是封装基板500中/上的焊盘和/或迹线。第二互连563可以是封装基板500中的通孔。
第三电感器结构570(其可为另一电感性装置)包括焊球571、第一互连572、第二互连573、以及第三互连574。第一互连572和第三互连574可以是封装基板500中/上的焊盘和/或迹线。第二互连573可以是封装基板500中的通孔。
如图5中所示，第一、第二和第三电感器结构550、560和570共享共用互连，即，第五互连556。在图5的示例中，第一、第二和第三电感器结构550、560和570通过第三互连554物理地耦合在一起。在一些实现中，第三互连554是被配置成提供用于接地信号的电路径的互连装置(例如，互连)。例如，在一些实现中，接地信号(例如，来自管芯)可横穿第一电感器结构550通过焊球551、第一互连552、第二互连553和第三互连554。相同接地信号可横穿第二和第三电感器结构560和570到第三互连554。第三互连554可以是单个互连、极板、和/或迹线和/或焊盘的组合。
在一些实现中，第一、第二和/或第三电感器结构550、560和/或570的配置提供了具有高品质因数(Q)的一个或多个电感器或电感器结构。在一些实现中，第一、第二和/或第三电感器结构550、560和/或570的品质因数(Q)可以约为20或更大(集体或个体地)。在一些实现中，第一、第二和/或第三电感器结构550、560和/或570的品质因数(Q)可以约为200或更大(集体或个体地)。
封装基板500还解说了第一互连580、第二互连582、第三互连584、第四互连586、第五互连588和焊球589。第一、第三和第五互连580、584和588可以是迹线和/或焊盘。第二和第四互连582和586可以是通孔。第一互连580耦合至第三互连554。在一些实现中，接地信号(例如，来自管芯)可从焊球551、561和/或571(通过如上所述的各个互连)横穿到第三互连554、第一互连580、第二互连582、第三互连584、第四互连586、第五互连588并到焊球589。
应注意，代替封装基板，高品质因数电感器可按上述类似方式集成在印刷电路板(PCB)中。
另外，以上电感器结构550、560和/或570可被实现或配置有电容器以作为用于电信号的滤波器来操作。在一些实现中，该滤波器是至少陷波滤波器、槽式滤波器和/或三次谐波抑制滤波器之一。在一些实现中，该滤波器是高品质因数(Q)滤波器。电容器和滤波器的示例将在以下图7和9-12中进一步描述。同样，在一些实现中，以上电感器结构550、560和/或570可被实现有集成器件(例如，管芯)中的电感器。
示例性高品质因数电感器阵列
如以上所提及的，一个或多个电感器结构可被安排和/或配置在一起以集体地产生具有高品质因数的电感器结构或电感性装置。
图6解说了包括若干电感器结构或电感性装置的电感器结构阵列600。在一些实现中，电感器结构阵列600可被称为电感器结构或电感性装置。如图6所示，电感器结构阵列600包括以对称3x3配置排列的九(9)个电感器结构(例如，电感器结构250)。然而，应注意，不同实现可使用不同配置和/或数目的电感器结构。在一些实现中，这些配置可以是对称的(2x2阵列)或不对称的(例如，2x3阵列)。另外，电感器结构之间的间隔在电感器结构阵列中可以是相同或不同的。因此，电感器结构阵列600仅仅是可如何在封装基板或印刷电路板(PCB)中配置和/或排列电感器结构的示例。应注意，出于清楚起见，图6未解说将电感器结构物理地耦合在一起的互连(例如，图2的互连258)。在一些实现中，此类互连(例如，接地互连)可以是物理地耦合每个电感器结构的一个毗连焊盘，或者此类互连可以是物理地耦合每个电感器结构的若干迹线和/或焊盘。
应注意，不同实现可提供封装基板和/或印刷电路板中的电感器、电感器结构和/或电感性装置的不同配置。图2-6仅提供了电感器结构或电感器结构阵列可被如何配置的示例。在一些实现中，一个或多个电感器结构可具有更多或更少数目的互连和/或通孔。在一些实现中，至少一个电感器结构具有至少一个互连(例如，焊盘)和至少一个通孔，并且通过互连(例如，互连258)耦合至另一电感器结构，该互连被配置成提供用于接地信号的电路径。
包括高品质因数电感器的示例性电路图
图7解说了包括管芯且耦合至封装基板或印刷电路板(PCB)的集成器件的电路图700。电路图700包括电容器电路元件702。电容器电路元件702可对应于集成器件(例如，管芯)中的电容器。集成器件中的电容器的示例将在图10-12中进一步描述。
电路图700还包括两个点(1)和(2)。在一些实现中，这两个点(1)和(2)对应于如图6中所示的端子1和端子2。也就是说，在一些实现中，这两个点(1)和(2)对应于耦合至图6的电感器结构阵列600中的相应焊球的端子。在一些实现中，这两个点(1)和(2)可对应于图6的电感器结构阵列600中的相应焊球。
在一些实现中，电容器电路元件702和这两个点(1)和(2)之间的电感器结构阵列的组合被配置成作为集成器件中的滤波器来操作。在一些实现中，该滤波器是抑制滤波器(例如，三次谐波抑制滤波器)。在一些实现中，电容器电路元件702和电感器结构阵列可耦合在一起以实现并联LC谐振器滤波器，其与RF信号路径串联连接。该滤波器可被调谐到集成器件的三次谐波频率以便抑制信号的三次谐波分量而不使信号的基频分量降级。
高品质因数电感器的示例性特性
图8解说了若干电感器结构的配置可如何提供高品质因数电感器结构。具体而言，图8解说了封装基板或印刷电路板(PCB)中的第一、第二和第三电感器结构250、260和270。
如图8所示，封装基板或PCB中的第一电感器结构250和第二电感器结构260的各部分提供了增强的电感特性(例如，增大电感)。类似地，封装基板或PCB中的第二电感器结构260和第三电感器结构270的各部分提供了增强的电感特性(例如，增大电感)。
在一些实现中，第一、第二和第三电感器结构250、260和270具有从焊球(例如，251、261、271)通过第一互连252、第二互连253(例如，第一通孔)、第三互连254、第四互连255(例如，第二通孔)、第五互连256和第六互连257(例如，第三通孔)到互连258的特定电感量。另外，可存在电容性耦合，其在图8中表示为互连252与互连262、互连254与互连264、互连256与互连266之间、以及互连262与互连272、互连264与互连274、互连266与互连276之间的电容。电感结构之间的电感和电容的组合增强了端子之间的电感特性。
包括高品质因数电感器的示例性集成器件
图9解说了包括管芯902和封装基板904的集成器件900。管芯902包括无源器件906。无源器件可包括电容器(例如，金属绝缘体金属(MIM)电容器)和/或电感器(例如，螺旋电感器)。封装基板904包括第一电感器结构910、第二电感器结构920、以及第三电感器结构930。
管芯902耦合至封装基板904。封装基板904包括若干电感器结构。在一些实现中，封装基板904可以是本公开中描述的任何封装基板。如图9所示，在一些实现中，无源器件906与封装基板904上的电感器结构中的一者或多者垂直(例如，至少部分地)交叠。
在一些实现中，无源器件906(例如，管芯902中的电容器)与一个或多个电感器结构910、920和/或930的组合被配置成作为集成器件900中的滤波器来操作。在一些实现中，该滤波器是抑制滤波器(例如，三次谐波抑制滤波器)。
在已经描述了管芯中的无源器件的情况下，现在将详细描述管芯中的无源器件的若干示例。
包括无源器件的示例性集成器件
图10解说了集成器件1000的剖面图，集成器件1000在该集成器件的重分布部分中包括无源器件。在一些实现中，集成器件1000是至少管芯和/或晶片级封装集成器件之一。在一些实现中，无源器件是至少电容器和/或电感器之一。在一些实现中，该电容器可以是至少金属-绝缘体-金属(MIM)电容器和/或金属-氧化物-金属(MOM)电容器之一。在一些实现中，该电感器可以是螺旋电感器。
集成器件1000包括基板1001、下级金属和介电层1002以及重分布部分1003。在一些实现中，基板1001是硅基板和/或晶片(例如，硅晶片)。下级金属和介电层1002包括下级金属层(例如，M1金属层、M2金属层、M3金属层、M4金属层、M5金属层、M6金属层、M7金属层)。下级金属和介电层1002的下金属层包括迹线和/或通孔。下级金属和介电层1002还包括一个或多个介电层。在一些实现中，下级金属和介电层1002是使用后端制程(BEOL)工艺来提供和/或形成的。
集成器件1000还包括第一焊盘1004、第二焊盘1006和钝化层1011。在一些实现中，第一焊盘1004和第二焊盘1006被称为集成器件1000的顶部金属层。第一和第二焊盘1004和1006耦合至下金属和介电层1002中的相应下金属。
重分布部分1003包括第一通孔1050、第二通孔1052、第一介电层1013、第二介电层1015、第三介电层1017、第一重分布互连1010、第二重分布互连1012、以及凸块下金属化(UBM)层1014。第一重分布互连1010电耦合至第一通孔1050。第一通孔1050电耦合至第一焊盘1004。第二重分布互连1012电耦合至第二通孔1052。第二通孔1052电耦合至第二焊盘1006。第二通孔1052横穿第一和第二介电层1013和1015。第一和第二互连1010和1012具有相对平坦的形状。
如图10所示，第一重分布互连1010的部分与第二重分布互连1012的部分交叠(例如，垂直交叠)。在一些实现中，第一和第二重分布互连1010和/或1012的交叠(例如，垂直交叠)部分被配置成形成和/或限定重分布部分1003中的无源器件1030。也就是说，无源器件1030可由重分布互连1010和/或1012中的任一者或两者限定。无源器件1030可包括至少电容器和/或电感器之一。例如，重分布互连1010或1012可被配置为电感器。在另一示例中，重分布互连1010和1012的组合可被配置为电容器。
第一、第二和第三介电层1013、1015和1017是绝缘层。在一些实现中，第一、第二和第三介电层1013、1015和1017可以是聚酰亚胺层。例如，第一、第二和第三介电层1013、1015和1017可以是聚苯并噁唑(PbO)层和/或聚合物层。
图10进一步解说了耦合至UBM层1014的焊球1020。然而，在一些实现中，焊球1020可直接耦合至重分布互连。例如，焊球1020可直接耦合至第二重分布互连1012。
包括无源器件的示例性集成器件
图11解说了集成器件1100的剖面图，集成器件1100在该集成器件的重分布部分中包括无源器件。在一些实现中，集成器件1100是至少管芯和/或晶片级封装集成器件之一。在一些实现中，无源器件是至少电容器和/或电感器之一。在一些实现中，该电容器可以是至少金属-绝缘体-金属(MIM)电容器和/或金属-氧化物-金属(MOM)电容器之一。在一些实现中，该电感器可以是螺旋电感器。
集成器件1100包括基板1101、下级金属和介电层1102以及重分布部分1103。在一些实现中，基板1101是硅基板和/或晶片(例如，硅晶片)。下级金属和介电层1102包括下级金属层(例如，M1金属层、M2金属层、M3金属层、M4金属层、M5金属层、M6金属层、M7金属层)。下级金属和介电层1102的下金属层包括迹线和/或通孔。下级金属和介电层1102还包括一个或多个介电层。在一些实现中，下级金属和介电层1102是使用后端制程(BEOL)工艺来提供和/或形成的。
集成器件1100还包括第一焊盘1104、第二焊盘1106和钝化层1111。在一些实现中，第一焊盘1104和第二焊盘1106被称为集成器件的顶部金属层。第一和第二焊盘1104和1106耦合至下金属和介电层1102中的相应下金属。
重分布部分1103包括第一通孔1150、第二通孔1152、第一介电层1113、第二介电层1115、第三介电层1117、第四介电层1119、第一重分布互连1110、第二重分布互连1112、以及凸块下金属化(UBM)层1114。第一重分布互连1110电耦合至第一通孔1150。第一通孔1150电耦合至第一焊盘1104。第二重分布互连1112电耦合至第二通孔1152。第二通孔1152电耦合至第二焊盘1106。第二通孔1152具有比第一通孔1150大的高度。第二通孔1152横穿第一和第二介电层1113和1115。第一和第二互连1110和1112具有至少部分地成U或V形的形状。
如图11所示，第一重分布互连1110的部分与第二重分布互连1112的部分交叠(例如，垂直交叠)。在一些实现中，第一和第二重分布互连1110和/或1112的交叠(例如，垂直交叠)部分被配置成形成和/或限定重分布部分1103中的无源器件1130。也就是说，无源器件1130可由重分布互连1110和/或1112中的任一者或两者限定。无源器件1130可包括至少电容器和/或电感器之一。例如，重分布互连1110或1112可被配置为电感器。在另一示例中，重分布互连1110和1112的组合可被配置为电容器。
第一、第二、第三和第四介电层1113、1115、1117和1119是绝缘层。在一些实现中，第一、第二、第三和第四介电层1113、1115、1117和1119可以是聚酰亚胺层。例如，第一、第二和第三介电层1113、1115和1117可以是聚苯并噁唑(PbO)层和/或聚合物层。
图11进一步解说了耦合至UBM层1114的焊球1120。然而，在一些实现中，焊球1120可直接耦合至重分布互连。例如，焊球1120可直接耦合至第二重分布互连1112。
包括无源器件的示例性集成器件
图12解说了包括无源器件的集成器件1200的剖面图的示例。集成器件1200包括基板1201、若干下级金属和介电层1202、焊盘1204、钝化层1206、第一绝缘层1208、第一金属重分布层1210、第二绝缘层1212、和凸块下金属化(UBM)层1214。集成器件1200还包括焊球1216。具体而言，集成器件1200的焊球1216被配置成耦合至封装基板或印刷电路板(PCB)(两者均未示出)的互连。
下级金属和介电层1202包括无源器件(例如，电容器或电感器)。在图12的示例中，无源器件是电容器。在一些实现中，电容器是被配置成储存能量(例如，在电场中静电地储存能量)的无源电容性装置。在一些实现中，该电容器是至少金属-绝缘体-金属(MIM)电容器和/或金属-氧化物-金属(MOM)电容器之一。该电容器包括第一互连1220、第二互连1221、第三互连1223、第四互连1224、和第五互连1225。在一些实现中，第一互连1220是第一通孔。在一些实现中，第二互连1221是第一迹线。在一些实现中，第三互连1223是第二迹线。在一些实现中，第四互连1224是第二通孔。在一些实现中，第五互连1225是第三迹线。在一些实现中，第一互连1220、第二互连1221、第三互连1223、第四互连1224、和/或第五互连1225是集成器件1200(例如，管芯)中的下级金属层。
用于提供/制造包括高品质因数电感器的封装基板的示例性序列
在一些实现中，提供/制造具有一个或多个高品质因数电感器的封装基板包括若干工艺。图13(其包括图13A-13C)解说了用于提供/制造具有一个或多个高品质因数电感器的封装基板的示例性序列。在一些实现中，图13A-13C的序列可被用来提供/制造图3的封装基板、和/或本公开中的其他封装基板。在一些实现中，图13A-13C可被用来提供/制造包括一个或多个高品质因数电感器的印刷电路板(PCB)。然而，出于简化目的，图13A-13C将在提供/制造图3的封装基板的上下文中描述。
应注意，图13A-13C的序列可组合一个或多个阶段以便简化和/或阐明用于提供封装基板的序列。在一些实现中，各过程的次序可被改变或修改。在一些实现中，与图13A-13C的序列相似的序列可被用来提供印刷电路板(PCB)。
图13A的阶段1解说了在提供核心层1300之后的状态。在一些实现中，核心层1300是由供应商提供的。在一些实现中，核心层1300被制造(例如，形成)。核心层1300包括第一介电层1302、第一金属层1304和第二金属层1306。第一金属层1304在第一介电层1302的第一表面(例如，顶表面)上。第二金属层1306在第一介电层1302的第二表面(例如，底表面)上。
阶段2解说了在核心层1300中形成若干腔之后的状态。如阶段2处所示，在第一介电层1302、第一金属层1304和第二金属层1306中形成若干腔(例如，腔1307)。不同实现可使用不同工艺来在核心层1300中形成腔。在一些实现中，激光工艺和/或光蚀刻工艺可被用来在核心层1300中形成腔。
阶段3解说了在腔(例如，腔1307)中形成通孔(例如，通孔1308)之后的状态。不同实现可使用不同工艺来在腔中形成通孔。在一些实现中，一个或多个镀敷工艺可被用来形成通孔。在一些实现中，糊剂可被用来形成通孔。
阶段4解说了在第一金属层1304的部分和第二金属层1306的部分被选择性地移除(例如，蚀刻)以限定一个或多个互连(例如，迹线、焊盘)之后的状态。
阶段5解说了在核心层1300上形成第二介电层1310和第三介电层1312之后的状态。如阶段4处所示，第二介电层1310形成在第一介电层1302的第一表面之上，并且第三介电层1312形成在第一介电层1302的第二表面之上。在一些实现中，第二和第三介电层1310和1312是预浸层。
如图13B中所示，阶段6解说了在形成第三金属层1314和第四金属层1316之后的状态。具体而言，第三金属层1314形成在第二介电层1310之上，并且第四金属层1316形成在第三介电层1312之上。
阶段7解说了在第二和第三介电层1310和1312中形成若干腔之后的状态。如阶段2处所示，在第二介电层1310和第三金属层1314中形成若干腔(例如，腔1315)。还在第三介电层1312和第四金属层1316中形成若干腔(例如，腔1317)。不同实现可使用不同工艺来形成腔。在一些实现中，激光工艺和/或光蚀刻工艺可被用来形成腔。
阶段8解说了在腔(例如，腔1315、1317)中形成通孔(例如，通孔1318、1320)之后的状态。不同实现可使用不同工艺来在腔中形成通孔。在一些实现中，一个或多个镀敷工艺可被用来形成通孔。在一些实现中，糊剂可被用来形成通孔。
阶段9解说了在第三金属层1314的部分和第四金属层1316的部分被选择性地移除(例如，蚀刻)以限定一个或多个互连(例如，迹线、焊盘)之后的状态。例如，选择性地移除第四金属层1316可限定接地信号互连1322和焊盘1324。
如图13C中所示，阶段10解说了在封装基板的部分上形成第一阻焊层1330和第二阻焊层1332之后的状态。
阶段11解说了在封装基板上提供第一组焊球1340之后的状态。阶段11还解说了在封装基板上提供第二组焊球1342之后的状态。
用于提供/制造包括高品质因数电感器的封装基板的方法的示例性流程图
在一些实现中，提供/制造具有一个或多个高品质因数电感器的封装基板包括若干工艺。图14解说了用于提供/制造具有一个或多个高品质因数电感器的封装基板的方法的示例性流程图。在一些实现中，图14的方法用来提供/制造图3的封装基板、和/或本公开中的其他封装基板。在一些实现中，图14可被用来提供/制造包括一个或多个高品质因数电感器的印刷电路板(PCB)。
应当注意，图14的方法可以组合一个或多个步骤以简化和/或阐明用于提供集成器件的序列。在一些实现中，各过程的次序可被改变或修改。
该方法提供(1405)核心层。在一些实现中，核心层是由供应商提供的。在一些实现中，核心层被制造(例如，形成)。核心层可包括第一介电层、第一金属层和第二金属层。第一金属层在第一介电层的第一表面(例如，顶表面)上。第二金属层在第一介电层的第二表面(例如，底表面)上。
该方法在核心层中提供(1410)若干通孔。在一些实现中，提供(例如，形成)若干通孔包括：在核心层中形成若干腔以及在这些腔中形成金属层以限定一个或多个通孔。不同实现可使用不同工艺来在核心层中形成腔。在一些实现中，激光工艺和/或光蚀刻工艺可被用来在核心层中形成腔。不同实现可使用不同工艺来在腔中形成通孔。在一些实现中，一个或多个镀敷工艺可被用来形成通孔。在一些实现中，糊剂可被用来形成通孔。
该方法选择性地移除(1415)第一和第二金属层的部分以限定互连(例如，焊盘、迹线)。在一些实现中，选择性地移除第一和第二金属层的部分包括蚀刻(例如，光蚀刻)第一和第二金属层。
该方法随后在核心层上提供(1420)至少一个介电层。在一些实现中，提供至少一个介电层包括在核心层上形成至少一个介电层。
该方法在介电层上提供(1425)至少一个金属层(例如，第三和第四金属层)。在一些实现中，提供至少一个金属层包括在介电层上形成金属层。
该方法在介电层中提供(1430)若干通孔。在一些实现中，提供(例如，形成)若干通孔包括：在介电层中形成若干腔以及在这些腔中形成金属层以限定一个或多个通孔。不同实现可使用不同工艺来在介电层中形成腔。在一些实现中，激光工艺和/或光蚀刻工艺可被用来在介电层中形成腔。不同实现可使用不同工艺来在腔中形成通孔。在一些实现中，一个或多个镀敷工艺可被用来形成通孔。在一些实现中，糊剂可被用来形成通孔。
该方法选择性地移除(1435)金属层(例如，第三和第四金属层)的部分以限定互连(例如，焊盘、迹线)。在一些实现中，选择性地移除金属层的部分包括蚀刻(例如，光蚀刻)第一和第二金属层。
该方法随后提供(1440)至少一个阻焊层和若干焊球。
用于提供/制造包括无源器件的集成器件的示例性序列
在一些实现中，提供/制造具有重分布部分中的无源器件的集成器件包括若干工艺。图15(包括图15A-15E)解说了用于提供/制造具有重分布部分中的无源器件的集成器件的示例性序列。在一些实现中，图15A-15E的序列可被用来提供/制造图10-11的集成器件、和/或本公开中的其他集成器件。然而，出于简化目的，图15A-15E将在提供/制造图10的集成器件的上下文中描述。
应当注意，图15A-15E的序列可以组合一个或多个阶段以简化和/或阐明用于提供集成器件的序列。在一些实现中，各过程的次序可被改变或修改。
图15A的阶段1解说了在提供基板1501之后的状态。在一些实现中，基板1501是由供应商提供的。在一些实现中，基板1501被制造(例如，形成)。在一些实现中，基板1501是硅基板和/或晶片(例如，硅晶片)。
阶段2解说了在提供下级金属和介电层1502之后的状态。在一些实现中，提供下级金属和介电层1502包括形成下级金属层(例如，M1金属层、M2金属层、M3金属层、M4金属层、M5金属层、M6金属层、M7金属层)。下级金属和介电层1502的下金属层包括迹线和/或通孔。在一些实现中，提供下级金属和介电层1502包括形成一个或多个介电层。在一些实现中，下级金属和介电层1502是使用后端制程(BEOL)工艺来提供和/或形成的。
阶段3解说了在下级金属和介电层1502上提供(例如，形成)第一金属层1504之后的状态。第一金属层1504可形成不同组件。例如，第一金属层1504的各部分可形成图10的第一焊盘1104和第二焊盘1106。如阶段3处所示，第一金属层1504形成第一焊盘1504a和第二焊盘1504b。
阶段4解说了在下级金属和介电层1502和金属层1504之上提供(例如，形成)钝化层1506之后的状态。在一些实现中，提供钝化层1506包括：在下级金属和介电层1502和金属层1504上形成钝化层1506以及选择性地蚀刻钝化层1506在金属层1504之上的部分(例如，选择性地蚀刻钝化层1506在焊盘之上的部分)。
如图15B中所示，阶段5解说了在钝化层1506和金属层1504上提供第一介电层1508之后的状态。
阶段6解说了选择性地移除(例如，蚀刻)第一介电层1508的部分之后的状态。如阶段6处所示，第一介电层1508的部分被选择性地蚀刻以在焊盘之上在第一介电层1508中形成腔1509和腔1511。
阶段7解说了分别在腔1509和1511中形成第一通孔1550和第二通孔1552之后的状态。第一通孔1550耦合至焊盘1504a，而第二通孔1552耦合至焊盘1504b。
如图15C中所示，阶段8解说了在第一介电层1508上提供(例如，形成)第一重分布层1510之后的状态。如阶段7处所示，第一重分布层1510包括第一重分布互连1510a和第二互连1510b。第一重分布互连1510a耦合至第一通孔1550。第二互连1510b形成在第二通孔1552上。在一些实现中，第二互连1510b是第二通孔1552的部分。
在一些实现中，提供第一重分布层1510包括：形成(例如，镀敷)一个或多个金属层(例如，晶种层和金属层)以及选择性地蚀刻该一个或多个金属层的部分。图19-22解说了使用若干镀敷工艺来提供一个或多个金属层的示例。
阶段9解说了在第一介电层1508和第一重分布层1510上提供第二介电层1512之后的状态。
阶段10解说了选择性地移除(例如，蚀刻)第二介电层1512的部分之后的状态。如阶段10处所示，第二介电层1512的部分被选择性地蚀刻以在第二互连1510b和/或第二通孔1552之上在第二介电层1512中形成腔1513。
如图15D中所示，阶段11解说了在腔1513中形成金属层以进一步形成和/或限定第二通孔1552之后的状态。
阶段12解说了在第二介电层1512上提供(例如，形成)第二重分布层1514之后的状态。第二重分布层1514耦合至第二互连1510b。图19-22解说了使用若干镀敷工艺来提供一个或多个金属层(例如，重分布层)的示例。
阶段13解说了在第二介电层1512和第二重分布层1514上提供第三介电层1516之后的状态。
如图15E中所示，阶段14解说了选择性地移除(例如，蚀刻)第三介电层1516的部分之后的状态。如阶段12处所示，第三介电层1516的部分被选择性地蚀刻以在第三介电层1516中形成腔1517。
阶段15解说了在第三介电层1516和第二重分布层1514上提供(例如，形成)凸块下金属化(UBM)层1518之后的状态。在一些实现中，UBM层1518是可任选的。图19-22解说了使用若干镀敷工艺来提供一个或多个金属层(例如，UBM层)的示例。
阶段16解说了在向UBM层1518提供(例如，耦合)焊球1520之后的状态。在一些实现中，UBM层1518是可任选的。在此类实例中，焊球1520可直接耦合至第二重分布层1514。
用于提供/制造包括无源器件的集成器件的方法的示例性流程图
在一些实现中，提供/制造具有重分布部分中的无源器件(例如，电容器、电感器)的集成器件包括若干工艺。图16解说了用于提供/制造具有重分布部分中的无源器件的集成器件的方法的示例性流程图。
在一些实现中，图16的方法可被用来提供/制造图10、11、12的集成器件、和/或本公开中的其他集成器件。应当注意，图16的方法可以组合一个或多个步骤以简化和/或阐明用于提供集成器件的序列。在一些实现中，各过程的次序可被改变或修改。
该方法提供(1605)基板。在一些实现中，基板是由供应商提供的。在一些实现中，提供基板包括制造基板。在一些实现中，基板是硅基板和/或晶片(例如，硅晶片)。
该方法提供(1610)下级金属和介电层。在一些实现中，提供下级金属和介电层包括形成下级金属层(例如，M1金属层、M2金属层、M3金属层、M4金属层、M5金属层、M6金属层、M7金属层)。下级金属和介电层1402的下金属层包括迹线和/或通孔。在一些实现中，提供下级金属和介电层1402包括形成一个或多个介电层。在一些实现中，下级金属和介电层1402是使用后端制程(BEOL)工艺来提供和/或形成的。
该方法提供(1615)一组焊盘。在一些实现中，可以在集成器件的重分布部分中提供(例如，形成)该组焊盘。该组焊盘可以形成在下级金属和介电层之上。
该方法在该组焊盘以及下级金属和介电层之上提供(1620)钝化层。在一些实现中，提供(1620)钝化层包括：在下级金属和介电层以及金属层(例如，焊盘)上形成钝化层以及选择性地蚀刻钝化层在金属层之上的部分(例如，选择性地蚀刻钝化层在焊盘之上的部分)。
该方法随后提供(1625)若干介电层和若干重分布金属层，其中至少一些重分布层被配置成作为无源器件(例如，电容器、电感器)来操作。
该方法可任选地提供(1630)凸块下金属化(UBM)层。在一些实现中，提供UBM层包括形成UBM层以使得UBM层耦合至一个重分布层。
该方法随后在UBM层上提供(1635)焊球。在一些实现中，UBM层是可任选的。在此类实例中，焊球可直接耦合至重分布层。
用于提供/制造包括无源器件的管芯的示例性序列
图17(包括图17A-17D)解说了用于提供和/或制造包括无源器件(例如，电容器、电感器)的集成器件的示例性序列。在一些实现中，图17A-17D的序列可被用来提供和/或制造图10-12的集成器件和/或本公开中所描述的其他集成器件。
图17A的阶段1解说了在提供(例如，形成、制造)基板(例如，基板1701)之后的阶段。在一些实现中，基板是晶片。不同实现可以将不同材料用于该基板(例如，硅基板、玻璃基板)。
阶段2解说了在基板1701上提供(例如，形成、制造)若干下级金属和介电层(例如，下级金属和介电层1702)之后的状态。不同实现可以提供不同数目的下级金属和介电层(例如，M1金属层、M2金属层、M3金属层、M4金属层、M5金属层、M6金属层、M7金属层)。在一些实现中，还在基板1701和/或下级金属和介电层1702中提供电路、布线和/或互连。如阶段2中所示，在下级金属和介电层1702中提供无源器件1703。在一些实现中，无源器件1703是金属-绝缘体-金属(MIM)电容器，如图12中所示。然而，在一些实现中，无源器件1703可以是其他类型的电容器，诸如金属上金属(MOM)电容器。
阶段3解说了在下级金属和介电层1702上提供(例如，形成、制造)至少一个焊盘(例如，焊盘1704)之后的状态。在一些实现中，该焊盘被耦合至这些下级金属层之一(例如，顶部的下级金属层，即M7金属层)。在一些实现中，焊盘1704是铝焊盘。然而，不同实现可以将不同材料用于焊盘1704。不同实现可以使用不同工艺来在下级金属和介电层1702上提供焊盘。例如，在一些实现中，光刻和/或蚀刻工艺可被用于在下级金属和介电层1702上提供焊盘1704。
阶段4解说了在下级金属和介电层1702上提供(例如，形成、制造)钝化层(例如，钝化层1706)之后的状态。不同实现可为钝化层使用不同材料。如阶段4中所示，在下级金属和介电层1702上提供钝化层1706，从而暴露焊盘1704的至少一部分。
图17B的阶段5解说了在钝化层1706和焊盘1704上提供(例如，形成、制造)第一绝缘层(例如，第一绝缘层1708)之后的状态。不同实现可以将不同材料用于第一绝缘层1708。例如，第一绝缘层1708可以是聚苯并恶唑(PbO)层或聚合物层。
阶段6解说了在第一绝缘层1708中提供(例如，形成、制造)腔(例如，腔1709)之后的状态。如进一步在阶段6中所示，在焊盘1704之上创建腔1709。不同的实现可不同地创建腔1709。例如，可通过蚀刻第一绝缘层1708来提供/创建腔1709。
阶段7解说了在提供(例如，形成、制造)第一金属重分布层之后的状态。具体而言，在焊盘1704和第一绝缘层1708之上提供第一金属重分布层1710。如阶段17中所示，第一金属重分布层1710被耦合至焊盘1704。在一些实现中，第一金属重分布层1710是铜层。
图17C的阶段8解说了在第一绝缘层1708和第一金属重分布层1710上提供(例如，形成、制造)第二绝缘层(例如，第二绝缘层1712)之后的状态。不同实现可为第二绝缘层1712使用不同材料。例如，第二绝缘层1712可以是聚苯并噁唑(PbO)层或者聚合物层。
阶段9解说了在第二绝缘层1712中提供(例如，形成、制造)腔(例如，腔1713)之后的状态。不同的实现可不同地创建腔1713。例如，可以通过蚀刻第二绝缘层1712来提供/创建腔1713。
阶段10解说了在提供(例如，形成、制造)凸块下金属化(UBM)层之后的状态。具体而言，在第二绝缘层1712的腔1713中提供凸块下金属化(UBM)层1714。如阶段21处所示，UBM层1714耦合至第一金属重分布层1710。在一些实现中，UBM层1714是铜层。
阶段11解说了在UBM层上提供焊球之后的状态。具体而言，焊球1716耦合至UBM层1714。在一些实现中，焊球1716、UBM层1714、和/或重分布层1710是集成器件中的电感器的一部分。
用于提供/制造包括无源器件的管芯的方法的示例性流程图
图18解说了用于提供和/或制造包括电容器的集成器件的方法的示例性流程图。在一些实现中，图18的流程图可被用来提供和/或制造图12的集成器件和/或本公开中所描述的其他集成器件。
该方法提供(1805)基板。在一些实现中，提供(1805)基板包括提供晶片(例如，硅晶片)。然而，不同实现可以将不同材料用于基板(例如，玻璃基板)。该方法随后可任选地在下级金属层中提供(1810)电容器(例如，MIM电容器、MOM电容器)。
该方法进一步在下级金属和介电层之一(例如，M7金属层)上提供(1815)至少一个焊盘。在一些实现中，提供(1815)焊盘包括将焊盘耦合至这些下级金属层之一(例如，顶部的下级金属层，即M7金属层)。在一些实现中，该焊盘是铝焊盘。然而，不同实现可以将不同材料用于该焊盘。此外，不同实现可以使用不同工艺来在下级金属和介电层上提供焊盘。例如，在一些实现中，光刻和/或蚀刻工艺可被用于在下级金属和介电层上提供(1815)焊盘。
该方法提供(1820)钝化层(例如，钝化层1706)、第一绝缘层(例如，第一绝缘层1708)、重分布层(例如，重分布层1710)、和第二绝缘层(例如，第二绝缘层1712)。不同实现可为钝化层使用不同材料。在一些实现中，在下级金属和介电层上提供钝化层，从而暴露焊盘的至少一部分。在一些实现中，金属重分布层设在焊盘和第一绝缘层之上。在一些实现中，金属重分布层被耦合至焊盘。在一些实现中，金属重分布层是铜层。
不同实现可以将不同材料用于第一和第二绝缘层。例如，第一和第二绝缘层可以是聚苯并噁唑(PbO)层和/或聚合物层。
该方法随后提供(1825)凸块下金属化(UBM)层。在一些实现中，提供(1825)UBM层包括将UBM层耦合至金属重分布层。在一些实现中，UBM层是铜层。该方法进一步在UBM层上提供(1835)焊球。
示例性半加成图案化(SAP)工艺
在本公开中描述了各种互连(例如，迹线、通孔、焊盘)。这些互连可形成在封装基板、印刷电路板(PCB)和/或集成器件的重分布部分中。在一些实现中，这些互连可包括一个或多个金属层。例如，在一些实现中，这些互连可包括第一金属晶种层和第二金属层。可使用不同镀敷工艺来提供(例如，形成)这些金属层。以下是具有晶种层的互连(例如，迹线、通孔、焊盘)的详细示例以及可如何使用不同镀敷工艺来形成这些互连。
不同实现可使用不同工艺来形成和/或制造金属层(例如，互连、重分布层、凸块下金属化层)。在一些实现中，这些工艺包括半加成图案化(SAP)工艺和镶嵌工艺。这些各种不同工艺在下文进一步描述。
图19解说了用于使用半加成图案化(SAP)工艺来形成互连以在一个或多个介电层中提供和/或形成互连的序列。如图19中所示，阶段1解说了在提供(例如，形成)介电层1902之后的集成器件(例如，基板)的状态。在一些实现中，阶段1解说了介电层1902包括第一金属层1904。在一些实现中，第一金属层1904是晶种层。在一些实现中，可以在提供(例如，接收或形成)介电层1902之后在介电层1902上提供(例如，形成)第一金属层1904。阶段1解说了在介电层1902的第一表面上提供(例如，形成)第一金属层1904。在一些实现中，第一金属层1904是通过使用沉积工艺(例如，PVD、CVD、镀敷工艺)来提供的。
阶段2解说了在第一金属层1904上选择性地提供(例如，形成)光致抗蚀层1906(例如，光显影抗蚀层)之后的集成器件的状态。在一些实现中，选择性地提供抗蚀层1906包括在第一金属层1904上提供第一抗蚀层1906并且通过显影(例如，使用显影工艺)来选择性地移除抗蚀层1906的诸部分。阶段2解说了提供抗蚀层1906，从而形成腔1908。
阶段3解说了在腔1908中形成第二金属层1910之后的集成器件的状态。在一些实现中，在第一金属层1904的暴露部分上方形成第二金属层1910。在一些实现中，第二金属层1910是通过使用沉积工艺(例如，镀敷工艺)来提供的。
阶段4解说了在移除抗蚀层1906之后的集成器件的状态。不同实现可将不同工艺用于移除抗蚀层1906。
阶段5解说了在选择性地移除第一金属层1904的诸部分之后的集成器件的状态。在一些实现中，移除第一金属层1904的未被第二金属层1910覆盖的一个或多个部分。如阶段5中所示，剩余的第一金属层1904和第二金属层1910可以在集成器件和/或基板中形成和/或限定互连1912(例如，迹线、通孔、焊盘)。在一些实现中，移除第一金属层1904，以使得位于第二金属层1910下方的第一金属层1904的尺寸(例如，长度、宽度)小于第二金属层1910的尺寸(例如，长度、宽度)，这可导致底切，如图19的阶段5所示。在一些实现中，以上提及的过程可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
图20解说了用于使用(SAP)工艺以在一个或多个介电层中提供和/或形成互连的方法的流程图。该方法提供(2005)介电层(例如，介电层1802)。在一些实现中，提供介电层包括形成介电层。在一些实现中，提供介电层包括形成第一金属层(例如，第一金属层1804)。在一些实现中，第一金属层是晶种层。在一些实现中，可以在提供(例如，接收或形成)介电层之后在该介电层上提供(例如，形成)第一金属层。在一些实现中，第一金属层是通过使用沉积工艺(例如，物理气相沉积(PVD)或镀敷工艺)来提供的。
该方法选择性地在第一金属层上提供(2010)光致抗蚀层(例如，光显影抗蚀层1806)。在一些实现中，选择性地提供抗蚀层包括在第一金属层上提供第一抗蚀层并且选择性地移除抗蚀层的诸部分(这提供一个或多个腔)。
该方法随后在光致抗蚀层的腔中提供(2015)第二金属层(例如，第二金属层1810)。在一些实现中，在第一金属层的暴露部分上方形成第二金属层。在一些实现中，第二金属层是通过使用沉积工艺(例如，镀敷工艺)来提供的。
该方法进一步移除(2020)抗蚀层。不同实现可将不同工艺用于移除抗蚀层。该方法还选择性地移除(2025)第一金属层的诸部分。在一些实现中，移除第一金属层的未被第二金属层覆盖的一个或多个部分。在一些实现中，任何剩余的第一金属层和第二金属层可以在集成器件和/或基板中形成和/或限定一个或多个互连(例如，迹线、通孔、焊盘)。在一些实现中，以上提及的方法可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
示例性镶嵌工艺
图21解说了用于使用镶嵌工艺来形成互连以在介电层中提供和/或形成互连的序列。如图21中所示，阶段1解说了在提供(例如，形成)介电层2102之后的集成器件的状态。在一些实现中，介电层2102是无机层(例如，无机膜)。
阶段2解说了在介电层2102中形成腔2104之后的集成器件的状态。不同实现可将不同工艺用于在介电层2102中提供腔2104。
阶段3解说了在介电层2102上提供第一金属层2106之后的集成器件的状态。如阶段3中所示，在介电层2102的第一表面上提供第一金属层2106。在介电层2102上提供第一金属层2106，以使得第一金属层2106占据介电层2102的轮廓，包括腔2104的轮廓在内。在一些实现中，第一金属层2106是晶种层。在一些实现中，第一金属层2106是通过使用沉积工艺(例如，物理气相沉积(PVD)、化学气相沉积(CVP)、或镀敷工艺)来提供的。
阶段4解说了在腔2104中和介电层2102的表面中形成第二金属层2108之后的集成器件的状态。在一些实现中，在第一金属层2106的暴露部分上方形成第二金属层2108。在一些实现中，第二金属层2108是通过使用沉积工艺(例如，镀敷工艺)来提供的。
阶段5解说了在移除第二金属层2108的诸部分和第一金属层2106的诸部分之后的集成器件的状态。不同实现可使用不同工艺来移除第二金属层2108和第一金属层2106。在一些实现中，化学机械抛光(CMP)工艺被用于移除第二金属层2108的诸部分和第一金属层2106的诸部分。如阶段5中所示，剩余的第一金属层2106和第二金属层2108可以在集成器件和/或基板中形成和/或限定互连2112(例如，迹线、通孔、焊盘)。如阶段5中所示，以在第二金属层2110的基底部分和(诸)侧面部分上形成第一金属层2106的方式来形成互连2112。在一些实现中，腔2104可以包括两级电介质中的沟和/或孔的组合，以使得可以在单个沉积步骤中形成通孔和互连(例如，金属迹线)，在一些实现中，以上提及的过程可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
图22解说了用于使用镶嵌工艺来形成互连以在介电层中提供和/或形成互连的方法的流程图。该方法提供(2205)介电层(例如，介电层2102)。在一些实现中，提供介电层包括形成介电层。在一些实现中，提供介电层包括从供应商接收介电层。在一些实现中，介电层是无机层(例如，无机膜)。
该方法在介电层中形成(2210)至少一个腔(例如，腔2104)。不同实现可将不同工艺用于在介电层中提供腔。
该方法在介电层上提供(2215)第一金属层(例如，第一金属层2106)。在一些实现中，在介电层的第一表面上提供(例如，形成)第一金属层。在一些实现中，在介电层上提供第一金属层，以使得第一金属层占据介电层的轮廓，包括腔的轮廓在内。在一些实现中，第一金属层是晶种层。在一些实现中，第一金属层2106是通过使用沉积工艺(例如，PVD、CVD或镀敷工艺)来提供的。
该方法在腔中和介电层的表面中提供(2220)第二金属层(例如，第二金属层2108)。在一些实现中，在第一金属层的暴露部分上方形成第二金属层。在一些实现中，第二金属层是通过使用沉积工艺(例如，镀敷工艺)来提供的。在一些实现中，第二金属层与第一金属层相似或相同。在一些实现中，第二金属层不同于第一金属层。
该方法随后移除(2225)第二金属层的诸部分和第一金属层的诸部分。不同实现可使用不同工艺来移除第二金属层和第一金属层。在一些实现中，化学机械抛光(CMP)工艺被用于移除第二金属层的诸部分和第一金属层的诸部分。在一些实现中，剩余的第一金属层和第二金属层可以形成和/或限定互连(例如，互连2112)。在一些实现中，互连可以包括集成器件和/或基板中的至少迹线、通孔、和/或焊盘中的一者。在一些实现中，以在第二金属层的基底部分和(诸)侧面部分上形成第一金属层的方式来形成互连。在一些实现中，以上提及的方法可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
示例性电子设备
图23解说了可集成有前述集成器件、半导体器件、集成电路、管芯、中介体、封装或层叠封装(PoP)中的任一者的各种电子设备。例如，移动电话2302、膝上型计算机2304、以及固定位置终端2306可包括如本文所描述的集成器件2300。集成器件2300可以是例如本文所描述的集成电路、管芯、封装或层叠封装中的任一者。图23中所解说的设备2302、2304、2306仅是示例性的。其它电子设备也能以集成器件2300为其特征，此类电子设备包括但不限于移动设备、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单位(诸如仪表读取设备)、通信设备、智能电话、平板计算机或者存储或检索数据或计算机指令的任何其它设备，或者其任何组合。
在图2、3、4、5、6、7、8、9、10、11、12、13A-13C、14、15A-15E、16、17A-17D、18、19、20、21、22和/或23中解说的一个或多个组件、步骤、特征和/或功能可被重新安排和/或组合成单个组件、步骤、特征或功能，或实施在若干组件、步骤或功能中。也可添加额外的元件、组件、步骤、和/或功能而不会脱离本公开。还应当注意，本公开中的图2、3、4、5、6、7、8、9、10、11、12、13A-13C、14、15A-15E、16、17A-17D、18、19、20、21、22和/或23及其相应描述不限于管芯和/或IC。在一些实现中，图2、3、4、5、6、7、8、9、10、11、12、13A-13C、14、15A-15E、16、17A-17D、18、19、20、21、22和/或23及其相应描述可被用于制造、创建、提供、和/或生产集成器件。在一些实现中，集成器件可以包括管芯、管芯封装、集成电路(IC)、集成封装器件、晶片、半导体器件、层叠封装和/或中介体。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中被用于指两个对象之间的直接或间接耦合。例如，如果对象A物理地接触对象B，且对象B接触对象C，则对象A和C可仍被认为是彼此耦合的——即便它们并非彼此直接物理接触。
还应注意，这些实施例可能是作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可被重新安排。过程在其操作完成时终止。
本文中所描述的本公开的各种特征可实现于不同系统中而不会脱离本公开。应注意，本公开的以上各方面仅是示例，且不应被解释成限定本公开。对本公开的各方面的描述旨在是解说性的，而非限定所附权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改和变形对于本领域技术人员将是显而易见的。

Claims (30)

1.一种封装基板，包括：
至少一个介电层；
第一电感器结构，其至少部分地位于所述介电层中，所述第一电感器结构包括：
第一互连；
耦合至所述第一互连的第一通孔；以及
耦合至所述第一通孔的第二互连；
第三互连，其耦合至所述第一电感器结构，所述第三互连被配置成提供用于接地信号的电路径；以及
第二电感器结构，其至少部分地位于所述介电层中，所述第二电感器耦合至所述第三互连，所述第二电感器结构包括：
第四互连；
耦合至所述第四互连的第二通孔；以及
耦合至所述第二通孔的第五互连。
2.如权利要求1所述的封装基板，其特征在于，所述第一电感器结构和所述第二电感器结构是所述封装基板中的多个电感器结构中的电感器结构，所述多个电感器结构以阵列配置排列。
3.如权利要求1所述的封装基板，其特征在于，所述第一电感器结构包括第一焊球。
4.如权利要求1所述的封装基板，其特征在于，所述第一和第二电感器结构被配置成与电容器一起作为滤波器来操作。
5.如权利要求4所述的封装基板，其特征在于，所述滤波器是至少抑制滤波器和/或三次谐波抑制滤波器之一。
6.如权利要求4所述的封装基板，其特征在于，所述电容器是位于耦合至所述封装基板的集成器件中的电容器。
7.如权利要求1所述的封装基板，其特征在于，所述第三互连是所述第二互连和所述第五互连的部分。
8.如权利要求1所述的封装基板，其特征在于，所述第一电感器结构和所述第二电感器结构个体或集体地包括约20或更大的品质因数。
9.如权利要求1所述的封装基板，其特征在于，所述第一电感器结构和所述第二电感器结构个体或集体地包括约200或更大的品质因数。
10.如权利要求1所述的封装基板，其特征在于，所述封装基板被纳入到以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
11.一种封装基板，包括：
至少一个介电层；
第一电感性装置，其被配置成提供所述封装基板中的电感；
互连装置，其耦合至所述第一电感性装置，所述互连装置被配置成提供用于接地信号的电路径；以及
第二电感性装置，其被配置成提供所述封装基板中的电感，所述第二电感性装置耦合至所述互连装置。
12.如权利要求11所述的封装基板，其特征在于，所述第一电感性装置和所述第二电感性装置是所述封装基板中的多个电感器装置中的电感性装置，所述多个电感性装置以阵列配置排列。
13.如权利要求11所述的封装基板，其特征在于，所述第一和第二电感性装置结构被配置成与电容性装置一起作为滤波器来操作。
14.如权利要求13所述的封装基板，其特征在于，所述滤波器是至少抑制滤波器和/或三次谐波抑制滤波器之一。
15.如权利要求11所述的封装基板，其特征在于，所述封装基板被纳入到以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
16.一种印刷电路板(PCB)，包括：
至少一个介电层；
第一电感器结构，其至少部分地位于所述介电层中，所述第一电感器结构包括：
第一互连；
耦合至所述第一互连的第一通孔；以及
耦合至所述第一通孔的第二互连；
第三互连，其耦合至所述第一电感器结构，所述第三互连被配置成提供用于接地信号的电路径；以及
第二电感器结构，其至少部分地位于所述介电层中，所述第二电感器结构耦合至所述第三互连，所述第二电感器结构包括：
第四互连；
耦合至所述第四互连的第二通孔；以及
耦合至所述第二通孔的第五互连。
17.如权利要求16所述的印刷电路板，其特征在于，所述第一电感器结构和所述第二电感器结构是所述印刷电路板(PCB)中的多个电感器结构中的电感器结构，其中所述多个电感器结构以阵列配置排列。
18.如权利要求16所述的印刷电路板，其特征在于，所述第一电感器结构包括第一焊球。
19.如权利要求16所述的印刷电路板，其特征在于，所述第一和第二电感器结构被配置成与电容器一起作为滤波器来操作。
20.如权利要求19所述的印刷电路板，其特征在于，所述滤波器是至少抑制滤波器和/或三次谐波抑制滤波器之一。
21.如权利要求19所述的印刷电路板，其特征在于，所述电容器是位于耦合至所述印刷电路板(PCB)的集成器件中的电容器。
22.如权利要求16所述的印刷电路板，其特征在于，所述第三互连是所述第二互连和所述第五互连的部分。
23.如权利要求16所述的印刷电路板，其特征在于，所述第一电感器结构和所述第二电感器结构个体或集体地包括约20或更大的品质因数。
24.如权利要求16所述的印刷电路板，其特征在于，所述第一电感器结构和所述第二电感器结构个体或集体地包括约200或更大的品质因数。
25.如权利要求16所述的印刷电路板，其特征在于，所述印刷电路板被纳入到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机中的至少一者中。
26.一种印刷电路板，包括：
至少一个介电层；
第一电感性装置，其被配置成提供所述印刷电路板(PCB)中的电感；
互连装置，其耦合至所述第一电感性装置，所述互连装置被配置成提供用于接地信号的电路径；以及
第二电感性装置，其被配置成提供所述印刷电路板(PCB)中的电感，所述第二电感性装置耦合至所述互连装置。
27.如权利要求26所述的印刷电路板，其特征在于，所述第一电感性装置和所述第二电感性装置是所述印刷电路板(PCB)中的多个电感器装置中的电感性装置，其中所述多个电感性装置以阵列配置排列。
28.如权利要求26所述的印刷电路板，其特征在于，所述第一和第二电感性装置结构被配置成与电容性装置一起作为滤波器来操作。
29.如权利要求28所述的印刷电路板，其特征在于，所述滤波器是至少抑制滤波器和/或三次谐波抑制滤波器之一。
30.如权利要求26所述的印刷电路板，其特征在于，所述印刷电路板被纳入到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机中的至少一者中。
CN201580048341.9A 2014-09-11 2015-09-09 封装基板或印刷电路板(pcb)中的高品质因数电感器和高品质因数滤波器 Pending CN107078117A (zh)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115336020A (zh) * 2020-03-30 2022-11-11 高通股份有限公司 玻璃基板的热路径

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10666305B2 (en) 2015-12-16 2020-05-26 Kumu Networks, Inc. Systems and methods for linearized-mixer out-of-band interference mitigation
US10236245B2 (en) * 2016-03-23 2019-03-19 Dyi-chung Hu Package substrate with embedded circuit
WO2018183352A1 (en) * 2017-03-27 2018-10-04 Kumu Networks, Inc. Enhanced linearity mixer
US10498307B2 (en) 2017-09-14 2019-12-03 Qualcomm Incorporated Integrated device comprising a capacitor and inductor structure comprising a shared interconnect for a capacitor and an inductor
US10447226B2 (en) * 2017-12-21 2019-10-15 Qualcomm Incorporated Three dimensional inductor-capacitor apparatus and method of fabricating
US20210392745A1 (en) * 2020-06-10 2021-12-16 Maxim Integrated Products, Inc. Circuit assemblies including metallic bars
US11817379B2 (en) 2020-07-13 2023-11-14 Qualcomm Incorporated Substrate comprising an inductor and a capacitor located in an encapsulation layer
US20240006308A1 (en) * 2022-06-30 2024-01-04 Qualcomm Incorporated Integrated device and integrated passive device comprising magnetic material

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649265B2 (en) * 2006-09-29 2010-01-19 Intel Corporation Micro-via structure design for high performance integrated circuits
US20110069470A1 (en) * 2009-09-22 2011-03-24 Samsung Electro-Mechanics Co., Ltd. Electromagnetic interference noise reduction board using electromagnetic bandgap structure
US8218337B2 (en) * 2009-12-18 2012-07-10 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
CN102623391A (zh) * 2010-12-22 2012-08-01 新科金朋有限公司 半导体器件和在半导体管芯上方形成集成无源器件的方法
US20130048365A1 (en) * 2011-08-22 2013-02-28 Samsung Electro-Mechanics Co., Ltd. Electromagnetic interference noise reduction package board
CN103972207A (zh) * 2013-02-06 2014-08-06 台湾积体电路制造股份有限公司 堆叠管芯之间的螺旋形螺旋电感器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3666411B2 (ja) 2001-05-07 2005-06-29 ソニー株式会社 高周波モジュール装置
US7348661B2 (en) * 2004-09-24 2008-03-25 Intel Corporation Array capacitor apparatuses to filter input/output signal
US8134425B2 (en) 2007-12-13 2012-03-13 Broadcom Corporation Method and system for filters embedded in an integrated circuit package
JP2010123640A (ja) 2008-11-17 2010-06-03 Opnext Japan Inc プリント基板及び光伝送装置
US8399961B2 (en) * 2010-12-21 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning the efficiency in the transmission of radio-frequency signals using micro-bumps

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649265B2 (en) * 2006-09-29 2010-01-19 Intel Corporation Micro-via structure design for high performance integrated circuits
US20110069470A1 (en) * 2009-09-22 2011-03-24 Samsung Electro-Mechanics Co., Ltd. Electromagnetic interference noise reduction board using electromagnetic bandgap structure
US8218337B2 (en) * 2009-12-18 2012-07-10 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
CN102623391A (zh) * 2010-12-22 2012-08-01 新科金朋有限公司 半导体器件和在半导体管芯上方形成集成无源器件的方法
US20130048365A1 (en) * 2011-08-22 2013-02-28 Samsung Electro-Mechanics Co., Ltd. Electromagnetic interference noise reduction package board
CN103972207A (zh) * 2013-02-06 2014-08-06 台湾积体电路制造股份有限公司 堆叠管芯之间的螺旋形螺旋电感器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115336020A (zh) * 2020-03-30 2022-11-11 高通股份有限公司 玻璃基板的热路径
CN115336020B (zh) * 2020-03-30 2023-10-20 高通股份有限公司 玻璃基板的热路径

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