KR20170096200A - 패키지 기판에 내장된 보호 링을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지 - Google Patents
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Abstract
집적형 디바이스 패키지가 다이와 패키지 기판을 포함한다. 패키지 기판은 적어도 하나의 유전체 층 (예컨대, 코어 층, 프리페그 층), 유전체 층에서의 자성 코어, 제 1 보호 링으로서 동작하도록 구성되는 제 1 복수의 인터커넥트들, 및 제 1 인덕터로서 동작하도록 구성되는 제 2 복수의 인터커넥트들을 포함한다. 제 2 복수의 인터커넥트들은 패키지 기판에 위치되어 자성 코어를 적어도 부분적으로 둘러싼다. 제 2 복수의 인터커넥트들로부터의 적어도 하나의 인터커넥트가 또한 제 1 복수의 인터커넥트들의 일부이다. 일부 구현예들에서, 제 1 보호 링은 비-연속 보호 링이다. 일부 구현예들에서, 제 1 인덕터는 솔레노이드 인덕터이다. 일부 구현예들에서, 자성 코어는 캐리어, 제 1 자성 층, 및 제 2 자성 층을 포함한다.
Description
관련 출원들에 대한 상호참조
본 출원은 미국 특허청에 2015년 2월 5일자로 출원된 임시출원 제62/112,527호와, 미국 특허청에 2015년 8월 26일자로 출원된 정규출원 제14/836,733호의 우선권 및 이익을 주장하며, 위 출원들의 전체 내용들은 참조로 본 명세서에 통합된다.
분야
다양한 특징들이 대체로 집적형 디바이스 패키지 (integrated device package) 에 관한 것이고, 더 상세하게는 패키지 기판에 내장된 보호 링을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지에 관한 것이다.
도 1은 다이를 포함하는 집적형 디바이스 패키지의 구성을 예시한다. 구체적으로는, 도 1은 제 1 다이 (102) 와 패키지 기판 (106) 을 포함하는 집적형 디바이스 패키지 (100) 를 예시한다. 패키지 기판 (106) 은 유전체 층과 복수의 인터커넥트들 (110) 을 포함한다. 패키지 기판 (106) 은 적층식 기판이다. 복수의 인터커넥트들 (110) 은 트레이스들, 패드들 및/또는 비아들을 포함한다. 제 1 다이 (102) 는 패키지 기판 (106) 에 제 1 복수의 솔더 볼들 (112) 을 통해 커플링된다. 패키지 기판 (106) 은 인쇄 회로 보드 (printed circuit board, PCB) (108) 에 제 2 복수의 솔더 볼들 (116) 을 통해 커플링된다. 도 1은 인덕터 (120) 가 PCB (108) 상에 장착됨을 예시한다. 인덕터 (120) 는 집적형 디바이스 패키지 (100) 외부에 위치되고, PCB (108) 상의 많은 부동산을 차지한다.
도 1에 도시된 인덕터 (120) 의 하나의 단점은 그 인덕터가 모바일 컴퓨팅 디바이스들 및/또는 착용가능 컴퓨팅 디바이스들의 요구에 비해 너무 클 수도 있는 폼 팩터를 갖는 디바이스가 생성되게 한다는 것이다. 이는 너무 큰 것 및/또는 너무 두꺼운 것 중 어느 하나인 디바이스를 초래할 수도 있다. 다시 말하면, 도 1에 도시된 집적형 디바이스 패키지 (100), 인덕터 (120) 및 PCB (108) 의 조합은 너무 두꺼울 수도 있으며 그리고/또는 모바일 컴퓨팅 디바이스들 및/또는 착용가능 컴퓨팅 디바이스들의 요구 및/또는 요건들을 충족시키기에는 너무 큰 표면 영역을 가질 수도 있다.
그러므로, 더 나은 폼 팩터를 가지면서도 동시에 모바일 컴퓨팅 디바이스들 및/또는 착용가능 컴퓨팅 디바이스들의 요구 및/또는 요건들을 충족시키는 집적형 디바이스 패키지가 필요하다.
다양한 특징들은 패키지 기판에 내장된 보호 링을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지에 관련된다.
하나의 예가 다이와 다이에 커플링된 패키지 기판을 포함하는 집적형 디바이스 패키지를 제공한다. 패키지 기판은 적어도 하나의 유전체 층, 유전체 층에서의 자성 코어, 제 1 보호 링, 및 복수의 제 1 인터커넥트들을 포함하는 제 1 인덕터를 포함한다. 제 1 인덕터는 패키지 기판에 위치되어 자성 코어를 적어도 부분적으로 둘러싼다. 제 1 보호 링은 제 1 인덕터의 복수의 제 1 인터커넥트들로부터의 적어도 하나의 인터커넥트를 포함한다.
다른 예가 집적형 디바이스 패키지를 제작하는 방법을 제공한다. 그 방법은 패키지 기판을 형성시키는데, 패키지 기판을 형성시키는 단계는, 적어도 하나의 유전체 층을 형성시키는 단계, 유전체 층에 자성 코어를 제공하는 단계, 패키지 기판에 제 1 보호 링을 정의하는 제 1 금속 층을 형성시키는 단계, 및 패키지 기판에 제 1 인덕터를 정의하는 복수의 제 1 인터커넥트들을 형성시키는 단계를 포함한다. 복수의 제 1 인터커넥트들의 형성시키는 단계는 복수의 제 1 인터커넥트들이 자성 코어를 적어도 부분적으로 둘러싸도록 패키지 기판에 복수의 제 1 인터커넥트들을 형성시키는 단계와, 복수의 제 1 인터커넥트들로부터 제 1 인덕터를 정의하는 인터커넥트를 형성하기 위해 제 1 금속 층의 적어도 부분을 사용하는 단계를 포함한다. 그 방법은 패키지 기판을 다이에 커플링시킨다.
다양한 특징들, 특성 및 장점들이 유사한 참조 문자들이 전체에 걸쳐 대응하게 식별하는 도면들과 연계하여 취해지는 경우의 아래에 언급되는 상세한 설명으로부터 명확하게 될 수도 있다.
도 1은 집적형 디바이스 패키지를 예시한다.
도 2는 패키지 기판에 내장된 보호 링(들)을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지의 일 예의 측면도를 도시한다.
도 3은 인덕터의 평면도 (예컨대, 상면도) 를 예시한다.
도 4는 자성 코어 및 보호 링들의 경사도 (angled view) 를 예시한다.
도 5는 자성 코어, 인덕터, 및 보호 링의 평면도 (예컨대, 상면도) 를 예시한다.
도 6은 자성 코어, 인덕터, 및 이산 보호 링의 평면도 (예컨대, 상면도) 를 예시한다.
도 7은 패키지 기판에 내장된 보호 링들을 갖는 자성 코어 인덕터의 클로즈 업 측면도를 예시한다.
도 8 (이는 도 8a 내지 도 8c를 포함함) 은 패키지 기판에 내장된 보호 링들을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지를 제공/제작하기 위한 예시적인 시퀀스를 도시한다.
도 9는 패키지 기판에 내장된 보호 링들을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지를 제공/제작하기 위한 방법의 예시적인 흐름도를 도시한다.
도 10은 커플링된 인덕터의 평면도 (예컨대, 상면도) 를 예시한다.
도 11은 자성 코어, 커플링된 인덕터들, 및 보호 링의 평면도 (예컨대, 상면도) 를 예시한다.
도 12는 변압기로서 동작하도록 구성되는 자성 코어들의 세트, 인덕터들의 세트, 및 보호 링들의 세트의 평면도 (예컨대, 상면도) 를 예시한다.
도 13은 세미-애디티브 패터닝 (semi-additive patterning, SAP) 공정의 일 예를 도시한다.
도 14는 다마신 공정의 일 예를 도시한다.
도 15는 본 명세서에서 설명되는 집적형 디바이스 패키지, 반도체 디바이스, 다이, 집적 회로 및/또는 PCB를 통합할 수도 있는 다양한 전자 디바이스들을 예시한다.
도 1은 집적형 디바이스 패키지를 예시한다.
도 2는 패키지 기판에 내장된 보호 링(들)을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지의 일 예의 측면도를 도시한다.
도 3은 인덕터의 평면도 (예컨대, 상면도) 를 예시한다.
도 4는 자성 코어 및 보호 링들의 경사도 (angled view) 를 예시한다.
도 5는 자성 코어, 인덕터, 및 보호 링의 평면도 (예컨대, 상면도) 를 예시한다.
도 6은 자성 코어, 인덕터, 및 이산 보호 링의 평면도 (예컨대, 상면도) 를 예시한다.
도 7은 패키지 기판에 내장된 보호 링들을 갖는 자성 코어 인덕터의 클로즈 업 측면도를 예시한다.
도 8 (이는 도 8a 내지 도 8c를 포함함) 은 패키지 기판에 내장된 보호 링들을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지를 제공/제작하기 위한 예시적인 시퀀스를 도시한다.
도 9는 패키지 기판에 내장된 보호 링들을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지를 제공/제작하기 위한 방법의 예시적인 흐름도를 도시한다.
도 10은 커플링된 인덕터의 평면도 (예컨대, 상면도) 를 예시한다.
도 11은 자성 코어, 커플링된 인덕터들, 및 보호 링의 평면도 (예컨대, 상면도) 를 예시한다.
도 12는 변압기로서 동작하도록 구성되는 자성 코어들의 세트, 인덕터들의 세트, 및 보호 링들의 세트의 평면도 (예컨대, 상면도) 를 예시한다.
도 13은 세미-애디티브 패터닝 (semi-additive patterning, SAP) 공정의 일 예를 도시한다.
도 14는 다마신 공정의 일 예를 도시한다.
도 15는 본 명세서에서 설명되는 집적형 디바이스 패키지, 반도체 디바이스, 다이, 집적 회로 및/또는 PCB를 통합할 수도 있는 다양한 전자 디바이스들을 예시한다.
다음의 설명에서, 특정 세부사항들은 본 개시물의 다양한 양태들의 철저한 이해를 제공하기 위해 주어진다. 그러나, 그 양태들이 이들 특정 세부사항들 없이 실시될 수도 있다는 것은 본 기술분야의 통상의 기술자에 의해 이해될 것이다. 예를 들어, 회로들은 불필요하게 상세하여 그 양태들을 모호하게 하는 것을 피하기 위하여 블록도들로 도시될 수도 있다. 다른 사례들에서, 널리 공지된 회로들, 구조들 및 기법들이 본 개시물의 양태들을 모호하게 하지 않기 위하여 상세히 도시되지 않을 수도 있다.
본 개시물은 다이와 패키지 기판을 포함하는 집적형 디바이스 패키지를 설명한다. 다이는 패키지 기판에 커플링 (예컨대, 패키지 기판 상에 장착) 된다. 패키지 기판은 적어도 하나의 유전체 층 (예컨대, 코어 층, 프리페그 층), 유전체 층에서의 자성 코어, 제 1 보호 링, 및 복수의 제 1 인터커넥트들을 포함하는 제 1 인덕터를 포함한다. 제 1 인덕터는 패키지 기판에 위치되어 자성 코어를 적어도 부분적으로 둘러싸며, 여기서 복수의 제 1 인터커넥트들로부터의 적어도 하나의 인터커넥트가 제 1 보호 링의 일부이다. 일부 구현예들에서, 제 1 보호 링은 이산 보호 링 (예컨대, 비-연속 보호 링) 이다. 일부 구현예들에서, 제 1 인덕터는 솔레노이드 인덕터이다. 일부 구현예들에서, 패키지 기판은 제 2 인덕터로서 동작하도록 구성되는 제 2 복수의 인터커넥트들을 포함한다. 일부 구현예들에서, 제 1 인덕터와 제 2 인덕터는 커플링된 인덕터로서 동작하도록 구성된다. 일부 구현예들에서, 제 1 인덕터와 제 2 인덕터는 변압기로서 동작하도록 구성된다. 일부 구현예들에서, 자성 코어는 캐리어, 제 1 자성 층, 및 제 2 자성 층을 포함한다.
패키지 기판에 내장된 자성 코어 인덕터를 포함하는 예시적인 집적형 디바이스 패키지
도 2는 패키지 기판에 내장된 보호 링(들)을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지의 일 예를 도시한다. 구체적으로, 도 2는 기판 (202), 다이 (204), 자성 코어 (206), 인덕터 (208), 캡슐화 층 (210), 제 1 보호 링 (280), 및 제 2 보호 링 (282) 을 포함하는 집적형 디바이스 패키지 (200) 의 일 예를 도시한다. 집적형 디바이스 패키지 (200) 는 인쇄 회로 보드 (PCB) (250) 상에 장착된다. 다이 (204) 는 여러 트랜지스터들 및/또는 다른 전자 컴포넌트들을 포함하는 집적 회로 (IC) 일 수도 있다. 다이 (204) 는 로직 다이 및/또는 메모리 다이일 수도 있다.
기판 (202) 은 패키지 기판 및/또는 인터포저일 수도 있다. 다이 (204) 는 기판 (202) 에 커플링 (예컨대, 그 기판에 장착) 된다. 더 구체적으로, 다이 (204) 는 기판 (202) 에 제 1 복수의 솔더 볼들 (240) 을 통해 커플링된다. 일부 구현예들에서, 다이 (204) 는 기판 (202) 에 상이하게 커플링될 수도 있다.
기판 (202) 은 제 1 유전체 층 (220), 제 2 유전체 층 (222), 제 1 솔더 레지스트 층 (224), 제 2 솔더 레지스트 층 (226), 및 여러 인터커넥트들 (227) 을 포함한다. 제 1 유전체 층 (220) 은 코어 층일 수도 있다. 일부 구현예들에서, 제 1 유전체 층 (220) 은 프리페그 층일 수도 있다. 제 2 유전체 층 (222) 은 하나 이상의 유전체 층들 (예컨대, 하나 이상의 프리페그 층들) 일 수도 있다. 인터커넥트들 (227) 은 제 1 유전체 층 (220) 및/또는 제 2 유전체 층 (222) 에 형성되는 트레이스들, 패드들 및/또는 비아들을 포함할 수도 있다. 제 1 솔더 레지스트 층 (224) 은 기판 (202) 의 제 1 표면 (예컨대, 하단 표면인 PCB (250) 와 마주하는 표면) 상에 형성된다. 제 2 솔더 레지스트 층 (226) 은 제 2 표면 (예컨대, 상단 표면인 기판 (202) 의 다이 (204) 와 마주하는 표면) 상에 형성된다.
도 2에 도시된 바와 같이, 자성 코어 (206) 는 기판 (202) 에 내장된다. 더 구체적으로, 자성 코어 (206) 는 제 1 유전체 층 (220) (예컨대, 코어 층) 의 공동 (cavity) 에 위치된다. 제 1 유전체 층 (220) 의 공동은 제 2 유전체 층 (222) (예컨대, 프리페그 층) 으로 충전된다. 따라서, 도 2의 예에서, 자성 코어 (206) 는 제 2 유전체 층 (222) 에 의해 둘러싸여 있다.
자성 코어 (206) 는 캐리어 (260), 제 1 자성 층 (262), 및 제 2 자성 층 (264) 을 포함한다. 제 1 자성 층 (262) 은 캐리어 (260) 의 제 1 표면 (예컨대, 하단 표면) 에 형성되고, 제 2 자성 층 (264) 은 캐리어 (260) 의 제 2 표면 (예컨대, 상단 표면) 상에 형성된다. 일부 구현예들에서, 제 1 자성 층 (262) 과 제 2 자성 층 (264) 은 자성 필름들이다. 캐리어 (260) 는 제 1 자성 층 (262) 및 제 2 자성 층 (264) 에 대한 베이스를 제공하도록 구성되는 기판일 수도 있다. 일부 구현예들에서, 자성 코어 (206) 는 전적으로 자성 재료 및/또는 자성 층으로 만들어질 수도 있다. 자성 코어 (206) 는 인덕터 (208) 에 의해 적어도 부분적으로 둘러싸여 있다.
인덕터 (208) 는 기판 (202) 에 적어도 부분적으로 내장된다. 인덕터 (208) 는 인덕터 (208) 가 자성 코어 (206) 를 적어도 부분적으로 둘러싸도록 기판 (202) 에 형성된다. 일부 구현예들에서, 자성 코어 (206) 는 인덕터 (208) 의 인덕턴스를 증가시키는데 (예컨대, 인덕턴스를 약 2X 배 이상 증가시키는데) 도움이 되고, 높은 품질 (Q) 팩터와, 낮은 저항을 인덕터에 제공하는데 도움이 된다. 인덕터에서의 자성 코어의 예들은 아래에서 적어도 도 5 및 도 6으로 추가로 설명되고 예시된다.
일부 구현예들에서, 인덕터 (208) 는 솔레노이드 인덕터이다. 인덕터 (208) 는 하나 이상의 권선들, 제 1 단자 및 제 2 단자를 포함한다. 인덕터 (208) 의 하나 이상의 권선들 및 단자들은 기판 (202) 에서 인터커넥트들에 의해 정의될 수도 있다. 일부 구현예들에서, 기판 (202) 은 하나를 초과하는 인덕터 (예컨대, 제 1 인덕터, 제 2 인덕터) 를 포함할 수도 있다. 이들 둘 이상의 인덕터들은 커플링된 인덕터 또는 변압기로서 동작하도록 구성될 수도 있다. 기판에서 하나를 초과하는 인덕터의 예들은 아래에서 적어도 도 10 내지 도 12로 추가로 설명되고 예시된다.
도 2에 도시된 바와 같이, 인덕터 (208) (예컨대, 제 1 인덕터) 는 제 1 인터커넥트 (230), 제 2 인터커넥트 (231), 제 3 인터커넥트 (232), 제 4 인터커넥트 (233), 제 5 인터커넥트 (234), 제 6 인터커넥트 (235), 제 7 인터커넥트 (236), 제 8 인터커넥트 (271), 제 9 인터커넥트 (272), 제 10 인터커넥트 (273), 제 11 인터커넥트 (274), 제 12 인터커넥트 (275), 및 제 13 인터커넥트 (276) 를 포함한다. 일부 구현예들에서, 제 1 인터커넥트 (230), 제 2 인터커넥트 (231), 제 3 인터커넥트 (232), 제 4 인터커넥트 (233), 제 5 인터커넥트 (234), 제 6 인터커넥트 (235), 제 7 인터커넥트 (236), 제 8 인터커넥트 (271), 제 9 인터커넥트 (272), 제 10 인터커넥트 (273), 제 11 인터커넥트 (274), 제 12 인터커넥트 (275), 및 제 13 인터커넥트 (276) 는 인덕터 (208) 를 정의하는 복수의 제 1 인터커넥트들의 일부이다.
인터커넥트가 두 개의 지점들, 엘리먼트들 및/또는 컴포넌트들 사이의 전기 접속을 허용 또는 용이하게 할 수도 있는 디바이스 (예컨대, 집적형 디바이스, 집적형 디바이스 패키지, 다이) 및/또는 베이스 (예컨대, 패키지 기판, 인쇄 회로 보드, 인터포저) 의 엘리먼트 또는 컴포넌트이다. 일부 구현예들에서, 인터커넥트가 트레이스, 비아, 패드, 필러, 재배분 (redistribution) 금속 층, 및/또는 언더 범프 금속화 (under bump metallization, UBM) 층을 포함할 수도 있다. 일부 구현예들에서, 인터커넥트가 신호 (예컨대, 데이터 신호, 접지 신호, 전력 신호) 에 대한 전기 경로를 제공할 수도 있는 전기적으로 전도성 재료 (예컨대, 금속, 구리) 이다. 인터커넥트가 하나를 초과하는 엘리먼트/컴포넌트를 포함할 수도 있다. 인터커넥트들의 세트가 하나 이상의 인터커넥트들을 포함할 수도 있다.
인터커넥트들 (230, 236 및 276) 은 트레이스들일 수도 있다. 인터커넥트들 (231, 233, 235, 271, 273, 및 275) 은 비아들일 수도 있다. 인터커넥트들 (232, 234, 272, 및 274) 은 패드들일 수도 있다. 일부 구현예들에서, 인터커넥트들 (230~236 및 271~276) 은 인덕터 (208) 의 하나 이상의 권선들을 정의할 수도 있다. 인덕터의 권선들은 아래에서 적어도 도 3 및 도 5 내지 도 6으로 추가로 설명되고 예시된다.
일부 구현예들에서, 인덕터 (208) 를 정의하는 인터커넥트들의 일부가 제 1 유전체 층 (220) (예컨대, 코어 층) 에서 공동 주위의 하나 이상의 보호 링들 (예컨대, 금속 링들) 을 또한 정의할 수도 있다. 일부 구현예들에서 제 1 보호 링 (280) 은 패키지 기판에서 제 1 금속 층 상의 금속에 의해 정의된다. 예를 들어, 제 1 보호 링 (280) 은 인터커넥트 (234) 와 인터커넥트 (274) 를 포함할 수도 있다. 일부 구현예들에서, 제 2 보호 링 (282) 은 패키지 기판에서 제 2 금속 층 상의 금속에 의해 정의된다. 예를 들어, 제 2 보호 링 (282) 은 인터커넥트 (232) 와 인터커넥트 (272) 를 포함할 수도 있다. 따라서, 일부 구현예들에서, 인터커넥트 (232), 인터커넥트 (234), 인터커넥트 (272), 및 인터커넥트 (274) 는 인덕터 (208) 의 적어도 부분들과 보호 링들 (예컨대, 제 1 보호 링 (280), 제 2 보호 링 (282)) 의 적어도 부분들을 정의할 수도 있다.
보호 링(들)은 적절한 사이즈로 된 공동이 제 1 유전체 층 (220) 에 형성되는 것을 보장하기 위해 사용된다. 위에서 언급된 바와 같이, 공동은 자성 코어 (206) 가 배치되는 곳이다. 공동은 그러면 제 2 유전체 층 (222) (예컨대, 프리페그 층) 으로 그 뒤에 충전된다. 레이저가 제 1 유전체 층 (220) 에 공동을 생성하기 위해 사용된다. 레이저의 가우시안 특성 때문에, 보호 링이 제 1 유전체 층 (220) 의 정밀한 절단 또는 제거를 보장하기 위해 제 1 유전체 층 (220) 상에 형성된다. 독립형 보호 링(들)(이는 제 1 유전체 층 (220) 보다 레이저에 더 많은 내성이 있음) 없이는, 제 1 유전체 층 (220) 의 의도하지 않은 부분들이 제거되어, 너무 크며 그리고/또는 묘한 모양인 공동을 초래할 수도 있다. 독립형 보호 링이 인덕터와 접촉하지 않는 (예컨대, 전기적으로 접촉하지 않는) 링이다. 그러나, 독립형 보호 링(들)의 존재는 인덕터 (208) 의 전체 성능에 영향을 줄 수 있다. 첫째로, 보호 링(들)의 존재는 인덕터 (208) 의 전체 인덕턴스 및 Q 팩터를 감소시키는 차폐 효과 및 와전류들을 제공할 수도 있다. 둘째로, 보호 링(들)은 인덕터 (208) 의 권선들 내부에 위치되는 자성 코어 (206) 의 사이즈를 제한할 수도 있는데, 보호 링(들)이 그렇지 않으면 더 큰 자성 코어에 의해 사용될 수 있는 공간을 차지하여서이다. 더 작은 사이즈 자성 코어 (206) 가 더 큰 사이즈 자성 코어 (206) 보다는 더 작은 인덕턴스 부스트를 제공할 것이다.
독립형 보호 링(들)의 위의 부정적 효과들 및 특성들을 감소시키며 그리고/또는 제거하기 위해, 보호 링들은 인덕터 (208) 상에 통합된다. 다시 말하면, 보호 링(들)을 정의하는 금속 (예컨대, 인터커넥트들) 의 일부 또는 전부는 인덕터 (208) 를 정의하는 인터커넥트들과 접촉 (예컨대, 물리적으로 접촉, 전기적으로 접촉) 하도록 형성된다. 따라서, 기판 (202) 에서의 일부 인터커넥트들이 보호 링 및 인덕터 둘 다로서 역할을 한다. 인덕터 속에 통합되는 보호 링이 통합된 인덕터 보호 링이라고 지칭될 수도 있다. 이 설계는 와전류들, 차폐 효과들을 감소, 최소화 및/또는 제거하며, 이는 인덕턴스와 Q 팩터를 증가시킨다. 더구나, 이 설계는 인덕터 (208) 의 권선들 안에 배치될 더 큰 자성 코어 (206) 에 더 많은 공간을 제공한다. 인덕터와 통합되는 보호 링들의 예들은 아래에서 적어도 도 5 및 도 6으로 추가로 설명되고 예시된다.
캡슐화 층 (210) 은 다이 (204) 를 적어도 부분적으로 캡슐화한다. 캡슐화 층 (210) 은 적어도 몰드 및/또는 에폭시 충전물 중 하나를 포함할 수도 있다. 일부 구현예들에서, 캡슐화 층 (210) 은 리소-패터닝가능 층일 수도 있다. 리소-패터닝가능 층/재료가 포토 에치 가능한 재료이다. 다시 말하면, 리소-패터닝가능 층/재료는 마스크 (예컨대, 포토마스크) 를 통한 광원 (예컨대, 자외선 (UV) 광) 에의 재료의 노출을 통해 (예컨대, 리소그라피 공정을 통해) 에치 및/또는 제거될 수 있는 재료로 이루어진다.
위에서 언급된 바와 같이, 도 2는 집적형 디바이스 패키지 (200) 가 인쇄 회로 보드 (PCB) (250) 상에 제 2 복수의 솔더 볼들 (252) 을 통해 커플링 (예컨대, 장착) 된다는 것을 추가로 예시한다. 더 구체적으로, 집적형 디바이스 패키지 (200) 의 기판 (202) 은 PCB (250) 에 제 2 복수의 솔더 볼들 (252) 을 통해 커플링된다. 일부 구현예들에서, 집적형 디바이스 패키지 (200) 는 PCB (250) 에 상이하게 커플링될 수도 있다.
도 3은 인덕터 (300) 의 평면도 (예컨대, 상면도) 를 예시한다. 인덕터 (300) 는 기판 (예컨대, 패키지 기판) 에 적어도 부분적으로 내장될 수도 있다. 일부 구현예들에서, 인덕터 (300) 는 도 2의 인덕터 (208) 에 대응할 수도 있다. 인덕터 (300) 는 솔레노이드 인덕터일 수도 있다.
인덕터 (300) 는 제 1 인터커넥트 (301), 제 2 인터커넥트 (302), 제 3 인터커넥트 (303), 제 4 인터커넥트 (304), 제 5 인터커넥트 (305), 제 6 인터커넥트 (306), 제 7 인터커넥트 (307), 제 8 인터커넥트 (308), 및 제 9 인터커넥트 (309) 를 포함한다. 제 1 인터커넥트 (301) (예컨대, 트레이스), 제 3 인터커넥트 (303), 제 5 인터커넥트 (305), 제 7 인터커넥트 (307), 및 제 9 인터커넥트 (309) 는 기판 (예컨대, 기판 (202)) 의 제 1 금속 층 상에 형성된다. 예를 들어, 제 3 인터커넥트 (303) 는 도 2의 인터커넥트 (230) 에 대응할 수도 있다. 제 2 인터커넥트 (302) (예컨대, 트레이스), 제 4 인터커넥트 (304), 제 6 인터커넥트 (306), 및 제 8 인터커넥트 (308) 는 기판 (예컨대, 기판 (202)) 의 제 2 금속 층에 형성된다. 예를 들어, 제 2 인터커넥트 (302) 는 도 2의 인터커넥트 (236) 에 대응할 수도 있다.
인덕터 (300) 는 복수의 인터커넥트들 (311), 복수의 인터커넥트들 (313), 복수의 인터커넥트들 (315), 복수의 인터커넥트들 (317), 복수의 인터커넥트들 (319), 복수의 인터커넥트들 (321), 복수의 인터커넥트들 (323), 복수의 인터커넥트들 (325), 복수의 인터커넥트들 (327), 및 복수의 인터커넥트들 (329) 을 더 포함한다. 복수의 인터커넥트들이 하나 이상의 인터커넥트들을 포함할 수도 있다. 예를 들어, 복수의 인터커넥트들이 하나 이상의 패드들 및/또는 하나 이상의 비아들을 포함할 수도 있다. 일부 구현예들에서, 위의 복수의 인터커넥트들 (311, 313, 315, 317, 319, 321, 323, 325, 327, 및/또는 329) 은 기판 (예컨대, 기판 (202)) 을 수직으로 가로지른다. 예를 들어, 복수의 인터커넥트들 (313) 은 도 2의 인터커넥트들 (231~235) 을 총괄하여 나타낼 수도 있다. 다른 예에서, 복수의 인터커넥트들 (323) 은 도 2의 인터커넥트들 (271~275) 을 총괄하여 나타낼 수도 있다.
도 3에 도시된 바와 같이, 복수의 인터커넥트들 (311) 은 인터커넥트 (301) 에 커플링 (예컨대, 전기적으로 커플링) 된다. 인터커넥트 (301) 는 복수의 인터커넥트들 (321) 에 커플링 (예컨대, 전기적으로 커플링) 된다. 복수의 인터커넥트들 (321) 은 인터커넥트 (302) 에 커플링된다. 인터커넥트 (302) 는 복수의 인터커넥트들 (313) 에 커플링된다. 복수의 인터커넥트들 (313) 은 인터커넥트 (303) 에 커플링된다. 인터커넥트 (303) 는 복수의 인터커넥트들 (323) 에 커플링된다. 복수의 인터커넥트들 (323) 은 인터커넥트 (304) 에 커플링된다. 인터커넥트 (304) 는 복수의 인터커넥트들 (315) 에 커플링된다. 복수의 인터커넥트들 (315) 은 인터커넥트 (305) 에 커플링된다. 인터커넥트 (305) 는 복수의 인터커넥트들 (325) 에 커플링된다. 복수의 인터커넥트들 (325) 은 인터커넥트 (306) 에 커플링된다. 인터커넥트 (306) 는 복수의 인터커넥트들 (317) 에 커플링된다. 복수의 인터커넥트들 (317) 은 인터커넥트 (307) 에 커플링된다. 인터커넥트 (307) 는 복수의 인터커넥트들 (327) 에 커플링된다. 복수의 인터커넥트들 (327) 은 인터커넥트 (308) 에 커플링된다. 인터커넥트 (308) 는 복수의 인터커넥트들 (319) 에 커플링된다. 복수의 인터커넥트들 (319) 은 인터커넥트 (309) 에 커플링된다. 인터커넥트 (309) 는 복수의 인터커넥트들 (329) 에 커플링된다.
인덕터 (300) 는 하나 이상의 권선들을 포함한다. 인덕터 (300) 의 상이한 구현예들이 상이한 수의 권선들을 포함할 수도 있다. 일부 구현예들에서, 인덕터 (300) 의 권선들은 제 1 인터커넥트 (301), 제 2 인터커넥트 (302), 제 3 인터커넥트 (303), 제 4 인터커넥트 (304), 제 5 인터커넥트 (305), 제 6 인터커넥트 (306), 제 7 인터커넥트 (307), 제 8 인터커넥트 (308), 제 9 인터커넥트 (309), 복수의 인터커넥트들 (311), 복수의 인터커넥트들 (313), 복수의 인터커넥트들 (315), 복수의 인터커넥트들 (317), 복수의 인터커넥트들 (319), 복수의 인터커넥트들 (321), 복수의 인터커넥트들 (323), 복수의 인터커넥트들 (325), 복수의 인터커넥트들 (327), 및 복수의 인터커넥트들 (329) 에 의해 정의된다. 예를 들어, 인덕터 (300) 의 제 1 권선이 인터커넥트 (302), 복수의 인터커넥트들 (313), 인터커넥트 (303) 및 복수의 인터커넥트들 (323) 에 의해 정의될 수도 있다. 그러나, 상이한 구현예들이 인덕터 (300) 의 권선을 상이하게 정의할 수도 있다.
도 3은 인터커넥트 (330) 와 인터커넥트 (332) 를 또한 예시한다. 인터커넥트 (330) 는 인덕터 (300) 의 제 1 단자를 나타낼 수도 있다. 인터커넥트 (330) 는 복수의 인터커넥트들 (311) 에 커플링된다. 인터커넥트 (332) 는 인덕터 (300) 의 제 2 단자를 나타낼 수도 있다. 인터커넥트 (332) 는 복수의 인터커넥트들 (329) 에 커플링된다. 복수의 인터커넥트들 (311 및 329) 은 옵션적일 수도 있다. 일부 구현예들에서, 인터커넥트 (330) 는 인터커넥트 (301) 에 직접적으로 커플링된다. 일부 구현예들에서, 인터커넥트 (332) 는 인터커넥트 (309) 에 직접적으로 커플링된다.
도 4는 자성 코어 (206), 제 1 보호 링 (480), 및 제 2 보호 링 (482) 의 경사진 조립도를 예시한다. 자성 코어 (206), 제 1 보호 링 (480), 및 제 2 보호 링 (482) 은 기판 (예컨대, 기판 (202)) 에 내장된다. 명료함을 목적으로, 기판과 유전체 층들 (예컨대, 코어 층, 프리페그 층들) 은 도 4에 도시되지 않았다.
제 1 보호 링 (480) 은 기판의 제 1 유전체 층 (예컨대, 코어 층) 의 제 1 표면 (예컨대, 상단 표면) 상에 형성된 금속 층이다. 제 2 보호 링 (482) 은 기판의 제 1 유전체 층의 제 2 표면 (예컨대, 하단 표면) 상에 형성된 금속 층이다. 제 1 보호 링 (480) 및/또는 제 2 보호 링 (482) 은 제 1 유전체 층에서의 공동의 주위부 또는 주변부를 형성한다. 일 예로서, 제 1 보호 링 (480) 은 패키지 기판에서의 제 1 금속 층 (예컨대, 도 2의 인터커넥트 (234) 및 인터커넥트 (274)) 에 의해 정의될 수도 있다. 제 1 보호 링 (480) 은 제 1 보호 링 (280) 에 대응할 수도 있다. 유사하게, 일 예로서, 제 2 보호 링 (482) 은 패키지 기판에서의 제 2 금속 층 (예컨대, 도 2의 인터커넥트 (232) 및 인터커넥트 (272)) 에 의해 정의될 수도 있다. 제 2 보호 링 (482) 은 제 2 보호 링 (282) 에 대응할 수도 있다. 상이한 구현예들이 보호 링들에 대한 상이한 설계들을 가질 수도 있다. 예를 들어, 보호 링이 원형, 직사각형, 형상, 또는 임의의 다른 형상들일 수도 있다. 보호 링들은 패키지 기판의 상이한 층들 및/또는 레벨들 상에 위치될 수도 있다. 예를 들어, 제 1 보호 링 (480) 은 패키지 기판의 제 1 금속 층 상에 위치될 수도 있고, 제 2 보호 링 (482) 은 패키지 기판의 제 2 금속 층 상에 위치될 수도 있다. 도 2를 다시 참조하면, 일부 구현예들에서, 제 1 금속 층은 인터커넥트 (274) 와 동일한 금속 층 상에 있을 수도 있고, 제 2 금속 층은 인터커넥트 (272) 와 동일한 금속 층 상에 있을 수도 있다. 일부 구현예들에서, 하나 이상의 보호 링은 여러 금속 층들 (예컨대, 여러 인터커넥트들) 에 의해 정의되는 이산 보호 링 (예컨대, 비-연속 보호 링) 일 수도 있다. 이산 보호 링의 일 예가 도 6에서 추가로 설명된다.
자성 코어 (206) 는 제 1 보호 링 (480) 및/또는 제 2 보호 링 (482) 에 의해 정의되는 유전체 층의 공동에 위치된다. 일부 구현예들에서, 자성 코어 (206) 는 제 1 보호 링 (480) 및/또는 제 2 보호 링 (482) 에 의해 적어도 부분적으로 둘러싸일 수도 있다.
도 5는 도 3의 인덕터 (300) 와 도 4의 자성 코어 (206) 및 제 1 보호 링 (480) 의 집적을 예시한다. 인덕터 (300), 자성 코어 (206) 및 제 1 보호 링 (480) 은 기판 (예컨대, 기판 (202)) 에 구현될 수도 있다. 그러나, 명료함을 목적으로, 유전체 층들 (예컨대, 코어 층, 프리페그 층들) 을 포함하는 기판은 도시되지 않는다. 도 5에 도시된 바와 같이, 인덕터 (300) 는 자성 코어 (206) 가 적어도 부분적으로 인덕터 (300) 의 권선들 내에 위치되도록 자성 코어 (206) 와 집적된다. 덧붙여서, 제 1 보호 링 (480) 은 제 1 보호 링 (480) 이 인덕터 (300) 의 권선들의 일부가 되도록 (예컨대, 터치하도록) 인덕터 (300) 의 권선들에 통합된다. 제 2 보호 링 (482) (이는 도 5에 도시되지 않음) 이 인덕터 (300) 의 권선들에 또한 통합될 수도 있다. 제 2 보호 링 (482) 은 기판의 상이한 금속 층 상에 위치된다.
이 설계는 와전류들을 감소 및/또는 제거하며, 차폐 효과들을 개선시켰으며, 이는 인덕턴스와 Q 팩터를 증가시킨다. 더구나, 이 설계는 인덕터 (300) 의 권선들 안에 배치될 더 큰 자성 코어에 더 많은 공간을 제공한다.
상이한 구현예들이 상이한 치수들을 갖는 자성 코어, 보호 링, 및 인덕터를 제공할 수도 있다. 일부 구현예들에서, 자성 코어 (206) 는 적어도 약 760 미크론 (㎛) × 770 미크론 (㎛) 의 치수를 갖는다. 일부 구현예들에서, 자성 코어 (206) 와 보호 링 (480) 사이의 에지 간 거리 (예컨대, 간격) 는 약 50 미크론 (㎛) 이하이다. 일부 구현예들에서, 자성 코어 (206) 와 인덕터 (300) 의 권선 사이의 에지 간 거리 (예컨대, 간격) 는 약 50 미크론 (㎛) 이하이다. 일부 구현예들에서, 인덕터 (300) 의 권선과 보호 링 (480) 사이의 에지 간 거리 (예컨대, 간격) 는 약 25 미크론 (㎛) 이하이다.
도 5는 하나의 보호 링을 도시하지만, 일부 구현예들은, 도 2 및 도 4에서 설명되는 바와 같이, 하나를 초과하는 보호 링을 포함할 수도 있다. 예를 들어, 보호 링 (480) 은 패키지 기판의 제 1 층 (예컨대, 제 1 금속 층) 상에 위치될 수도 있고, 다른 보호 링 (예컨대, 보호 링 (482)) 이 패키지 기판의 제 2 층 (예컨대, 제 2 금속 층) 상에 위치될 수도 있다. 일부 구현예들에서, 보호 링이 패터닝 및/또는 세그먼트화될 수도 있다. 따라서, 하나의 연속 링 대신, 보호 링은 여러 비-연속 세그먼트들 및/또는 비-연속 부분들에 의해 정의되는 이산 보호 링이다.
도 6은 이산 보호 링의 일 예를 도시한다. 구체적으로, 도 6은 자성 코어 (206) 및 인덕터 (300) 와 집적되는 이산 보호 링 (680) 을 예시한다. 인덕터 (300), 자성 코어 (206) 및 이산 보호 링 (680) 은 기판 (예컨대, 기판 (202)) 에 구현될 수도 있다. 그러나, 명료함을 목적으로, 유전체 층들 (예컨대, 코어 층, 프리페그 층들) 을 포함하는 기판은 도시되지 않는다. 도 6의 구성은, 이산 보호 링 (680) 이 비-연속적인 것을 제외하면 도 5의 구성과 유사하다.
단지 하나의 이산 보호 링 (예컨대, 비-연속 보호 링) 이 도시되지만, 일부 구현예들은 하나를 초과하는 이산 보호 링들을 포함할 수도 있다. 예를 들어, 이산 보호 링 (680) 은 패키지 기판의 제 1 층 (예컨대, 제 1 금속 층) 상에 위치될 수도 있고, 다른 보호 링이 패키지 기판의 제 2 층 (예컨대, 제 2 금속 층) 상에 위치될 수도 있다. 덧붙여서, 일부 구현예들이 연속 보호 링 및 이산 보호 링 (예컨대, 비-연속 보호 링) 의 조합을 사용할 수도 있다.
이산 보호 링 (680) 은 여러 보호 링 부분들 (680a-n) 을 포함한다. 보호 링 (680) 의 일부 부분들은 인덕터 (300) 의 권선의 부분들에 커플링 (예컨대, 전기적으로 커플링될) 될 수도 있다. 따라서, 보호 링 (680) 의 일부 부분들은 인덕터 (300) 의 일부일 수도 있다. 예를 들어, 보호 링 부분 (680e) 은 복수의 인터커넥트들 (321) 의 일부이다. 다른 예에서, 보호 링 부분 (680f) 은 도 2의 인터커넥트 (274) 일 수도 있다. 따라서, 보호 링 (680) 의 일부 부분들은 인덕터 (300) 의 일부일 수도 있는 한편, 보호 링 (680) 의 다른 부분들은 그렇지 않다. 예를 들어, 보호 링 부분 (680a) 은 인덕터 (300) 에 직접적으로 물리적으로 터치하지 않는다.
연속 보호 링에 비해, 이산 보호 링의 사용은 와전류들에서의 더 나은 감소, 개선된 차폐 효과들을 제공할 수도 있으며, 이는 인덕턴스와 Q 팩터를 증가시킨다. 도 6은 이산 보호 링이 세그먼트화될 수도 있는 방법의 하나의 예를 단순히 예시한다. 상이한 구현예들이 보호 링을 상이한 사이즈들 및 형상들로 상이하게 세그먼트화할 수도 있다.
도 6은 기판에 내장될 수도 있는 인덕터의 측면도의 하나의 예를 도시한다. 상이한 구현예들이 상이한 설계 및/또는 구성으로 인덕터를 내장시킬 수도 있다. 도 7은 자성 코어 (206), 보호 링, 및 인덕터 (708) 를 포함하는 기판 (702) 의 클로즈 업 뷰를 예시한다. 기판 (702) 은, 인덕터 (708) 가 도 2의 인덕터 (208) 와는 상이한 설계를 갖는다는 것을 제외하면 도 2의 기판 (202) 과 유사하다. 아래에서 설명될 바와 같이, 인덕터 (708) 는 자성 코어 (206) 를 포함하는 공동의 벽 상에 형성된 인터커넥트를 포함한다.
도 7에 도시된 바와 같이, 인덕터 (708) 는 제 1 인터커넥트 (230), 제 2 인터커넥트 (231), 제 3 인터커넥트 (232), 제 4 인터커넥트 (733), 제 5 인터커넥트 (234), 제 6 인터커넥트 (235), 제 7 인터커넥트 (236), 제 8 인터커넥트 (271), 제 9 인터커넥트 (272), 제 10 인터커넥트 (773), 제 11 인터커넥트 (274), 제 12 인터커넥트 (275), 및 제 13 인터커넥트 (276) 를 포함한다. 따라서, 이 예에서, 인덕터 (708) 는 상이한 인터커넥트들 (733 및 773) 을 포함한다. 인터커넥트 (733) 는 인터커넥트 (232) 및 인터커넥트 (234) 에 커플링된다. 인터커넥트 (773) 는 인터커넥트 (272) 및 인터커넥트 (274) 에 커플링된다. 인터커넥트 (733) 와 인터커넥트 (773) 는 제 1 유전체 층 (220) 의 공동 내에서 정의된다. 인터커넥트 (733) 와 인터커넥트 (773) 는 제 1 유전체 층 (220) (예컨대, 코어 층) 의 측 부분 상에 형성된다. 인터커넥트 (733) 와 인터커넥트 (773) 는 제 2 유전체 층 (222) (예컨대, 프리페그 층) 에 의해 덮인다. 일부 구현예들에서, 자성 코어 (206) 와 인터커넥트 (733) 사이의 에지 간 거리 (예컨대, 간격) 는 약 50 미크론 (㎛) 이하이다. 일부 구현예들에서, 자성 코어 (206) 와 인터커넥트 (773) 사이의 에지 간 거리 (예컨대, 간격) 는 약 50 미크론 (㎛) 이하이다.
일부 구현예들에서, 인덕터 (708) 를 정의하는 인터커넥트들의 일부가 제 1 유전체 층 (220) (예컨대, 코어 층) 에서 공동 주위의 하나 이상의 보호 링들 (예컨대, 금속 링들) 을 또한 정의한다. 일부 구현예들에서 제 1 보호 링 (280) 이 인터커넥트 (234) 와 인터커넥트 (274) 에 의해 정의된다. 일부 구현예들에서, 제 2 보호 링 (282) 이 인터커넥트 (232) 와 인터커넥트 (272) 에 의해 정의된다. 따라서, 인터커넥트 (232), 인터커넥트 (234), 인터커넥트 (272), 및 인터커넥트 (274) 는 인덕터 (208) 의 적어도 부분들과 보호 링들 (예컨대, 제 1 보호 링 (280), 제 2 보호 링 (282)) 의 적어도 부분들을 정의할 수도 있다. 도 7의 보호 링들 (280 및/또는 282) 은 보호 링 (480) 또는 보호 링 (680) 에 대응할 수도 있다.
패키지 기판에 내장된 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지를 제작하기 위한 예시적인 시퀀스
일부 구현예들에서, 패키지 기판에 내장된 보호 링을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지를 제공하는 것/제작하는 것이 여러 공정들을 포함한다. 도 8 (이는 도 8a 내지 도 8c를 포함함) 은 패키지 기판에 내장된 보호 링을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지를 제공/제작하기 위한 예시적인 시퀀스를 도시한다. 일부 구현예들에서, 도 8a 내지 도 8c의 시퀀스는 도 2의 집적형 디바이스 패키지 (200) 및/또는 본 개시물에서 설명되는 다른 집적형 디바이스 패키지들을 제공/제작하는데 사용될 수도 있다.
도 8a 내지 도 8c의 시퀀스는 패키지 기판에 내장된 보호 링을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지를 제공/제작하기 위한 시퀀스를 단순화/명료화하기 위하여 하나 이상의 스테이지들을 조합할 수도 있다는 것에 주의해야 한다. 일부 구현예들에서, 이 공정들의 순서는 변경 또는 수정될 수도 있다.
스테이지 1은, 도 8a에 도시된 바와 같이, 유전체 층 (800) 이 제공된 후의 상태를 예시한다. 유전체 층 (800) 은 코어 층일 수도 있다. 일부 구현예들에서, 유전체 층 (800) 은 공급자에 의해 제공된다. 일부 구현예들에서, 유전체 층 (800) 은 제작 (예컨대, 형성) 된다.
스테이지 2는 제 1 공동 (801) 및 제 2 공동 (803) 이 유전체 층 (800) 에 형성된 후의 상태를 예시한다. 상이한 구현예들이 제 1 공동 (801) 및 제 2 공동 (803) 을 상이하게 형성시킬 수도 있다. 일부 구현예들에서, 레이저 공정이 공동들을 형성시키기 위해 사용될 수도 있다.
스테이지 3은 제 1 금속 층 (802) 및 제 2 금속 층 (804) 이 유전체 층 (800) 상에 형성된 후의 상태를 예시한다. 제 1 금속 층 (802) 및 제 2 금속 층 (804) 의 형성 및 패터닝은 인터커넥트 (802a), 인터커넥트 (802b), 인터커넥트 (804a), 인터커넥트들 (804b), 인터커넥트 (806a), 및 인터커넥트 (806b) 를 형성시킬 수도 있다. 인터커넥트 (802a-b) 는 유전체 층 (800) 의 제 1 표면 상에서 제 1 보호 링 (예컨대, 이산 보호 링) 을 정의할 수도 있다. 인터커넥트들 (804a-b) 은 유전체 층 (800) 의 제 2 표면 상에서 제 2 보호 링 (예컨대, 이산 보호 링) 을 정의할 수도 있다. 인터커넥트 (806a) (예컨대, 비아) 는 인터커넥트 (802a) 와 인터커넥트 (804a) 를 커플링할 수도 있다. 인터커넥트 (806b) (예컨대, 비아) 는 인터커넥트 (802b) 와 인터커넥트 (804b) 를 커플링할 수도 있다. 인터커넥트들 (806a-b) 은 제 1 금속 층 (802), 제 2 금속 층 (804), 또는 제 1 금속 층 (802) 및 제 2 금속 층 (804) 의 조합으로부터 형성될 수도 있다. 인터커넥트들 (802a-b, 804a-b 및 806a-b) 은 인덕터의 부분들을 정의할 수도 있다. 상이한 구현예들이 제 1 금속 층 (802) 및 제 2 금속 층 (804) 을 형성하기 위해 상이한 공정들을 사용할 수도 있다. 포토-리소그라피 공정 (예컨대, 포토-에칭 공정) 이 금속 층들을 패터닝하기 위해 사용될 수도 있다. 포토-리소그라피 공정들의 다양한 예들이 도 13 및 도 14에서 설명된다. 스테이지 3은 통합된 인덕터 보호 링 (예컨대, 이산 보호 링) 의 형성을 포함하는, 제 1 유전체 층을 패터닝하는 것을 수반한다. 패터닝 방법들은 수정된 세미-애디티브 또는 세미-애디티브 패터닝 공정들 (SAP) 을 포함할 수도 있다.
스테이지 4는 공동 (807) 이 유전체 층 (800) 에 형성된 후의 상태를 예시한다. 일부 구현예들에서, 레이저가 유전체 층 (800) 의 부분들을 형성 (예컨대, 제거) 하는데 사용된다. 레이저에 의해 제거되는 유전체 층 (800) 의 부분은 인터커넥트들 (802a-b) 및 인터커넥트들 (804a-b) 에 의해 정의된 바와 같이, 보호 링(들)의 영역 내에서 정의될 수도 있다.
스테이지 5는 인터커넥트들 (802a-b, 804a-b, 806a 및 806b) 을 포함하는 유전체 층 (800) 이 캐리어 (810) 에 커플링된 후의 상태를 예시한다.
스테이지 6은 자성 코어 (206) 가 유전체 층 (800) (예컨대, 코어 층) 의 공동 (807) 에 위치된 후의 상태를 예시한다. 자성 코어 (206) 는 본 개시물에서 설명되는 자성 코어들 중 임의의 것일 수도 있다. 자성 코어 (206) 는 캐리어 (810) 상에 위치된다.
스테이지 7은, 도 8b에 도시된 바와 같이, 제 2 유전체 층 (814) 이 유전체 층 (800), 공동 (807) 및 자성 코어 (206) 의 제 1 표면 상에 형성된 후의 상태를 예시한다. 제 2 유전체 층 (814) 은 프리페그 층일 수도 있다.
스테이지 8은 캐리어 (810) 가 유전체 층 (800) 으로부터 디커플링된 (예컨대, 분리된) 후의 상태를 예시한다.
스테이지 9는 제 3 유전체 층 (816) 이 유전체 층 (800) 의 제 2 측에 형성된 후의 상태를 예시한다. 일부 구현예들에서, 제 3 유전체 층 (816) 과 제 2 유전체 층 (814) 은 동일한 유전체 층이다.
스테이지 10은 공동 (817) 이 제 2 유전체 층 (814) 에 형성되고 공동 (819) 이 제 3 유전체 층 (816) 에 형성된 후의 상태를 예시한다. 포토-에칭 공정이 공동을 형성하는데 사용될 수도 있다. 스테이지 10은 제 2 및 제 3 유전체 층들에 대한 비아 공동 형성 및 패터닝을 수반한다. 패터닝 방법들은 수정된 세미-애디티브 또는 세미-애디티브 패터닝 공정들 (SAP) 을 포함할 수도 있다.
스테이지 11은 인터커넥트 (820) (예컨대, 비아) 및 인터커넥트 (821) (예컨대, 트레이스) 가 유전체 층 (814) 에/상에 형성되고 인터커넥트 (822) (예컨대, 비아) 및 인터커넥트 (823) (예컨대, 트레이스) 가 유전체 층 (816) 에/상에 형성된 후의 상태를 예시한다. 인터커넥트 (820) 는 인터커넥트 (821) 및 인터커넥트 (802b) 에 커플링된다. 인터커넥트 (822) 는 인터커넥트 (823) 및 인터커넥트 (804b) 에 커플링된다. 인터커넥트들 (823, 822, 804b, 806b, 802b, 820 및 821) 은 인덕터의 부분 (예컨대, 권선) 을 정의할 수도 있다.
스테이지 12는 제 1 솔더 레지스트 층 (824) 이 유전체 층 (814) 상에 형성되고 제 2 솔더 레지스트 층 (826) 이 유전체 층 (816) 상에 형성된 후의 상태를 예시한다. 스테이지 12는 유전체 층 (800), 자성 코어 (206), 유전체 층 (814), 유전체 층 (816), 여러 인터커넥트들 (예컨대, 인터커넥트 (820)), 제 1 솔더 레지스트 층 (824), 및 제 2 솔더 레지스트 층 (826) 을 포함하는 기판 (830) 을 예시한다. 기판 (830) 은 패키지 기판일 수도 있다.
스테이지 13은, 도 8c에 도시된 바와 같이, 다이 (840) 가 기판 (830) 에 복수의 솔더 볼들 (842) 을 통해 커플링된 (예컨대, 실장된) 후의 상태를 예시한다. 다이 (840) 는 기판 (830) 에 상이하게 커플링될 수도 있다.
스테이지 14는 캡슐화 층 (850) 이 기판 (830) 및 다이 (840) 상에 형성된 후의 상태를 예시한다. 일부 구현예들에서, 캡슐화 층 (850) 은 몰드 및/또는 에폭시 충전물 중 하나이다.
스테이지 15는 복수의 솔더 볼들 (860) 이 기판 (830) 에 커플링된 후의 상태를 예시한다. 일부 구현예들에서, 스테이지 15는 기판 (830), 자성 코어 (206), 인덕터, 보호 링, 다이 (840), 및 캡슐화 층 (850) 을 포함하는 집적형 디바이스 패키지 (870) 를 예시한다. 일부 구현예들에서, 인덕터는 솔레노이드 인덕터이다. 일부 구현예들에서, 집적형 디바이스 패키지 (870) 는 도 2의 집적형 디바이스 패키지 (200) 와 유사하다.
패키지 기판에 내장된 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지를 제작하기 위한 예시적인 방법
도 9는 패키지 기판에 내장된 보호 링들을 갖는 자성 코어 인덕터를 포함하는 집적형 디바이스 패키지를 제공/제작하기 위한 방법 (900) 의 예시적인 흐름도를 도시한다. 일부 구현예들에서, 도 9의 방법은 도 9의 집적형 디바이스 패키지 및/또는 본 개시물에서의 다른 집적형 디바이스 패키지들을 제공/제작하는데 사용될 수도 있다.
도 9의 흐름도는 집적형 디바이스 패키지를 제공하기 위한 방법을 단순화 및/또는 명료화하기 위하여 하나 이상의 공정들을 결합할 수도 있다는 것에 주의해야 한다. 일부 구현예들에서, 이 공정들의 순서는 변경 또는 수정될 수도 있다.
방법은 (905에서) 기판을 제공한다. 일부 구현예들에서, 기판은 공급자에 의해 제공된다. 일부 구현예들에서, 기판은 제작된다 (예컨대, 형성된다). 그 기판은 패키지 기판일 수도 있다. 그 기판은 유전체 층 (예컨대, 코어 층) 과 유전체 층 상의 금속 층들을 포함한다.
그 방법은 (910에서) 기판에/기판 상에 적어도 하나의 보호 링 (예컨대, 보호 링 (480, 482)) 을 형성시킨다. 상이한 구현예들이 상이한 보호 링들을 형성시킬 수도 있다. 보호 링은 연속 보호 링 또는 이산 보호 링 (예컨대, 비-연속 보호 링) 일 수도 있다. 보호 링은 기판의 유전체 층 상의 금속 층들로부터 (예컨대, 포토-리소그라피 공정을 통해) 형성될 수도 있다.
그 방법은 (915에서) 기판의 유전체 층 (예컨대, 코어 층) 에 공동을 형성시킨다. 공동은 보호 링에 의해 둘러싸인 또는 정의되는 유전체 층의 영역 또는 부분에 형성될 수도 있다.
그 방법은 (920에서) 기판의 유전체 층의 공동에 자성 코어를 배치시킨다. 자성 코어의 일 예가 도 2에서 설명된 자성 코어 (206) 이다. 도 8a의 스테이지 6은 기판의 공동에 자성 코어 (206) 를 배치시키는 일 예를 도시한다.
그 방법은 (925에서) 인덕터 (예컨대, 인덕터 (300)) 가 자성 코어 주위에 적어도 부분적으로 형성되도록 기판에 인덕터를 형성시킨다. 인덕터는, 보호 링의 적어도 일부 부분들이 인덕터 속에 통합되도록 (예컨대, 보호 링이 인덕터와 접촉하는 경우, 인덕터의 권선들 속에 통합되도록) 기판에 형성된다. 인덕터는 솔레노이드 인덕터일 수도 있다. 도 8b의 스테이지 10~12는 기판에 인덕터를 형성시키는 일 예를 도시한다.
그 방법은 (930에서) 자성 코어, 보호 링, 및 인덕터를 포함하는 기판에 다이 (예컨대, 다이 (204)) 를 커플링시킨다. 다이는 기판에 복수의 솔더 볼들을 통해 커플링될 수도 있다. 일부 구현예들은 다이를 기판에 상이하게 커플링시킬 수도 있다. 도 8c의 스테이지 13은 기판에 커플링된 다이의 일 예를 도시한다.
그 방법은 (935에서) 기판 및 다이 상에 캡슐화 층 (예컨대, 캡슐화 층 (210)) 을 형성시킨다. 캡슐화 층은 몰드 및/또는 에폭시 충전물일 수도 있다. 도 8c의 스테이지 14는 기판 및 다이 상에 형성되어 있는 캡슐화 층의 일 예를 도시한다. 일단 캡슐화가 형성된다면, 그 방법은 기판에 복수의 솔더 볼들을 커플링시킬 수도 있다. 복수의 솔더 볼들은 기판을 인쇄 회로 보드 (PCB) 에 커플링시키는데 사용될 수도 있다.
패키지 기판에 내장된 여러 자성 코어 인덕터들을 포함하는 예시적인 집적형 디바이스 패키지
도 10은 커플링된 인덕터 (1000) 의 평면도 (예컨대, 상면도) 를 예시한다. 커플링된 인덕터 (1000) 는 제 1 인덕터 (1001) 와 제 2 인덕터 (1002) 를 포함한다. 커플링된 인덕터 (1000) 는 위에서 도 2로 설명된 바와 유사한 방식으로 기판 (예컨대, 패키지 기판) 에 적어도 부분적으로 내장될 수도 있다. 제 1 인덕터 (1001) 는 제 2 인덕터 (1002) 와 인터리브된다. 다시 말하면, 제 1 인덕터 (1001) 의 권선들은 제 2 인덕터 (1002) 의 권선들과 인터리브된다.
제 1 인덕터 (1001) 는 제 1 인터커넥트 (1010), 제 2 인터커넥트 (1011), 제 3 인터커넥트 (1012), 제 4 인터커넥트 (1013), 제 5 인터커넥트 (1014), 및 제 6 인터커넥트 (1015) 를 포함한다. 제 1 인터커넥트 (1010) (예컨대, 트레이스), 제 3 인터커넥트 (1112), 및 제 5 인터커넥트 (1114) 는 기판 (예컨대, 기판 (202)) 의 제 1 금속 층 상에 형성된다. 제 2 인터커넥트 (1011), 제 4 인터커넥트 (1013), 및 제 6 인터커넥트 (1015) 는 기판 (예컨대, 기판 (202)) 의 제 2 금속 층에 형성된다.
제 1 인덕터 (1001) 는 복수의 인터커넥트들 (1020), 복수의 인터커넥트들 (1021), 복수의 인터커넥트들 (1022), 복수의 인터커넥트들 (1023), 복수의 인터커넥트들 (1024), 복수의 인터커넥트들 (1025), 및 복수의 인터커넥트들 (1026) 을 더 포함한다. 복수의 인터커넥트들이 하나 이상의 인터커넥트들을 포함할 수도 있다. 예를 들어, 복수의 인터커넥트들이 하나 이상의 패드들 및/또는 하나 이상의 비아들을 포함할 수도 있다. 일부 구현예들에서, 위의 복수의 인터커넥트들 (1020~1026) 은 기판 (예컨대, 기판 (202)) 을 수직으로 가로지른다. 예를 들어, 복수의 인터커넥트들 (1021) 은 도 2의 인터커넥트들 (231~235) 을 총괄하여 나타낼 수도 있다.
도 10에 도시된 바와 같이, 복수의 인터커넥트들 (1020) 은 인터커넥트 (1010) 에 커플링 (예컨대, 전기적으로 커플링) 된다. 인터커넥트 (1010) 는 복수의 인터커넥트들 (1021) 에 커플링 (예컨대, 전기적으로 커플링) 된다. 복수의 인터커넥트들 (1021) 은 인터커넥트 (1011) 에 커플링된다. 인터커넥트 (1011) 는 복수의 인터커넥트들 (1022) 에 커플링된다. 복수의 인터커넥트들 (1022) 은 인터커넥트 (1012) 에 커플링된다. 인터커넥트 (1012) 는 복수의 인터커넥트들 (1023) 에 커플링된다. 복수의 인터커넥트들 (1023) 은 인터커넥트 (1013) 에 커플링된다. 인터커넥트 (1013) 는 복수의 인터커넥트들 (1024) 에 커플링된다. 복수의 인터커넥트들 (1024) 은 인터커넥트 (1014) 에 커플링된다. 인터커넥트 (1014) 는 복수의 인터커넥트들 (1025) 에 커플링된다. 복수의 인터커넥트들 (1025) 은 인터커넥트 (1015) 에 커플링된다. 인터커넥트 (1015) 는 복수의 인터커넥트들 (1026) 에 커플링된다.
제 1 인덕터 (1001) 는 인터커넥트 (1003) 와 인터커넥트 (1005) 를 포함한다. 인터커넥트 (1003) 는 제 1 인덕터 (1001) 의 제 1 단자일 수도 있다. 인터커넥트 (1005) 는 제 1 인덕터 (1001) 의 제 2 단자일 수도 있다. 인터커넥트 (1003) 는 복수의 인터커넥트들 (1020) 에 커플링된다. 인터커넥트 (1005) 는 복수의 인터커넥트들 (1026) 에 커플링된다. 복수의 인터커넥트들 (1020 및 1026) 은 옵션적일 수도 있다. 일부 구현예들에서, 인터커넥트 (1003) 는 인터커넥트 (1010) 에 직접적으로 커플링된다. 일부 구현예들에서, 인터커넥트 (1005) 는 인터커넥트 (1015) 에 직접적으로 커플링된다.
제 2 인덕터 (1002) 는 제 1 인터커넥트 (1051), 제 2 인터커넥트 (1052), 제 3 인터커넥트 (1053), 제 4 인터커넥트 (1054), 제 5 인터커넥트 (1055), 및 제 6 인터커넥트 (1056) 를 포함한다. 제 1 인터커넥트 (1051) (예컨대, 트레이스), 제 3 인터커넥트 (1053), 및 제 5 인터커넥트 (1055) 는 기판 (예컨대, 기판 (202)) 의 제 2 금속 층 상에 형성된다. 제 2 인터커넥트 (1052), 제 4 인터커넥트 (1054), 및 제 6 인터커넥트 (1056) 는 기판 (예컨대, 기판 (202)) 의 제 1 금속 층에 형성된다.
제 2 인덕터 (1002) 는 복수의 인터커넥트들 (1060), 복수의 인터커넥트들 (1061), 복수의 인터커넥트들 (1062), 복수의 인터커넥트들 (1063), 복수의 인터커넥트들 (1064), 복수의 인터커넥트들 (1065), 및 복수의 인터커넥트들 (1066) 을 더 포함한다. 복수의 인터커넥트들이 하나 이상의 인터커넥트들을 포함할 수도 있다. 예를 들어, 복수의 인터커넥트들이 하나 이상의 패드들 및/또는 하나 이상의 비아들을 포함할 수도 있다. 일부 구현예들에서, 위의 복수의 인터커넥트들 (1060~1066) 은 기판 (예컨대, 기판 (202)) 을 수직으로 가로지른다. 예를 들어, 복수의 인터커넥트들 (1061) 은 도 2의 인터커넥트들 (231~235) 을 총괄하여 나타낼 수도 있다.
도 10에 도시된 바와 같이, 복수의 인터커넥트들 (1060) 은 인터커넥트 (1051) 에 커플링 (예컨대, 전기적으로 커플링) 된다. 인터커넥트 (1051) 는 복수의 인터커넥트들 (1061) 에 커플링 (예컨대, 전기적으로 커플링) 된다. 복수의 인터커넥트들 (1061) 은 인터커넥트 (1052) 에 커플링된다. 인터커넥트 (1052) 는 복수의 인터커넥트들 (1062) 에 커플링된다. 복수의 인터커넥트들 (1062) 은 인터커넥트 (1053) 에 커플링된다. 인터커넥트 (1053) 는 복수의 인터커넥트들 (1063) 에 커플링된다. 복수의 인터커넥트들 (1063) 은 인터커넥트 (1054) 에 커플링된다. 인터커넥트 (1054) 는 복수의 인터커넥트들 (1064) 에 커플링된다. 복수의 인터커넥트들 (1064) 은 인터커넥트 (1055) 에 커플링된다. 인터커넥트 (1055) 는 복수의 인터커넥트들 (1065) 에 커플링된다. 복수의 인터커넥트들 (1065) 은 인터커넥트 (1056) 에 커플링된다. 인터커넥트 (1056) 는 복수의 인터커넥트들 (1066) 에 커플링된다.
제 2 인덕터 (1002) 는 인터커넥트 (1004) 와 인터커넥트 (1006) 를 포함한다. 인터커넥트 (1004) 는 제 2 인덕터 (1002) 의 제 1 단자일 수도 있다. 인터커넥트 (1006) 는 제 2 인덕터 (1002) 의 제 2 단자일 수도 있다. 인터커넥트 (1004) 는 복수의 인터커넥트들 (1060) 에 커플링된다. 인터커넥트 (1006) 는 복수의 인터커넥트들 (1066) 에 커플링된다. 복수의 인터커넥트들 (1060 및 1066) 은 옵션적일 수도 있다. 일부 구현예들에서, 인터커넥트 (1004) 는 인터커넥트 (1051) 에 직접적으로 커플링된다. 일부 구현예들에서, 인터커넥트 (1006) 는 인터커넥트 (1056) 에 직접적으로 커플링된다.
도 11은 도 10의 커플링된 인덕터 (1000) 와 자성 코어 (1106) 및 보호 링 (1180) 의 집적을 예시한다. 보호 링 (1180) 은 이산 보호 링이다. 보호 링 (1180) 은 여러 보호 링 부분들 (1180a-p) 을 포함한다. 위에서 언급된 바와 같이 커플링된 인덕터 (1000) 는 제 1 인덕터 (1001) 와 제 2 인덕터 (1002) 를 포함한다. 커플링된 인덕터 (1000), 자성 코어 (1106) 및 보호 링 (1180) 은 기판 (예컨대, 기판 (202)) 에 구현될 수도 있다. 그러나, 명료함을 목적으로, 유전체 층들 (예컨대, 코어 층, 프리페그 층들) 을 포함하는 기판은 도시되지 않는다.
도 11에 도시된 바와 같이, 커플링된 인덕터 (1100) 는 자성 코어 (1106) 가 적어도 부분적으로 커플링된 인덕터 (1100) 의 권선들 내에 위치되도록 자성 코어 (1106) 와 집적된다. 덧붙여서, 보호 링 (1180) 은 보호 링 (1180) 이 커플링된 인덕터 (1100) 의 권선들의 일부가 되도록 (예컨대, 터치하도록) 커플링된 인덕터 (1100) 의 권선들에 통합된다. 보호 링 (1180) 의 일부 부분들은 커플링된 인덕터 (1000) 의 권선의 부분들에 커플링될 (예컨대, 전기적으로 커플링될) 수도 있다. 따라서, 보호 링 (1180) 의 일부 부분들은 제 1 인덕터 (1001) 및/또는 제 2 인덕터 (1002) 의 일부일 수도 있다. 예를 들어, 보호 링 부분 (1180d) 은 복수의 인터커넥트들 (1061) 의 일부이다. 상이한 구현예들이 보호 링 (1180) 을 상이한 사이즈들 및 형상들로 상이하게 세그먼트화할 수도 있다는 것에 주의해야 한다.
단지 하나의 이산 보호 링이 도시되지만, 일부 구현예들이 하나를 초과하는 보호 링을 포함할 수도 있다. 예를 들어, 보호 링 (1180) (예컨대, 이산 보호 링) 은 패키지 기판의 제 1 층 (예컨대, 제 1 금속 층) 상에 위치될 수도 있고, 다른 보호 링은 패키지 기판의 제 2 층 (예컨대, 제 2 금속 층) 상에 위치될 수도 있다.
도 12는 변압기로서 동작하도록 구성되는 두 개의 인덕터들의 평면도 (예컨대, 상면도) 를 예시한다. 구체적으로, 도 12는 제 1 인덕터 (1200), 제 1 자성 코어 (1206), 제 1 보호 링 (1280), 제 2 인덕터 (1210), 제 2 자성 코어 (1216), 및 제 2 보호 링 (1290) 을 예시한다. 일부 구현예들에서, 제 1 인덕터 (1200), 제 1 자성 코어 (1206), 제 1 보호 링 (1280), 제 2 인덕터 (1210), 제 2 자성 코어 (1216), 및 제 2 보호 링 (1290) 은 변압기로서 동작하도록 구성된다.
제 1 인덕터 (1200), 제 1 자성 코어 (1206), 제 1 보호 링 (1280) 은 위에서 도 3 내지 도 6으로 설명된 바와 같은 인덕터 (300), 자성 코어 (206), 및 보호 링 (480) 과 각각 유사할 수도 있다. 유사하게, 제 2 인덕터 (1210), 제 2 자성 코어 (1216), 제 2 보호 링 (1290) 은 위에서 도 3 내지 도 6으로 설명된 바와 같은 인덕터 (300), 자성 코어 (206), 및 보호 링 (480) 과 각각 유사할 수도 있다.
제 1 인덕터 (1200), 제 1 자성 코어 (1206), 제 1 보호 링 (1280), 제 2 인덕터 (1210), 제 2 자성 코어 (1216), 및 제 2 보호 링 (1290) 은 위에서 도 2로 설명된 바와 유사한 방식으로 기판 (예컨대, 기판 (202)) 에 구현될 수도 있다.
도 12는 기판에서 자신 소유의 각각의 공동들에 있는 자성 코어들을 예시한다. 그러나, 일부 구현예들에서, 하나의 공동이 둘 이상의 자성 코어들을 포함할 수도 있다. 일부 구현예들에서, 하나의 보호 링이 둘 이상의 자성 코어들을 둘러쌀 수도 있다. 더구나, 일부 구현예들에서, 보호 링들 중 하나 이상의 보호 링은 이산 보호 링 (예컨대, 비-연속 보호 링) 일 수도 있다.
도 12는 패키지 기판의 제 1 금속 층 상에 위치된 보호 링들 (예컨대, 제 1 보호 링 (1280), 제 2 보호 링 (1290)) 을 예시한다. 일부 구현예들에서, 다른 보호 링들이 패키지 기판의 상이한 금속 층 (예컨대, 제 2 금속 층) 상에 위치될 수도 있다.
예시적인 세미-
애디티브
패터닝
(SAP) 공정
다양한 인터커넥트들 (예컨대, 트레이스들, 비아들, 패드들) 이 본 개시물에서 설명된다. 이들 인터커넥트들은 기판, 캡슐화 층, 및/또는 집적형 디바이스 패키지에 형성될 수도 있다. 일부 구현예들에서, 이들 인터커넥트들은 하나 이상의 금속 층들을 포함할 수도 있다. 예를 들어, 일부 구현예들에서, 이들 인터커넥트들은 제 1 금속 시드 층과 제 2 금속 층을 포함할 수도 있다. 금속 층들은 상이한 도금 공정들을 사용하여 제공될 (예컨대, 형성될) 수도 있다. 아래에는 시드 층들을 갖는 인터커넥트들 (예컨대, 트레이스들, 비아들, 패드들) 과 이들 인터커넥트들이 상이한 도금 공정들을 사용하여 형성될 수도 있는 방법의 상세한 예들이 있다. 아래의 이 프로세싱들은, 예를 들어, 인터커넥트들 (230~236) 을 형성하는데 사용될 수도 있다.
상이한 구현예들이 금속 층들 (예컨대, 인터커넥트들, 재배분 층, 언더 범프 금속화 층) 을 형성 및/또는 제작하기 위하여 상이한 공정들을 사용할 수도 있다. 일부 구현예들에서, 이들 공정들은 세미-애디티브 패터닝 (SAP) 공정과 다마신 공정을 포함한다. 이들 다양한 상이한 공정들은 아래에서 추가로 설명된다.
도 13은 하나 이상의 유전체 층(들)및/또는 캡슐화 층에 인터커넥트를 제공 및/또는 형성하기 위해 세미-애디티브 패터닝 (SAP) 공정을 사용하여 인터커넥트를 형성하는 시퀀스를 예시한다. 도 13에 도시된 바와 같이, 스테이지 1은 유전체 층 (1302) 이 제공된 (예컨대, 형성된) 후의 집적형 디바이스 (예컨대, 기판) 의 상태를 예시한다. 일부 구현예들에서, 스테이지 1은 유전체 층 (1302) 이 제 1 금속 층 (1304) 을 포함한다는 것을 예시한다. 제 1 금속 층 (1304) 은 일부 구현예들에서의 시드 층이다. 일부 구현예들에서, 제 1 금속 층 (1304) 은 유전체 층 (1302) 이 제공된 (예컨대, 수신된 또는 형성된) 후에 유전체 층 (1302) 상에 제공될 (예컨대, 형성될) 수도 있다. 스테이지 1은 제 1 금속 층 (1304) 이 유전체 층 (1302) 의 제 1 표면 상에 제공 (예컨대, 형성) 된다. 일부 구현예들에서, 제 1 금속 층 (1304) 은 퇴적 공정 (예컨대, PVD, CVD, 도금 공정) 을 사용함으로써 제공된다.
스테이지 2는 포토 레지스트 층 (1306) (예컨대, 포토 현상 레지스트 층) 이 제 1 금속 층 (1304) 상에 선택적으로 제공된 (예컨대, 형성된) 후의 집적형 디바이스의 상태를 예시한다. 일부 구현예들에서, 포토 레지스트 층 (1306) 을 선택적으로 제공하는 것은 제 1 금속 층 (1304) 상에 포토 레지스트 층 (1306) 을 제공하는 것과 (예컨대, 현상 공정을 사용하여) 현상함으로써 포토 레지스트 층 (1306) 의 부분들을 선택적으로 제거하는 것을 포함한다. 스테이지 2는 공동 (1308) 이 형성되도록 포토 레지스트 층 (1306) 이 제공되는 것을 예시한다.
스테이지 3은 제 2 금속 층 (1310) 이 공동 (1308) 에 형성된 후의 집적형 디바이스의 상태를 예시한다. 일부 구현예들에서, 제 2 금속 층 (1310) 은 제 1 금속 층 (1304) 의 노출된 부분 전면에 걸쳐 형성된다. 일부 구현예들에서, 제 2 금속 층 (1310) 은 퇴적 공정 (예컨대, 도금 공정) 을 사용하여 제공된다.
스테이지 4는 포토 레지스트 층 (1306) 이 제거된 후의 집적형 디바이스의 상태를 예시한다. 상이한 구현예들이 포토 레지스트 층 (1306) 을 제거하기 위해 상이한 공정들을 사용할 수도 있다.
스테이지 5는 제 1 금속 층 (1304) 의 부분들이 선택적으로 제거된 후의 집적형 디바이스의 상태를 예시한다. 일부 구현예들에서, 제 2 금속 층 (1310) 에 의해 덮이지 않은 제 1 금속 층 (1304) 의 하나 이상의 부분들은 제거된다. 스테이지 5에서 도시된 바와 같이, 남아있는 제 1 금속 층 (1304) 및 제 2 금속 층 (1310) 은 집적형 디바이스 및/또는 기판에 인터커넥트 (1312) (예컨대, 트레이스, 비아들, 패드들) 를 형성할 수도 있다. 일부 구현예들에서, 제 1 금속 층 (1304) 은 제 2 금속 층 (1310) 의 밑에 있는 제 1 금속 층 (1304) 의 치수 (예컨대, 길이, 폭) 가 제 2 금속 층 (1310) 의 치수 (예컨대, 길이, 폭) 와 거의 동일하거나 또는 그 치수보다 작도록 제거되며, 이는, 도 13의 스테이지 5에서 도시된 바와 같이, 언더컷을 초래할 수 있다. 일부 구현예들에서, 위에서 언급된 공정들은 집적형 디바이스 및/또는 기판의 하나 이상의 유전체 층들에 여러 인터커넥트들을 제공 및/또는 형성하기 위해 여러 번 반복될 수도 있다.
예시적인 다마신 공정
도 14는 유전체 층 및/또는 캡슐화 층에 인터커넥트을 제공 및/또는 형성하기 위해 다마신 공정을 사용하여 인터커넥트를 형성하는 시퀀스를 예시한다. 도 14에 도시된 바와 같이, 스테이지 1은 유전체 층 (1402) 이 제공된 (예컨대, 형성된) 후의 집적형 디바이스의 상태를 예시한다. 일부 구현예들에서, 유전체 층 (1402) 은 무기 층 (예컨대, 무기 필름) 이다.
스테이지 2는 공동 (1404) 이 유전체 층 (1402) 에 형성된 후의 집적형 디바이스의 상태를 예시한다. 상이한 구현예들이 유전체 층 (1402) 에 공동 (1404) 을 제공하는 상이한 공정들을 사용할 수도 있다.
스테이지 3은 제 1 금속 층 (1406) 이 유전체 층 (1402) 상에 제공된 후의 집적형 디바이스의 상태를 예시한다. 스테이지 3에 도시된 바와 같이, 제 1 금속 층 (1406) 은 유전체 층 (1402) 의 제 1 표면 상에 제공된다. 제 1 금속 층 (1406) 은 제 1 금속 층 (1406) 이 공동 (1404) 의 윤곽을 포함하는 유전체 층 (1402) 의 윤곽을 취하도록 유전체 층 (1402) 상에 제공된다. 제 1 금속 층 (1406) 은 일부 구현예들에서 시드 층이다. 일부 구현예들에서, 제 1 금속 층 (1406) 은 퇴적 공정 (예컨대, 물리적 기상 증착 (physical vapor deposition, PVD), 화학 기상 증착 (Chemical Vapor Deposition, CVD) 또는 도금 공정) 을 사용함으로써 제공된다.
스테이지 4는 제 2 금속 층 (1408) 이 공동 (1404) 과 유전체 층 (1402) 의 표면에 형성된 후의 집적형 디바이스의 상태를 예시한다. 일부 구현예들에서, 제 2 금속 층 (1408) 은 제 1 금속 층 (1406) 의 노출된 부분 전면에 걸쳐 형성된다. 일부 구현예들에서, 제 2 금속 층 (1408) 은 퇴적 공정 (예컨대, 도금 공정) 을 사용하여 제공된다.
스테이지 5는 제 2 금속 층 (1408) 의 부분들 및 제 1 금속 층 (1406) 의 부분들이 제거된 후의 집적형 디바이스의 상태를 예시한다. 상이한 구현예들이 제 2 금속 층 (1408) 및 제 1 금속 층 (1406) 을 제거하는 상이한 공정들을 사용할 수도 있다. 일부 구현예들에서, 화학적 기계적 평탄화 (chemical mechanical planarization, CMP) 공정이 제 2 금속 층 (1408) 의 부분들 및 제 1 금속 층 (1406) 의 부분들을 제거하는데 사용된다. 스테이지 5에서 도시된 바와 같이, 남아있는 제 1 금속 층 (1406) 및 제 2 금속 층 (1408) 은 집적형 디바이스 및/또는 기판에 인터커넥트 (1412) (예컨대, 트레이스, 비아들, 패드들) 를 형성할 수도 있다. 스테이지 5에서 도시된 바와 같이, 인터커넥트 (1412) 는 제 1 금속 층 (1406) 이 제 2 금속 층 (1410) 의 기저 부분 및 측 부분(들)에 형성되는 그런 방식으로 형성된다. 일부 구현예들에서, 공동 (1404) 은 비아 및 인터커넥트들 (예컨대, 금속 트레이스들) 이 단일 퇴적 공정으로 형성될 수도 있도록 유전체들의 두 개의 레벨들에서의 트렌치들 및/또는 홀들의 조합을 포함할 수도 있다. 일부 구현예들에서, 위에서 언급된 공정들은 집적형 디바이스 및/또는 기판의 하나 이상의 유전체 층들에 여러 인터커넥트들을 제공 및/또는 형성하기 위해 여러 번 반복될 수도 있다.
예시적인 전자 디바이스들
도 15는 전술한 집적형 디바이스, 반도체 디바이스, 집적 회로, 다이, 인터포저, 패키지 또는 패키지-온-패키지 (package-on-package, PoP) 중 임의의 것과 통합될 수도 있는 다양한 전자 디바이스들을 예시한다. 예를 들어, 모바일 폰 디바이스 (1502), 랩톱 컴퓨터 디바이스 (1504), 및 고정된 로케이션 단말 디바이스 (1506) 이 본 명세서에서 설명되는 바와 같은 집적형 디바이스 (1500) 를 포함할 수도 있다. 집적형 디바이스 (1500) 는, 예를 들어, 본 명세서에서 설명된 집적 회로들, 다이들, 집적형 디바이스들, 집적형 디바이스 패키지들, 집적 회로 디바이스들, 디바이스 패키지들, 집적형 디바이스 패키지들, 패키지-온-패키지 디바이스들 중 임의의 것일 수도 있다. 도 15에 예시된 디바이스들 (1502, 1504, 1506) 은 단지 예시적인 것이다. 다른 전자 디바이스들이, 모바일 디바이스들, 핸드헬드 개인 통신 시스템들 (personal communication systems) (PCS) 유닛, 개인 정보 단말기들과 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템 (global positioning system, GPS) 가능 디바이스들, 내비게이션 디바이스들, 셋탑 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 미터 판독 장비와 같은 고정 로케이션 데이터 유닛들, 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 컴퓨터들, 착용가능 디바이스들, 서버들, 라우터들, 자동차들 (예컨대, 자율주행 차량들) 에 구현된 전자 디바이스들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 취출하는 임의의 다른 디바이스, 또는 그것들의 임의의 조합을 포함하는 디바이스들 (예컨대, 전자 디바이스들) 의 그룹을 비제한적으로 포함하는 통합 디바이스 (1500) 를 또한 특징으로 삼을 수도 있다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a 내지 도 8c, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및/또는 도 15에 예시된 컴포넌트들, 특징들 및/또는 기능들 중 하나 이상이, 단일 구성요소, 단계, 특징 또는 기능으로 재배치 및/또는 조합될 수도 있거나 또는 여러 구성요소들, 또는 기능들로 실시될 수도 있다. 추가적인 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들은 본 개시물로부터 벗어나지 않고서도 또한 추가될 수도 있다. 본 개시물에서의 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a 내지 도 8c, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및/또는 도 15와 그것의 대응하는 설명은 다이들 및/또는 IC들로 제한되지 않는다. 일부 구현예들에서, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a 내지 도 8c, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14 및/또는 도 15와 그것의 대응하는 설명은 집적형 디바이스들을 제조, 생성, 제공, 및/또는 생산하는데 사용될 수도 있다. 일부 구현예들에서, 디바이스가 다이, 다이 패키지, 집적형 디바이스, 집적형 디바이스, 집적형 디바이스 패키지, 웨이퍼, 반도체 디바이스, 패키지 온 패키지 구조체, 및/또는 인터포저를 포함할 수도 있다.
"예시적인"이란 단어는 본 명세서에서는 "일 예, 사례, 또는 예시로서 역할을 한다"는 의미로 사용된다. "예시적인" 것으로서 본 명세서에서 설명되는 어떤 구현예 또는 양태라도 본 개시물의 다른 양태들보다 바람직하거나 유리하다고 생각할 필요는 없다. 비슷하게, "양태들"이란 용어는 본 개시물의 모든 양태들이 논의되는 특징, 장점 또는 동작 모드를 포함하는 것을 요구하지 않는다. "커플링된 (coupled)"이란 용어는 두 개의 대상들 간의 직접 또는 간접 커플링을 지칭하기 위해 본 명세서에서 사용된다. 예를 들어, 대상 A가 대상 B를 물리적으로 터치하고 대상 B가 대상 C를 터치한다면, 대상 A 및 C는 - 심지어 그것들이 서로 직접적으로 물리적으로 터치하고 있지 않더라도 - 서로 커플링된 것으로 여전히 간주될 수도 있다.
또한, 실시형태들은 플로차트, 흐름도, 구조도, 또는 블록도로서 묘사되는 프로세서로서 설명될 수도 있다는 점에 주의한다. 플로차트가 순차적 프로세스로서 동작들을 설명할 수도 있지만, 많은 동작들은 병행하여 또는 동시에 수행될 수 있다. 덧붙여서, 동작들의 순서는 재배열될 수도 있다. 프로세스가 그것의 동작들이 완료될 때 종료된다.
본 명세서에서 설명된 본 개시물의 다양한 특징들은 본 개시물로부터 벗어남 없이 상이한 시스템들로 구현될 수 있다. 본 개시물의 전술한 양태들은 단지 예들이고 본 개시물을 제한하는 것으로 해석되지 않는다는 것에 주의해야 한다. 본 개시물의 양태들의 설명은 예시적인 것으로 의도되었고 청구항들의 범위를 제한하는 것으로 의도되지는 않았다. 이처럼, 본 교시들은 장치들의 다른 유형들에 쉽게 적용될 수 있고 많은 대체예들, 변형예들, 및 개조예들은 본 기술분야의 통상의 기술자에게 명확하게 될 것이다
Claims (30)
- 다이; 및
상기 다이에 커플링된 패키지 기판을 포함하며,
상기 패키지 기판은,
적어도 하나의 유전체 층;
상기 적어도 하나의 유전체 층에서의 자성 코어;
제 1 보호 링; 및
복수의 제 1 인터커넥트들을 포함하는 제 1 인덕터로서, 상기 패키지 기판에 위치되어 상기 자성 코어를 적어도 부분적으로 둘러싸는, 상기 제 1 인덕터를 포함하며,
상기 제 1 보호 링은 상기 제 1 인덕터의 상기 복수의 제 1 인터커넥트들로부터의 적어도 하나의 인터커넥트를 포함하는, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 제 1 보호 링은 비-연속 보호 링을 포함하는, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 제 1 보호 링은 연속 보호 링을 포함하는, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 패키지 기판은 상기 제 1 인덕터의 상기 복수의 제 1 인터커넥트들로부터의 적어도 하나의 제 2 인터커넥트를 포함하는 제 2 보호 링을 더 포함하는, 집적형 디바이스 패키지. - 제 4 항에 있어서,
상기 제 1 보호 링은 상기 패키지 기판의 제 1 금속 층 상에 위치되고 상기 제 2 보호 링은 상기 패키지 기판의 제 2 금속 층 상에 위치되는, 집적형 디바이스 패키지. - 제 4 항에 있어서,
상기 제 1 보호 링은 제 1 연속 보호 링 또는 제 1 비-연속 보호 링을 포함하고, 상기 제 2 보호 링은 제 2 연속 보호 링 또는 제 2 비-연속 보호 링을 포함하는, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 패키지 기판은 복수의 제 2 인터커넥트들을 포함하는 제 2 인덕터를 더 포함하는, 집적형 디바이스 패키지. - 제 7 항에 있어서,
상기 제 1 인덕터와 상기 제 2 인덕터는 커플링된 인덕터로서 동작하도록 구성되는, 집적형 디바이스 패키지. - 제 7 항에 있어서,
상기 제 1 인덕터와 상기 제 2 인덕터는 변압기로서 동작하도록 구성되는, 집적형 디바이스 패키지. - 제 7 항에 있어서,
상기 제 2 인덕터는 상기 패키지 기판에 상기 자성 코어를 적어도 부분적으로 둘러싸도록 위치되고, 상기 제 1 보호 링은 상기 제 2 인덕터의 상기 복수의 제 2 인터커넥트들로부터의 적어도 하나의 인터커넥트를 포함하는, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 복수의 제 1 인터커넥트들로부터의, 상기 제 1 보호 링의 일부인 상기 적어도 하나의 인터커넥트는, 상기 제 1 인덕터에 대해 와전류들을 감소시키고 개선된 차폐를 제공하도록 구성되는, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 제 1 인덕터는 솔레노이드 인덕터를 포함하는, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 제 1 보호 링은 상기 자성 코어를 적어도 부분적으로 둘러싸는, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 자성 코어와 상기 제 1 인덕터 사이의 간격이 약 50 미크론 (㎛) 이하인, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 자성 코어와 상기 제 1 보호 링 사이의 간격이 약 50 미크론 (㎛) 이하인, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 자성 코어는 캐리어, 제 1 자성 층, 및 제 2 자성 층을 포함하는, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 복수의 제 1 인터커넥트들은 트레이스, 비아, 및/또는 패드를 포함하는, 집적형 디바이스 패키지. - 제 1 항에 있어서,
상기 집적형 디바이스 패키지는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 정보 단말기, 고정 로케이션 단말, 태블릿 컴퓨터, 컴퓨터, 착용가능 디바이스, 랩톱 컴퓨터, 서버, 및 자동차 내의 디바이스로 이루어진 그룹으로부터 선택된 디바이스에, 그리고 상기 디바이스를 더 포함하는 디바이스에 통합되는, 집적형 디바이스 패키지. - 집적형 디바이스 패키지를 제조하는 방법으로서,
패키지 기판을 형성시키는 단계; 및
다이에 상기 패키지 기판을 커플링시키는 단계를 포함하며,
상기 패키지 기판을 형성시키는 단계는,
적어도 하나의 유전체 층을 형성시키는 단계;
상기 적어도 하나의 유전체 층에 자성 코어를 제공하는 단계;
상기 패키지 기판에 제 1 보호 링을 정의하는 제 1 금속 층을 형성시키는 단계; 및
상기 패키지 기판에 제 1 인덕터를 정의하는 복수의 제 1 인터커넥트들을 형성시키는 단계를 포함하며,
상기 복수의 제 1 인터커넥트들을 형성시키는 단계는,
상기 복수의 제 1 인터커넥트들이 상기 자성 코어를 적어도 부분적으로 둘러싸도록 상기 패키지 기판에 상기 복수의 제 1 인터커넥트들을 형성시키는 단계, 및
상기 복수의 제 1 인터커넥트들로부터 상기 제 1 인덕터를 정의하는 인터커넥트를 형성하기 위해, 상기 제 1 금속 층의 적어도 부분을 사용하는 단계를 포함하는, 집적형 디바이스 패키지를 제조하는 방법. - 제 19 항에 있어서,
상기 패키지 기판에 제 1 보호 링을 정의하는 제 1 금속 층을 형성시키는 단계는, 상기 패키지 기판에 비-연속 보호 링을 정의하는 상기 제 1 금속 층을 형성시키는 단계를 포함하는, 집적형 디바이스 패키지를 제조하는 방법. - 제 19 항에 있어서,
상기 패키지 기판에 제 1 보호 링을 정의하는 제 1 금속 층을 형성시키는 단계는, 상기 패키지 기판에 연속 보호 링을 정의하는 상기 제 1 금속 층을 형성시키는 단계를 포함하는, 집적형 디바이스 패키지를 제조하는 방법. - 제 19 항에 있어서,
상기 패키지 기판을 형성시키는 단계는, 상기 제 2 보호 링이 상기 복수의 제 1 인터커넥트들로부터의 적어도 하나의 제 2 인터커넥트를 포함하도록 상기 패키지 기판에 제 2 보호 링을 정의하는 제 2 금속 층을 형성시키는 단계를 더 포함하는, 집적형 디바이스 패키지를 제조하는 방법. - 제 22 항에 있어서,
상기 제 1 보호 링을 정의하는 상기 제 1 금속 층을 형성시키는 단계는, 복수의 제 2 인터커넥트들을 형성시키는 단계를 포함하고, 상기 제 2 보호 링을 정의하는 상기 제 2 금속 층을 형성시키는 단계는 복수의 제 3 인터커넥트들을 형성시키는 단계를 포함하는, 집적형 디바이스 패키지를 제조하는 방법. - 제 19 항에 있어서,
패키지 기판을 형성시키는 단계는, 상기 패키지 기판에 제 2 인덕터를 정의하는 복수의 제 2 인터커넥트들을 형성시키는 단계를 더 포함하며,
상기 복수의 제 2 인터커넥트들을 형성시키는 단계는,
상기 복수의 제 2 인터커넥트들이 상기 자성 코어를 적어도 부분적으로 둘러싸도록 상기 패키지 기판에 상기 복수의 제 2 인터커넥트들을 형성시키는 단계; 및
상기 복수의 제 2 인터커넥트들로부터 상기 제 2 인덕터를 정의하는 적어도 하나의 인터커넥트를 형성하기 위해 상기 제 1 금속 층의 적어도 제 2 부분을 사용하는 단계를 포함하는, 집적형 디바이스 패키지를 제조하는 방법. - 제 19 항에 있어서,
상기 제 1 인덕터는 솔레노이드 인덕터를 포함하는, 집적형 디바이스 패키지를 제조하는 방법. - 제 19 항에 있어서,
상기 적어도 하나의 유전체 층을 형성시키는 단계는,
코어 층인 제 1 유전체 층을 형성시키는 단계; 및
제 2 유전체 층을 형성시키는 단계를 포함하는, 집적형 디바이스 패키지를 제조하는 방법. - 제 19 항에 있어서,
상기 자성 코어와 상기 제 1 인덕터 사이의 간격이 약 50 미크론 (㎛) 이하인, 집적형 디바이스 패키지를 제조하는 방법. - 제 19 항에 있어서,
상기 자성 코어와 상기 제 1 보호 링 사이의 간격이 약 50 미크론 (㎛) 이하인, 집적형 디바이스 패키지를 제조하는 방법. - 제 19 항에 있어서,
상기 유전체 층에 상기 자성 코어를 제공하는 단계는, 캐리어, 제 1 자성 층, 및 제 2 자성 층을 제공하는 단계를 포함하는, 집적형 디바이스 패키지를 제조하는 방법. - 제 19 항에 있어서,
상기 집적형 디바이스 패키지는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 정보 단말기, 고정 로케이션 단말, 태블릿 컴퓨터, 컴퓨터, 착용가능 디바이스, 랩톱 컴퓨터, 서버, 및 자동차 내의 디바이스로 이루어진 그룹으로부터 선택된 디바이스에, 그리고 상기 디바이스를 더 포함하는 디바이스에 통합되는, 집적형 디바이스 패키지를 제조하는 방법.
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