JP6285617B1 - パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを備える集積デバイスパッケージ - Google Patents

パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを備える集積デバイスパッケージ Download PDF

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Abstract

集積デバイスパッケージがダイおよびパッケージ基板を含む。パッケージ基板は、少なくとも１つの誘電体層（たとえば、コア層、プリペグ層）と、誘電体層内の磁気コアと、第１の保護リングとして動作するように構成された第１の複数の相互接続と、第１のインダクタとして動作するように構成された第２の複数の相互接続とを含む。第２の複数の相互接続は、磁気コアを少なくとも部分的に取り囲むようにパッケージ基板内に配置される。第２の複数の相互接続からの少なくとも１つの相互接続も第１の複数の相互接続の部分である。いくつかの実装では、第１の保護リングは不連続保護リングである。いくつかの実装では、第１のインダクタはソレノイドインダクタである。いくつかの実装では、磁気コアは、キャリア、第１の磁気層、および第２の磁気層を含む。

Description

関連出願の相互参照
本願は、２０１５年２月５日に米国特許庁に出願された仮出願第６２／１１２，５２７号、および２０１５年８月２６日に米国特許庁に出願された非仮出願第１４／８３６，７３３号の優先権および利益を主張し、上記の出願の内容全体が、参照により本明細書に組み込まれる。
様々な特徴は、一般には集積デバイスパッケージに関し、より詳細には、パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージに関する。
図１は、ダイを含む集積デバイスパッケージの一構成を示す。具体的には、図１は、第１のダイ１０２およびパッケージ基板１０６を含む集積デバイスパッケージ１００を示す。パッケージ基板１０６は、誘電体層および複数の相互接続１１０を含む。パッケージ基板１０６は積層基板である。複数の相互接続１１０は、トレース、パッド、および／またはバイアを含む。第１のダイ１０２は、第１の複数のはんだボール１１２を通じてパッケージ基板１０６に結合される。パッケージ基板１０６は、第２の複数のはんだボール１１６を通じてプリント回路板（ＰＣＢ）１０８に結合される。図１は、インダクタ１２０がＰＣＢ１０８上に取り付けられることを示す。インダクタ１２０は、集積デバイスパッケージ１００の外部に配置され、ＰＣＢ１０８上の多くの場所を占有する。
図１に示されるインダクタ１２０の一欠点は、モバイルコンピューティングデバイスおよび／またはウェアラブルコンピューティングデバイスの必要に対して大きすぎることがある形状因子を有するデバイスを生み出すことである。その結果、デバイスが大きすぎ、かつ／または厚すぎることがある。すなわち、図１に示される集積デバイスパッケージ１００、インダクタ１２０、およびＰＣＢ１０８の組合せは、モバイルコンピューティングデバイスおよび／またはウェアラブルコンピューティングデバイスの必要および／または要件を満たすには厚すぎ、かつ／または大きすぎる表面積を有し得る。
したがって、より良好な形状因子を有すると同時に、モバイルコンピューティングデバイスおよび／またはウェアラブルコンピューティングデバイスの必要および／または要件を満たす集積デバイスパッケージが求められている。
様々な特徴は、パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージに関する。
一例は、ダイと、ダイに結合されたパッケージ基板とを含む集積デバイスパッケージを提供する。パッケージ基板は、少なくとも１つの誘電体層と、誘電体層内の磁気コアと、第１の保護リングと、複数の第１の相互接続を含む第１のインダクタとを含む。第１のインダクタは、磁気コアを少なくとも部分的に取り囲むようにパッケージ基板内に配置される。第１の保護リングは、第１のインダクタの複数の第１の相互接続からの少なくとも１つの相互接続を備える。
別の例は、集積デバイスパッケージを製造するための方法を提供する。方法はパッケージ基板を形成し、パッケージ基板を形成することは、少なくとも１つの誘電体層を形成すること、誘電体層内に磁気コアを提供すること、パッケージ基板内に第１の保護リングを画定するように第１の金属層を形成すること、およびパッケージ基板内に第１のインダクタを画定するように複数の第１の相互接続を形成することを含む。複数の第１の相互接続の形成は、複数の第１の相互接続が磁気コアを少なくとも部分的に取り囲むように、パッケージ基板内に複数の第１の相互接続を形成すること、および第１の金属層の少なくとも一部を使用して、複数の第１の相互接続から相互接続を形成し、第１のインダクタを画定することを含む。方法はダイにパッケージ基板を結合する。
同様の参照文字が全体にわたって対応して識別される図面とともに見るとき、以下で述べられる詳細な説明から、様々な特徴、性質、および利点が明らかとなり得る。
集積デバイスパッケージを示す図である。 パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージの一例のプロファイル図である。 インダクタの平面図（たとえば、上面図）である。 磁気コアおよび保護リングの傾斜図である。 磁気コア、インダクタ、および保護リングの平面図（たとえば、上面図）である。 磁気コア、インダクタ、およびディスクリート保護リングの平面図（たとえば、上面図）である。 パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタのクローズアッププロファイル図である。 パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージを提供／製造するための例示的シーケンスを示す図である。 パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージを提供／製造するための例示的シーケンスを示す図である。 パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージを提供／製造するための例示的シーケンスを示す図である。 パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージを提供／製造するための方法の例示的流れ図を示す図である。 結合されたインダクタの平面図（たとえば、上面図）である。 磁気コア、結合されたインダクタ、および保護リングの平面図（たとえば、上面図）である。 変圧器として動作するように構成された磁気コアのセット、インダクタのセット、および保護リングのセットの平面図（たとえば、上面図）である。 セミアディティブパターニング（ＳＡＰ）プロセスの一例を示す図である。 ダマシンプロセスの一例を示す図である。 本明細書に記載の集積デバイスパッケージ、半導体デバイス、ダイ、集積回路、および／またはＰＣＢを統合し得る様々な電子デバイスを示す図である。
以下の説明では、本開示の様々な態様の完全な理解を与えるために特定の詳細が与えられる。しかしながら、これらの特定の詳細なしに態様が実施され得ることを当業者は理解されよう。たとえば、不必要な詳細を追って態様を不明瞭にすることを避けるために、回路がブロック図として示され得る。別の例では、本開示の態様を不明瞭にしないために、周知の回路、構造、および技法が詳細には示されないことがある。
本開示は、ダイおよびパッケージ基板を含む集積デバイスパッケージについて説明する。ダイがパッケージ基板に結合される（たとえば、取り付けられる）。パッケージ基板は、少なくとも１つの誘電体層（たとえば、コア層、プリペグ層）と、誘電体層内の磁気コアと、第１の保護リングと、複数の第１の相互接続を備える第１のインダクタとを含む。第１のインダクタが、磁気コアを少なくとも部分的に取り囲むようにパッケージ基板内に配置され、複数の第１の相互接続からの少なくとも１つの相互接続は、第１の保護リングの部分である。いくつかの実装では、第１の保護リングはディスクリート保護リング（たとえば、不連続保護リング）である。いくつかの実装では、第１のインダクタはソレノイドインダクタである。いくつかの実装では、パッケージ基板は、第２のインダクタとして動作するように構成された第２の複数の相互接続を含む。いくつかの実装では、第１のインダクタおよび第２のインダクタは、結合されたインダクタとして動作するように構成される。いくつかの実装では、第１のインダクタおよび第２のインダクタは、変圧器として動作するように構成される。いくつかの実装では、磁気コアは、キャリア、第１の磁気層、および第２の磁気層を含む。
パッケージ基板内に埋め込まれた磁気コアインダクタを備える例示的集積デバイスパッケージ
図２は、パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージの一例を示す。具体的には、図２は、基板２０２、ダイ２０４、磁気コア２０６、インダクタ２０８、カプセル化層２１０、第１の保護リング２８０、および第２の保護リング２８２を含む集積デバイスパッケージ２００の一例を示す。集積デバイスパッケージ２００はプリント回路板（ＰＣＢ）２５０上に取り付けられる。ダイ２０４は、いくつかのトランジスタおよび／または他の電子構成要素を含む集積回路（ＩＣ）であり得る。ダイ２０４は論理ダイおよび／またはメモリダイであり得る。
基板２０２はパッケージ基板および／またはインターポーザであり得る。ダイ２０４が基板２０２に結合される（たとえば、取り付けられる）。より具体的には、ダイ２０４が、第１の複数のはんだボール２４０を通じて基板２０２に結合される。いくつかの実装では、ダイ２０４が、異なる方式で基板２０２に結合され得る。
基板２０２は、第１の誘電体層２２０、第２の誘電体層２２２、第１のはんだレジスト層２２４、第２のはんだレジスト層２２６、およびいくつかの相互接続２２７を含む。第１の誘電体層２２０はコア層であり得る。いくつかの実装では、第１の誘電体層２２０はプリペグ層であり得る。第２の誘電体層２２２は１つまたは複数の誘電体層（たとえば、１つまたは複数のプリペグ層）であり得る。相互接続２２７はトレース、パッド、および／またはバイアを含み得、これらは第１の誘電体層２２０および／または第２の誘電体層２２２内に形成される。第１のはんだレジスト層２２４が、基板２０２の第１の表面（たとえば、ＰＣＢ２５０に面する表面である底面）上に形成される。第２のはんだレジスト層２２６が、基板２０２の第２の表面（たとえば、ダイ２０４に面する表面である頂面）上に形成される。
図２に示されるように、磁気コア２０６が基板２０２内に埋め込まれる。より具体的には、磁気コア２０６が第１の誘電体層２２０（たとえば、コア層）の空洞内に配置される。第１の誘電体層２２０の空洞は、第２の誘電体層２２２（たとえば、プリペグ層）で充填される。したがって、図２の例では、磁気コア２０６が第２の誘電体層２２２によって取り囲まれる。
磁気コア２０６は、キャリア２６０、第１の磁気層２６２、および第２の磁気層２６４を含む。第１の磁気層２６２は、キャリア２６０の第１の表面（たとえば、底面）内に形成され、第２の磁気層２６４は、キャリア２６０の第２の表面（たとえば、頂面）上に形成される。いくつかの実装では、第１の磁気層２６２および第２の磁気層２６４は磁気フィルムである。キャリア２６０は、第１の磁気層２６２および第２の磁気層２６４のための基部を提供するように構成された基板であり得る。いくつかの実装では、磁気コア２０６は、完全に磁気材料および／または磁気層から作成され得る。磁気コア２０６は、インダクタ２０８によって少なくとも部分的に取り囲まれる。
インダクタ２０８は、基板２０２内に少なくとも部分的に埋め込まれる。インダクタ２０８は、インダクタ２０８が磁気コア２０６を少なくとも部分的に取り囲むように基板２０２内に形成される。いくつかの実装では、磁気コア２０６は、インダクタ２０８のインダクタンスを増加させる（たとえば、インダクタンスを２倍以上増加させる）助けとなり、高い品質（Ｑ）係数および低い抵抗を有するインダクタを提供する助けとなる。インダクタ内の磁気コアの例が、以下で少なくとも図５〜図６においてさらに説明され、図示される。
いくつかの実装では、インダクタ２０８はソレノイドインダクタである。インダクタ２０８は、１つまたは複数の巻線、第１の端子、および第２の端子を含む。インダクタ２０８の１つまたは複数の巻線および端子は、基板２０２内の相互接続によって画定され得る。いくつかの実装では、基板２０２は複数のインダクタ（たとえば、第１のインダクタ、第２のインダクタ）を含み得る。これらの２つ以上のインダクタは、結合されたインダクタまたは変圧器として動作するように構成され得る。基板内の複数のインダクタの例が、以下で少なくとも図１０〜図１２においてさらに説明され、図示される。
図２に示されるように、インダクタ２０８（たとえば、第１のインダクタ）は、第１の相互接続２３０、第２の相互接続２３１、第３の相互接続２３２、第４の相互接続２３３、第５の相互接続２３４、第６の相互接続２３５、第７の相互接続２３６、第８の相互接続２７１、第９の相互接続２７２、第１０の相互接続２７３、第１１の相互接続２７４、第１２の相互接続２７５、および第１３の相互接続２７６を含む。いくつかの実装では、第１の相互接続２３０、第２の相互接続２３１、第３の相互接続２３２、第４の相互接続２３３、第５の相互接続２３４、第６の相互接続２３５、第７の相互接続２３６、第８の相互接続２７１、第９の相互接続２７２、第１０の相互接続２７３、第１１の相互接続２７４、第１２の相互接続２７５、および第１３の相互接続２７６は、インダクタ２０８を画定する複数の第１の相互接続の部分である。
相互接続は、２つの地点、要素、および／または構成要素の間の電気的接続を可能にし、または容易にし得る、デバイス（たとえば、集積デバイス、集積デバイスパッケージ、ダイ）および／または基部（たとえば、パッケージ基板、プリント回路板、インターポーザ）の要素または構成要素である。いくつかの実装では、相互接続は、トレース、バイア、パッド、ピラー、再分配金属層、および／またはアンダーバンプメタライゼーション（ＵＢＭ）層を含み得る。いくつかの実装では、相互接続は、信号（たとえば、データ信号、グランド信号、電力信号）のための電気的経路を与え得る導電性材料（たとえば、金属、銅）である。相互接続は複数の要素／構成要素を含み得る。相互接続のセットは１つまたは複数の相互接続を含み得る。
相互接続２３０、２３６、および２７６はトレースであり得る。相互接続２３１、２３３、２３５、２７１、２７３、および２７５はバイアであり得る。相互接続２３２、２３４、２７２、および２７４はパッドであり得る。いくつかの実装では、相互接続２３０〜２３６および２７１〜２７６は、インダクタ２０８の１つまたは複数の巻線を画定し得る。インダクタの巻線は、以下で少なくとも図３および図５〜図６においてさらに説明され、図示される。
いくつかの実装では、インダクタ２０８を画定する相互接続のいくつかは、第１の誘電体層２２０（たとえば、コア層）内の空洞の周りの１つまたは複数の保護リング（たとえば、金属リング）をも画定し得る。いくつかの実装では、第１の保護リング２８０は、パッケージ基板内の第１の金属層上の金属によって画定される。たとえば、第１の保護リング２８０は、相互接続２３４および相互接続２７４を含み得る。いくつかの実装では、第２の保護リング２８２はパッケージ基板内の第２の金属層上の金属によって画定される。たとえば、第２の保護リング２８２は、相互接続２３２および相互接続２７２を含み得る。したがって、いくつかの実装では、相互接続２３２、相互接続２３４、相互接続２７２、および相互接続２７４は、インダクタ２０８の少なくとも部分、および保護リング（たとえば、第１の保護リング２８０、第２の保護リング２８２）の少なくとも部分を画定し得る。
保護リングは、適切なサイズの空洞が第１の誘電体層２２０内に形成されることを保証するために使用される。前述のように、空洞は、磁気コア２０６が配置されるところである。次いで、空洞は、第２の誘電体層２２２（たとえば、プリペグ層）で充填される。第１の誘電体層２２０内に空洞を作成するためにレーザが使用される。レーザのガウス特性のために、第１の誘電体層２２０上に保護リングが形成され、第１の誘電体層２２０の精密な切断または除去が保証される。（第１の誘電体層２２０よりもレーザに抵抗性のある）スタンドアロン保護リングがないと、第１の誘電体層２２０の意図しない部分が除去され得、大きすぎる、かつ／または異常な形状の空洞が生じる。スタンドアロン保護リングは、インダクタと接触しない（たとえば、電気的に接触しない）リングである。しかしながら、スタンドアロン保護リングの存在は、インダクタ２０８の全体的な性能に影響を及ぼし得る。第１に、保護リングの存在は、インダクタ２０８全体のインダクタンスおよびＱ値を低減する遮蔽効果およびうず電流を与え得る。第２に、保護リングは、インダクタ２０８の巻線内部に配置される磁気コア２０６のサイズを制限する。保護リングは、そうでない場合により大きい磁気コアによって使用され得るスペースを占有するからである。より小さいサイズの磁気コア２０６は、より大きいサイズの磁気コア２０６よりも小さいインダクタンスブーストを与えることになる。
上記のスタンドアロン保護リングの負の効果および特性を低減し、かつ／またはなくすために、保護リングがインダクタ２０８上に統合される。すなわち、保護リングを画定する金属（たとえば、相互接続）の一部またはすべてが、インダクタ２０８を画定する相互接続と接触する（たとえば、物理的に接触する、電気的に接触する）ように形成される。したがって、基板２０２内のいくつかの相互接続は、保護リングとインダクタの両方として働く。インダクタ内に統合される保護リングは、統合インダクタ保護リングと呼ばれることがある。この設計は、うず電流、遮蔽効果を低減し、最小限に抑え、かつ／またはなくし、そのことはインダクタンスおよびＱ値を増加させる。さらに、この設計は、インダクタ２０８の巻線内に配置される、より大きい磁気コア２０６のためのより広いスペースを与える。インダクタと統合される保護リングの例が、以下で少なくとも図５〜図６においてさらに説明され、図示される。
カプセル化層２１０はダイ２０４を少なくとも部分的にカプセル化する。カプセル化層２１０は、少なくともモールドおよび／またはエポキシ充填のうちの１つを含み得る。いくつかの実装では、カプセル化層２１０はリソパターニング可能層であり得る。リソパターニング可能層／材料はフォトエッチング可能な材料である。すなわち、リソパターニング可能層／材料は、マスク（たとえば、フォトマスク）を通じた光源（たとえば、紫外線（ＵＶ）光）に対する材料の露出を通じて（たとえば、リソグラフィプロセスを通じて）エッチングおよび／または除去され得る材料から作成される。
前述のように、図２は、集積デバイスパッケージ２００が第２の複数のはんだボール２５２を通じてプリント回路板（ＰＣＢ）２５０上に結合される（たとえば、取り付けられる）ことをさらに示す。より具体的には、集積デバイスパッケージ２００の基板２０２が、第２の複数のはんだボール２５２を通じてＰＣＢ２５０に結合される。いくつかの実装では、集積デバイスパッケージ２００が、異なる方式でＰＣＢ２５０に結合され得る。
図３は、インダクタ３００の平面図（たとえば、上面図）を示す。インダクタ３００は、基板（たとえば、パッケージ基板）内に少なくとも部分的に埋め込まれ得る。いくつかの実装では、インダクタ３００は図２のインダクタ２０８に対応し得る。インダクタ３００はソレノイドインダクタであり得る。
インダクタ３００は、第１の相互接続３０１、第２の相互接続３０２、第３の相互接続３０３、第４の相互接続３０４、第５の相互接続３０５、第６の相互接続３０６、第７の相互接続３０７、第８の相互接続３０８、および第９の相互接続３０９を含む。第１の相互接続３０１（たとえば、トレース）、第３の相互接続３０３、第５の相互接続３０５、第７の相互接続３０７、および第９の相互接続３０９は、基板（たとえば、基板２０２）の第１の金属層上に形成される。たとえば、第３の相互接続３０３は図２の相互接続２３０に対応し得る。第２の相互接続３０２（たとえば、トレース）、第４の相互接続３０４、第６の相互接続３０６、および第８の相互接続３０８は、基板（たとえば、基板２０２）の第２の金属層内に形成される。たとえば、第２の相互接続３０２は図２の相互接続２３６に対応し得る。
インダクタ３００は、複数の相互接続３１１、複数の相互接続３１３、複数の相互接続３１５、複数の相互接続３１７、複数の相互接続３１９、複数の相互接続３２１、複数の相互接続３２３、複数の相互接続３２５、複数の相互接続３２７、および複数の相互接続３２９をさらに含む。複数の相互接続は１つまたは複数の相互接続を含み得る。たとえば、複数の相互接続は、１つまたは複数のパッドおよび／または１つまたは複数のバイアを含み得る。いくつかの実装では、上記の複数の相互接続３１１、３１３、３１５、３１７、３１９、３２１、３２３、３２５、３２７、および／または３２９は、基板（たとえば、基板２０２）を垂直方向に横切る。たとえば、複数の相互接続３１３は、図２の相互接続２３１〜２３５を集合的に表し得る。別の例では、複数の相互接続３２３は、図２の相互接続２７１〜２７５を集合的に表し得る。
図３に示されるように、複数の相互接続３１１が相互接続３０１に結合される（たとえば、電気的に結合される）。相互接続３０１は複数の相互接続３２１に結合される（たとえば、電気的に結合される）。複数の相互接続３２１は相互接続３０２に結合される。相互接続３０２は複数の相互接続３１３に結合される。複数の相互接続３１３は相互接続３０３に結合される。相互接続３０３は複数の相互接続３２３に結合される。複数の相互接続３２３は相互接続３０４に結合される。相互接続３０４は複数の相互接続３１５に結合される。複数の相互接続３１５は相互接続３０５に結合される。相互接続３０５は複数の相互接続３２５に結合される。複数の相互接続３２５は相互接続３０６に結合される。相互接続３０６は複数の相互接続３１７に結合される。複数の相互接続３１７は相互接続３０７に結合される。相互接続３０７は複数の相互接続３２７に結合される。複数の相互接続３２７は相互接続３０８に結合される。相互接続３０８は複数の相互接続３１９に結合される。複数の相互接続３１９は相互接続３０９に結合される。相互接続３０９は複数の相互接続３２９に結合される。
インダクタ３００は１つまたは複数の巻線を含む。インダクタ３００の異なる実装は、異なる数の巻線を含み得る。いくつかの実装では、インダクタ３００の巻線は、第１の相互接続３０１、第２の相互接続３０２、第３の相互接続３０３、第４の相互接続３０４、第５の相互接続３０５、第６の相互接続３０６、第７の相互接続３０７、第８の相互接続３０８、第９の相互接続３０９、複数の相互接続３１１、複数の相互接続３１３、複数の相互接続３１５、複数の相互接続３１７、複数の相互接続３１９、複数の相互接続３２１、複数の相互接続３２３、複数の相互接続３２５、複数の相互接続３２７、および複数の相互接続３２９によって画定される。たとえば、インダクタ３００の第１の巻線が、相互接続３０２、複数の相互接続３１３、相互接続３０３、および複数の相互接続３２３によって画定され得る。しかしながら、異なる実装は、インダクタ３００の巻線を異なる方式で画定し得る。
図３はまた、相互接続３３０および相互接続３３２を示す。相互接続３３０は、インダクタ３００の第１の端子を表し得る。相互接続３３０は複数の相互接続３１１に結合される。相互接続３３２は、インダクタ３００の第２の端子を表し得る。相互接続３３２は複数の相互接続３２９に結合される。複数の相互接続３１１および３２９は任意選択であり得る。いくつかの実装では、相互接続３３０は相互接続３０１に直接的に結合される。いくつかの実装では、相互接続３３２は相互接続３０９に直接的に結合される。
図４は、磁気コア２０６、第１の保護リング４８０、および第２の保護リング４８２の傾斜アセンブリ図を示す。磁気コア２０６、第１の保護リング４８０、および第２の保護リング４８２は、基板（たとえば、基板２０２）内に埋め込まれる。明快のために、基板および誘電体層（たとえば、コア層、プリペグ層）は図４には示されていない。
第１の保護リング４８０は、基板の第１の誘電体層（たとえば、コア層）の第１の表面（たとえば、頂面）上に形成された金属層である。第２の保護リング４８２は、基板の第１の誘電体層の第２の表面（たとえば、底面）上に形成された金属層である。第１の保護リング４８０および／または第２の保護リング４８２は、第１の誘電体層内の空洞の外周または外縁を形成する。一例として、第１の保護リング４８０は、パッケージ基板内の第１の金属層（たとえば、図２の相互接続２３４および相互接続２７４）によって画定され得る。第１の保護リング４８０は第１の保護リング２８０に対応し得る。同様に、一例として、第２の保護リング４８２は、パッケージ基板内の第２の金属層（たとえば、図２の相互接続２３２および相互接続２７２）によって画定され得る。第２の保護リング４８２は第２の保護リング２８２に対応し得る。異なる実装は、保護リングについて異なる設計を有し得る。たとえば、保護リングは、円形、矩形の形状、または任意の他の形状であり得る。保護リングは、パッケージ基板の異なる層および／またはレベル上に配置され得る。たとえば、第１の保護リング４８０は、パッケージ基板の第１の金属層上に配置され得、第２の保護リング４８２は、パッケージ基板の第２の金属層上に配置され得る。図２に戻ると、いくつかの実装では、第１の金属層は、相互接続２７４と同一の金属層上にあり得、第２の金属層は、相互接続２７２と同一の金属層上にあり得る。いくつかの実装では、１つまたは複数の保護リングは、いくつかの金属層（たとえば、いくつかの相互接続）によって画定されるディスクリート保護リング（たとえば、不連続保護リング）であり得る。ディスクリート保護リングの一例が、図６においてさらに説明される。
磁気コア２０６は、第１の保護リング４８０および／または第２の保護リング４８２によって画定される誘電体層の空洞内に配置される。いくつかの実装では、磁気コア２０６は、第１の保護リング４８０および／または第２の保護リング４８２によって少なくとも部分的に取り囲まれ得る。
図５は、図３のインダクタ３００の、図４の磁気コア２０６および第１の保護リング４８０との統合を示す。インダクタ３００、磁気コア２０６、および第１の保護リング４８０は基板（たとえば、基板２０２）内に実装され得る。しかしながら、明快のために、誘電体層（たとえば、コア層、プリペグ層）を含む基板は図示されていない。図５に示されるように、インダクタ３００は、磁気コア２０６がインダクタ３００の巻線内に少なくとも部分的に配置されるように磁気コア２０６と統合される。さらに、第１の保護リング４８０は、第１の保護リング４８０がインダクタ３００の巻線の部分となる（たとえば、インダクタ３００の巻線に接触している）ようにインダクタ３００の巻線内に統合される。第２の保護リング４８２（図５には図示せず）もインダクタ３００の巻線内に統合され得る。第２の保護リング４８２は、基板の異なる金属層上に配置される。
この設計は、うず電流を低減および／または解消し、遮蔽効果を改善し、そのことは、インダクタンスおよびＱ値を向上させる。さらに、この設計は、インダクタ３００の巻線内に配置される、より大きい磁気コアのためのより広いスペースを与える。
異なる実装は、異なる寸法の磁気コア、保護リング、およびインダクタを提供し得る。いくつかの実装では、磁気コア２０６は、少なくとも約７６０ミクロン（μｍ）×７７０ミクロン（μｍ）の寸法を有する。いくつかの実装では、磁気コア２０６と保護リング４８０との間の縁部間距離（たとえば、間隔）は、約５０ミクロン（μｍ）以下である。いくつかの実装では、磁気コア２０６とインダクタ３００の巻線との間の縁部間距離（たとえば、間隔）は、約５０ミクロン（μｍ）以下である。いくつかの実装では、インダクタ３００の巻線と保護リング４８０との間の縁部間距離（たとえば、間隔）は、約２５ミクロン（μｍ）以下である。
図５は１つの保護リングを示すが、いくつかの実装は、図２および図４において説明されたように、複数の保護リングを含み得る。たとえば、保護リング４８０が、パッケージ基板の第１の層（たとえば、第１の金属層）上に配置され得、別の保護リング（たとえば、保護リング４８２）が、パッケージ基板の第２の層（たとえば、第２の金属層）上に配置され得る。いくつかの実装では、保護リングがパターニングおよび／またはセグメント化され得る。したがって、１つの連続するリングではなく、保護リングは、いくつかの不連続セグメントおよび／または不連続部分によって画定されるディスクリート保護リングである。
図６は、ディスクリート保護リングの一例を示す。具体的には、図６は、磁気コア２０６およびインダクタ３００と統合されるディスクリート保護リング６８０を示す。インダクタ３００、磁気コア２０６、およびディスクリート保護リング６８０は、基板（たとえば、基板２０２）内に実装され得る。しかしながら、明快のために、誘電体層（たとえば、コア層、プリペグ層）を含む基板は図示されていない。図６の構成は、ディスクリート保護リング６８０が不連続であることを除いて、図５の構成と同様である。
ただ１つのディスクリート保護リング（たとえば、不連続保護リング）が示されているが、いくつかの実装は複数のディスクリート保護リングを含み得る。たとえば、ディスクリート保護リング６８０が、パッケージ基板の第１の層（たとえば、第１の金属層）上に配置され得、別の保護リングが、パッケージ基板の第２の層（たとえば、第２の金属層）上に配置され得る。さらに、いくつかの実装は、連続する保護リングとディスクリート保護リング（たとえば、不連続保護リング）の組合せを使用し得る。
ディスクリート保護リング６８０はいくつかの保護リング部分６８０ａ〜ｎを含む。保護リング６８０のいくつかの部分が、インダクタ３００の巻線の部分に結合され得る（たとえば、電気的に結合される）。したがって、保護リング６８０のいくつかの部分はインダクタ３００の部分であり得る。たとえば、保護リング部分６８０ｅは複数の相互接続３２１の部分であり得る。別の例では、保護リング部分６８０ｆは、図２の相互接続２７４であり得る。したがって、保護リング６８０のいくつかの部分はインダクタ３００の部分であり得、保護リング６８０の他の部分はそうではない。たとえば、保護リング部分６８０ａは、インダクタ３００に直接的に物理的に接触しない。
連続する保護リングと比較して、ディスクリート保護リングの使用は、うず電流のより良好な低減、遮蔽効果の改善を実現し得、そのことはインダクタンスおよびＱ値を向上させる。図６は、ディスクリート保護リングがどのようにセグメント化されるかの一例を示すにすぎない。異なる実装は、異なる方式で、異なるサイズおよび形状で保護リングをセグメント化し得る。
図６は、基板内に埋め込まれ得るインダクタのプロファイル図の一例を示す。異なる実装は、異なる設計および／または構成のインダクタを埋め込み得る。図７は、磁気コア２０６、保護リング、およびインダクタ７０８を含む基板７０２のクローズアップ図を示す。基板７０２は、インダクタ７０８が図２のインダクタ２０８とは異なる設計を有することを除いて、図２の基板２０２と同様である。以下で説明されるように、インダクタ７０８は、磁気コア２０６を含む空洞の壁上に形成される相互接続を含む。
図７に示されるように、インダクタ７０８は、第１の相互接続２３０、第２の相互接続２３１、第３の相互接続２３２、第４の相互接続７３３、第５の相互接続２３４、第６の相互接続２３５、第７の相互接続２３６、第８の相互接続２７１、第９の相互接続２７２、第１０の相互接続７７３、第１１の相互接続２７４、第１２の相互接続２７５、および第１３の相互接続２７６を含む。したがって、この例では、インダクタ７０８は、異なる相互接続７３３および７７３を含む。相互接続７３３は、相互接続２３２および相互接続２３４に結合される。相互接続７７３は、相互接続２７２および相互接続２７４に結合される。相互接続７３３および相互接続７７３は、第１の誘電体層２２０の空洞内に画定される。相互接続７３３および相互接続７７３は、第１の誘電体層２２０（たとえば、コア層）の側面部分上に形成される。相互接続７３３および相互接続７７３は、第２の誘電体層２２２（たとえば、プリペグ層）によって覆われる。いくつかの実装では、磁気コア２０６と相互接続７３３との間の縁部間距離（たとえば、間隔）は、約５０ミクロン（μｍ）以下である。いくつかの実装では、磁気コア２０６と相互接続７７３との間の縁部間距離（たとえば、間隔）は、約５０ミクロン（μｍ）以下である。
いくつかの実装では、インダクタ７０８を画定する相互接続のいくつかは、第１の誘電体層２２０（たとえば、コア層）内の空洞の周りの１つまたは複数の保護リング（たとえば、金属リング）をも画定する。いくつかの実装では、第１の保護リング２８０が、相互接続２３４および相互接続２７４によって画定される。いくつかの実装では、第２の保護リング２８２が、相互接続２３２および相互接続２７２によって画定される。したがって、相互接続２３２、相互接続２３４、相互接続２７２、および相互接続２７４は、インダクタ２０８の少なくとも部分と、保護リング（たとえば、第１の保護リング２８０、第２の保護リング２８２）の少なくとも部分とを画定し得る。図７の保護リング２８０および／または２８２は、保護リング４８０または保護リング６８０に対応し得る。
パッケージ基板内に埋め込まれた磁気コアインダクタを備える集積デバイスパッケージを製造するための例示的シーケンス
いくつかの実装では、パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージを提供／製造することが、いくつかのプロセスを含む。図８（図８Ａ〜図８Ｃを含む）は、パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージを提供／製造する例示的シーケンスを示す。いくつかの実装では、図８Ａ〜図８Ｃのシーケンスは、図２の集積デバイスパッケージ２００および／または本開示内で説明される他の集積デバイスパッケージを提供／製造するために使用され得る。
図８Ａ〜図８Ｃのシーケンスは、パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージを提供／製造するためのシーケンスを単純化し、かつ／または明快にするために、１つまたは複数のステージを組み合わせ得ることに留意されたい。いくつかの実装では、プロセスの順序は変更または修正され得る。
図８Ａに示されるように、ステージ１は、誘電体層８００が提供された後の状態を示す。誘電体層８００はコア層であり得る。いくつかの実装では、誘電体層８００はサプライヤによって提供される。いくつかの実装では、誘電体層８００は製造される（たとえば、形成される）。
ステージ２は、第１の空洞８０１および第２の空洞８０３が誘電体層８００内に形成された後の状態を示す。異なる実装は、第１の空洞８０１および第２の空洞８０３を異なる方式で形成し得る。いくつかの実装では、空洞を形成するためにレーザプロセスが使用され得る。
ステージ３は、第１の金属層８０２および第２の金属層８０４が誘電体層８００上に形成された後の状態を示す。第１の金属層８０２および第２の金属層８０４の形成およびパターニングは、相互接続８０２ａ、相互接続８０２ｂ、相互接続８０４ａ、相互接続８０４ｂ、相互接続８０６ａ、および相互接続８０６ｂを形成し得る。相互接続８０２ａ〜ｂは、誘電体層８００の第１の表面上に第１の保護リング（たとえば、ディスクリート保護リング）を画定し得る。相互接続８０４ａ〜ｂは、誘電体層８００の第２の表面上に第２の保護リング（たとえば、ディスクリート保護リング）を画定し得る。相互接続８０６ａ（たとえば、バイア）は、相互接続８０２ａと相互接続８０４ａとを結合し得る。相互接続８０６ｂ（たとえば、バイア）は、相互接続８０２ｂと相互接続８０４ｂとを結合し得る。相互接続８０６ａ〜ｂは、第１の金属層８０２、第２の金属層８０４、または第１の金属層８０２と第２の金属層８０４の組合せから形成され得る。相互接続８０２ａ〜ｂ、８０４ａ〜ｂ、および８０６ａ〜ｂは、インダクタの部分を画定し得る。異なる実装は、第１の金属層８０２および第２の金属層８０４を形成するために異なるプロセスを使用し得る。金属層をパターニングするためにフォトリソグラフィプロセス（たとえば、フォトエッチングプロセス）が使用され得る。フォトリソグラフィプロセスの様々な例が図１３〜図１４において説明される。ステージ３は、統合されたインダクタ保護リング（たとえば、ディスクリート保護リング）の形成を含む、第１の誘電体層をパターニングすることを含む。パターニング方法は、モディファイドセミアディティブまたはセミアディティブパターニングプロセス（ＳＡＰ）を含み得る。
ステージ４は、空洞８０７が誘電体層８００内に形成された後の状態を示す。いくつかの実装では、誘電体層８００の部分を形成（たとえば、除去）するためにレーザが使用される。レーザによって除去される誘電体層８００の部分は、相互接続８０２ａ〜ｂおよび相互接続８０４ａ〜ｂによって画定されるように、保護リングのエリア内に画定され得る。
ステージ５は、相互接続８０２ａ〜ｂ、８０４ａ〜ｂ、８０６ａ、および８０６ｂを含む誘電体層８００がキャリア８１０に結合された後の状態を示す。
ステージ６は、誘電体層８００（たとえば、コア層）の空洞８０７内に磁気コア２０６が配置された後の状態を示す。磁気コア２０６は、本開示内で説明される磁気コアのいずれかであり得る。磁気コア２０６はキャリア８１０上に配置される。
図８Ｂに示されるように、ステージ７は、誘電体層８００の第１の表面、空洞８０７、および磁気コア２０６上に第２の誘電体層８１４が形成された後の状態を示す。第２の誘電体層８１４はプリペグ層であり得る。
ステージ８は、キャリア８１０が誘電体層８００から分離された（たとえば、切り離された）後の状態を示す。
ステージ９は、第３の誘電体層８１６が誘電体層８００の第２の側面上に形成された後の状態を示す。いくつかの実装では、第３の誘電体層８１６と第２の誘電体層８１４とは同一の誘電体層である。
ステージ１０は、空洞８１７が第２の誘電体層８１４内に形成され、空洞８１９が第３の誘電体層８１６内に形成された後の状態を示す。空洞を形成するためにフォトエッチングプロセスが使用され得る。ステージ１０は、第２および第３の誘電体層のためのバイア空洞形成およびパターニングを含む。パターニング方法は、モディファイドセミアディティブまたはセミアディティブパターニングプロセス（ＳＡＰ）を含み得る。
ステージ１１は、相互接続８２０（たとえば、バイア）および相互接続８２１（たとえば、トレース）が誘電体層８１４内／上に形成され、相互接続８２２（たとえば、バイア）および相互接続８２３（たとえば、トレース）が誘電体層８１６内／上に形成された後の状態を示す。相互接続８２０は、相互接続８２１および相互接続８０２ｂに結合される。相互接続８２２は、相互接続８２３および相互接続８０４ｂに結合される。相互接続８２３、８２２、８０４ｂ、８０６ｂ、８０２ｂ、８２０、および８２１は、インダクタの一部（たとえば、巻線）を画定し得る。
ステージ１２は、第１のはんだレジスト層８２４が誘電体層８１４上に形成され、第２のはんだレジスト層８２６が誘電体層８１６上に形成された後の状態を示す。ステージ１２は、誘電体層８００、磁気コア２０６、誘電体層８１４、誘電体層８１６、いくつかの相互接続（たとえば、相互接続８２０）、第１のはんだレジスト層８２４、および第２のはんだレジスト層８２６を含む基板８３０を示す。基板８３０はパッケージ基板であり得る。
図８Ｃに示されるように、ステージ１３は、ダイ８４０が複数のはんだボール８４２を通じて基板８３０に結合された（たとえば、取り付けられた）後の状態を示す。ダイ８４０は、異なる方式で基板８３０に結合され得る。
ステージ１４は、カプセル化層８５０が基板８３０およびダイ８４０上に形成された後の状態を示す。いくつかの実装では、カプセル化層８５０は、モールドおよび／またはエポキシ充填のうちの１つである。
ステージ１５は、複数のはんだボール８６０が基板８３０に結合された後の状態を示す。いくつかの実装では、ステージ１５は、基板８３０、磁気コア２０６、インダクタ、保護リング、ダイ８４０、およびカプセル化層８５０を含む集積デバイスパッケージ８７０を示す。いくつかの実装では、インダクタはソレノイドインダクタである。いくつかの実装では、集積デバイスパッケージ８７０は、図２の集積デバイスパッケージ２００と同様である。
パッケージ基板内に埋め込まれた磁気コアインダクタを備える集積デバイスパッケージを製造するための例示的方法
図９は、パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを含む集積デバイスパッケージを提供／製造するための方法９００の例示的流れ図を示す。いくつかの実装では、図９の方法は、図９の集積デバイスパッケージおよび／または本開示内の他の集積デバイスパッケージを提供／製造するために使用され得る。
図９の流れ図は、集積デバイスパッケージを提供するための方法を単純化および／または明快にするために、１つまたは複数のプロセスを組み合わせ得ることに留意されたい。いくつかの実装では、プロセスの順序が変更または修正され得る。
方法は（９０５において）基板を提供する。いくつかの実装では、基板がサプライヤによって提供される。いくつかの実装では、基板が製造される（たとえば、形成される）。基板はパッケージ基板であり得る。基板は、誘電体層（たとえば、コア層）および誘電体層上の金属層を含む。
方法は、（９１０において）基板内／上に少なくとも１つの保護リング（たとえば、保護リング４８０、４８２）を形成する。異なる実装は異なる保護リングを形成し得る。保護リングは、連続する保護リングまたはディスクリート保護リング（たとえば、不連続保護リング）であり得る。保護リングは、基板の誘電体層上の金属層から（たとえば、フォトリソグラフィプロセスを通じて）形成され得る。
方法は、（９１５において）基板の誘電体層（たとえば、コア層）内の空洞を形成する。空洞は、保護リングによって取り囲まれ、または画定される誘電体層のエリアまたは部分内に形成され得る。
方法は、（９２０において）基板の誘電体層の空洞内に磁気コアを配置する。磁気コアの一例は、図２において説明された磁気コア２０６である。図８Ａのステージ６は、基板の空洞内に磁気コア２０６を配置する一例を示す。
方法は、（９２５において）インダクタ（たとえば、インダクタ３００）が磁気コアの周りに少なくとも部分的に形成されるように、基板内にインダクタを形成する。インダクタは、保護リングの少なくともいくつかの部分がインダクタ内に統合される（たとえば、インダクタの巻線内に統合され、保護リングがインダクタと接触する）ように、基板内に形成される。インダクタはソレノイドインダクタであり得る。図８Ｂのステージ１０〜１２は、基板内にインダクタを形成する一例を示す。
方法は、（９３０において）磁気コア、保護リング、およびインダクタを含む基板にダイ（たとえば、ダイ２０４）を結合する。ダイは、複数のはんだボールを通じて基板に結合され得る。いくつかの実装は、異なる方式で基板にダイを結合し得る。図８Ｃのステージ１３は、基板に結合されたダイの一例を示す。
方法は、（９３５において）基板およびダイ上にカプセル化層（たとえば、カプセル化層２１０）を形成する。カプセル化層はモールドおよび／またはエポキシ充填であり得る。図８Ｃのステージ１４は、基板およびダイ上に形成されているカプセル化層の一例を示す。カプセル化が形成されると、方法は、基板に複数のはんだボールを結合し得る。複数のはんだボールは、プリント回路板（ＰＣＢ）に基板を結合するために使用され得る。
パッケージ基板内に埋め込まれたいくつかの磁気コアインダクタを備える例示的集積デバイスパッケージ
図１０は、結合されたインダクタ１０００の平面図（たとえば、上面図）を示す。結合されたインダクタ１０００は、第１のインダクタ１００１および第２のインダクタ１００２を含む。結合されたインダクタ１０００は、上記の図２において説明されたのと同様の方式で、基板（たとえば、パッケージ基板）内に少なくとも部分的に埋め込まれ得る。第１のインダクタ１００１は、第２のインダクタ１００２と交互に配置される。すなわち、第１のインダクタ１００１の巻線が、第２のインダクタ１００２の巻線と交互に配置される。
第１のインダクタ１００１は、第１の相互接続１０１０、第２の相互接続１０１１、第３の相互接続１０１２、第４の相互接続１０１３、第５の相互接続１０１４、および第６の相互接続１０１５を含む。第１の相互接続１０１０（たとえば、トレース）、第３の相互接続１１１２、および第５の相互接続１１１４は、基板（たとえば、基板２０２）の第１の金属層上に形成される。第２の相互接続１０１１、第４の相互接続１０１３、および第６の相互接続１０１５は、基板（たとえば、基板２０２）の第２の金属層内に形成される。
第１のインダクタ１００１は、複数の相互接続１０２０、複数の相互接続１０２１、複数の相互接続１０２２、複数の相互接続１０２３、複数の相互接続１０２４、複数の相互接続１０２５、および複数の相互接続１０２６をさらに含む。複数の相互接続は１つまたは複数の相互接続を含み得る。たとえば、複数の相互接続は、１つまたは複数のパッドおよび／または１つまたは複数のバイアを含み得る。いくつかの実装では、上記の複数の相互接続１０２０〜１０２６は、基板（たとえば、基板２０２）を垂直方向に横切る。たとえば、複数の相互接続１０２１は、図２の相互接続２３１〜２３５を集合的に表し得る。
図１０に示されるように、複数の相互接続１０２０は相互接続１０１０に結合される（たとえば、電気的に結合される）。相互接続１０１０は複数の相互接続１０２１に結合される（たとえば、電気的に結合される）。複数の相互接続１０２１は相互接続１０１１に結合される。相互接続１０１１は複数の相互接続１０２２に結合される。複数の相互接続１０２２は相互接続１０１２に結合される。相互接続１０１２は複数の相互接続１０２３に結合される。複数の相互接続１０２３は相互接続１０１３に結合される。相互接続１０１３は複数の相互接続１０２４に結合される。複数の相互接続１０２４は相互接続１０１４に結合される。相互接続１０１４は複数の相互接続１０２５に結合される。複数の相互接続１０２５は相互接続１０１５に結合される。相互接続１０１５は複数の相互接続１０２６に結合される。
第１のインダクタ１００１は相互接続１００３および相互接続１００５を含む。相互接続１００３は、第１のインダクタ１００１の第１の端子であり得る。相互接続１００５は、第１のインダクタ１００１の第２の端子であり得る。相互接続１００３は複数の相互接続１０２０に結合される。相互接続１００５は複数の相互接続１０２６に結合される。複数の相互接続１０２０および１０２６は任意選択であり得る。いくつかの実装では、相互接続１００３は、相互接続１０１０に直接的に結合される。いくつかの実装では、相互接続１００５は、相互接続１０１５に直接的に結合される。
第２のインダクタ１００２は、第１の相互接続１０５１、第２の相互接続１０５２、第３の相互接続１０５３、第４の相互接続１０５４、第５の相互接続１０５５、および第６の相互接続１０５６を含む。第１の相互接続１０５１（たとえば、トレース）、第３の相互接続１０５３、および第５の相互接続１０５５は、基板（たとえば、基板２０２）の第２の金属層上に形成される。第２の相互接続１０５２、第４の相互接続１０５４、および第６の相互接続１０５６は、基板（たとえば、基板２０２）の第１の金属層内に形成される。
第２のインダクタ１００２は、複数の相互接続１０６０、複数の相互接続１０６１、複数の相互接続１０６２、複数の相互接続１０６３、複数の相互接続１０６４、複数の相互接続１０６５、および複数の相互接続１０６６をさらに含む。複数の相互接続は１つまたは複数の相互接続を含み得る。たとえば、複数の相互接続は、１つまたは複数のパッドおよび／または１つまたは複数のバイアを含み得る。いくつかの実装では、上記の複数の相互接続１０６０〜１０６６は、基板（たとえば、基板２０２）を垂直方向に横切る。たとえば、複数の相互接続１０６１は、図２の相互接続２３１〜２３５を集合的に表し得る。
図１０に示されるように、複数の相互接続１０６０は相互接続１０５１に結合される（たとえば、電気的に結合される）。相互接続１０５１は複数の相互接続１０６１に結合される（たとえば、電気的に結合される）。複数の相互接続１０６１は相互接続１０５２に結合される。相互接続１０５２は複数の相互接続１０６２に結合される。複数の相互接続１０６２は相互接続１０５３に結合される。相互接続１０５３は複数の相互接続１０６３に結合される。複数の相互接続１０６３は相互接続１０５４に結合される。相互接続１０５４は複数の相互接続１０６４に結合される。複数の相互接続１０６４は相互接続１０５５に結合される。相互接続１０５５は複数の相互接続１０６５に結合される。複数の相互接続１０６５は相互接続１０５６に結合される。相互接続１０５６は複数の相互接続１０６６に結合される。
第２のインダクタ１００２は相互接続１００４および相互接続１００６を含む。相互接続１００４は、第２のインダクタ１００２の第１の端子であり得る。相互接続１００６は、第２のインダクタ１００２の第２の端子であり得る。相互接続１００４は複数の相互接続１０６０に結合される。相互接続１００６は複数の相互接続１０６６に結合される。複数の相互接続１０６０および１０６６は任意選択であり得る。いくつかの実装では、相互接続１００４は、相互接続１０５１に直接的に結合される。いくつかの実装では、相互接続１００６は、相互接続１０５６に直接的に結合される。
図１１は、図１０の結合されたインダクタ１０００の、磁気コア１１０６および保護リング１１８０との統合を示す。保護リング１１８０はディスクリート保護リングである。保護リング１１８０はいくつかの保護リング部分１１８０ａ〜ｐを含む。前述のように、結合されたインダクタ１０００は、第１のインダクタ１００１および第２のインダクタ１００２を含む。結合されたインダクタ１０００、磁気コア１１０６、および保護リング１１８０は、基板（たとえば、基板２０２）内に実装され得る。しかしながら、明快のために、誘電体層（たとえば、コア層、プリペグ層）を含む基板は図示されていない。
図１１に示されるように、結合されたインダクタ１１００は、磁気コア１１０６が少なくとも部分的に、結合されたインダクタ１１００の巻線内に配置されるように、磁気コア１１０６と統合される。さらに、保護リング１１８０は、保護リング１１８０が結合されたインダクタ１１００の巻線の部分となる（たとえば、結合されたインダクタ１１００の巻線に接触している）ように、結合されたインダクタ１１００の巻線内に統合される。保護リング１１８０のいくつかの部分は、結合されたインダクタ１０００の巻線の部分に結合され得る（たとえば、電気的に結合される）。したがって、保護リング１１８０のいくつかの部分は、第１のインダクタ１００１および／または第２のインダクタ１００２の部分であり得る。たとえば、保護リング部分１１８０ｄは複数の相互接続１０６１の部分である。異なる実装は、異なる方式で、異なるサイズおよび形状で保護リング１１８０をセグメント化し得ることに留意されたい。
ただ１つのディスクリート保護リングが示されているが、いくつかの実装は複数の保護リングを含み得る。たとえば、保護リング１１８０（たとえば、ディスクリート保護リング）が、パッケージ基板の第１の層（たとえば、第１の金属層）上に配置され得、別の保護リングが、パッケージ基板の第２の層（たとえば、第２の金属層）上に配置され得る。
図１２は、変圧器として動作するように構成された２つのインダクタの平面図（たとえば、上面図）を示す。具体的には、図１２は、第１のインダクタ１２００、第１の磁気コア１２０６、第１の保護リング１２８０、第２のインダクタ１２１０、第２の磁気コア１２１６、および第２の保護リング１２９０を示す。いくつかの実装では、第１のインダクタ１２００、第１の磁気コア１２０６、第１の保護リング１２８０、第２のインダクタ１２１０、第２の磁気コア１２１６、および第２の保護リング１２９０は、変圧器として動作するように構成される。
第１のインダクタ１２００、第１の磁気コア１２０６、第１の保護リング１２８０は、それぞれ、図３〜図６において上記で説明されたインダクタ３００、磁気コア２０６、および保護リング４８０と同様であり得る。同様に、第２のインダクタ１２１０、第２の磁気コア１２１６、および第２の保護リング１２９０は、それぞれ、図３〜図６において上記で説明されたインダクタ３００、磁気コア２０６、および保護リング４８０と同様であり得る。
第１のインダクタ１２００、第１の磁気コア１２０６、第１の保護リング１２８０、第２のインダクタ１２１０、第２の磁気コア１２１６、および第２の保護リング１２９０は、上記の図２において説明されたのと同様の方式で、基板（たとえば、基板２０２）内に実装され得る。
図１２は、基板内のそれ自体のそれぞれの空洞内の磁気コアを示す。しかしながら、いくつかの実装では、１つの空洞が２つ以上の磁気コアを含み得る。いくつかの実装では、１つの保護リングが２つ以上の磁気コアを取り囲み得る。さらに、いくつかの実装では、保護リングの１つまたは複数は、ディスクリート保護リング（たとえば、不連続保護リング）であり得る。
図１２は、パッケージ基板の第１の金属層上に配置された保護リング（たとえば、第１の保護リング１２８０、第２の保護リング１２９０）を示す。いくつかの実装では、他の保護リングが、パッケージ基板の異なる金属層（たとえば、第２の金属層）上に配置され得る。
例示的セミアディティブパターニング（ＳＡＰ）プロセス
様々な相互接続（たとえば、トレース、バイア、パッド）が本開示内で説明される。これらの相互接続は、基板、カプセル化層、および／または集積デバイスパッケージ内に形成され得る。いくつかの実装では、これらの相互接続は１つまたは複数の金属層を含み得る。たとえば、いくつかの実装では、これらの相互接続は、第１の金属シード層および第２の金属層を含み得る。金属層は、異なるめっきプロセスを使用して提供され（たとえば、形成され）得る。以下は、シード層を有する相互接続（たとえば、トレース、バイア、パッド）、および異なるめっきプロセスを使用してこれらの相互接続がどのように形成され得るかの詳細な例である。以下のプロセスは、たとえば相互接続２３０〜２３６を形成するために使用され得る。
異なる実装は、金属層（たとえば、相互接続、再分配層、アンダーバンプメタライゼーション層）を形成および／または製造するために異なるプロセスを使用し得る。いくつかの実装では、これらのプロセスは、セミアディティブパターニング（ＳＡＰ）プロセスおよびダマシンプロセスを含む。これらの様々な異なるプロセスが以下でさらに説明される。
図１３は、１つまたは複数の誘電体層および／またはカプセル化層内に相互接続を提供および／または形成するために、セミアディティブパターニング（ＳＡＰ）プロセスを使用して相互接続を形成するためのシーケンスを示す。図１３に示されるように、ステージ１は、誘電体層１３０２が提供された（たとえば、形成された）後の集積デバイス（たとえば、基板）の状態を示す。いくつかの実装では、ステージ１は、誘電体層１３０２が第１の金属層１３０４を含むことを示す。第１の金属層１３０４は、いくつかの実装ではシード層である。いくつかの実装では、第１の金属層１３０４は、誘電体層１３０２が提供された（たとえば、受け取られたまたは形成された）後に誘電体層１３０２上に提供され（たとえば、形成され）得る。ステージ１は、第１の金属層１３０４が誘電体層１３０２の第１の表面上に提供される（たとえば、形成される）ことを示す。いくつかの実装では、第１の金属層１３０４が、堆積プロセス（たとえば、ＰＶＤ、ＣＶＤ、めっきプロセス）を使用することによって提供される。
ステージ２は、フォトレジスト層１３０６（たとえば、フォト現像レジスト層）が第１の金属層１３０４上に選択的に提供された（たとえば、形成された）後の集積デバイスの状態を示す。いくつかの実装では、フォトレジスト層１３０６を選択的に提供することは、第１の金属層１３０４上にフォトレジスト層１３０６を提供すること、および現像する（たとえば、現像プロセスを使用する）ことによってフォトレジスト層１３０６の部分を選択的に除去することを含む。ステージ２は、空洞１３０８が形成されるようにフォトレジスト層１３０６が提供されることを示す。
ステージ３は、第２の金属層１３１０が空洞１３０８内に形成された後の集積デバイスの状態を示す。いくつかの実装では、第２の金属層１３１０は、第１の金属層１３０４の露出部分の上に形成される。いくつかの実装では、第２の金属層１３１０は、堆積プロセス（たとえば、めっきプロセス）を使用して提供される。
ステージ４は、フォトレジスト層１３０６が除去された後の集積デバイスの状態を示す。異なる実装は、フォトレジスト層１３０６を除去するための異なるプロセスを使用し得る。
ステージ５は、第１の金属層１３０４の部分が選択的に除去された後の集積デバイスの状態を示す。いくつかの実装では、第２の金属層１３１０によって覆われない第１の金属層１３０４の１つまたは複数の部分が除去される。ステージ５に示されるように、残りの第１の金属層１３０４および第２の金属層１３１０は、集積デバイスおよび／または基板内に相互接続１３１２（たとえば、トレース、バイア、パッド）を形成および／または画定し得る。いくつかの実装では、第２の金属層１３１０の下の第１の金属層１３０４の寸法（たとえば、長さ、幅）がおよそ第２の金属層１３１０の寸法（たとえば、長さ、幅）以下となるように、第１の金属層１３０４が除去され、その結果、図１３のステージ５において示されるようにアンダーカットが生じ得る。いくつかの実装では、前述のプロセスが、集積デバイスおよび／または基板の１つまたは複数の誘電体層内にいくつかの相互接続を提供および／または形成するために何回か反復され得る。
例示的ダマシンプロセス
図１４は、誘電体層および／またはカプセル化層内に相互接続を提供および／または形成するために、ダマシンプロセスを使用して相互接続を形成するためのシーケンスを示す。図１４に示されるように、ステージ１は、誘電体層１４０２が提供された（たとえば、形成された）後の集積デバイスの状態を示す。いくつかの実装では、誘電体層１４０２は無機層（たとえば、無機フィルム）である。
ステージ２は、空洞１４０４が誘電体層１４０２内に形成された後の集積デバイスの状態を示す。異なる実装は、誘電体層１４０２内に空洞１４０４を提供するために異なるプロセスを使用し得る。
ステージ３は、第１の金属層１４０６が誘電体層１４０２上に提供された後の集積デバイスの状態を示す。ステージ３に示されるように、第１の金属層１４０６は、誘電体層１４０２の第１の表面上に提供される。第１の金属層１４０６は、第１の金属層１４０６が空洞１４０４の輪郭を含む誘電体層１４０２の輪郭を取るように誘電体層１４０２上に提供される。第１の金属層１４０６は、いくつかの実装ではシード層である。いくつかの実装では、第１の金属層１４０６は、堆積プロセス（たとえば、物理気相堆積（ＰＶＤ）、化学気相体積（ＣＶＤ）、またはめっきプロセス）を使用することによって提供される。
ステージ４は、第２の金属層１４０８が空洞１４０４および誘電体層１４０２の表面内に形成された後の集積デバイスの状態を示す。いくつかの実装では、第２の金属層１４０８は、第１の金属層１４０６の露出部分の上に形成される。いくつかの実装では、第２の金属層１４０８は堆積プロセス（たとえば、めっきプロセス）を使用することによって提供される。
ステージ５は、第２の金属層１４０８の部分および第１の金属層１４０６の部分が除去された後の集積デバイスの状態を示す。異なる実装は、第２の金属層１４０８および第１の金属層１４０６を除去するための異なるプロセスを使用し得る。いくつかの実装では、第２の金属層１４０８の部分および第１の金属層１４０６の部分を除去するために化学機械平坦化（ＣＭＰ）プロセスが使用される。ステージ５に示されるように、残りの第１の金属層１４０６および第２の金属層１４０８は、集積デバイスおよび／または基板内に相互接続１４１２（たとえば、トレース、バイア、パッド）を形成および／または画定し得る。ステージ５に示されるように、第１の金属層１４０６が第２の金属層１４１０の基部および側面部分上に形成されるように相互接続１４１２が形成される。いくつかの実装では、空洞１４０４は、誘電体の２つのレベルでのトレンチおよび／または穴の組合せを含み得、その結果、バイアおよび相互接続（たとえば、金属トレース）が単一の堆積プロセスにおいて形成され得る。いくつかの実装では、前述のプロセスが、集積デバイスおよび／または基板の１つまたは複数の誘電体層内にいくつかの相互接続を提供および／または形成するために何回か反復され得る。
例示的電子デバイス
図１５は、前述の集積デバイス、半導体デバイス、集積回路、ダイ、インターポーザ、パッケージ、またはパッケージオンパッケージ（ＰｏＰ）のいずれかと統合され得る様々な電子デバイスを示す。たとえば、携帯電話デバイス１５０２、ラップトップコンピュータデバイス１５０４、固定位置端末デバイス１５０６が、本明細書で説明される集積デバイス１５００を含み得る。集積デバイス１５００は、たとえば、本明細書で説明される集積回路、ダイ、集積デバイス、集積デバイスパッケージ、集積回路デバイス、デバイスパッケージ、集積デバイスパッケージ、パッケージオンパッケージデバイスのいずれかであり得る。図１５に示されるデバイス１５０２、１５０４、１５０６は例示的なものにすぎない。他の電子デバイスはまた、限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、メータ読取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、サーバ、ルータ、自動車両（たとえば、自律的車両）内に実装された電子デバイス、またはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはそれらの任意の組合せを含むデバイス（たとえば、電子デバイス）のグループを含む集積デバイス１５００を特徴とし得る。
図２、図３、図４、図５、図６、図７、図８Ａ〜図８Ｃ、図９、図１０、図１１、図１２、図１３、図１４、および／または図１５に示される構成要素、特徴、および／または機能のうちの１つまたは複数が、再構成され、かつ／または単一の構成要素、特徴、または機能として組み合わされ、もしくはいくつかの構成要素または機能で実装され得る。本開示から逸脱することなく、追加の要素、構成要素、および／または機能がさらに追加され得る。図２、図３、図４、図５、図６、図７、図８Ａ〜図８Ｃ、図９、図１０、図１１、図１２、図１３、図１４、および／または図１５、ならびに本開示内のそれに対応する説明は、ダイおよび／またはＩＣに限定されないことにも留意されたい。いくつかの実装では、図２、図３、図４、図５、図６、図７、図８Ａ〜図８Ｃ、図９、図１０、図１１、図１２、図１３、図１４、および／または図１５、ならびにそれに対応する説明は、集積デバイスを製造、作成、提供、および／または生産するために使用され得る。いくつかの実装では、デバイスは、ダイ、ダイパッケージ、集積デバイス、集積デバイス、集積デバイスパッケージ、ウェハ、半導体デバイス、パッケージオンパッケージ構造、および／またはインターポーザを含み得る。
「例示的」という語は、本明細書では「一例、事例、または例示として働くこと」を意味するために使用される。「例示的」なものとして本明細書で説明される任意の実装または態様は、必ずしも本開示の他の態様よりも好ましい、または有利なものと解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、論じられる特徴、利点、または動作モードを含むことを必要としない。「結合」という用語は、本明細書では２つの物体間の直接的または間接的結合を指すために使用される。たとえば、物体Ａが物体Ｂに物理的に接触し、物体Ｂが物体Ｃに接触する場合、物体ＡおよびＣは、直接的に物理的に互いに接触しない場合であっても、やはり互いに結合されると見なされ得る。
さらに、実施形態は、フローチャート、流れ図、構造図、またはブロック図として示されるプロセスとして説明され得ることに留意されたい。フローチャートは順次プロセスとして動作について説明し得るが、動作の多くは、並列または同時に実施され得る。さらに、動作の順序は再構成され得る。プロセスは、その動作が完了するときに終了する。
本明細書で説明される本開示の様々な特徴は、本開示から逸脱することなく、異なるシステム内で実装され得る。本開示の上記の態様は例にすぎず、本開示を限定するものと解釈されるべきではないことに留意されたい。本開示の態様の説明は、例示的なものであり、特許請求の範囲を限定するものではないものとする。したがって、この教示は他のタイプの装置に容易に適用され得、多くの代替、修正、および変形が当業者には明らかとなるであろう。
１００ 集積デバイスパッケージ
１０２ 第１のダイ
１０６ パッケージ基板
１０８ プリント回路板（ＰＣＢ）
１１０ 相互接続
１１２ 第１の複数のはんだボール
１１６ 第２の複数のはんだボール
１２０ インダクタ
２００ 集積デバイスパッケージ
２０２ 基板
２０４ ダイ
２０６ 磁気コア
２０８ インダクタ
２１０ カプセル化層
２２０ 第１の誘電体層
２２２ 第２の誘電体層
２２４ 第１のはんだレジスト層
２２６ 第２のはんだレジスト層
２２７ 相互接続
２３０ 第１の相互接続
２３１ 第２の相互接続
２３２ 第３の相互接続
２３３ 第４の相互接続
２３４ 第５の相互接続
２３５ 第６の相互接続
２３６ 第７の相互接続
２４０ 第１の複数のはんだボール
２５０ プリント回路板（ＰＣＢ）
２５２ 第２の複数のはんだボール
２７１ 第８の相互接続
２７２ 第９の相互接続
２７３ 第１０の相互接続
２７４ 第１１の相互接続
２７５ 第１２の相互接続
２７６ 第１３の相互接続
２８０ 第１の保護リング
２８２ 第２の保護リング
３００ インダクタ
３０１ 第１の相互接続
３０２ 第２の相互接続
３０３ 第３の相互接続
３０４ 第４の相互接続
３０５ 第５の相互接続
３０６ 第６の相互接続
３０７ 第７の相互接続
３０８ 第８の相互接続
３０９ 第９の相互接続
３１１ 複数の相互接続
３１３ 複数の相互接続
３１５ 複数の相互接続
３１７ 複数の相互接続
３１９ 複数の相互接続
３２１ 複数の相互接続
３２３ 複数の相互接続
３２５ 複数の相互接続
３２７ 複数の相互接続
３２９ 複数の相互接続
３３０ 相互接続
３３２ 相互接続
４８０ 第１の保護リング
４８２ 第２の保護リング
６８０ ディスクリート保護リング
６８０ａ〜ｎ 保護リング部分
７０２ 基板
７０８ インダクタ
７３３ 第４の相互接続
７７３ 第１０の相互接続
８００ 誘電体層
８０１ 第１の空洞
８０２ａ 相互接続
８０２ｂ 相互接続
８０４ａ 相互接続
８０４ｂ 相互接続
８０６ａ 相互接続
８０６ｂ 相互接続
８０３ 第２の空洞
８０４ 第２の金属層
８０７ 空洞
８１０ キャリア
８１４ 第２の誘電体層
８１６ 第３の誘電体層
８１７ 空洞
８１９ 空洞
８２０ 相互接続
８２１ 相互接続
８２２ 相互接続
８２３ 相互接続
８２４ 第１のはんだレジスト層
８２６ 第２のはんだレジスト層
８３０ 基板
８４０ ダイ
８４２ はんだボール
８５０ カプセル化層
８６０ はんだボール
８７０ 集積デバイスパッケージ
１０００ インダクタ
１００１ 第１のインダクタ
１００２ 第２のインダクタ
１０１０ 第１の相互接続
１０１１ 第２の相互接続
１０１２ 第３の相互接続
１０１３ 第４の相互接続
１０１４ 第５の相互接続
１０１５ 第６の相互接続
１０２０ 複数の相互接続
１０２１ 複数の相互接続
１０２２ 複数の相互接続
１０２３ 複数の相互接続
１０２４ 複数の相互接続
１０２５ 複数の相互接続
１０２６ 複数の相互接続
１０５１ 第１の相互接続
１０５２ 第２の相互接続
１０５３ 第３の相互接続
１０５４ 第４の相互接続
１０５５ 第５の相互接続
１０５６ 第６の相互接続
１０６０ 複数の相互接続
１０６１ 複数の相互接続
１０６２ 複数の相互接続
１０６３ 複数の相互接続
１０６４ 複数の相互接続
１０６５ 複数の相互接続
１０６６ 複数の相互接続
１１０６ 磁気コア
１１８０ 保護リング
１１８０ａ〜ｐ 保護リング部分
１２００ 第１のインダクタ
１２０６ 第１の磁気コア
１２１０ 第２のインダクタ
１２１６ 第２の磁気コア
１２８０ 第１の保護リング
１２９０ 第２の保護リング
１３０２ 誘電体層
１３０４ 第１の金属層
１３０６ フォトレジスト層
１３０８ 空洞
１３１０ 第２の金属層
１３１２ 相互接続
１４０２ 誘電体層
１４０４ 空洞
１４０６ 第１の金属層
１４０８ 第２の金属層
１４１０ 第２の金属層
１４１２ 相互接続
１５００ 集積デバイス
１５０２ 携帯電話デバイス
１５０４ ラップトップコンピュータデバイス
１５０６ 固定位置端末デバイス

Claims (30)

  1. ダイと、
    前記ダイに結合されたパッケージ基板であって、
    少なくとも１つの誘電体層と、
    前記少なくとも１つの誘電体層内の磁気コアと、
    第１の保護リングと、
    複数の第１の相互接続を備える第１のインダクタであって、前記磁気コアを少なくとも部分的に取り囲むように前記パッケージ基板内に配置された第１のインダクタと
    を備え、
    前記第１の保護リングが、前記第１のインダクタの前記複数の第１の相互接続からの少なくとも１つの相互接続を備える、パッケージ基板と
    を備える集積デバイスパッケージ。
  2. 前記第１の保護リングが不連続保護リングを備える請求項１に記載の集積デバイスパッケージ。
  3. 前記第１の保護リングが連続する保護リングを備える請求項１に記載の集積デバイスパッケージ。
  4. 前記パッケージ基板が、前記第１のインダクタの前記複数の第１の相互接続からの少なくとも１つの第２の相互接続を備える第２の保護リングをさらに備える請求項１に記載の集積デバイスパッケージ。
  5. 前記第１の保護リングが、前記パッケージ基板の第１の金属層上に配置され、前記第２の保護リングが、前記パッケージ基板の第２の金属層上に配置される請求項４に記載の集積デバイスパッケージ。
  6. 前記第１の保護リングが、第１の連続する保護リングまたは第１の不連続保護リングを備え、前記第２の保護リングが、第２の連続する保護リングまたは第２の不連続保護リングを備える請求項４に記載の集積デバイスパッケージ。
  7. 前記パッケージ基板が、複数の第２の相互接続を備える第２のインダクタをさらに備える請求項１に記載の集積デバイスパッケージ。
  8. 前記第１のインダクタおよび前記第２のインダクタが、結合されたインダクタとして動作するように構成される請求項７に記載の集積デバイスパッケージ。
  9. 前記第１のインダクタおよび前記第２のインダクタが、変圧器として動作するように構成される請求項７に記載の集積デバイスパッケージ。
  10. 前記第２のインダクタが、前記磁気コアを少なくとも部分的に取り囲むように前記パッケージ基板内に配置され、前記第１の保護リングが、前記第２のインダクタの前記複数の第２の相互接続からの少なくとも１つの相互接続を備える請求項７に記載の集積デバイスパッケージ。
  11. 前記第１の保護リングの部分である前記複数の第１の相互接続からの前記少なくとも１つの相互接続が、うず電流を低減し、前記第１のインダクタのための遮蔽の改善を実現するように構成される請求項１に記載の集積デバイスパッケージ。
  12. 前記第１のインダクタがソレノイドインダクタを備える請求項１に記載の集積デバイスパッケージ。
  13. 前記第１の保護リングが、前記磁気コアを少なくとも部分的に取り囲む請求項１に記載の集積デバイスパッケージ。
  14. 前記磁気コアと前記第１のインダクタとの間の間隔が、約５０ミクロン（μｍ）以下である請求項１に記載の集積デバイスパッケージ。
  15. 前記磁気コアと前記第１の保護リングとの間の間隔が、約５０ミクロン（μｍ）以下である請求項１に記載の集積デバイスパッケージ。
  16. 前記磁気コアが、キャリア、第１の磁気層、および第２の磁気層を含む請求項１に記載の集積デバイスパッケージ。
  17. 前記複数の第１の相互接続が、トレース、バイア、および／またはパッドを備える請求項１に記載の集積デバイスパッケージ。
  18. 音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、自動車両内のデバイスからなるグループから選択されたデバイス内に組み込まれ、前記デバイスをさらに含む請求項１に記載の集積デバイスパッケージ。
  19. 集積デバイスパッケージを製造する方法であって、
    パッケージ基板を形成するステップであって、
    少なくとも１つの誘電体層を形成するステップと、
    前記少なくとも１つの誘電体層内に磁気コアを提供するステップと、
    前記パッケージ基板内に第１の保護リングを画定するように第１の金属層を形成するステップと、
    前記パッケージ基板内に第１のインダクタを画定するように複数の第１の相互接続を形成するステップであって、
    前記複数の第１の相互接続が前記磁気コアを少なくとも部分的に取り囲むように、前記パッケージ基板内に前記複数の第１の相互接続を形成するステップと、
    前記第１の金属層の少なくとも一部を使用して、前記複数の第１の相互接続からの相互接続を形成し、前記第１のインダクタを画定するステップと
    を含むステップと
    を含むステップと、
    ダイに前記パッケージ基板を結合するステップと
    を含む方法。
  20. 前記パッケージ基板内に前記第１の保護リングを画定するように前記第１の金属層を形成する前記ステップが、前記パッケージ基板内に不連続保護リングを画定するように前記第１の金属層を形成するステップを含む請求項１９に記載の方法。
  21. 前記パッケージ基板内に前記第１の保護リングを画定するように前記第１の金属層を形成する前記ステップが、前記パッケージ基板内に連続する保護リングを画定するように前記第１の金属層を形成するステップを含む請求項１９に記載の方法。
  22. 前記パッケージ基板を形成する前記ステップが、第２の保護リングが前記複数の第１の相互接続からの少なくとも１つの第２の相互接続を備えるように、前記パッケージ基板内に第２の保護リングを画定するように第２の金属層を形成するステップをさらに含む請求項１９に記載の方法。
  23. 前記第１の保護リングを画定するように前記第１の金属層を形成する前記ステップが、複数の第２の相互接続を形成するステップを含み、前記第２の保護リングを画定するように前記第２の金属層を形成する前記ステップが、複数の第３の相互接続を形成するステップを含む請求項２２に記載の方法。
  24. パッケージ基板を形成する前記ステップが、前記パッケージ基板内に第２のインダクタを画定するように複数の第２の相互接続を形成するステップであって、
    前記複数の第２の相互接続が前記磁気コアを少なくとも部分的に取り囲むように前記パッケージ基板内に前記複数の第２の相互接続を形成するステップと、
    前記第１の金属層の少なくとも第２の部分を使用して、前記第２のインダクタを画定するように、前記複数の第２の相互接続からの少なくとも１つの相互接続を形成するステップと
    を含むステップをさらに含む請求項１９に記載の方法。
  25. 前記第１のインダクタがソレノイドインダクタを含む請求項１９に記載の方法。
  26. 前記少なくとも１つの誘電体層を形成する前記ステップが、
    第１の誘電体層を形成するステップであって、前記第１の誘電体層がコア層である、ステップと、
    第２の誘電体層を形成するステップと
    を含む請求項１９に記載の方法。
  27. 前記磁気コアと前記第１のインダクタとの間の間隔が、約５０ミクロン（μｍ）以下である請求項１９に記載の方法。
  28. 前記磁気コアと前記第１の保護リングとの間の間隔が、約５０ミクロン（μｍ）以下である請求項１９に記載の方法。
  29. 前記誘電体層内に前記磁気コアを提供する前記ステップが、キャリア、第１の磁気層、および第２の磁気層を提供するステップを含む請求項１９に記載の方法。
  30. 前記集積デバイスパッケージが、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、自動車両内のデバイスからなるグループから選択されたデバイス内に組み込まれ、前記デバイスをさらに含む請求項１９に記載の方法。
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