JP2007150024A - 電子基板、その製造方法および電子機器 - Google Patents
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Abstract
【解決手段】基体10上に形成された複数の第1配線12と、複数の第1配線12の中央部を覆うように連続形成された磁性層31と、磁性層31の表面を横断するように形成された複数の第2配線22とを備え、第2配線122は、一の第1配線113の端部と、その一の第1配線113に隣接しない他の第1配線114の端部とを、順に連結するように配置され、インダクタ素子40は、第1配線12および第2配線22からなる複数本の巻き線141,241を備えている。
【選択図】図2
Description
近時では、電子基板や半導体チップ上に形成されたインダクタ素子をチョークコイルや変圧器等電源回路の一部として機能させることが検討されている。この場合には、インダクタ素子のインダクタンス値の向上が不可欠である。しかしながら、インダクタ素子のインダクタンス値の向上には、コイルの多巻き化が伴い、多くの電流を流すために発熱も伴うことになる。そのため、電子基板の大型化の抑制および温度上昇の抑制が望まれている。
この構成によれば、複数本の巻き線を交互に配置することが可能になり、また巻き密度を向上させることが可能になる。これにより、磁束密度を増加させることが可能になり、インダクタ素子のインダクタンス値およびQ値を向上させることができる。したがって、電子基板の電気的特性を向上させることができる。
この構成によれば、複数本の巻き線を備えたインダクタ素子により変圧器を構成することが可能になる。
この構成によれば、高効率のインダクタ素子を備え、電気的特性に優れた電子基板を提供することができる。
この構成によれば、磁束密度を増加させることが可能になり、電子基板の電気的特性を向上させることができる。
この構成によれば、電子基板で発生した熱を迅速に外部に放出することが可能になる。したがって、電子基板の温度上昇を抑制することができる。
金属微粒子を分散させることにより、接着剤の熱伝導率が高くなるので、電子基板で発生した熱を迅速に外部に放出することが可能になる。したがって、電子基板の温度上昇を抑制することができる。
この構成によれば、複数本の巻き線を備えたインダクタ素子を簡単に形成することができる。
この構成によれば、連結配線を連結すべき第1配線または第2配線を変更することにより、巻き線の巻き数の変更を行うことが可能になり、インダクタ素子の特性変更を低コストで行うことができる。これにより、変圧器の変圧率の変更等を簡単に行うことができる。
この構成によれば、電気的特性に優れた低コストの電子基板を備えているので、電気的特性に優れた低コストの電子機器を提供することができる。
(第1実施形態)
図1は電子基板の説明図であり、図1(a)は平面図であり、図1(b)は図1(a)のB−B線における側面断面図である。なお図1(a)では、後述するソルダーレジストおよび放熱部材の記載を省略している。図1(a)に示すように、本実施形態に係る電子基板1は、例えばICやLSI等の集積回路のベアチップであり、基体10の表面上にインダクタ素子40を備えている。
図2はインダクタ素子の説明図であり、図2(a)は平面図であり、図2(b)は図2(a)のC−C線における側面断面図である。なお図2(a)では、後述するソルダーレジストおよび放熱部材の記載を省略している。また図2(a)では、紙面上側を+Y方向とし、紙面右側を+X方向としている。図2(a)に示すように、インダクタ素子40は、ライン状の磁性層(絶縁部材)31と、磁性層31の裏面を横断するように配置された複数の第1配線12と、磁性層31の表面を横断するように配置された複数の第2配線22とを備え、第1配線12および第2配線22によりらせん状の巻き線41が形成されている。そして、一次側の巻き線141および二次側の巻き線241を、磁性層31からなるコア42の周囲に配置して、一次、二次を有するインダクタが形成されている。これは、高周波入力段、I/F段(中間周波数段)のコイルや変圧器(トランス)として機能させることができる。高周波用として用いるインダクタの場合は、必ずしも磁性層は必要でなく、磁性層の代わりに樹脂層を用いても良い。それらは、後述する応力緩和層用の樹脂でも良い。このことは、後述するすべての実施形態で同様である。
図2(b)に示すように、磁性層31の延在方向に垂直な断面は、略半円形状とされている。この磁性層31を構成する磁性体材料としてフェライトを採用することにより、磁性体材料を低コストで導入することができる。フェライトは、Fe2O3を主成分とし、2価の金属酸化物との複合酸化物の総称であり、電気絶縁性を有する。後述するようにフェライトは、第1金属であるFeと、第2金属であるMnやCo、Ni等とを、酸化することによって得ることができる。なおスピネル型フェライト(MFe2O4)は軟質磁性材料として、マグネトプランバイト型フェライト(MFe12O19)は永久磁石として、ガーネット型フェライト(MFe5O12;M=Y,Sm、Gd,Dy,Ho,Er,Yb)はマイクロ波用材料としてサーキュレータ、アイソレータ等に用いられる。フェライトは、酸化物であるため表面が絶縁状態であるから、後述するコイルパターンをその直上に形成することができる。鉄などの磁性金属層で磁性層31を形成する場合は、その表面を酸化したり、絶縁性の樹脂を被着させる等の絶縁処理を施すことが好ましい。また、磁性層はFe系などに代表される透磁率の高いアモルファス金属層でも良い。
一次側の第2配線122は、一の第1配線113の+X側の端部と、その一の第1配線113に隣接しない他の第1配線114の−X側の端部とを、順に連結するように配置されている。これらの第2配線122および第1配線113,114により、一次側の巻き線141が形成されている。この一次側の巻き線141は、一次側の電極111,121に接続されている。
このように、一次側の巻き線141および二次側の巻き線241を、磁性層31のコアの周囲に配置して、変圧器(トランス)が形成されている。これにより、本実施形態の電子基板は、電源回路用のICチップとして利用しうるようになっている。本実施例では、電極間にインダクタ素子40が挿入されている例について述べたが、挿入される場所は、電極と外部端子間や、外部端子と外部端子間、その他電子基板上に内蔵されたパッシブコンポーネント同士間等、接続先に関しては様々な変形が可能である。このことは、後述されるすべての実施形態で同様である。
そしてインダクタ素子40のコア42を磁性体材料で構成することにより、磁束密度を増加させることが可能になり、インダクタ素子40のL値(インダクタ素子ンス)およびQ値を著しく向上させることができる。
図1(b)に示すように、本実施形態に係る電子基板1は、相手側部材との接続に使用される接続端子63と、基体10と相手側部材との応力差を緩和する応力緩和層30とを備えている。また、基体10の周囲が高熱伝導率の放熱部材72で覆われている。
図4は、第1実施形態に係る電子基板の実装構造の説明図であり、図1のB−B線に相当する部分における断面図である。図4に示すように、本実施形態に係る電子基板1は、相手側部材90に実装して使用する。この相手側部材90の表面には、配線パターン(不図示)およびランド92,94が形成されている。そのランド92,94の表面には、ハンダボール93,95が形成されている。本実施例では、はんだ接合方法についての説明を述べたが、ハンダボール93,95の代わりに、例えば銀ペーストなどの接着接合工法など、他の公知の実装方法を用いても良い。
次に、第1実施形態に係る電子基板の製造方法について説明する。
図5は、第1実施形態に係る電子基板の製造方法の工程図であり、インダクタ素子の形成領域における平面図である。なお電子基板の製造には、W−CSP技術を利用する。すなわち、ウエハに対し一括して以下の各工程を行い、最後にダイシング等を用いて個々の電子基板に分離する。
まず、ウエハの表面全体に金属膜を形成する。この金属膜は、第1金属であるFeと、第2金属であるMnやCo、Ni等で構成する。金属膜の形成は、電解めっき法または無電解めっき法等を用いて行うことが可能である。第1金属および第2金属を同時に析出させれば、両者が混合された金属膜を形成することが可能であり、第1金属および第2金属を交互に析出させれば、第1金属および第2金属が交互に積層された金属膜を形成することが可能である。第1金属と第2金属との割合は、例えば1:1とすればよい。なお第2金属として、MnやCo、Ni等のうち1種類の金属のみを採用するのではなく、2種類以上の金属を採用してもよい。
なお磁性層31は、液滴吐出法や印刷法等により直接描画形成することも可能である。以上により、所定パターンの磁性層31が形成される。もちろん、磁性層31は前述したフェライト以外の物質で形成しても良い。
図6は、電子基板の製造方法の変形例の説明図である。この変形例では、上述した第2配線228とは異なる他の第2配線227を二次側電極221に連結する連結配線227aを形成する。このような連結配線の変更は、電解めっき用のマスクを変更することによって簡単に行うことが可能である。
図7は、第2実施形態に係る電子基板の平面図である。なお図7では、紙面上側を+Y方向とし、紙面右側を+X方向としている。第2実施形態に係る電子基板は、磁性層31の周囲に複数の巻き線141,241,341が形成され、各巻き線が共通の電極11,21に連結されているものである。なお、第1実施形態と同様の構成となる部分については、その詳細な説明を省略する。
図8は、インダクタ素子の変形例の平面図である。なお図8では、巻き線等の記載を省略して、インダクタ素子の概略形状のみを示している。図8(a)に示すように、略円形状のトロイダルインダクタ素子を形成すれば、磁束が閉ループを構成するため、高効率のインダクタ素子を提供することができる。また図8(b)に示す略矩形状や、図8(c)に示す多角形状とすれば、設計が容易であり、所望の特性を有するインダクタ素子を形成することができる。
次に、上述した電子基板(電子基板)を備えた電子機器の例について説明する。
図9は、携帯電話の斜視図である。上述した電子基板は、携帯電話300の筐体内部に配置されている。この構成によれば、電気的特性に優れた低コストの電子基板を備えているので、電気的特性に優れた低コストの携帯電話を提供することができる。
Claims (9)
- 基体上にインダクタ素子を備えた電子基板であって、
前記基体上に形成された複数の第1配線と、
前記複数の第1配線の中央部を覆うように連続形成された絶縁部材と、
前記絶縁部材の表面を横断するように形成された複数の第2配線とを備え、
前記第2配線は、一の前記第1配線の端部と、前記一の第1配線に隣接しない他の前記第1配線の端部とを、順に連結するように配置され、
前記インダクタ素子は、前記第1配線および前記第2配線からなる複数本の巻き線を備えていることを特徴とする電子基板。 - 前記インダクタ素子を外部に接続する電極を備え、
前記複数本の巻き線が、それぞれ異なる前記電極に連結されていることを特徴とする請求項1に記載の電子基板。 - 前記インダクタ素子を外部に接続する電極を備え、
前記複数本の巻き線が、共通の前記電極に連結されていることを特徴とする請求項1に記載の電子基板。 - 前記絶縁部材は、磁性体材料で構成されていることを特徴とする請求項1ないし請求項3のいずれか1項に記載の電子基板。
- 前記基体の周囲の全部または一部が、前記基体より熱伝導率の高い材料からなる放熱部材で覆われていることを特徴とする請求項1ないし請求項4のいずれか1項に記載の電子基板。
- 前記放熱部材は、金属微粒子を分散させた接着剤を介して、前記基体に固着されていることを特徴とする請求項5に記載の電子基板。
- 基体上にインダクタ素子を備えた電子基板の製造方法であって、
前記基体上に複数の第1配線を形成する工程と、
前記複数の第1配線の中央部を覆うように絶縁部材を連続形成する工程と、
前記絶縁部材の表面を横断するように複数の第2配線を形成する工程とを備え、
前記第2配線を形成する工程では、一の前記第1配線の端部と、前記一の第1配線に隣接しない他の前記第1配線の端部とを、順に連結するように第2配線を配置することにより、
前記第1配線および前記第2配線からなる複数本の巻き線を備えた前記インダクタ素子を形成することを特徴とする電子基板の製造方法。 - 前記第2配線の形成工程では、前記インダクタ素子を外部に接続する電極と、前記第1配線または前記第2配線との連結配線を形成することを特徴とする請求項7に記載の電子基板の製造方法。
- 請求項1ないし請求項6のいずれか1項に記載の電子基板を備えたことを特徴とする電子機器。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786507A (ja) * | 1993-09-20 | 1995-03-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH10135040A (ja) * | 1996-10-29 | 1998-05-22 | Fuji Electric Co Ltd | 薄膜磁気素子およびその製造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786507A (ja) * | 1993-09-20 | 1995-03-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH10135040A (ja) * | 1996-10-29 | 1998-05-22 | Fuji Electric Co Ltd | 薄膜磁気素子およびその製造方法 |
JP2004079716A (ja) * | 2002-08-14 | 2004-03-11 | Nec Electronics Corp | 半導体用csp型パッケージ及びその製造方法 |
JP2005129736A (ja) * | 2003-10-24 | 2005-05-19 | Rohm Co Ltd | 半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6285617B1 (ja) * | 2015-02-05 | 2018-02-28 | クアルコム,インコーポレイテッド | パッケージ基板内に埋め込まれた保護リングを有する磁気コアインダクタを備える集積デバイスパッケージ |
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