CN106068558A - 包括高密度互连和重分布层的集成器件 - Google Patents

包括高密度互连和重分布层的集成器件 Download PDF

Info

Publication number
CN106068558A
CN106068558A CN201580011603.4A CN201580011603A CN106068558A CN 106068558 A CN106068558 A CN 106068558A CN 201580011603 A CN201580011603 A CN 201580011603A CN 106068558 A CN106068558 A CN 106068558A
Authority
CN
China
Prior art keywords
group
tube core
interconnection
integrated device
base part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580011603.4A
Other languages
English (en)
Inventor
D·W·金
H·B·蔚
J·S·李
S·顾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN106068558A publication Critical patent/CN106068558A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/14335—Digital signal processor [DSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

集成器件(例如，集成封装)包括用于集成器件的基底部分、耦合至基底部分的第一表面的第一管芯(206)、以及第一管芯与基底部分之间的底部填料(222)。基底部分包括介电层(202)以及一组重分布金属层(230‑260)。在一些实现中，集成器件进一步包括封装第一管芯的封装材料(220)。在一些实现中，集成器件进一步包括耦合至基底部分的第一表面的第二管芯(208)。在一些实现中，集成器件进一步包括基底部分上的一组互连(280)，该组互连耦合第一管芯和第二管芯。在一些实现中，第一管芯包括第一组互连柱(216)，并且第二管芯包括第二组互连柱(218)。

Description

包括高密度互连和重分布层的集成器件
相关申请的交叉引用
本申请要求于2014年3月4日向美国专利商标局提交的美国非临时专利申请No.14/196,817的优先权和权益，其全部内容通过援引纳入于此。
背景
技术领域
各特征涉及包括高密度互连和重分布层的集成器件。
背景技术
图1解说了常规集成封装100，其包括基板102、第一管芯106、第二管芯108、第一组焊球116、第二组焊球118和第三组焊球120。第一管芯106通过第一组焊球116耦合至基板102。第二管芯108通过第二组焊球118耦合至基板102。第三组焊球120耦合至基板102。通常，第三组焊球120耦合至印刷电路板(PCB)(未示出)。
常规的集成封装(诸如图1中描述的集成封装)具有某些限制和不利方面。例如，图1的集成封装100的基板102通常由有机层压(例如，刚性或柔性)或硅(Si)中介体制成。将此类材料用作基板在尝试制造低剖面集成封装时产生设计问题。即，这些材料由于其制造限制而产生显著的设计惩罚。具体而言，这些材料使得提供低剖面集成封装是不可能或成本很高的。
此外，使用焊球作为管芯与基板之间的耦合方法限制了可能存在于管芯与基板之间的连接的密度，因为各焊球之间所需的最小间隔往往大于基板上的各迹线和/或通孔之间所需的最小间隔。
另外，在集成器件的制造过程期间，工具调准容限和管芯偏移可导致基板上管芯的放置的不准确性。为了考虑到这些问题，必须提供大着陆焊盘来确保管芯存在合适的连接。这些大着陆焊盘可占据集成器件中有价值的空间并且向集成器件的制造添加不必要的成本。
因此，需要具有低剖面但还占据尽可能小的占用空间的成本高效的集成封装。理想地，此类集成封装还将提供与管芯的较高密度连接。
概述
本文所描述的各特征、装置和方法提供了包括高密度互连重分布层的集成器件。
第一示例提供了一种集成器件，其包括用于集成器件的基底部分、耦合至基底部分的第一表面的第一管芯、以及第一管芯与基底部分之间的底部填料。基底部分包括介电层以及一组重分布金属层。
根据一方面，该集成器件进一步包括封装第一管芯的封装材料。
根据一个方面，该集成器件进一步包括耦合至基底部分的第一表面的第二管芯。在一些实现中，集成器件进一步包括基底部分上的一组互连，该组互连电耦合第一管芯和第二管芯。在一些实现中，第一管芯包括第一组互连柱，并且第二管芯包括第二组互连柱。该组互连耦合至第一组互连柱和第二组互连柱，同时绕过凸块焊盘和/或着陆焊盘。在一些实现中，该组互连具有约40微米(μm)或更小的第一间距。在一些实现中，底部填料还位于第二管芯与基底部分之间。
根据一方面，第一管芯是第一晶片级管芯。
根据一方面，第一管芯包括第一组互连柱，第一管芯通过第一组互连柱耦合至该组重分布金属层。在一些实现中，第一组互连柱具有约40微米(μm)或更小的第一间距。
根据一个方面，集成器件被纳入以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中。
第二示例提供了一种包括用于集成器件的基底部分的设备。基底部分包括介电层以及重分布装置。该设备进一步包括耦合至基底部分的第一表面的第一管芯、用于封装第一管芯与基底部分之间的区域的装置。
根据一方面，该设备进一步包括封装第一管芯的封装装置。
根据一个方面，该设备进一步包括耦合至基底部分的第一表面的第二管芯。在一些实现中，该设备进一步包括基底部分上的一组互连。该组互连电耦合第一管芯和第二管芯。在一些实现中，第一管芯包括第一组互连柱。第二管芯包括第二组互连柱。该组互连耦合至第一组互连柱和第二组互连柱，同时绕过着陆焊盘。在一些实现中，该组互连包括约40微米(μm)或更小的第一间距。
根据一方面，第一管芯是第一晶片级管芯。
根据一个方面，第一管芯包括第一组互连柱。第一管芯通过第一组互连柱耦合至重分布装置。
根据一方面，第一组互连柱包括约40微米(μm)或更小的第一间距。
根据一个方面，该设备被纳入到以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
第三示例提供了一种用于提供集成器件的方法。该方法形成用于该集成器件的基底部分，其中形成基底部分包括形成介电层以及形成一组重分布金属层。该方法在基底部分的第一表面上提供第一管芯。该方法在第一管芯与基底部分之间形成底部填料。
根据一方面，该方法进一步形成封装第一管芯的封装材料。
根据一个方面，该方法在基底部分的第一表面上提供第二管芯。在一些实现中，该方法在基底部分上形成一组互连。该组互连电耦合第一管芯和第二管芯。在一些实现中，第一管芯包括第一组互连柱，并且第二管芯包括第二组互连柱。该组互连耦合至第一组互连柱和第二组互连柱，同时绕过焊盘。在一些实现中，该组互连包括约40微米(μm)或更小的第一间距。
根据一方面，第一管芯是第一晶片级管芯。
根据一个方面，第一管芯包括第一组互连柱。第一管芯通过第一组互连柱耦合至该组重分布金属层。在一些实现中，第一组互连柱包括约40微米(μm)或更小的第一间距。
根据一个方面，该集成器件被纳入以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中。
附图
在结合附图理解下面阐述的详细描述时，各种特征、本质和优点会变得明显，在附图中，相像的附图标记贯穿始终作相应标识。
图1解说了常规的集成器件的剖面图。
图2解说了集成器件的示例。
图3解说了管芯的示例。
图4解说了包括穿基板通孔的管芯的示例。
图5解说了集成器件的示例。
图6解说了集成器件的示例。
图7A解说了用于提供/制造集成器件的示例性序列的一部分。
图7B解说了用于提供/制造集成器件的示例性序列的一部分。
图7C解说了用于提供/制造集成器件的示例性序列的一部分。
图7D解说了用于提供/制造集成器件的示例性序列的一部分。
图8A解说了用于提供/制造集成器件的示例性序列的一部分。
图8B解说了用于提供/制造集成器件的示例性序列的一部分。
图8C解说了用于提供/制造集成器件的示例性序列的一部分。
图8D解说了用于提供/制造集成器件的示例性序列的一部分。
图9解说了用于提供/制造集成器件的示例性方法。
图10A解说了用于提供/制造集成器件的示例性序列的一部分。
图10B解说了用于提供/制造集成器件的示例性序列的一部分。
图10C解说了用于提供/制造集成器件的示例性序列的一部分。
图11解说了可集成本文所描述的半导体器件、管芯、集成电路和/或PCB的各种电子设备。
详细描述
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
总览
一些新颖特征涉及集成器件(例如，集成封装)，其包括用于集成器件的基底部分、耦合至基底部分的第一表面的第一管芯(例如，第一晶片级管芯)、以及第一管芯与基底部分之间的底部填料。基底部分包括介电层以及一组重分布金属层。在一些实现中，集成器件进一步包括封装第一管芯的封装材料。在一些实现中，集成器件进一步包括耦合至基底部分的第一表面的第二管芯(例如，第二晶片级管芯)。在一些实现中，集成器件进一步包括基底部分上的一组互连，该组互连电耦合第一管芯和第二管芯。在一些实现中，第一管芯包括第一组互连柱，并且第二管芯包括第二组互连柱。该组互连耦合至第一组互连柱和第二组互连柱，同时绕过着陆焊盘(例如，凸块焊盘)。在一些实现中，该组互连具有约40微米(μm)或更小的间距。在一些实现中，底部填料还位于第二管芯与基底部分之间。
包括重分布层的示例性集成器件
图2概念地解说了包括若干管芯的集成器件(例如，半导体器件、集成封装)的侧视图的示例。具体而言，图2解说了集成器件200(例如，集成封装)，其包括介电层202、第一组焊球204、第一管芯206、第二管芯208、封装材料220以及底部填料222。不同实现可以将不同材料用于封装材料220。例如，封装材料220可以包括至少模塑、环氧树脂和/或聚合物填料中的一者。管芯(例如，第一管芯206、第二管芯208)可以表示不同类型的管芯，诸如存储器管芯和/或处理器。在一些实现中，第一管芯206和/或第二管芯208是晶片级管芯。管芯在以下参照图3-4进一步详细描述。
介电层202可包括一个介电层或若干介电层。在一些实现中，介电层202是绝缘层。图2解说了介电层202包括一组金属层。具体地，介电层202包括第一组重分布互连230、第一凸块下金属化(UBM)层232、第二组重分布互连240、第二凸块下金属化(UBM)层242、第三组重分布互连250、第三凸块下金属化(UBM)层252、第四组重分布互连260、第四凸块下金属化(UBM)层262、以及第五组重分布互连280。在一些实现中，第一、第二、第三和第四组重分布互连230、240、250和260是介电层202中的重分布层。这些重分布层可以包括通孔。不同实现可以具有不同数目的重分布金属层(例如，1个、2个或更多个金属层)。
第五组重分布互连280是介电层202上(例如，在介电层202的表面上)的金属层。在一些实现中，第一、第二、第三和第四组重分布互连230、240、250和260分别具有第一间距、第二间距、第三间距和第四间距。在一些实现中，第五组重分布互连280具有不同于第一间距、第二间距、第三间距和/或第四间距的第五间距。在一些实现中，第五间距小于第一间距、第二间距、第三间距和/或第四间距。第五组重分布互连280耦合至第一组互连216和第二组互连218。在一些实现中，第五组重分布互连280包括一组高密度互连。在一些实现中，第五组重分布互连280包括约40微米(μm)或更小的第一间距。
第一管芯206通过第一组互连216耦合至介电层202的第一表面。在一些实现中，第一组互连216是金属柱(例如，金属层)。在一些实现中，金属柱是铜柱。在一些实现中，第一管芯206通过第一组互连216、第一组重分布互连230、第一UBM层232、第二组重分布互连240、和/或第二UBM层242电耦合至该组焊球204中的至少一个焊球。
第二管芯208通过第二组互连218耦合至介电层202的第一表面。在一些实现中，第二组互连218是金属柱(例如，金属层)。在一些实现中，金属柱是铜柱。在一些实现中，第二管芯208通过第二组互连218、第三组重分布互连250、和/或第三UBM层252电耦合至该组焊球204中的至少一个焊球。
如图2所示，第一管芯206可通过第五组重分布互连280耦合至第二管芯208。图2还解说了通过底部填料222封装的第一组互连216和第二组互连218。在一些实例中，底部填料222是可任选的。
图3概念性地解说了管芯300(其为集成器件的一种形式)的示例。出于清楚的目的，图3解说了管芯的概括。由此，图3中并未示出管芯的全部组件。在一些实现中，管芯300可对应于图2的管芯206和/或208中的至少一者。如图3所示，管芯300(例如，集成器件)包括基板301、若干下级金属层和介电层302、一组互连311-316(例如，凸块、柱互连)、以及封装材料320(例如，模塑、环氧树脂、聚合物填料)。在一些实现中，封装材料320是可任选的。
管芯300包括正面区域(例如，活跃区域)和背面区域。在一些实现中，管芯300是晶片级管芯。
在一些实现中，管芯300还可包括焊盘、钝化层、第一绝缘层、第一凸块下金属化(UBM)层、和第二凸块下金属化(UBM)层。在此类实例中，焊盘可以被耦合到下级金属层和介电层302。钝化层可以被置于下级金属层和介电层302与封装材料320之间。第一凸块层可以被耦合到焊盘以及诸互连311-316中的一者。
在一些实现中，管芯还可包括一个或多个穿基板通孔(TSV)。图4概念地解说了包括至少一个TSV的管芯400(其为集成器件的一种形式)的示例。出于清楚的目的，图4解说了管芯的概括。由此，图4中并未示出管芯的全部组件。在一些实现中，管芯400可对应于图2的管芯206和/或208中的至少一者。如图4所示，管芯400(例如，集成器件)包括基板401、若干下级金属层和介电层402、一组互连411-416(例如，凸块、柱互连)、以及封装材料420(例如，模塑、环氧树脂、聚合物填料)。在一些实现中，封装材料420是可任选的。
管芯400包括正面区域(例如，活跃区域)和背面区域。在一些实现中，管芯400是晶片级管芯。
如图4所示，管芯400包括第一穿基板通孔(TSV)421、第二TSV 422、第三TSV 423和第四TSV 424。第一TSV 421和第二TSV 422穿过基板401和下级金属层及介电层402。也就是说，第一TSV 421和第二TSV 422穿过管芯400的活跃区域(例如，正面)和背面区域。第三TSV433和第四TSV 434穿过基板401。也就是说，第三TSV 433和第四TSV 434穿过管芯400的活跃区域(例如，正面)。
在一些实现中，管芯400还可包括焊盘、钝化层、第一绝缘层、第一凸块下金属化(UBM)层和第二凸块下金属化(UBM)层。在此类实例中，焊盘可以被耦合到下级金属层和介电层402。钝化层可以被置于下较低级金属层和介电层402与封装材料420之间。第一凸块层可以被耦合至焊盘以及互连411-416中的一者。
图5概念地解说了包括若干管芯的集成器件(例如，半导体器件、集成封装)的侧视图的示例。具体而言，图5解说了集成器件500(例如，集成封装)，其包括介电层502、第一组焊球504、第一管芯506、第二管芯508、封装材料520以及底部填料522。不同实现可以将不同材料用于封装材料520。例如，封装材料520可以包括至少模塑、环氧树脂和/或聚合物填料中的一者。管芯(例如，第一管芯506、第二管芯508)可以表示不同类型的管芯，诸如存储器管芯和/或处理器。在一些实现中，第一管芯506和/或第二管芯508是晶片级管芯。管芯参照图3-4详细描述。
介电层502可包括一个介电层或若干介电层。在一些实现中，介电层502是绝缘层。图5解说了介电层502包括一组金属层。具体地，介电层502包括第一组重分布互连530、第一凸块下金属化(UBM)层532、第二组重分布互连540、第二凸块下金属化(UBM)层542、第三组重分布互连550、第三凸块下金属化(UBM)层552、第四组重分布互连560、第四凸块下金属化(UBM)层562、以及第五组重分布互连580。在一些实现中，第一、第二、第三、第四和第五组重分布互连530、540、550、560和580是重分布层。这些重分布层可以包括通孔。不同实现可以具有不同数目的重分布金属层(例如，1个、5个或更多个金属层)。
第一管芯506通过第一组互连516耦合至介电层502的第一表面。在一些实现中，第一组互连516是金属柱(例如，金属层)。在一些实现中，金属柱是铜柱。在一些实现中，第一管芯506通过第一组互连516、第一组重分布互连530、第一UBM层532、第二组重分布互连540、和/或第二UBM层542电耦合至该组焊球504中的至少一个焊球。
第二管芯508通过第二组互连518耦合至介电层502的第一表面。在一些实现中，第二组互连518是金属柱(例如，金属层)。在一些实现中，金属柱是铜柱。在一些实现中，第二管芯508通过第二组互连518、第三组重分布互连550、和/或第三UBM层552电耦合至该组焊球504中的至少一个焊球。
如图5所示，第一管芯506可通过第五组重分布互连580耦合至第二管芯508。图5还解说了通过底部填料522封装的第一组互连516和第二组互连518。在一些实例中，底部填料522是可任选的。
图6概念地解说了包括若干管芯的集成器件(例如，半导体器件、集成封装)的侧视图的示例。具体而言，图6解说了集成器件600(例如，集成封装)，其包括介电层602、第一组焊球604、第一管芯606、第二管芯608、以及封装材料620。不同实现可以将不同材料用于封装材料620。例如，封装材料620可以包括至少模塑、环氧树脂和/或聚合物填料中的一者。管芯(例如，第一管芯606、第二管芯608)可以表示不同类型的管芯，诸如存储器管芯和/或处理器。在一些实现中，第一管芯606和/或第二管芯608是晶片级管芯。管芯参照图3-4详细描述。
介电层602可包括一个介电层或若干介电层。在一些实现中，介电层602是绝缘层。图6解说了介电层602包括一组金属层。具体地，介电层602包括第一组重分布互连630、第一凸块下金属化(UBM)层632、第二组重分布互连640、第二凸块下金属化(UBM)层642、第三组重分布互连650、第三凸块下金属化(UBM)层652、第四组重分布互连660、第四凸块下金属化(UBM)层662、以及第五组重分布互连680。在一些实现中，第一、第二、第三和第四组重分布互连630、640、650和660是重分布层。这些重分布层可以包括通孔。不同实现可以具有不同数目的重分布金属层(例如，1个、6个或更多个金属层)。
第一管芯606通过第一组互连616耦合至介电层602的第一表面。在一些实现中，第一组互连616是金属柱(例如，金属层)。在一些实现中，金属柱是铜柱。在一些实现中，第一管芯606通过第一组互连616、第一组重分布互连630、第一UBM层632、第二组重分布互连640、和/或第二UBM层642电耦合至该组焊球604中的至少一个焊球。
第二管芯608通过第二组互连618耦合至介电层602的第一表面。在一些实现中，第二组互连618是金属柱(例如，金属层)。在一些实现中，金属柱是铜柱。在一些实现中，第二管芯608通过第二组互连618、第三组重分布互连650、和/或第三UBM层652电耦合至该组焊球604中的至少一个焊球。
如图6所示，第一管芯606可通过第五组重分布互连680耦合至第二管芯608。
在已描述了若干集成器件的情况下，现在将在以下描述用于提供/制造集成器件(例如，半导体器件)的序列。
用于提供/制造包括重分布层的集成器件的示例性序列
在一些实现中，提供包括重分布层的集成器件(例如，集成封装)包括若干过程。图7A-7D解说了用于提供集成器件的示例性序列。在一些实现中，图7A-7D的序列可被用于提供/制造图2和/或5-6的集成器件，和/或本公开中所描述的其他集成器件。
还应当注意，图7A-7D的序列可被用于提供/制造还包括电路元件的集成器件。应当进一步注意，图7A-7D的序列可以组合一个或多个阶段以便简化和/或阐明用于提供包括若干管芯的集成器件的序列。
在一些实现中，图7A-7D的过程解说了一新颖过程，该新颖过程提供了具有高密度互连(例如，互连之间的间距约为40微米或更小)的集成器件和/或避免使用不必要的大着陆焊盘(例如，大凸块焊盘)的集成器件。
如图7A的阶段1所示，提供了载体(例如，载体700)、第一组互连702(例如，第一组迹线)和第二组互连704(例如，第二组迹线)。在一些实现中，该载体是基板。不同实现可以将不同材料用于该载体(例如，硅基板、玻璃基板、陶瓷基板)。
在阶段2，在载体上提供了若干管芯。如阶段2所示，在载体700上提供第一管芯712和第二管芯714。具体而言，第一管芯712和第二管芯714的正面(有源侧)耦合至载体700。管芯的示例在图3-4中描述。第一管芯712包括第一组互连722(例如，凸块、铜柱)。第二管芯714包括第二组互连724(例如，凸块、铜柱)。如阶段2所示，第一管芯712的第一组互连722耦合至载体700的第一组互连702。类似地，第二管芯714的第二组互连724耦合至载体700的第二组互连704。在一些实现中，第一管芯712和/或第二管芯714是晶片级管芯。
在阶段3，在载体700上提供底部填料730。在一些实现中，提供底部填料730以使得底部填料730覆盖第一组互连702、第二组互连704、第一组互连722、以及第二组互连724。在一些实现中，提供底部填料730是可任选的。
在阶段4，提供封装材料740。封装材料740基本上或完全地围绕或封装第一管芯712和第二管芯714。
如图7B所示，在阶段5，集成器件被翻转并耦合至临时载体742。也就是说，封装材料740耦合至临时载体742。不同实现可以将不同材料(例如，基板、硅、玻璃、陶瓷)用于载体742。在一些实现中，粘合剂层(未示出)可被用来将集成器件的封装材料740耦合至临时载体742。不同实现可以将不同材料用于粘合层。在一些实现中，临时载体742是接合带。
在阶段6，移除(例如，抛光、研磨)集成器件的第一表面。在该示例中，移除(例如，抛光、研磨)包括载体700的表面。在一些实现中，抛光集成器件可包括抛光和/或研磨载体700、第一组互连702、第二组互连704、第一组互连722、第二组互连724、底部填料730和/或封装材料740。在一些实现中，抛光集成器件可留下第一组互连702、第二组互连704、第一组互连722、第二组互连724、底部填料730和/或封装材料740的部分。
在阶段7，在第一管芯712和第二管芯714的正面上提供第一介电层750和若干重分布互连(例如，重分布互连751-755)。具体而言，在第一组互连722和第二组互连724上提供若干互连。在一些实现中，在第一重分布金属层上形成重分布互连751-755。在一些实现中，重分布互连755-755可包括至少一个通孔。在一些实现中，重分布互连751-755避免了在耦合至第一组互连722和/或第二组互连724时使用不必要的着陆焊盘(例如，大凸块焊盘)。在一些实现中，重分布互连751-755直接耦合至第一组互连722和/或第二组互连724。
如图7C所示，在阶段8，在第一介电层750和重分布互连751-754上提供第二介电层760和若干重分布互连(例如，重分布互连761-764)。在一些实现中，在第二重分布金属层上形成重分布互连761-764。在一些实现中，重分布互连761-764可包括至少一个通孔。
在阶段9，在第二管芯760和重分布互连761-764上提供第三介电层770和若干重分布互连(例如，重分布互连771-774)。在一些实现中，在第三重分布金属层上形成重分布互连771-774。在一些实现中，重分布互连771-774可包括至少一个通孔。
在阶段10，提供至少一个凸块下金属化(UBM)层。具体而言，提供第一凸块下金属化(UBM)层781、第二UBM层782、第三UBM层783、以及第四UBM层784。在第四介电层780上提供这些UBM层。在一些实现中，提供UBM层是可任选的。
如图7D所示，在阶段11，在UBM层上提供至少一个焊球。具体而言，第一焊球791耦合至第一UBM层781，第二焊球792耦合至第二UBM层782，第三焊球793耦合至第三UBM层783，并且第四焊球794耦合至第四UBM层784。阶段11解说了一组介电层790。在一些实现中，该组介电层790包括介电层750、760、770和780。在一些实现中，焊球可耦合至重分布互连而非UBM层。
在阶段12，移除(例如，抛光)集成器件的一部分。如阶段12所示，移除载体742的至少一部分(例如，移除整个载体742)。在一些实现中，还移除封装材料740的至少一部分。
用于提供/制造包括重分布层的集成器件的示例性序列
在一些实现中，提供包括重分布层的集成器件(例如，集成封装)包括若干过程。图8A-8D解说了用于提供集成器件的示例性序列。在一些实现中，图8A-8D的序列可被用来提供/制造图2和/或5-6的集成器件、和/或本公开描述的其它集成器件。
还应注意，图8A-8D的序列可被用于提供/制造还包括电路元件的集成器件。应当进一步注意，图8A-8D的序列可以组合一个或多个阶段以便简化和/或阐明用于提供包括若干管芯的集成器件的序列。
在一些实现中，图8A-8D的过程解说了一新颖过程，该新颖过程提供了具有高密度互连(例如，互连之间的间距约为40微米或更小)的集成器件和/或避免使用不必要的大着陆焊盘(例如，大凸块焊盘)的集成器件。
如图8A的阶段1所示，提供了载体(例如，载体800)、第一组互连802(例如，第一组迹线)和第二组互连804(例如，第二组迹线)。在一些实现中，该载体是基板。不同实现可以将不同材料用于该载体(例如，硅基板、玻璃基板、陶瓷基板)。
在阶段2，在载体上提供了若干管芯。如阶段2所示，在载体800上提供第一管芯812和第二管芯814。具体而言，第一管芯812和第二管芯814的正面(有源侧)耦合至载体800。管芯的示例在图3-4中描述。第一管芯812包括第一组互连822(例如，凸块、铜柱)。第二管芯814包括第二组互连824(例如，凸块、铜柱)。如阶段2所示，第一管芯812的第一组互连822耦合至载体800的第一组互连802。类似地，第二管芯814的第二组互连824耦合至载体800的第二组互连804。在一些实现中，第一管芯812和/或第二管芯814是晶片级管芯。
在阶段3，在载体800上提供了底部填料830。在一些实现中，提供底部填料830以使得底部填料830覆盖第一组互连802、第二组互连804、第一组互连822、以及第二组互连824。在一些实现中，提供底部填料830是可任选的。
在阶段4，提供封装材料840。封装材料840基本上或完全地围绕或封装第一管芯812和第二管芯814。
如图8B所示，在阶段5，集成器件被翻转并耦合至临时载体842。也就是说，封装材料840耦合至临时载体842。不同实现可以将不同材料(例如，基板、硅、玻璃、陶瓷)用于载体842。在一些实现中，粘合剂层(未示出)可被用来将集成器件的封装材料840耦合至临时载体842。不同实现可以将不同材料用于粘合层。在一些实现中，临时载体842是接合带。
在阶段6，移除(例如，抛光、研磨)集成器件的第一表面。在该示例中，移除(例如，抛光、研磨)包括载体800的表面。在一些实现中，抛光集成器件可包括抛光和/或研磨载体800、第一组互连802、第二组互连804、第一组互连822、第二组互连824、底部填料830和/或封装材料840。在一些实现中，抛光集成器件可留下第一组互连802、第二组互连804、第一组互连822、第二组互连824、底部填料830和/或封装材料840的部分。
在一些实现中，抛光集成器件包括在集成器件中创建至少一个腔(例如，腔825)。例如，腔825可被创建在底部填料830和/或封装材料840中。
在阶段7，在腔825中提供金属层。该金属层限定了与一组互连826的互连。在一些实现中，在创建若干腔时，可提供若干金属层。该组互连826电耦合第一组互连822和第二组互连824。在一些实现中，该组互连826电耦合第一管芯812和第二管芯814。在一些实现中，该组互连826避免了在耦合至第一组互连822和/或第二组互连824时使用不必要的着陆焊盘(例如，大凸块焊盘)。在一些实现中，该组互连826直接耦合至第一组互连822和第二组互连824。在一些实现中，该组互连826耦合至第一组互连822的侧表面和第二组互连824的侧表面。在一些实现中，该组互连826耦合至第一组互连822的顶部表面和第二组互连824的顶部表面。在一些实现中，该组互连826是高密度互连。在一些实现中，该组互连826的间距约为40微米(μm)或更小。
在阶段8，在第一管芯812和第二管芯814的正面上提供第一介电层850和若干重分布互连(例如，重分布互连851-854)。具体而言，在第一组互连822和第二组互连824上提供若干互连。在一些实现中，在第一重分布金属层上形成重分布互连851-854。在一些实现中，重分布互连855-854可包括至少一个通孔。在一些实现中，重分布互连851-854避免了在耦合至第一组互连822和/或第二组互连824时使用不必要的着陆焊盘(例如，大凸块焊盘)。在一些实现中，重分布互连851-854直接耦合至第一组互连822和/或第二组互连824。
如图8C所示，在阶段9，在第一介电层850和重分布互连851-854上提供第二介电层860和若干重分布互连(例如，重分布互连861-864)。在一些实现中，在第二重分布金属层上形成重分布互连861-864。在一些实现中，重分布互连861-864可包括至少一个通孔。
在阶段10，在第二管芯860和重分布互连861-864上提供第三介电层870和若干重分布互连(例如，重分布互连871-874)。在一些实现中，在第三重分布金属层上形成重分布互连871-874。在一些实现中，重分布互连871-874可包括至少一个通孔。
在阶段11，提供至少一个凸块下金属化(UBM)层。具体而言，提供第一凸块下金属化(UBM)层881、第二UBM层882、第三UBM层883、以及第四UBM层884。在第四介电层880上提供这些UBM层。在一些实现中，提供UBM层是可任选的。
如图8D所示，在阶段12，在UBM层上提供至少一个焊球。具体而言，第一焊球891耦合至第一UBM层881，第二焊球892耦合至第二UBM层882，第三焊球893耦合至第三UBM层883，并且第四焊球894耦合至第四UBM层884。阶段12解说了一组介电层890。在一些实现中，该组介电层890包括介电层850、860、870和880。在一些实现中，焊球可耦合至重分布互连而非UBM层。
在阶段13，移除(例如，抛光)集成器件的一部分。如阶段12所示，移除载体842的至少一部分(例如，移除整个载体842)。在一些实现中，还移除封装材料840的至少一部分。
在已描述了用于提供/制造集成器件(例如，半导体器件)的序列的情况下，现在将在以下描述用于提供/制造集成器件(例如，半导体器件)的方法。
用于提供/制造集成器件的示例性方法
图9解说了用于提供集成器件(例如，集成封装)的示例性方法。在一些实现中，图9的方法可被用来提供/制造图2和/或5-6的集成器件、和/或本公开描述的其它集成器件(例如，管芯封装)。
该方法提供(在805)第一载体(例如，载体800)和互连(例如，迹线)。在一些实现中，第一载体是牺牲载体。在一些实现中，第一载体是基板。不同实现可以将不同材料用于第一载体(例如，硅基板、玻璃基板、陶瓷基板)。
该方法随后在该载体上提供(在910)至少一个集成器件(例如，管芯)。在一些实现中，提供(在810)至少一个集成器件包括在第一载体上提供第一管芯以及在第一载体上提供第二管芯。在一些实现中，所提供的管芯是晶片级管芯。提供至少一个管芯的示例在图8A中示出(例如，参见阶段2)。
该方法可任选地提供(在815)底部填料和封装材料。在一些实现中，在管芯与第一载体之间提供底部填料。在一些实现中，互连802、804、822和824被底部填料覆盖。在一些实现中，封装材料基本上或完全地围绕或封装管芯(例如，第一管芯812、第二管芯814)。
该方法将包括第一载体以及第一和第二管芯的集成器件耦合(在920)至第二载体。在一些实现中，第二载体是临时载体。不同实现可以将不同材料用于第二载体。在一些实现中，第二载体是接合带。
该方法进一步移除(在925)集成器件的至少一部分。在一些实现中，移除集成器件的至少一部分包括移除(例如，抛光、研磨)至少第一载体、底部填料的部分、封装层的部分、和/或互连(例如，互连802、804、822、824)。在一些实现中，在移除集成器件的一部分之后，可在腔中提供至少一个金属层。在一些实现中，腔中的金属层可限定互连(例如，两个管芯之间的高密度互连)。
该方法进一步提供(在930)至少一个介电层(例如，介电层850、860、870、880)。不同实现可以将不同材料用于介电层。例如，第一和第二绝缘层(其是介电层的一种形式)可以是聚苯并恶唑(PbO)层和/或聚合物层。
该方法还提供(在935)若干金属重分布层。在一些实现中，提供若干重分布层包括提供若干重分布互连(例如，重分布互连851-854)和/或通孔。应注意，在一些实现中，提供(在930)至少一个介电层和提供(在935)金属重分布层的方法可以来回顺序地执行。也就是说，在一些实现中，该方法可提供第一介电层、第一重分布层、第二介电层、第二重分布层，以此类推。
该方法随后可任选地提供(在940)凸块下金属化(UBM)层。在一些实现中，提供(在940)UBM层包括将UBM层耦合至金属重分布层。在一些实现中，UBM层是铜层。该方法进一步在UBM层上提供(在945)焊球。
该方法进一步移除(在950)集成器件的至少一部分。在一些实现中，移除集成器件的一部分包括移除(例如，抛光、研磨)载体842的至少一部分。在一些实现中，还移除封装材料840的至少一部分。
用于提供/制造重分布层的示例性序列
在一些实现中，提供包括重分布层的集成器件包括若干过程。图10A-10C解说了用于提供包括若干重分布层的集成器件的示例性序列。在一些实现中，图10A-10C的序列可被用来提供/制造图2和/或5-6的集成器件、和/或本公开描述的其它集成器件(例如，管芯)。还应注意到，图10A-10C的序列可被用于提供/制造还包括电路元件的集成器件。应当进一步注意，图10A-10C的序列可以组合一个或多个阶段以简化和/或阐明用于提供包括重分布层的集成器件的序列。图10A-10C是用于提供一个或多个重分布层的更具体过程。
如图10A的阶段1所示，提供基板(例如，基板1001)。在一些实现中，基板1001是晶片。不同实现可以将不同材料用于基板(例如，硅基板、玻璃基板、陶瓷基板)。
另外，在阶段1，在基板1001上提供若干下级金属层和介电层(例如，下级金属和介电层1002)。不同实现可提供不同数目的下级金属层和介电层(例如，M1金属层、M2金属层、M3金属层、M4金属层、M5金属层、M6金属层、M7金属层)。
在一些实现中，还提供电路、线路和/或互连。然而，出于简化和清楚的目的，电路、线路和/或互连未在下级金属层和介电层1002中示出。
此外，在阶段1，在下级金属层和介电层1002上提供至少一个焊盘(例如，焊盘1004、1025、1029)。在一些实现中，焊盘1004耦合至下级金属层之一(例如，顶部下级金属层，M7金属层)。在一些实现中，焊盘1004是铝焊盘。然而，不同实现可以将不同材料用于焊盘1004。不同实现可将不同工艺用于在下级金属层和介电层1002上提供焊盘。例如，在一些实现中，光刻和/或蚀刻工艺可被用于在下级金属层和介电层1002上提供焊盘1004。
另外，在阶段1，在下级金属层和介电层1006上提供钝化层(例如，钝化层1006)。不同实现可以将不同材料用于钝化层1006。如阶段4所示，在下级金属层和介电层1002上提供钝化层1006以使得焊盘1004的至少一部分被暴露。
在阶段2，在钝化层1006和焊盘1004、1025和1029上提供第一绝缘层(例如，第一绝缘层1008)。在一些实现中，第一绝缘层1008是介电层。不同实现可以将不同材料用于第一绝缘层1008。例如，第一绝缘层1008可以是聚苯并恶唑(PbO)层或聚合物层。
在阶段3，在第一绝缘层1008中提供/创建若干腔(例如，腔、沟槽)。如进一步在阶段3中所示，在焊盘1004之上创建腔1009。类似地，在焊盘1025之上创建腔1011并且在焊盘1029之上创建腔1013。不同实现可不同地创建腔(例如，腔1009)。例如，可通过蚀刻第一绝缘层1008来提供/创建腔1009。
在图10B的阶段4，提供第一金属重分布层。具体而言，在焊盘1004和第一绝缘层1008之上提供第一金属重分布层1010。如阶段4所示，第一金属重分布层1010被耦合至焊盘1004。第一金属重分布层1010还包括第一金属层1030和第二金属层1032。也就是说，第一金属层1030和第二金属层1032在与第一金属重分布层1010相同的层上。在一些实现中，第一和第二金属层1030和1032是通孔。在一些实现中，第一金属重分布层1010是铜层。
在阶段5，提供若干绝缘层和若干重分布层。具体而言，提供第二绝缘层1014和第三绝缘层1016。此外，提供第二金属重分布层1020。另外，提供若干金属层(1040、1050、1042、1052)。在一些实现中，金属层是重分布层的一部分。在一些实现中，一些金属层包括通孔。例如，在一些实现中，金属层1042和1052是通孔，并且金属层1040和1050是迹线。
在阶段6，在绝缘层1016中提供腔1017。绝缘层1016中的腔1017在第二金属重分布层1020的一部分(例如，互连)之上。
在图10C的阶段7，提供凸块下金属化(UBM)层。具体而言，在绝缘层1016的腔1017中提供凸块下金属化(UBM)层1070。在一些实现中，UBM层1070是铜层。
在阶段8，在UBM层上提供焊球。具体而言，焊球1080耦合至UBM层1070。
示例性电子设备
图11解说了可集成有前述半导体器件、集成电路、管芯、中介体或封装中的任一者的各种电子设备。例如，移动电话1102、膝上型计算机1104以及固定位置终端1106可包括如本文所述的集成电路(IC)1100。IC 1100可以是例如本文所述的集成电路、管芯或封装件中的任何一种。图11中所解说的设备1102、1104、1106仅是示例性的。其它电子设备也可以IC1100为特征，包括但不限于移动设备、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单位(诸如仪表读取装备)、通信设备、智能电话、平板计算机、或者存储或检索数据或计算机指令的任何其它设备，或者其任何组合。
图2、3、4、5、6、7A-7D、8A-8D、9、10A-10C和/或11中解说的组件、步骤、特征和/或功能中的一个或多个可被重新安排和/或组合成单个组件、步骤、特征或功能，或可在若干组件、步骤、或功能中实施。也可添加额外的元件、组件、步骤、和/或功能而不会脱离本公开。还应当注意，本公开中的图2、3、4、5、6、7A-7D、8A-8D、9、10A-10C和/或11及其相应描述不限于管芯和/或IC。在一些实现中，图2、3、4、5、6、7A-7D、8A-8D、9、10A-10C和/或11及其相应描述可被用于制造、创建、提供、和/或生产集成器件。在一些实现中，集成器件可以包括管芯封装、集成电路(IC)、晶片、半导体器件、和/或中介体。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为示例性摂的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中被用于指两个对象之间的直接或间接耦合。例如，如果对象A物理地接触对象B，且对象B接触对象C，则对象A和C可仍被认为是彼此耦合的——即便它们并非彼此直接物理接触。
还应注意，这些实施例可能是作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可被重新安排。过程在其操作完成时终止。
本文中所描述的本公开的各种方面可实现于不同系统中而不会脱离本公开。应注意，本公开的以上各方面仅是示例，且不应被解释成限定本公开。对本公开的各方面的描述旨在是解说性的，而非限定所附权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改和变形对于本领域技术人员将是显而易见的。

Claims (30)

1.一种集成器件，包括：
用于所述集成器件的基底部分，所述基底部分包括：
介电层；以及
一组重分布金属层；
耦合至所述基底部分的第一表面的第一管芯；以及
所述第一管芯与所述基底部分之间的底部填料。
2.如权利要求1所述的集成器件，其特征在于，进一步包括封装所述第一管芯的封装材料。
3.如权利要求1所述的集成器件，其特征在于，进一步包括耦合至所述基底部分的第一表面的第二管芯。
4.如权利要求3所述的集成器件，其特征在于，进一步包括，所述基底部分上的一组互连，所述一组互连电耦合所述第一管芯和所述第二管芯。
5.如权利要求4所述的集成器件，其特征在于，所述第一管芯包括第一组互连柱并且所述第二管芯包括第二组互连柱，所述一组互连耦合至所述第一组互连柱和所述第二组互连柱同时绕过着陆焊盘。
6.如权利要求4所述的集成器件，其特征在于，所述一组互连包括约40微米(μm)或更小的第一间距。
7.如权利要求1所述的集成器件，其特征在于，所述第一管芯是第一晶片级管芯。
8.如权利要求1所述的集成器件，其特征在于，所述第一管芯包括第一组互连柱，所述第一管芯通过所述第一组互连柱耦合至所述一组重分布金属层。
9.如权利要求8所述的集成器件，其特征在于，所述第一组互连柱包括约40微米(μm)或更小的第一间距。
10.如权利要求1所述的集成器件，其特征在于，所述集成器件被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
11.一种设备，包括：
用于集成器件的基底部分，所述基底部分包括：
介电层；以及
重分布装置；
耦合至所述基底部分的第一表面的第一管芯；以及
用于封装所述第一管芯与所述基底部分之间的区域的装置。
12.如权利要求11所述的设备，其特征在于，进一步包括封装所述第一管芯的封装装置。
13.如权利要求11所述的设备，其特征在于，进一步包括耦合至所述基底部分的第一表面的第二管芯。
14.如权利要求13所述的设备，其特征在于，进一步包括，所述基底部分上的一组互连，所述一组互连电耦合所述第一管芯和所述第二管芯。
15.如权利要求14所述的设备，其特征在于，所述第一管芯包括第一组互连柱并且所述第二管芯包括第二组互连柱，所述一组互连耦合至所述第一组互连柱和所述第二组互连柱同时绕过着陆焊盘。
16.如权利要求14所述的设备，其特征在于，所述一组互连包括约40微米(μm)或更小的第一间距。
17.如权利要求11所述的设备，其特征在于，所述第一管芯是第一晶片级管芯。
18.如权利要求11所述的设备，其特征在于，所述第一管芯包括第一组互连柱，所述第一管芯通过所述第一组互连柱耦合至所述重分布装置。
19.如权利要求18所述的设备，其特征在于，所述第一组互连柱包括约40微米(μm)或更小的第一间距。
20.如权利要求11所述的设备，其特征在于，所述设备被纳入到以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机。
21.一种用于提供集成器件的方法，包括：
形成用于所述集成器件的基底部分，其中形成所述基底部分包括：
形成介电层；以及
形成一组重分布金属层；
在所述基底部分的第一表面上提供第一管芯；以及
在所述第一管芯与所述基底部分之间形成底部填料。
22.如权利要求21所述的方法，其特征在于，进一步包括，形成封装所述第一管芯的封装材料。
23.如权利要求21所述的方法，其特征在于，进一步包括，在所述基底部分的第一表面上提供第二管芯。
24.如权利要求23所述的方法，其特征在于，进一步包括，在所述基底部分上形成一组互连，所述一组互连电耦合所述第一管芯和所述第二管芯。
25.如权利要求24所述的方法，其特征在于，所述第一管芯包括第一组互连柱并且所述第二管芯包括第二组互连柱，所述一组互连耦合至所述第一组互连柱和所述第二组互连柱同时绕过着陆焊盘。
26.如权利要求24所述的方法，其特征在于，所述一组互连包括约40微米(μm)或更小的第一间距。
27.如权利要求21所述的方法，其特征在于，所述第一管芯是第一晶片级管芯。
28.如权利要求21所述的方法，其特征在于，所述第一管芯包括第一组互连柱，所述第一管芯通过所述第一组互连柱耦合至所述一组重分布金属层。
29.如权利要求28所述的方法，其特征在于，所述第一组互连柱包括约40微米(μm)或更小的第一间距。
30.如权利要求21所述的方法，其特征在于，所述集成器件被纳入在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中的至少一者中。
CN201580011603.4A 2014-03-04 2015-03-04 包括高密度互连和重分布层的集成器件 Pending CN106068558A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/196,817 2014-03-04
US14/196,817 US9230936B2 (en) 2014-03-04 2014-03-04 Integrated device comprising high density interconnects and redistribution layers
PCT/US2015/018784 WO2015134638A1 (en) 2014-03-04 2015-03-04 Integrated device comprising high density interconnects and redistribution layers

Publications (1)

Publication Number Publication Date
CN106068558A true CN106068558A (zh) 2016-11-02

Family

ID=52684720

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580011603.4A Pending CN106068558A (zh) 2014-03-04 2015-03-04 包括高密度互连和重分布层的集成器件

Country Status (5)

Country Link
US (1) US9230936B2 (zh)
EP (1) EP3114707A1 (zh)
JP (1) JP2017507495A (zh)
CN (1) CN106068558A (zh)
WO (1) WO2015134638A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109494162A (zh) * 2017-09-11 2019-03-19 日月光半导体制造股份有限公司 多模件扇出型封装及工艺
CN112420531A (zh) * 2020-11-27 2021-02-26 上海易卜半导体有限公司 半导体封装方法、半导体组件以及包含其的电子设备
WO2022165854A1 (zh) * 2021-02-08 2022-08-11 广东省科学院半导体研究所 一种芯片互连封装结构及方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018009145A1 (en) * 2016-07-08 2018-01-11 Agency For Science, Technology And Research A semiconductor package and methods of forming the same
US10727185B2 (en) 2016-09-30 2020-07-28 Intel Corporation Multi-chip package with high density interconnects
US9799618B1 (en) * 2016-10-12 2017-10-24 International Business Machines Corporation Mixed UBM and mixed pitch on a single die
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
KR102124892B1 (ko) * 2017-09-29 2020-06-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 팬-아웃 패키징 공정에서의 범프 정렬
US11217555B2 (en) * 2017-09-29 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Aligning bumps in fan-out packaging process
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10867954B2 (en) 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect chips
WO2019199966A1 (en) * 2018-04-10 2019-10-17 Wispry, Inc. Methods and devices for solderless integration of multiple semiconductor dies on flexible substrates
US10665673B2 (en) 2018-06-28 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with non-gated well tap cell
US11832391B2 (en) * 2020-09-30 2023-11-28 Qualcomm Incorporated Terminal connection routing and method the same
US11869833B2 (en) * 2021-09-15 2024-01-09 Qualcomm Incorporated Package comprising a substrate with a via interconnect coupled to a trace interconnect and method of fabricating the same

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159240A (zh) * 2006-10-02 2008-04-09 恩益禧电子股份有限公司 电子设备和制造电子设备的方法
US20100123239A1 (en) * 2008-11-17 2010-05-20 Shinko Electric Industries Co., Ltd. Semiconductor package and method of manufacturing the same
US20110042796A1 (en) * 2009-08-20 2011-02-24 Shu-Ming Chang Chip package and fabrication method thereof
CN102299143A (zh) * 2010-06-25 2011-12-28 台湾积体电路制造股份有限公司 半导体元件
US20110316146A1 (en) * 2010-06-24 2011-12-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Anisotropic Conductive Film Between Semiconductor Die and Build-Up Interconnect Structure
US20110316156A1 (en) * 2010-06-24 2011-12-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming RDL Along Sloped Side Surface of Semiconductor Die for Z-Direction Interconnect
CN102403239A (zh) * 2010-09-13 2012-04-04 新科金朋有限公司 半导体器件及形成用于在Fo-WLCSP中安装半导体小片的引线上键合互连的方法
CN102487020A (zh) * 2010-12-03 2012-06-06 新科金朋有限公司 形成引线上凸块互连的半导体器件和方法
CN102640283A (zh) * 2009-12-29 2012-08-15 英特尔公司 具有嵌入式管芯的半导体封装及其制造方法
CN102656686A (zh) * 2009-12-29 2012-09-05 英特尔公司 凹陷型嵌入式管芯无核封装
CN102931173A (zh) * 2011-08-10 2013-02-13 台湾积体电路制造股份有限公司 多芯片晶圆级封装
CN103066043A (zh) * 2011-10-20 2013-04-24 台湾积体电路制造股份有限公司 半导体封装件
CN103066050A (zh) * 2011-10-21 2013-04-24 台湾积体电路制造股份有限公司 具有银含量可控的焊料接合区域的半导体封装件
CN103119712A (zh) * 2010-09-24 2013-05-22 英特尔公司 使用在包括嵌入式管芯的内建非凹凸层衬底上的硅通孔的管芯堆叠,以及其形成工艺
US20140015131A1 (en) * 2012-07-13 2014-01-16 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JP3728847B2 (ja) * 1997-02-04 2005-12-21 株式会社日立製作所 マルチチップモジュールおよびその製造方法
US20080142946A1 (en) * 2006-12-13 2008-06-19 Advanced Chip Engineering Technology Inc. Wafer level package with good cte performance
JP2009059771A (ja) * 2007-08-30 2009-03-19 Kyushu Institute Of Technology ウエハレベルチップサイズパッケージ及びその製造方法
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
KR101214746B1 (ko) * 2008-09-03 2012-12-21 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법
US8406004B2 (en) * 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
US8110926B2 (en) * 2009-01-30 2012-02-07 Broadcom Corporation Redistribution layer power grid
US8378383B2 (en) * 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US20110186960A1 (en) 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
US8691626B2 (en) * 2010-09-09 2014-04-08 Advanced Micro Devices, Inc. Semiconductor chip device with underfill
US8384225B2 (en) 2010-11-12 2013-02-26 Xilinx, Inc. Through silicon via with improved reliability
JP2013153122A (ja) * 2011-10-20 2013-08-08 Nitto Denko Corp 半導体装置の製造方法
US9748203B2 (en) 2011-12-15 2017-08-29 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US8558395B2 (en) 2012-02-21 2013-10-15 Broadcom Corporation Organic interface substrate having interposer with through-semiconductor vias

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159240A (zh) * 2006-10-02 2008-04-09 恩益禧电子股份有限公司 电子设备和制造电子设备的方法
US20100123239A1 (en) * 2008-11-17 2010-05-20 Shinko Electric Industries Co., Ltd. Semiconductor package and method of manufacturing the same
US20110042796A1 (en) * 2009-08-20 2011-02-24 Shu-Ming Chang Chip package and fabrication method thereof
CN102640283A (zh) * 2009-12-29 2012-08-15 英特尔公司 具有嵌入式管芯的半导体封装及其制造方法
CN102656686A (zh) * 2009-12-29 2012-09-05 英特尔公司 凹陷型嵌入式管芯无核封装
US20110316146A1 (en) * 2010-06-24 2011-12-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Anisotropic Conductive Film Between Semiconductor Die and Build-Up Interconnect Structure
US20110316156A1 (en) * 2010-06-24 2011-12-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming RDL Along Sloped Side Surface of Semiconductor Die for Z-Direction Interconnect
CN102299143A (zh) * 2010-06-25 2011-12-28 台湾积体电路制造股份有限公司 半导体元件
CN102403239A (zh) * 2010-09-13 2012-04-04 新科金朋有限公司 半导体器件及形成用于在Fo-WLCSP中安装半导体小片的引线上键合互连的方法
CN103119712A (zh) * 2010-09-24 2013-05-22 英特尔公司 使用在包括嵌入式管芯的内建非凹凸层衬底上的硅通孔的管芯堆叠,以及其形成工艺
CN102487020A (zh) * 2010-12-03 2012-06-06 新科金朋有限公司 形成引线上凸块互连的半导体器件和方法
CN102931173A (zh) * 2011-08-10 2013-02-13 台湾积体电路制造股份有限公司 多芯片晶圆级封装
CN103066043A (zh) * 2011-10-20 2013-04-24 台湾积体电路制造股份有限公司 半导体封装件
CN103066050A (zh) * 2011-10-21 2013-04-24 台湾积体电路制造股份有限公司 具有银含量可控的焊料接合区域的半导体封装件
US20140015131A1 (en) * 2012-07-13 2014-01-16 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109494162A (zh) * 2017-09-11 2019-03-19 日月光半导体制造股份有限公司 多模件扇出型封装及工艺
US11152274B2 (en) 2017-09-11 2021-10-19 Advanced Semiconductor Engineering, Inc. Multi-moldings fan-out package and process
CN112420531A (zh) * 2020-11-27 2021-02-26 上海易卜半导体有限公司 半导体封装方法、半导体组件以及包含其的电子设备
WO2022165854A1 (zh) * 2021-02-08 2022-08-11 广东省科学院半导体研究所 一种芯片互连封装结构及方法

Also Published As

Publication number Publication date
JP2017507495A (ja) 2017-03-16
WO2015134638A1 (en) 2015-09-11
EP3114707A1 (en) 2017-01-11
US20150255416A1 (en) 2015-09-10
US9230936B2 (en) 2016-01-05

Similar Documents

Publication Publication Date Title
CN106068558A (zh) 包括高密度互连和重分布层的集成器件
CN106463496B (zh) 包括无机层中的高密度互连和有机层中的重分布层的集成器件
KR101872510B1 (ko) 재배선 층들 상에 스택된 다이들을 포함하는 통합 디바이스
CN107408513B (zh) 包括嵌入在封装基板中的具有保护环的磁芯电感器的集成器件封装
US9679873B2 (en) Low profile integrated circuit (IC) package comprising a plurality of dies
CN106415832A (zh) 集成器件的重分布层(rdl)中的超环电感器
US20140048959A1 (en) Microelectronic package having non-coplanar, encapsulated microelectronic devices and a bumpless build-up layer
CN107534041A (zh) 包括集成电路器件封装之间的焊料连接的层叠封装（PoP）器件
CN107690699A (zh) 具有焊接到管芯或基板的重分布层的高纵横比互连的集成电路封装及对应制造方法
US10636757B2 (en) Integrated circuit component package and method of fabricating the same
US9466554B2 (en) Integrated device comprising via with side barrier layer traversing encapsulation layer
CN106233458B (zh) 包括作为封装层中的通孔的导线的集成器件
CN106256020A (zh) 功率分配网络(pdn)中交错的功率结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20161102

RJ01 Rejection of invention patent application after publication