KR20150060102A - 얇은 두께의 칩 내장형 패키지 및 그 제조 방법 - Google Patents

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Abstract

칩 내장형 패키지는, 캐비티를 갖는 코어층과, 캐비티 내에 배치되며, 상부면에 범프를 갖는 제1 반도체칩과, 제1 반도체칩 및 캐비티 위에 배치되며 상부면에 패드를 갖는 제2 반도체칩과, 그리고 코어층, 제1 반도체칩, 및 제2 반도체칩 위에 배치되고, 범프 및 패드를 각각 노출시키는 동일한 깊이의 제1 개구부 및 제2 개구부를 갖는 제1 절연층을 갖는다.

Description

얇은 두께의 칩 내장형 패키지 및 그 제조 방법{Thin embedded package and method of fabricating the same}
본 출원은 반도체 패키지 및 그 제조방법에 관한 것으로서, 특히 얇은 두께의 칩 내장형 패키지 및 그 제조방법에 관한 것이다.
칩 내장형 패키지(embedded package)는, 기판 표면 위에 실장(mounting)하던 수동 소자 및 능동 소자를 기판 내부에 삽입시킨 구조의 패키지를 의미한다. 기존에는 주로 수동 소자만은 기판 내부에 삽입시킨 구조가 이용되었지만, 최근에는 수동 소자 뿐만 아니라 반도체 칩과 같은 능동 소자가 내장되는 구조에 대한 연구가 활발하게 이루어지고 있으며, 내장되는 능동 소자 또한 디지털 집적회로에서 아날로그 집적회로까지 점점 확대되고 있는 추세이다.
통상적으로 칩 내장형 패키지에서 기판 내에 내장되는 능동 소자는 단일 칩 구조로 이루어진다. 그러나 반도체 패키지의 고용량화 등의 요구에 따라 2개 이상의 칩들을 기판 내에 내장시킨 칩 내장형 패키지(embedded Package)에 대한 관심도 점점 더 커지고 있다. 이와 같은 칩 내장형 패키지에 있어서, 2개 이상의 칩들과 기판과의 연결 배선을 위해 하부 칩의 패드가 배치된 일부 표면과 상부 칩의 패드가 배치된 일부 표면이 모두 노출되도록 칩들을 적층하여야 한다. 이와 같이 노출된 패드는 와이어를 통해 다른 칩의 패드나 기판에 전기적으로 연결된다.
이와 같은 상황에서 패키지의 박막화를 위해 내장되는 칩의 두께는 점점 얇아지고 있다. 복수개의 칩들이 내장되는 칩 내장형 패키지에서와 같이, 상부 칩 및 하부 칩의 일부가 노출되도록 적층되는 구조에 있어서, 상부 칩의 노출 부분은 하부 칩에 의해 지지되지 못하며, 이에 따라 상부 칩이 휘어지는 현상이 발생된다. 이와 같은 상부 칩의 휘어짐 현상은 칩의 두께가 얇을수록 점점 더 심하게 나타난다. 이 상태에서 노출 표면에 있는 패드에 와이어를 본딩시키게 되면, 와이어 본딩시 작용하는 압력에 의해 상부 칩의 휘어짐 현상이 가중되고, 심할 경우 와이어가 적절한 위치에 본딩되지 못하는 페일(fail)이 발생될 수 있다.
본 발명이 해결하고자 하는 과제는, 적어도 2개 이상의 칩들을 기판 내에 내장시키는 구조에서 얇은 두께를 갖도록 할 수 있는 칩 내장형 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 이와 같은 칩 내장형 패키지를 제조하는 방법을 제공하는 것이다.
일 예에 따른 칩 내장형 패키지는, 캐비티를 갖는 코어층과, 캐비티 내에 배치되며, 상부면에 범프를 갖는 제1 반도체칩과, 제1 반도체칩 및 캐비티 위에 배치되며 상부면에 패드를 갖는 제2 반도체칩과, 그리고 코어층, 제1 반도체칩, 및 제2 반도체칩 위에 배치되고, 범프 및 패드를 각각 노출시키는 동일한 깊이의 제1 개구부 및 제2 개구부를 갖는 제1 절연층을 갖는다.
다른 예에 따른 칩 내장형 패키지는, 캐비티를 갖는 코어층과, 캐비티 내에 배치되며, 상부면에 제1 범프를 갖는 제1 반도체칩과, 제1 반도체칩 및 캐비티 위에 배치되며 상부면에 제2 범프를 갖는 제2 반도체칩과, 그리고 코어층, 제1 반도체칩, 및 제2 반도체칩 위에 배치되고, 제1 범프 및 제2 범프를 각각 노출시키는 동일한 깊이의 제1 개구부 및 제2 개구부를 갖는 제1 절연층을 갖는다.
일 예에 따른 칩 내장형 패키지 제조방법은, 캐비티를 갖는 코어층을 준비하는 단계와, 상부면에 제1 높이의 범프를 갖는 제1 반도체칩을 캐비티 내에 배치시키는 단계와, 상부면에 패드를 가지며 제1 높이와 실질적으로 동일한 두께의 제2 반도체칩을 제1 반도체칩 및 코어층 위에 배치시키는 단계와, 코어층, 제1 반도체칩, 및 제2 반도체칩 위에 제1 절연층을 형성하는 단계와, 그리고 제1 절연층의 일부를 제거하여 상기 범프 및 패드를 각각 노출시키는 동일한 깊이의 제1 개구부 및 제2 개구부를 형성하는 단계를 포함한다.
다른 예에 따른 칩 내장형 패키지 제조방법은, 캐비티를 갖는 코어층을 준비하는 단계와, 상부면에 제1 높이의 제1 범프를 갖는 제1 반도체칩을 캐비티 내에 배치시키는 단계와, 상부면에 제2 높이의 제2 범프를 가지며 제2 높이와 합한 값이 제1 높이와 실질적으로 동일한 두께의 제2 반도체칩을 제1 반도체칩 및 코어층 위에 배치시키는 단계와, 코어층, 제1 반도체칩, 및 제2 반도체칩 위에 제1 절연층을 형성하는 단계와, 그리고 제1 절연층의 일부를 제거하여 제1 범프 및 제2 범프를 각각 노출시키는 동일한 깊이의 제1 개구부 및 제2 개구부를 형성하는 단계를 포함한다.
본 출원의 예에 따르면, 제1 반도체칩을 동일한 두께를 갖는 코어층의 캐비티 내에 배치시킴으로써 전체 패키지 두께를 감소시킬 수 있다. 그리고 제2 반도체칩의 양 단부가 코어층에 의해 지지됨에 따라 제2 반도체칩의 오버행 문제가 방지되며, 이에 따라 얇은 두께의 제2 반도체칩을 사용할 수 있다. 또한 제1 반도체칩의 범프 높이를 제2 반도체칩의 두께와 동일하게 하거나, 또는 제2 반도체칩의 두께와 제2 반도체칩의 범프 높이를 합한 값과 동일하게 함으로써 범프들 또는 범프와 패드를 노출시키는 개구부들의 깊이를 동일하면서 얕게 할 수 있으며, 특히 개구부들의 깊이를 얕게 할 수 있음에 따라 레이저 가공 방법을 이용할 경우 범프들 또는 범프와 패드의 피치를 보다 미세하게 할 수 있다.
도 1은 일 예에 따른 칩 내장형 패키지를 나타내 보인 평면도이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 다른 예에 따른 칩 내장형 패키지를 나타내 보인 평면도이다.
도 5는 도 4의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다.
도 6은 도 4의 선 V-V'를 따라 절단하여 나타내 보인 단면도이다.
도 7은 또 다른 예에 따른 칩 내장형 패키지를 나타내 보인 평면도이다.
도 8은 도 7의 선 VI-VI'를 따라 절단하여 나타내 보인 단면도이다.
도 9는 도 7의 선 VII-VII'를 따라 절단하여 나타내 보인 단면도이다.
도 10 내지 도 20은 일 예에 따른 칩 내장형 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다.
도 21 내지 도 31은 다른 예에 따른 칩 내장형 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다.
도 1은 일 예에 따른 칩 내장형 패키지를 나타내 보인 평면도이다. 도 1을 참조하면, 본 예에 따른 칩 내장형 패키지(100)는, 서로 교차되도록 배치되는 제1 반도체칩(110) 및 제2 반도체칩(120)을 포함한다. 본 예에서는 2개의 반도체칩들이 적층되는 구조이지만, 이는 단지 일 예시로서 제1 반도체칩(110) 및 제2 반도체칩(120) 사이에 적어도 하나 이상의 반도체칩이 개재되는 경우와 같이 3개 이상의 반도체칩들이 적층되는 경우에도 동일하게 적용될 수도 있으며, 이는 이하의 다른 예에서도 동일하다. 제1 반도체칩(110)은 하부에 배치되고 제2 반도체칩(120)은 상부에 배치된다. 일 예에서 제1 반도체칩(110) 및 제2 반도체칩(120)은 일 방향으로의 길이가 다른 방향으로의 길이보다 긴 평면 형상을 갖는다. 제1 반도체칩(110)은 도면에서 Y방향으로의 길이가 X방향으로의 길이보다 길다. 제2 반도체칩(120)은 도면에서 X방향으로의 길이가 Y방향으로의 길이보다 길다. 제1 반도체칩(110)의 상부면에는 복수개의 범프(112)들이 배치된다. 일 예에서 범프(112)들은 길이가 긴 Y 방향으로의 양 단부에서 상호 이격되도록 배치된다. 범프(112)들의 배치 구조는 제1 반도체칩(110)의 용도 등에 의해 다양한 구조로 변경될 수 있다. 범프(112)들이 배치되는 제1 반도체칩(110)의 상부면 양 단부는 제2 반도체칩(120)과 중첩되지 않는다. 제2 반도체칩(120)의 상부면에는 복수개의 패드(122)들이 배치된다. 일 예에서 패드(122)들은 길이가 긴 X 방향으로의 양 단부에서 상호 이격되도록 배치된다. 패드(122)들의 배치 구조는 제2 반도체칩(120)의 용도 등에 의해 다양한 구조로 변경될 수 있다.
본 예에서 제1 반도체칩(110)의 범프(112)들의 배치 구조와 제2 반도체칩(120)의 패드(122)들의 배치 구조는 동일하다. 즉 범프(112)들은 제1 반도체칩(110)의 길이가 긴 방향으로의 양 단부에 배치되고, 패드(122)들 또한 제2 반도체칩(120)의 길이가 긴 방향으로의 양 단부에 배치된다. 제1 반도체칩(110) 및 제2 반도체칩(120)이 교차 배치됨에 따라 범프(112)들이 배치되는 제1 반도체칩(110)의 양 단부와 패드(122)들이 배치되는 제2 반도체칩(120)의 양 단부는 서로 중첩되지 않는다. 그러나 제1 반도체칩(110)의 범프(112)들의 배치 구조와 제2 반도체칩(120)의 패드(122)들의 배치 구조가 다른 경우, 예컨대 패드(122)들이 제2 반도체칩(120)의 중앙부에 배치되는 경우에는 범프(112)들이 배치되는 제1 반도체칩(110)의 양 단부는 제2 반도체칩(120)과 중첩되지 않지만, 제2 반도체칩(120)의 패드(122)들이 배치되는 영역은 제1 반도체칩(110)과 중첩될 수도 있다. 본 예에서 제1 반도체칩(110)과 제2 반도체칩(120)은 서로 수직 교차하도록 배치되지만, 이는 단지 일 예로서 제1 반도체칩(110)과 제2 반도체칩(120)은 수직이 아닌 다른 경사각도로 상호 교차되게 배치될 수도 있다. 어느 경우이던지 범프(112)들이 위치하는 제1 반도체칩(110)의 상부 영역은 제2 반도체칩(120)과 중첩되지 않는다.
제1 반도체칩(110)과 제2 반도체칩(120)은 제1 절연층(230)으로 덮인다. 제1 절연층(230)은 복수개의 제1 개구부(231)들 및 제2 개구부(232)들을 갖는다. 제1 절연층(230)의 제1 개구부(231)들에 의해 제1 반도체칩(110)의 범프(112)들은 그 표면이 노출된다. 제1 절연층(230)의 제2 개구부(232)들에 의해 제2 반도체칩(120)의 패드(122)들은 그 표면이 노출된다. 제1 개구부(231)들 및 제2 개구부(232)들의 개수는 각각 노출된 범프(112)들의 개수 및 노출된 패드(122)들의 개수와 일치한다. 본 예에서 제1 개구부(231) 및 제2 개구부(232)은 원형의 단면 형상을 갖지만, 이는 단지 일 예로서 원형 이외의 다른 형태의 단면 형상을 가질 수도 있다.
도 2 및 도 3은 각각 도 1의 선 I-I' 및 선 II-II'를 따라 절단하여 나타내 보인 단면도들이다. 도 2 및 도 3을 참조하면, 본 예에 따른 칩 내장형 패키지(100)는, 캐비티(cavity)(212)를 갖는 코어층(210)을 포함한다. 캐비티(212)는 코어층(210)의 중앙에 배치될 수 있다. 캐비티(212)는, 캐비티(212) 내에 제1 반도체칩(110)이 수납될 수 있을 정도의 단면적을 갖는다. 일 예에서 캐비티(212)의 단면적은 제1 반도체칩(110)의 단면적보다 크거나 같을 수 있다. 본 예에서 캐비티(212)의 X 방향으로의 폭은 Y 방향으로의 폭보다 작다. 캐비티(212) 내에는 제1 반도체칩(110)이 배치된다. 일 예에서 코어층(210)의 두께(t3)는 제1 반도체칩(110)의 두께(t1)와 실질적으로 일치한다. 이에 따라 제1 반도체칩(110)의 하부면 및 상부면은 각각 코어층(210)의 하부면 및 상부면과 동일한 수평 레벨상에 배치된다. 다른 예에서 코어층(210)의 두께(t3)와 제1 반도체칩(110)의 두께(t1)가 일치 하지 않을 수도 있다. 즉 코어층(210)의 두께(t3)가 제1 반도체칩(110)의 두께(t1)보다 크거나 작을 수도 있다. 어느 경우이던지 제1 반도체칩(110)의 상부면은 코어층(210)의 상부면과 동일한 수평 레벨상에 배치된다. 제1 반도체칩(110)의 상부면에는 복수개의 범프(112)들이 배치된다. 범프(112)들 각각의 높이(h1)는 제2 반도체칩(120)의 두께(t2)와 실질적으로 일치한다.
제1 반도체칩(110) 위에는 접착제(150)를 개재하여 제2 반도체칩(120)이 배치되는데, 도 1을 참조하여 설명한 바와 같이, 제1 반도체칩(110) 및 제2 반도체칩(120)은 서로 교차하도록 배치된다. 이에 따라 제2 반도체칩(120)의 일부는 제1 반도체칩(110) 위에서 제1 반도체칩(110)과 중첩되도록 배치되고, 제1 반도체칩(110)과 중첩되지 않는 제2 반도체칩(120)의 일부는 코어층(210) 위에 배치되어 코어층(210)에 의해 지지된다. 제2 반도체칩(120)의 상부면 중 코어층(210)과 중첩되는 상부면 위에는 패드(122)들이 배치될 수 있다. 패드(122)들 각각의 상부면은 제2 반도체칩(120)의 상부면과 실질적으로 동일한 수평 레벨에 위치한다. 제1 반도체칩(110)의 상부면에 배치되는 범프(112)들은 제2 반도체칩(120)의 측면 옆에 노출된다. 범프(112)들 각각의 높이(h1)가 제2 반도체칩(120) 및 접착제(150)의 두께(t2)와 실질적으로 동일함에 따라, 범프(112)들 각각의 상부면은 제2 반도체칩(120)의 상부면 및 패드(122)들 각각의 상부면과 실질적으로 동일한 수평 레벨에 위치한다.
코어층(210), 제1 반도체칩(110), 및 제2 반도체칩(120) 위에는 제1 절연층(230)이 배치된다. 일 예에서 제1 절연층(230)은 몰딩층으로 형성할 수 있다. 다른 예에서 제1 절연층(230)은 열경화성 절연 필름으로 형성할 수도 있다. 제1 절연층(230)은 제1 개구부(231)들 및 제2 개구부(232)들을 갖는다. 제1 개구부(231)들의 각각은 제1 반도체칩(110) 상부면의 범프(112)들 각각의 상부면 일부를 노출시킨다. 제2 개구부(232)들의 각각은 제2 반도체칩(120) 상부면의 패드(122)들 각각의 상부면 일부를 노출시킨다. 범프(112)들 각각의 상부면과 패드(122)들 각각의 상부면이 실질적으로 동일한 수평 레벨상에 배치됨에 따라, 제1 개구부(231)의 깊이(d1)와 제2 개구부(232)의 깊이(d2)는 실질적으로 동일하다. 비록 도면에 나타내지는 않았지만, 일 예에서 제1 개구부(231)에 의해 노출되는 범프(112)의 노출 표면 위와 제2 개구부(232)에 의해 노출되는 패드(122)의 노출 표면 위에는 솔더볼과 같은 접속수단이 배치될 수 있다. 다른 예에서 범프(112)의 노출 표면 및 패드(122)의 노출 표면과 솔더볼과 같은 접속수단은 재배선층과 같은 배선패턴을 개재하여 상호 전기적으로 연결될 수도 있다. 코어층(210), 제1 반도체칩(110), 및 제2 반도체칩(120) 아래에는 제2 절연층(240)이 배치된다. 일 예에서 제2 절연층(240)은 몰딩층으로 형성할 수 있다. 다른 예에서 제2 절연층(240)은 열경화성 절연 필름으로 형성할 수도 있다. 일 예에서 제1 절연층(230) 및 제2 절연층(240)은 동일한 물질로 구성될 수 있지만, 다른 예에서 제1 절연층(230)을 구성하는 물질과 제2 절연층(240)을 구성하는 물질은 서로 다를 수도 있다.
도 4는 다른 예에 따른 칩 내장형 패키지를 나타내 보인 평면도이다. 도 4를 참조하면, 본 예에 따른 칩 내장형 패키지(300)는, 서로 교차되도록 배치되는 제1 반도체칩(310) 및 제2 반도체칩(320)을 포함한다. 제1 반도체칩(310)은 하부에 배치되고 제2 반도체칩(320)은 상부에 배치된다. 일 예에서 제1 반도체칩(310) 및 제2 반도체칩(320)은 일 방향으로의 길이가 다른 방향으로의 길이보다 긴 평면 형상을 갖는다. 제1 반도체칩(310)은 도면에서 Y방향으로의 길이가 X방향으로의 길이보다 길다. 제2 반도체칩(320)은 도면에서 X방향으로의 길이가 Y방향으로의 길이보다 길다. 제1 반도체칩(310)의 상부면에는 복수개의 범프(312)들이 배치된다. 일 예에서 범프(312)들은 길이가 긴 Y 방향으로의 양 단부에서 상호 이격되도록 배치된다. 범프(312)들의 배치 구조는 제1 반도체칩(310)의 용도 등에 의해 다양한 구조로 변경될 수 있다. 범프(312)들이 배치되는 제1 반도체칩(310)의 상부면 양 단부는 제2 반도체칩(320)과 중첩되지 않는다. 제2 반도체칩(320)의 상부면에는 복수개의 패드(322)들이 배치된다. 일 예에서 패드(322)들은 길이가 긴 X 방향으로의 양 단부에서 상호 이격되도록 배치된다. 패드(322)들의 배치 구조는 제2 반도체칩(320)의 용도 등에 의해 다양한 구조로 변경될 수 있다.
본 예에서 제1 반도체칩(310)의 범프(312)들의 배치 구조와 제2 반도체칩(320)의 패드(322)들의 배치 구조는 동일하다. 즉 범프(312)들은 제1 반도체칩(310)의 길이가 긴 방향으로의 양 단부에 배치되고, 패드(322)들 또한 제2 반도체칩(320)의 길이가 긴 방향으로의 양 단부에 배치된다. 제1 반도체칩(310) 및 제2 반도체칩(320)이 교차 배치됨에 따라 범프(312)들이 배치되는 제1 반도체칩(310)의 양 단부와 패드(322)들이 배치되는 제2 반도체칩(320)의 양 단부는 서로 중첩되지 않는다. 그러나 제1 반도체칩(310)의 범프(312)들의 배치 구조와 제2 반도체칩(320)의 패드(322)들의 배치 구조가 다른 경우, 예컨대 패드(322)들이 제2 반도체칩(320)의 중앙부에 배치되는 경우에는 범프(312)들이 배치되는 제1 반도체칩(310)의 양 단부는 제2 반도체칩(320)과 중첩되지 않지만, 제2 반도체칩(320)의 패드(322)들이 배치되는 영역은 제1 반도체칩(310)과 중첩될 수도 있다. 본 예에서 제1 반도체칩(310)과 제2 반도체칩(320)은 서로 수직 교차하도록 배치되지만, 이는 단지 일 예로서 제1 반도체칩(310)과 제2 반도체칩(320)은 수직이 아닌 다른 경사각도로 상호 교차되게 배치될 수도 있다. 어느 경우이던지 범프(312)들이 위치하는 제1 반도체칩(310)의 상부 영역은 제2 반도체칩(320)과 중첩되지 않는다.
제1 반도체칩(310)과 제2 반도체칩(320)은 제1 절연층(430)으로 덮인다. 제1 절연층(430)은 복수개의 제1 개구부(431)들 및 제2 개구부(432)들을 갖는다. 제1 절연층(430)의 제1 개구부(431)들에 의해 제1 반도체칩(310)의 범프(312)들은 그 표면이 노출된다. 제1 절연층(430)의 제2 개구부(432)들에 의해 제2 반도체칩(320)의 패드(322)들은 그 표면이 노출된다. 제1 개구부(431)들 및 제2 개구부(432)들의 개수는 각각 노출된 범프(312)들의 개수 및 노출된 패드(322)들의 개수와 일치한다. 본 예에서 제1 개구부(431) 및 제2 개구부(432)은 원형의 단면 형상을 갖지만, 이는 단지 일 예로서 원형 이외의 다른 형태의 단면 형상을 가질 수도 있다.
도 5 및 도 6은 도 4의 선 III-III' 및 선 IV-IV'를 따라 절단하여 나타내 보인 단면도들이다. 도 5 및 도 6을 참조하면, 본 예에 따른 칩 내장형 패키지(300)는, 캐비티(412)를 갖는 코어층(410)을 포함한다. 캐비티(412)는 코어층(410)의 중앙에 배치될 수 있다. 캐비티(412)는, 캐비티(412) 내에 제1 반도체칩(310)이 수납될 수 있을 정도의 단면적을 갖는다. 일 예에서 캐비티(412)의 단면적은 제1 반도체칩(310)의 단면적보다 크거나 같을 수 있다. 본 예에서 캐비티(412)의 X 방향으로의 폭은 Y 방향으로의 폭보다 작다. 캐비티(412) 내에는 제1 반도체칩(310)이 배치된다. 일 예에서 코어층(410)의 두께(t6)는 제1 반도체칩(310)의 두께(t4)와 실질적으로 일치한다. 이에 따라 제1 반도체칩(310)의 하부면 및 상부면은 각각 코어층(410)의 하부면 및 상부면과 동일한 수평 레벨상에 배치된다. 다른 예에서 코어층(410)의 두께(t6)와 제1 반도체칩(310)의 두께(t4)가 일치 하지 않을 수도 있다. 즉 코어층(410)의 두께(t6)가 제1 반도체칩(310)의 두께(t4)보다 크거나 작을 수도 있다. 어느 경우이던지 제1 반도체칩(310)의 상부면은 코어층(410)의 상부면과 동일한 수평 레벨상에 배치된다. 제1 반도체칩(310)의 상부면에는 복수개의 범프(312)들이 배치된다.
제1 반도체칩(310) 위에는 접착제(350)를 개재하여 제2 반도체칩(320)이 배치되는데, 도 4를 참조하여 설명한 바와 같이, 제1 반도체칩(310) 및 제2 반도체칩(320)은 서로 교차하도록 배치된다. 이에 따라 제2 반도체칩(320)의 일부는 제1 반도체칩(310) 위에서 제1 반도체칩(310)과 중첩되도록 배치되고, 제1 반도체칩(310)과 중첩되지 않는 제2 반도체칩(320)의 일부는 코어층(410) 위에 배치되어 코어층(410)에 의해 지지된다. 제2 반도체칩(320)의 상부면 중 코어층(410)과 중첩되는 상부면 위에는 패드(322)들이 배치될 수 있다. 본 예에서 패드(322)들 각각은 제2 반도체칩(320) 상부면으로부터 일정 두께(t7)만큼 돌출되도록 배치된다. 제1 반도체칩(310)의 상부면에 배치되는 범프(312)들 각각의 높이(h3)는 제2 반도체칩(320) 및 접착제(350)의 두께(t5)에 패드(322)의 두께(t7)가 합해진 수치와 실질적으로 일치한다. 이에 따라 범프(312)들 각각의 상부면은 패드(322)들 각각의 상부면과 실질적으로 동일한 수평 레벨에 위치한다. 제1 반도체칩(310)의 상부면에 배치되는 범프(312)들은 제2 반도체칩(320)의 측면 옆에 노출된다.
코어층(410), 제1 반도체칩(310), 및 제2 반도체칩(320) 위에는 제1 절연층(430)이 배치된다. 일 예에서 제1 절연층(430)은 몰딩층으로 형성할 수 있다. 다른 예에서 제1 절연층(430)은 열경화성 절연 필름으로 형성할 수도 있다. 제1 절연층(430)은 제1 개구부(431)들 및 제2 개구부(432)들을 갖는다. 제1 개구부(431)들의 각각은 제1 반도체칩(310) 상부면의 범프(312)들 각각의 상부면 일부를 노출시킨다. 제2 개구부(432)들의 각각은 제2 반도체칩(320) 상부면의 패드(322)들 각각의 상부면 일부를 노출시킨다. 범프(312)들 각각의 상부면과 패드(322)들 각각의 상부면이 실질적으로 동일한 수평 레벨상에 배치됨에 따라, 제1 개구부(431)의 깊이(d3)와 제2 개구부(432)의 깊이(d4)는 실질적으로 동일하다. 비록 도면에 나타내지는 않았지만, 일 예에서 제1 개구부(431)에 의해 노출되는 범프(312)의 노출 표면 위와 제2 개구부(432)에 의해 노출되는 패드(322)의 노출 표면 위에는 솔더볼과 같은 접속수단이 배치될 수 있다. 다른 예에서 범프(312)의 노출 표면 및 패드(322)의 노출 표면과 솔더볼과 같은 접속수단은 재배선층과 같은 배선패턴을 개재하여 상호 전기적으로 연결될 수도 있다. 코어층(410), 제1 반도체칩(310), 및 제2 반도체칩(320) 아래에는 제2 절연층(440)이 배치된다. 일 예에서 제2 절연층(440)은 몰딩층으로 형성할 수 있다. 다른 예에서 제2 절연층(440)은 열경화성 절연 필름으로 형성할 수도 있다. 일 예에서 제1 절연층(430) 및 제2 절연층(440)은 동일한 물질로 구성될 수 있지만, 다른 예에서 제1 절연층(430)을 구성하는 물질과 제2 절연층(440)을 구성하는 물질은 서로 다를 수도 있다.
도 7은 다른 예에 따른 칩 내장형 패키지를 나타내 보인 평면도이다. 도 7을 참조하면, 본 예에 따른 칩 내장형 패키지(500)는, 서로 교차되도록 배치되는 제1 반도체칩(510) 및 제2 반도체칩(520)을 포함한다. 제1 반도체칩(510)은 하부에 배치되고 제2 반도체칩(520)은 상부에 배치된다. 일 예에서 제1 반도체칩(510) 및 제2 반도체칩(520)은 일 방향으로의 길이가 다른 방향으로의 길이보다 긴 평면 형상을 갖는다. 제1 반도체칩(510)은 도면에서 Y방향으로의 길이가 X방향으로의 길이보다 길다. 제2 반도체칩(520)은 도면에서 X방향으로의 길이가 Y방향으로의 길이보다 길다. 제1 반도체칩(510)의 상부면에는 복수개의 제1 범프(512)들이 배치된다. 일 예에서 제1 범프(512)들은 길이가 긴 Y 방향으로의 양 단부에서 상호 이격되도록 배치된다. 제1 범프(512)들의 배치 구조는 제1 반도체칩(510)의 용도 등에 의해 다양한 구조로 변경될 수 있다. 제1 범프(512)들이 배치되는 제1 반도체칩(510)의 상부면 양 단부는 제2 반도체칩(520)과 중첩되지 않는다. 제2 반도체칩(520)의 상부면에는 복수개의 제2 범프(522)들이 배치된다. 일 예에서 제2 범프(522)들은 길이가 긴 X 방향으로의 양 단부에서 상호 이격되도록 배치된다. 제2 범프(522)들의 배치 구조는 제2 반도체칩(520)의 용도 등에 의해 다양한 구조로 변경될 수 있다.
본 예에서 제1 반도체칩(510)의 제1 범프(512)들의 배치 구조와 제2 반도체칩(520)의 제2 범프(522)들의 배치 구조는 동일하다. 즉 제1 범프(512)들은 제1 반도체칩(510)의 길이가 긴 방향으로의 양 단부에 배치되고, 제2 범프(522)들 또한 제2 반도체칩(520)의 길이가 긴 방향으로의 양 단부에 배치된다. 제1 반도체칩(510) 및 제2 반도체칩(520)이 교차 배치됨에 따라 제1 범프(512)들이 배치되는 제1 반도체칩(510)의 양 단부와 제2 범프(522)들이 배치되는 제2 반도체칩(520)의 양 단부는 서로 중첩되지 않는다. 그러나 제1 반도체칩(510)의 제1 범프(512)들의 배치 구조와 제2 반도체칩(520)의 제2 범프(522)들의 배치 구조가 다른 경우, 예컨대 제2 범프(522)들이 제2 반도체칩(520)의 중앙부에 배치되는 경우에는 제1 범프(512)들이 배치되는 제1 반도체칩(510)의 양 단부는 제2 반도체칩(520)과 중첩되지 않지만, 제2 반도체칩(520)의 제2 범프(522)들이 배치되는 영역은 제1 반도체칩(510)과 중첩될 수도 있다. 본 예에서 제1 반도체칩(510)과 제2 반도체칩(520)은 서로 수직 교차하도록 배치되지만, 이는 단지 일 예로서 제1 반도체칩(510)과 제2 반도체칩(520)은 수직이 아닌 다른 경사각도로 상호 교차되게 배치될 수도 있다. 어느 경우이던지 제1 범프(512)들이 위치하는 제1 반도체칩(510)의 상부 영역은 제2 반도체칩(520)과 중첩되지 않는다.
제1 반도체칩(510)과 제2 반도체칩(520)은 제1 절연층(630)으로 덮인다. 제1 절연층(630)은 복수개의 제1 개구부(631)들 및 제2 개구부(632)들을 갖는다. 제1 절연층(430)의 제1 개구부(631)들에 의해 제1 반도체칩(510)의 제1 범프(512)들은 그 상부 표면 일부가 노출된다. 제1 절연층(630)의 제2 개구부(632)들에 의해 제2 반도체칩(520)의 제2 범프(522)들은 그 상부 표면 일부가 노출된다. 제1 개구부(631)들 및 제2 개구부(632)들의 개수는 각각 노둘된 제1 범프(512)들의 개수 및 노출된 제2 범프(522)들의 개수와 일치한다. 본 예에서 제1 개구부(631) 및 제2 개구부(632)은 원형의 단면 형상을 갖지만, 이는 단지 일 예로서 원형 이외의 다른 형태의 단면 형상을 가질 수도 있다.
도 8 및 도 9는 각각 도 7의 선 V-V' 및 선 VI-VI'를 따라 절단하여 나타내 보인 단면도들이다. 도 8 및 도 9를 참조하면, 본 예에 따른 칩 내장형 패키지(500)는, 캐비티(612)를 갖는 코어층(610)을 포함한다. 캐비티(612)는 코어층(610)의 중앙에 배치될 수 있다. 캐비티(612)는, 캐비티(612) 내에 제1 반도체칩(510)이 수납될 수 있을 정도의 단면적을 갖는다. 일 예에서 캐비티(612)의 단면적은 제1 반도체칩(510)의 단면적보다 크거나 같을 수 있다. 본 예에서 캐비티(612)의 X 방향으로의 폭은 Y 방향으로의 폭보다 작다. 캐비티(612) 내에는 제1 반도체칩(510)이 배치된다. 일 예에서 코어층(610)의 두께(t10)는 제1 반도체칩(510)의 두께(t8)와 실질적으로 일치한다. 이에 따라 제1 반도체칩(510)의 하부면 및 상부면은 각각 코어층(610)의 하부면 및 상부면과 동일한 수평 레벨상에 배치된다. 다른 예에서 코어층(610)의 두께(t10)와 제1 반도체칩(510)의 두께(t8)가 일치 하지 않을 수도 있다. 즉 코어층(610)의 두께(t10)가 제1 반도체칩(510)의 두께(t8)보다 작을 수도 있다. 어느 경우이던지 제1 반도체칩(510)의 상부면은 코어층(610)의 상부면과 동일한 수평 레벨상에 배치된다. 제1 반도체칩(510)의 상부면에는 복수개의 제1 범프(512)들이 배치된다.
제1 반도체칩(510) 위에 접착제(350)를 개재하여 제2 반도체칩(520)이 배치되는데, 도 7을 참조하여 설명한 바와 같이, 제1 반도체칩(510) 및 제2 반도체칩(520)은 서로 교차하도록 배치된다. 이에 따라 제2 반도체칩(520)의 일부는 제1 반도체칩(510) 위에서 제1 반도체칩(510)과 중첩되도록 배치되고, 제1 반도체칩(510)과 중첩되지 않는 제2 반도체칩(520)의 일부는 코어층(610) 위에 배치되어 코어층(610)에 의해 지지된다. 제2 반도체칩(520)의 상부면 중 코어층(610)과 중첩되는 상부면 위에는 제2 범프(522)들이 배치될 수 있다. 제1 반도체칩(510)의 상부면에 배치되는 제1 범프(512)들은 제2 반도체칩(520)의 측면 옆에 노출된다. 제1 범프(512)들 각각의 높이(h3)가 제2 반도체칩(520)의 두께( 및 접착제(350)의 두께(t9)와, 그리고 제2 범프(522)들 각각의 높이(h4)를 합한 것과 실질적으로 동일하다. 이에 따라, 제1 범프(512)들 각각의 상부면은 제2 범프(522)들 각각의 상부면과 실질적으로 동일한 수평 레벨에 위치한다.
코어층(610), 제1 반도체칩(510), 및 제2 반도체칩(520) 위에는 제1 절연층(630)이 배치된다. 일 예에서 제1 절연층(630)은 몰딩층으로 형성할 수 있다. 다른 예에서 제1 절연층(630)은 열경화성 절연 필름으로 형성할 수도 있다. 제1 절연층(630)은 제1 개구부(631)들 및 제2 개구부(632)들을 갖는다. 제1 개구부(631)들 각각은 제1 반도체칩(510) 상부면의 제1 범프(512)들 각각의 상부면 일부를 노출시킨다. 제2 개구부(632)들 각각은 제2 반도체칩(520) 상부면의 제2 범프(622)들 각각의 상부면 일부를 노출시킨다. 제1 범프(512)들 각각의 상부면과 제2 범프(522)들 각각의 상부면이 실질적으로 동일한 수평 레벨상에 배치됨에 따라, 제1 개구부(631)들 각각의 깊이(d5)와 제2 개구부(632)들 각각의 깊이(d6)는 실질적으로 동일하다. 비록 도면에 나타내지는 않았지만, 일 예에서 제1 개구부(631)에 의해 노출되는 제1 범프(512)의 노출 표면 위와 제2 개구부(632)에 의해 노출되는 제2 범프(522)의 노출 표면 위에는 솔더볼과 같은 접속수단이 배치될 수 있다. 다른 예에서 제1 범프(512)의 노출 표면 및 제2 범프(522)의 노출 표면과 솔더볼과 같은 접속수단은 재배선층과 같은 배선패턴을 개재하여 상호 전기적으로 연결될 수도 있다. 코어층(610), 제1 반도체칩(610), 및 제2 반도체칩(520) 아래에는 제2 절연층(640)이 배치된다. 일 예에서 제2 절연층(640)은 몰딩층으로 형성할 수 있다. 다른 예에서 제2 절연층(640)은 열경화성 절연 필름으로 형성할 수도 있다. 일 예에서 제1 절연층(630) 및 제2 절연층(640)은 동일한 물질로 구성될 수 있지만, 다른 예에서 제1 절연층(630)을 구성하는 물질과 제2 절연층(640)을 구성하는 물질은 서로 다를 수도 있다.
도 10 내지 도 20은 일 예에 따른 칩 내장형 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다. 도 14는 도 13의 선 VII-VII'를 따라 절단하여 나타내 보인 단면도이다. 도 16 및 도 17은 각각 도 15의 선 VII-VII' 및 선 VIII-VIII'를 따라 절단하여 나타내 보인 단면도들이다. 그리고 도 19 및 도 20은 각각 도 18의 선 VII-VII' 및 선 VIII-VIII'를 따라 절단하여 나타내 보인 단면도들이다.
먼저 도 10을 참조하면, 상부면에 복수개의 범프(112)들이 배치된 일정 두께(t1)의 제1 반도체칩(110)을 준비한다. 제1 반도체칩(110)은 X 방향으로의 길이(X1)가 Y 방향으로의 길이(Y1)보다 짧은 사각형의 단면 형상을 갖는다. 복수개의 범프(112)들은 제1 반도체칩(110)의 상부면 중 긴 방향인 Y 방향으로의 양 단부에 배치된다. 본 예에서 제1 반도체칩(110)의 Y 방향으로의 일 단부에서 4개의 범프(112)들이 X 방향을 따라 상호 이격되도록 배치된다. 또한 제1 반도체칩(110)의 Y 방향으로의 반대 단부에서도 4개의 범프(112)들이 X 방향을 따라 상호 이격되도록 배치된다. 제1 반도체칩(110)의 상부면에 배치되는 범프(112)들의 각각의 높이는 제1 반도체칩(110) 위에 적층될 제2 반도체칩의 두께와 실질적으로 일치하거나, 더 크다.
다음에 도 11을 참조하면, 상부면에 복수개의 패드(122)들이 배치된 제2 반도체칩(120)을 준비한다. 제2 반도체칩(120)은 X 방향으로의 길이(X2)가 Y 방향으로의 길이(Y2)보다 더 긴 사각형의 단면 형상을 갖는다. 일 예에서 제2 반도체칩(120)의 X 방향으로의 길이(X2) 및 Y 방향으로의 길이(Y2)는, 각각 제1 반도체칩(110)의 Y 방향으로의 길이(Y1) 및 X 방향으로의 길이(X1)와 동일하다. 또한 일 예에서 제1 반도체칩(110)과 제2 반도체칩(120)은 실질적으로 동일한 기능을 수행하는 동종의 칩일 수 있다. 그러나 경우에 따라서 제2 반도체칩(120)의 X 방향으로의 길이(X2) 및 Y 방향으로의 길이(Y2)는, 각각 제1 반도체칩(110)의 Y 방향으로의 길이(Y1) 및 X 방향으로의 길이(X1)와 다를 수도 있다. 복수개의 패드(122)들은 제2 반도체칩(120)의 상부면 중 긴 방향인 X 방향으로의 양 단부에 배치된다. 본 예에서 제2 반도체칩(120)의 X 방향으로의 일 단부에서 4개의 패드(122)들이 Y 방향을 따라 상호 이격되도록 배치된다. 또한 제2 반도체칩(120)의 X 방향으로의 반대 단부에도 4개의 패드(122)들이 X 방향을 따라 상호 이격되도록 배치된다.
다음에 도 12를 참조하면, 내부를 관통하는 캐비티(cavity)(212)를 갖는 코어층(210)을 준비한다. 코어층(210)의 두께(t3)는 캐비티(212) 내에 배치될 제1 반도체칩(도 7의 110)의 두께와 실질적으로 일치할 수 있다. 코어층(210)이 갖는 캐비티(212)는 Y 방향으로의 길이(Y3)보다 X 방향으로의 길이(X3)가 더 긴 사각형의 단면 형상을 갖는다. 캐비티(212)의 Y 방향으로의 길이(Y3) 및 X 방향으로의 길이(X3)는, 각각 제1 반도체칩(도 10의 110)의 Y 방향으로의 길이(Y1) 및 X 방향으로의 길이(X1)보다 더 길거나 실질적으로 일치할 수 있다. 다음에 코어층(210)의 하부에 임시 지지층(temprary supporting layer)(710)을 부착시킨다. 임시 지지층(710)의 상부면 일부 영역은 코어층(210)의 캐비티(212)에 의해 노출된다.
다음에 도 13 및 도 14를 참조하면, 코어층(210)의 캐비티(212) 내에 제1 반도체칩(110)을 배치시킨다. 이에 따라 제1 반도체칩(110)은 개구부(212) 내에서 Y 방향을 따라 길게 배치된다. 도 12를 참조하여 설명한 바와 같이, 코어층(210)의 두께(t3)는 제1 반도체칩(110)의 두께에 실질적으로 일치할 수 있으며, 이에 따라 제1 반도체칩(110)의 상부표면은 코어층(210)의 상부표면과 동일한 수평 레벨상에 위치한다. 제1 반도체칩(110)의 범프(112)들은 Y 방향으로의 양 단면에서 제1 반도체칩(110)의 상부 표면으로부터 돌출되는 상태가 된다.
다음에 도 15 내지 도 17을 참조하면, 제1 반도체칩(110) 위에 접착제(150)를 개재하여 제2 반도체칩(120)을 부착시킨다. 일 예에서 접착제(150) 대신 접착 필름과 같은 다른 접착부재를 사용할 수도 있다. 제1 반도체칩(110)의 범프(112)들은 제2 반도체칩(120)과 중첩되지 않는다. 또한 본 예에서 제2 반도체칩(120)의 패드(122)들도 제1 반도체칩(110)과 중첩되지 않도록 한다. 그러나 다른 예에서 제2 반도체칩(120)의 패드(122)들은 그 배치 구조에 따라서 제1 반도체칩(110)과 중첩될 수도 있다. 본 예에서 제2 반도체칩(120)은 제1 반도체칩(110)에 수직으로 교차하게 배치되도록 한다. 즉, 도면에 나타낸 바와 같이, Y 방향을 따라 길게 제1 반도체칩(110)이 배치되고, 제2 반도체칩(120)은 X 방향을 따라 길게 배치된다. 이에 따라 제2 반도체칩(120)의 중심부는 제1 반도체칩(110) 위에 부착되고, 도면에서 "A"로 나타낸 바와 같이, 제2 반도체칩(120)의 X 방향으로의 양 단부는 코어층(210) 위에 부착된다. 제2 반도체칩(120)의 두께(t2)가 얇더라도 제2 반도체칩(120)의 양 단부가 코어층(210)에 의해 지지되므로, 제2 반도체칩(120)의 부착 과정 또는 부착 완료 후에 제2 반도체칩(120)이 휘어지는 현상의 발생이 억제된다. 제2 반도체칩(120) 및 접착제(150)의 제2 두께(t2)는 제1 반도체칩(110)의 범프(112) 높이(h1)와 실질적으로 동일할 수 있으며, 이에 따라 범프(112)의 상부면과 제2 반도체칩(120)의 상부면은 동일한 수평 레벨상에 위치한다. 도 4 내지 도 6을 참조하여 설명한 바와 같이, 제2 반도체칩(도 4 내지 도 6의 320)의 패드(도 4 내지 도 6의 322)들이 제2 반도체칩(도 4 내지 도 6의 320)의 표면으로부터 일정 두께를 가질 경우, 제1 반도체칩(도 4 내지 도 6의 310)의 범프(도 4 내지 도 6의 312) 높이(도 4 내지 도 6의 h3)는 제2 반도체칩(도 4 내지 도 6의 320) 및 접착제도 4 내지 도 6의 (350)의 두께(도 4 내지 도 6의 t4)와 패드(122) 두께(도 4 내지 도 6의 t5)를 합한 두께에 실질적으로 일치한다. 따라서 이 경우에도 범프(도 4 내지 도 6의 312)의 상부면과 패드(도 4 내지 도 6의 322)의 상부면은 동일한 수평 레벨상에 위치한다.
다음에 도 18 내지 도 20을 참조하면, 코어층(410)의 상부 노출표면, 제1 반도체칩(310)의 상부 노출표면, 및 제2 반도체칩(320)의 상부 표면 위에 제1 절연층(430)을 형성한다. 일 예에서 제1 절연층(430)은 몰딩층으로 형성할 수 있다. 다른 예에서 제1 절연층(430)은 열경화성 절연 필름으로 형성할 수도 있다. 다음에 임시 지지층(도 15 내지 도 17의 510)을 제거하고, 코어층(410)의 하부표면 및 제1 반도체칩(310)의 하부표면 위에 제2 절연층(440)을 형성한다. 제2 절연층(440)은 제1 절연층(430)과 동일한 물질로 구성될 수 있지만, 경우에 따라서 다른 물질로 구성될 수도 있다. 일 예에서 제2 절연층(440)은 몰딩층으로 형성할 수 있다. 다른 예에서 제2 절연층(440)은 열경화성 절연 필름으로 형성할 수도 있다. 다음에 제1 절연층(430)의 상부 일부를 제거하여 제1 개구부(431) 및 제2 개구부(432)를 형성한다. 제1 개구부(231)는 제1 반도체칩(310)의 범프(312)들 각각의 일부 표면이 노출되도록 형성된다. 제2 개구부(432)는 제2 반도체칩(320)의 패드(422)들 각각의 일부 표면이 노출되도록 형성된다. 일 예에서 제1 개구부(431) 형성 및 제2 개구부(432) 형성은 레이저 가공을 통해 수행할 수 있다. 이 레이저 가공에는 CO2 레이저 또는 UV-UAG 레이저가 이용될 수 있다. 레이저 가공을 수행한 후에는 수지 잔사를 제거하기 위한 디스미어 공정을 추가적으로 수행할 수도 있다.
제1 개구부(431) 및 제2 개구부(432)를 형성하는 과정에서, 범프(312)들 각각의 상부면과 패드(322)들 각각의 상부면은 동일한 수평 레벨상에 위치하므로, 제1 개구부(431) 형성을 위해 제거되어야 할 제1 절연층(430)의 두께(d1)와 제2 개구부(432) 형성을 위해 제거되어야 할 제1 절연층(430)의 두께(d2)는 실질적으로 동일하다. 통상적으로 레이저 가공시 개구부의 직경과 깊이는 대략 1:1의 비율이 된다. 따라서 개구부의 깊이가 커질수록 개구부의 직경도 비례해서 커지게 되고, 이는 패드의 피치를 좁게 하는데 제약이 된다. 본 예에서는 제1 개구부(431) 형성을 위해 제거되어야 할 제1 절연층(430)의 두께(d1)와 제2 개구부(432) 형성을 위해 제거되어야 할 제1 절연층(430)의 두께(d2)가 실질적으로 동일함에 따라, 제1 반도체칩(310)의 범프(312)들의 피치와 제2 반도체칩(320)의 패드(322)들의 피치를 서로 동일하게 할 수 있다. 더욱이 제1 개구부(431) 형성을 위해 제거되어야 할 제1 절연층(430)의 두께(d1)와 제2 개구부(232) 형성을 위해 제거되어야 할 제1 절연층(430)의 두께(d2)를 충분히 얇게 함으로써, 제1 반도체칩(310)의 범프(312)들의 피치와 제2 반도체칩(320)의 패드(322)들의 피치를 충분히 미세하게 할 수 있다.
다음에 비록 도면에 나타내지는 않았지만, 제1 개구부(431)에 의해 노출되는 범프(312)들 각각의 노출 표면과, 제2 개구부(432)에 의해 노출되는 패드(322)들 각각의 노출 표면에 연결되는 배선패턴층을 형성할 수 있다. 일 예에서 배선패턴층은 재배선층 구조를 가질 수 있다. 다음에 배선패턴층을 노출시키는 솔더레지스트층을 형성한 후 노출된 배선패턴층 위에 솔더볼과 같은 접속수단을 형성할 수 있다.
도 21 내지 도 31은 다른 예에 따른 칩 내장형 패키지의 제조방법을 설명하기 위해 나타내 보인 도면들이다. 도 25는 도 24의 선 IX-IX'를 따라 절단하여 나타내 보인 단면도이다. 도 27 및 도 28은 각각 도 26의 선 IX-IX' 및 선 X-X'를 따라 절단하여 나타내 보인 단면도들이다. 그리고 도 30 및 도 31은 각각 도 29의 선 IX-IX' 및 선 X-X'를 따라 절단하여 나타내 보인 단면도들이다.
먼저 도 21을 참조하면, 상부면에 복수개의 제1 범프(512)들이 배치된 제1 반도체칩(510)을 준비한다. 제1 반도체칩(510)은 X 방향으로의 길이(X4)가 Y 방향으로의 길이(Y4)보다 짧은 사각형의 단면 형상을 갖는다. 복수개의 제1 범프(512)들은 제1 반도체칩(510)의 상부면 중 긴 방향인 Y 방향으로의 양 단부에 배치된다. 본 예에서 제1 반도체칩(510)의 Y 방향으로의 일 단부에서 4개의 제1 범프(512)들이 X 방향을 따라 상호 이격되도록 배치된다. 또한 제1 반도체칩(510)의 Y 방향으로의 반대 단부에서도 4개의 제1 범프(512)들이 X 방향을 따라 상호 이격되도록 배치된다.
다음에 도 22를 참조하면, 상부면에 복수개의 제2 범프(522)들이 배치된 제2 반도체칩(520)을 준비한다. 제2 반도체칩(520)은 X 방향으로의 길이(X5)가 Y 방향으로의 길이(Y5)보다 긴 사각형의 단면 형상을 갖는다. 일 예에서 제2 반도체칩(520)의 X 방향으로의 길이(X5) 및 Y 방향으로의 길이(Y5)는, 각각 제1 반도체칩(510)의 Y 방향으로의 길이(Y4) 및 X 방향으로의 길이(X4)와 동일하다. 이 경우 제1 반도체칩(510)과 제2 반도체칩(520)은 실질적으로 동일한 기능을 수행하는 동종의 칩일 수 있다. 그러나 경우에 따라서 제2 반도체칩(520)의 X 방향으로의 길이(X5) 및 Y 방향으로의 길이(Y5)는, 각각 제1 반도체칩(510)의 Y 방향으로의 길이(Y4) 및 X 방향으로의 길이(X4)와 다를 수도 있다. 복수개의 제2 범프(522)들은 제2 반도체칩(520)의 상부면 중 X 방향으로의 양 단부에 배치된다. 본 예에서 제2 반도체칩(520)의 X 방향으로의 일 단부에서 4개의 제2 범프(522)들이 Y 방향을 따라 상호 이격되도록 배치된다. 또한 제2 반도체칩(520)의 X 방향으로의 반대 단부에도 4개의 제2 범프(522)들이 X 방향을 따라 상호 이격되도록 배치된다.
다음에 도 23을 참조하면, 내부를 관통하는 캐비티(cavity)(612)를 갖는 코어층(610)을 준비한다. 코어층(610)의 두께(t10)는 캐비티(612) 내에 배치될 제1 반도체칩(도 21의 510)의 두께에 실질적으로 일치할 수 있다. 코어층(610)이 갖는 캐비티(612)는 Y 방향으로의 길이(Y6)가 X 방향으로의 길이(X6)보다 긴 사각형의 단면 형상을 갖는다. 캐비티(612)의 Y 방향으로의 길이(Y6) 및 X 방향으로의 길이(X6)는, 각각 제1 반도체칩(도 21의 510)의 Y 방향으로의 길이(Y4) 및 X 방향으로의 길이(X4)보다 더 길거나 실질적으로 일치할 수 있다. 다음에 코어층(610)의 하부에 임시 지지층(temprary supporting layer)(810)을 부착시킨다. 임시 지지층(810)의 상부면 일부 영역은 코어층(610)의 캐비티(612)에 의해 노출된다.
다음에 도 24 및 도 25를 참조하면, 코어층(610)의 캐비티(612) 내에 제1 반도체칩(510)을 배치시킨다. 이에 따라 제1 반도체칩(510)은 캐비티(612) 내에서 Y 방향을 따라 길게 배치된다. 도 23을 참조하여 설명한 바와 같이, 코어층(610)의 두께(t10)는 제1 반도체칩(510)의 두께에 실질적으로 일치하므로, 제1 반도체칩(510)의 상부표면은 코어층(610)의 상부표면과 동일한 수평 레벨상에 위치한다. 제1 반도체칩(510)의 제1 범프(512)들은 Y 방향으로의 양 단면에서 제1 반도체칩(510)의 상부 표면으로부터 돌출되는 상태가 된다.
다음에 도 26 내지 도 28을 참조하면, 제1 반도체칩(510) 위에 접착제(550)를 개재하여 제2 반도체칩(520)을 부착시킨다. 일 예에서 접착제(550) 대신 접착 필름과 같은 다른 접착 부재를 사용할 수도 있다. 이때 제1 반도체칩(510)의 제1 범프(512)들은 제2 반도체칩(520)과 중첩되지 않는다. 또한 본 예에서 제2 반도체칩(520)의 제2 범프(522)들도 제1 반도체칩(510)과 중첩되지 않도록 한다. 그러나 다른 예에서 제2 반도체칩(520)의 제2 범프(522)들은 그 배치 구조에 따라서 제1 반도체칩(510)과 중첩될 수도 있다. 본 예에서 제2 반도체칩(520)은 제1 반도체칩(510)에 수직으로 교차하게 배치되도록 한다. 즉, 도면에 나타낸 바와 같이, Y 방향을 따라 길게 제1 반도체칩(510)이 배치되고, 제2 반도체칩(520)은 X 방향을 따라 길게 배치된다. 이에 따라 제2 반도체칩(520)의 중심부는 제1 반도체칩(510) 위에 부착되고, 도면에서 "B"로 나타낸 바와 같이, 제2 반도체칩(520)의 X 방향으로의 양 단부는 코어층(610) 위에 부착된다. 제2 반도체칩(520)의 두께(t9)가 얇더라도 제2 반도체칩(520)의 양 단부가 코어층(610)에 의해 지지되므로, 제2 반도체칩(520)의 부착 과정 또는 부착 완료 후에 제2 반도체칩(520)이 휘어지는 현상의 발생이 억제된다. 제2 반도체칩(520) 및 접착제(550)의 두께(t9)와 제2 범프(522)의 높이(h4)를 합한 값은, 제1 반도체칩(510)의 제1 범프(512)의 높이(h3)와 실질적으로 동일하다. 이에 따라 제1 범프(512)의 상부면과 제2 범프(522)의 상부면은 동일한 수평 레벨상에 위치한다.
다음에 도 29 내지 도 31을 참조하면, 코어층(610)의 상부 노출표면, 제1 반도체칩(510)의 상부 노출표면, 및 제2 반도체칩(520)의 상부 표면 위에 제1 절연층(630)을 형성한다. 일 예에서 제1 절연층(630)은 몰딩층으로 형성할 수 있다. 다른 예에서 제1 절연층(630)은 열경화성 절연 필름으로 형성할 수도 있다. 다음에 임시 지지층(도 26 내지 도 28의 710)을 제거하고, 코어층(610)의 하부표면 및 제1 반도체칩(510)의 하부표면 위에 제2 절연층(640)을 형성한다. 제2 절연층(640)은 제1 절연층(630)과 동일한 물질로 구성될 수 있지만, 경우에 따라서 다른 물질로 구성될 수도 있다. 일 예에서 제2 절연층(640)은 몰딩층으로 형성할 수 있다. 다른 예에서 제2 절연층(640)은 열경화성 절연 필름으로 형성할 수도 있다. 다음에 제1 절연층(630)의 상부 일부를 제거하여 제1 개구부(631) 및 제2 개구부(632)를 형성한다. 제1 개구부(431)는 제1 반도체칩(510)의 제1 범프(512)들 각각의 일부 표면이 노출되도록 형성된다. 제2 개구부(632)는 제2 반도체칩(520)의 제2 범프(522)들 각각의 일부 표면이 노출되도록 형성된다. 일 예에서 제1 개구부(631) 형성 및 제2 개구부(632) 형성은 레이저 가공을 통해 수행할 수 있다. 이 레이저 가공에는 CO2 레이저 또는 UV-UAG 레이저가 이용될 수 있다. 레이저 가공을 수행한 후에는 수지 잔사를 제거하기 위한 디스미어 공정을 추가적으로 수행할 수도 있다.
제1 개구부(631) 및 제2 개구부(432)를 형성하는 과정에서, 제1 범프(512)들 각각의 상부면과 제2 범프(522)들 각각의 상부면은 동일한 수평 레벨상에 위치하므로, 제1 개구부(631) 형성을 위해 제거되어야 할 제1 절연층(630)의 두께(d5)와 제2 개구부(632) 형성을 위해 제거되어야 할 제1 절연층(630)의 두께(d6)는 실질적으로 동일하다. 통상적으로 레이저 가공시 비아홀의 직경과 깊이는 대략 1:1의 비율이 된다. 따라서 개구부의 깊이가 커질수록 개구부의 직경도 비례해서 커지게 되고, 이는 패드의 피치를 좁게 하는데 제약이 된다. 본 예에서는 제1 개구부(631) 형성을 위해 제거되어야 할 제1 절연층(630)의 두께(d5)와 제2 개구부(632) 형성을 위해 제거되어야 할 제1 절연층(430)의 두께(d6)가 실질적으로 동일함에 따라, 제1 반도체칩(510)의 제1 범프(512)들의 피치와 제2 반도체칩(520)의 제2 범프(522)들의 피치를 서로 동일하게 할 수 있다. 더욱이 제1 개구부(631) 형성을 위해 제거되어야 할 제1 절연층(630)의 두께(d5)와 제2 개구부(632) 형성을 위해 제거되어야 할 제1 절연층(630)의 두께(d6)를 충분히 얇게 함으로써, 제1 반도체칩(510)의 제1 범프(512)들의 피치와 제2 반도체칩(520)의 제2 범프(522)들의 피치를 충분히 미세하게 할 수 있다.
다음에 비록 도면에 나타내지는 않았지만, 제1 개구부(631)에 의해 노출되는 제1 범프(512)들 각각의 노출 표면과, 제2 개구부(632)에 의해 노출되는 제2 범프(522)들 각각의 노출 표면에 연결되는 배선패턴층을 형성할 수 있다. 일 예에서 배선패턴층은 재배선층 구조를 가질 수 있다. 다음에 배선패턴층을 노출시키는 솔더레지스트층을 형성한 후 노출된 배선패턴층 위에 솔더볼과 같은 접속수단을 형성할 수 있다.
110...제1 반도체칩 112...범프
120...제2 반도체칩 122...패드
210...코어층 212...캐비티
230...제1 절연층 231...제1 개구부
232...제2 개구부 240...제2 절연층

Claims (30)

  1. 캐비티를 갖는 코어층;
    상기 캐비티 내에 배치되며, 상부면에 범프를 갖는 제1 반도체칩;
    상기 제1 반도체칩 및 캐비티 위에 배치되며 상부면에 패드를 갖는 제2 반도체칩; 및
    상기 코어층, 제1 반도체칩, 및 제2 반도체칩 위에 배치되고, 상기 범프 및 패드를 각각 노출시키는 동일한 깊이의 제1 개구부 및 제2 개구부를 갖는 제1 절연층을 갖는 칩 내장형 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체칩의 상부면과 상기 코어층의 상부면은 실질적으로 동일한 수평 레벨상에 배치되는 칩 내장형 패키지.
  3. 제2항에 있어서,
    상기 범프의 높이는 상기 제2 반도체칩의 두께와 실질적으로 동일하거나 큰 칩 내장형 패키지.
  4. 제1항에 있어서,
    상기 제1 반도체칩 및 제2 반도체칩은, 상기 범프가 위치하는 영역이 상기 제2 반도체칩과 중첩되지 않고, 상기 패드가 위치하는 영역이 상기 제1 반도체칩과 중첩되지 않도록 배치되는 칩 내장형 패키지.
  5. 제4항에 있어서,
    상기 제1 반도체칩 및 제2 반도체칩은 상호 수직으로 교차하도록 배치되는 칩 내장형 패키지.
  6. 제4항에 있어서,
    상기 제2 반도체칩은 상기 패드가 위치하는 영역이 상기 코어층과 중첩되도록 배치되는 칩 내장형 패키지.
  7. 제1항에 있어서,
    상기 코어층의 하부면에 배치되는 제2 절연층을 더 포함하는 칩 내장형 패키지.
  8. 캐비티를 갖는 코어층;
    상기 캐비티 내에 배치되며, 상부면에 제1 범프를 갖는 제1 반도체칩;
    상기 제1 반도체칩 및 캐비티 위에 배치되며 상부면에 제2 범프를 갖는 제2 반도체칩; 및
    상기 코어층, 제1 반도체칩, 및 제2 반도체칩 위에 배치되고, 상기 제1 범프 및 제2 범프를 각각 노출시키는 동일한 깊이의 제1 개구부 및 제2 개구부를 갖는 제1 절연층을 갖는 칩 내장형 패키지.
  9. 제8항에 있어서,
    상기 제1 반도체칩의 상부면과 상기 코어층의 상부면은 실질적으로 동일한 수평 레벨상에 배치되는 칩 내장형 패키지.
  10. 제9항에 있어서,
    상기 제1 범프의 높이 및 제2 범프의 높이는 서로 다른 칩 내장형 패키지.
  11. 제10항에 있어서,
    상기 제1 범프의 높이는 상기 제2 반도체칩의 두께보다 큰 칩 내장형 패키지.
  12. 제11항에 있어서,
    상기 제1 범프의 높이는 상기 제2 반도체칩의 두께와 상기 제2 범프의 높이를 합한 값과 실질적으로 동일한 칩 내장형 패키지.
  13. 제8항에 있어서,
    상기 제1 반도체칩 및 제2 반도체칩은, 상기 제1 범프가 위치하는 영역이 상기 제2 반도체칩과 중첩되지 않고, 상기 제2 범프가 위치하는 영역이 상기 제1 반도체칩과 중첩되지 않도록 배치되는 칩 내장형 패키지.
  14. 제13항에 있어서,
    상기 제1 반도체칩 및 제2 반도체칩은 상호 수직으로 교차하도록 배치되는 칩 내장형 패키지.
  15. 제13항에 있어서,
    상기 제2 반도체칩은 상기 제2 범프가 위치하는 영역이 상기 코어층과 중첩되도록 배치되는 칩 내장형 패키지.
  16. 제8항에 있어서,
    상기 코어층의 하부면에 배치되는 제2 절연층을 더 포함하는 칩 내장형 패키지.
  17. 캐비티를 갖는 코어층을 준비하는 단계;
    상부면에 제1 높이의 범프를 갖는 제1 반도체칩을 상기 캐비티 내에 배치시키는 단계;
    상부면에 패드를 가지며 상기 제1 높이와 실질적으로 동일한 두께의 제2 반도체칩을 상기 제1 반도체칩 및 코어층 위에 배치시키는 단계;
    상기 코어층, 제1 반도체칩, 및 제2 반도체칩 위에 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층의 일부를 제거하여 상기 범프 및 패드를 각각 노출시키는 동일한 깊이의 제1 개구부 및 제2 개구부를 형성하는 단계를 포함하는 칩 내장형 패키지 제조방법.
  18. 제17항에 있어서,
    상부면에 제1 높이의 범프를 갖는 제1 반도체칩을 상기 캐비티 내에 배치시키는 단계는, 상기 제1 반도체칩의 상부면이 상기 코어층의 상부면과 동일한 수평 레벨상에 배치되도록 수행하는 칩 내장형 패키지 제조방법.
  19. 제17항에 있어서,
    상기 제2 반도체칩을 배치시키는 단계는, 상기 범프가 위치하는 영역이 상기 제2 반도체칩과 중첩되지 않고, 상기 패드가 위치하는 영역이 상기 제1 반도체칩과 중첩되지 않도록 수행하는 칩 내장형 패키지 제조방법.
  20. 제19항에 있어서,
    상기 제2 반도체칩을 배치시키는 단계는, 상기 제2 반도체칩이 상기 제1 반도체칩에 수직으로 교차하도록 수행하는 칩 내장형 패키지 제조방법.
  21. 제19항에 있어서,
    상기 제2 반도체칩을 배치시키는 단계는, 상기 패드가 위치하는 영역이 상기 코어층과 중첩되도록 수행하는 칩 내장형 패키지 제조방법.
  22. 제17항에 있어서,
    상기 코어층의 하부면에 제2 절연층을 형성하는 단계를 더 포함하는 칩 내장형 패키지 제조방법.
  23. 제17항에 있어서,
    상기 제1 개구부 및 제2 개구부를 형성하는 단계는, 레이저 가공 방법을 사용하여 수행하는 칩 내장형 패키지 제조방법.
  24. 캐비티를 갖는 코어층을 준비하는 단계;
    상부면에 제1 높이의 제1 범프를 갖는 제1 반도체칩을 상기 캐비티 내에 배치시키는 단계;
    상부면에 제2 높이의 제2 범프를 가지며 상기 제2 높이와 합한 값이 상기 제1 높이와 실질적으로 동일한 두께의 제2 반도체칩을 상기 제1 반도체칩 및 코어층 위에 배치시키는 단계;
    상기 코어층, 제1 반도체칩, 및 제2 반도체칩 위에 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층의 일부를 제거하여 상기 제1 범프 및 제2 범프를 각각 노출시키는 동일한 깊이의 제1 개구부 및 제2 개구부를 형성하는 단계를 포함하는 칩 내장형 패키지 제조방법.
  25. 제24항에 있어서,
    상부면에 제1 높이의 제1 범프를 갖는 제1 반도체칩을 상기 캐비티 내에 배치시키는 단계는, 상기 제1 반도체칩의 상부면이 상기 코어층의 상부면과 동일한 수평 레벨상에 배치되도록 수행하는상 칩 내장형 패키지 제조방법.
  26. 제24항에 있어서,
    상기 제2 반도체칩을 배치시키는 단계는, 상기 제1 범프가 위치하는 영역이 상기 제2 반도체칩과 중첩되지 않고, 상기 제2 범프가 위치하는 영역이 상기 제1 반도체칩과 중첩되지 않도록 수행하는 칩 내장형 패키지 제조방법.
  27. 제26항에 있어서,
    상기 제2 반도체칩을 배치시키는 단계는, 상기 제2 반도체칩이 상기 제1 반도체칩에 수직으로 교차하도록 수행하는 칩 내장형 패키지 제조방법.
  28. 제26항에 있어서,
    상기 제2 반도체칩을 배치시키는 단계는, 상기 제2 범프가 위치하는 영역이 상기 코어층과 중첩되도록 수행하는 칩 내장형 패키지 제조방법.
  29. 제24항에 있어서,
    상기 코어층의 하부면에 제2 절연층을 형성하는 단계를 더 포함하는 칩 내장형 패키지 제조방법.
  30. 제24항에 있어서,
    상기 제1 개구부 및 제2 개구부를 형성하는 단계는, 레이저 가공 방법을 사용하여 수행하는 칩 내장형 패키지 제조방법.
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