KR20080085775A - 사이드 바이 사이드 구성을 가진 멀티칩들을 구비하는반도체 디바이스 패키지 및 그 방법 - Google Patents

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KR20080085775A
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퉁-추안 왕
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Abstract

본 발명은 다이 수용 스루홀들, 결합 스루홀들 구조, 및 상부 표면 상의 제1 접점 패드들, 하부 표면 상의 제2 접점 패드들을 갖는 기판을 포함하는 사이드 바이 사이드 구성을 가진 멀티칩들을 구비하는 반도체 디바이스 패키지를 제공한다. 제1 본딩 패드들을 갖는 제1 다이 및 제2 본딩 패드들을 갖는 제2 다이는 상기 다이 수용 스루홀들 내에 각각 배치된다. 제1 부착 재료는 상기 제1 및 제2 다이 아래 형성되고, 제2 부착 재료는 상기 제1 및 제2 다이와 상기 기판의 상기 다이 수용 스루홀들의 측벽들 사이의 갭에 충진된다. 나아가 본딩 와이어들이 상기 제1 본딩 패드들 및 상기 제1 접점 패드들 사이를 결합하고 또한 상기 제2 본딩 패드들 및 상기 제1 접점 패드들 사이를 결합하기 위해 형성된다. 유전체층이 상기 본딩 와이어들, 상기 제1, 제2 다이 및 상기 기판 상에 형성된다. 빌등업층들이 기판의 하부 표면과 제1 및 제2 다이의 후면 상에 형성된다.

Description

사이드 바이 사이드 구성을 가진 멀티칩들을 구비하는 반도체 디바이스 패키지 및 그 방법{Semiconductor device package having multi-chips with side-by-side configuration and the method of the same}
본 발명은 반도체 디바이스 패키지의 구조에 관련되며, 더욱 상세하게는 사이드 바이 사이드(side-by-side) 구성을 가진 멀티칩들을 구비하는 반도체 디바이스 패키지 구조에 관련되며, 이 구조는 패키지 사이즈를 감소시키고 생산량 및 신뢰성을 향상시킬 수 있다.
최근, 하이테크놀로지 전자제품 제조 산업들은 더욱 피처 팩되고(feature-packed) 인간화된 전자 제품들을 런칭한다. 반도체 기술의 급속한 발전은 반도체 패키지들 크기의 감소, 멀티핀의 채용, 핀 피치의 채용, 전자 구성요소들의 최소화 등의 급속한 진전으로 이끌었다. 웨이퍼 레벨 패키지의 목적 및 이점들은 생산 비용을 감소시키고, 더 짧은 전도성 라인 패스를 이용함으로써 기생 커패시턴스 및 기생 인덕턴스에 의해 유발된 효과를 감소시키며 더 나은 SNR(즉, 신호대 잡음비)을 획득하는 것을 포함한다.
종래의 패키지 기술들은 웨이퍼 상의 다이스(dice)를 각각의 다이들(dice)로 분할하고 이후 다이 각각을 패키지하여야만 하기 때문에, 이들 기술들은 제조 공정에 대하여 시간 소모적이다. 칩 패키지 기술은 집적 회로들의 개발에 의해 매우 영향을 받기 때문에, 전자 제품의 크기에 대한 요구는 점점 더 커지고 있으며, 패키지 기술에 대해서도 마찬가지이다. 상기한 이유들로 인하여 패키지 기술의 경향은 오늘날 볼 그리드 어레이(BGA), 플립칩(FC-BGA), 칩 스케일 패키지(CSP), 웨이퍼 레벨 패키지(WLP)를 향하고 있다. "웨이퍼 레벨 패키지"는 다른 공정 단계들 뿐만 아니라 전체 패키징 및 웨이퍼 상의 모든 상호접속들이 칩들(다이스(dice))로 싱귤레이션(다이싱)하기 전에 수행되는 것을 의미하는 것으로 이해되어야 한다. 일반적으로 모든 조립 공정들 또는 패키징 공정들의 완료 이후에 개별 반도체 패키지들이 복수의 반도체 다이들을 갖는 웨이퍼로부터 분리된다. 웨이퍼 레벨 패키지는 극도로 양호한 전기적 특성들을 갖고 결합된 극히 작은 디멘젼들(dimensions)을 갖는다.
제조방법에 있어서, 웨이퍼 레벨 칩 스케일 패키지(WLCSP)는 진화된 패키징 기술로, 이에 의하여 다이가 웨이퍼 상에서 제조되고 테스트되며, 이후 표면 마운트 라인에서 조립을 위하여 다이싱함으로써 개별분리된다(singulated). 웨이퍼 레벨 패키지 기술은 단일 칩 또는 다이를 이용하지 않고 하나의 오브젝트로서 전체의 웨이퍼를 이용하며, 그러므로, 스크라이빙(scribing) 공정을 수행하기 전에 패키징 및 테스팅이 완료되었다; 나아가 WLP는 이러한 진화된 기술이어서 와이어 본딩, 다이 마운트 및 언더필 공정이 생략될 수 있다. WLP 기술을 이용함으로써, 비용 및 제조 시간이 감소될 수 있으며, WLP의 결과적인 구조는 다이와 동일하게 될 수 있 다; 그러므로 이 기술은 전자 디바이스들의 소형화 요구들을 충족시킬 수 있다. 나아가 WLCSP는 본딩 포인트들로서 다이의 주변 영역을 이용함으로써 다이 상에 직접 재배선 회로(redistribution circuit)를 프린트할 수 있는 이점을 갖는다. 이는 다이의 표면 상에 영역 어레이를 재배선함으로써 달성되며, 이는 다이의 전 영역을 충분히 이용할 수 있다. 본딩 포인트들은 다이의 저면이 아주 작게 이격된(micro-spaced) 본딩 포인트들을 가진 인쇄 회로 기판(PCB)에 직접 결합하도록 플립칩을 형성함으로써 재배선 회로 상에 위치된다.
WLCSP가 신호 경로 거리를 크게 감소시킬 수 있다 하더라도, 다이와 내부 구성요소들과의 집적화가 더 높아짐에 따라 모든 본딩 포인트들을 다이 표면 상에 제공하는 것은 여전히 매우 어렵다. 다이 상의 핀 카운트는 영역 어레이에서 핀들의 재배선이 달성되기 어렵도록 집적화가 더 높아짐에 따라 증가한다. 핀들의 재배선이 성공적이라 하더라도, 핀들 사이의 거리는 인쇄 회로 기판(PCB)의 피치를 충족시키기에 너무나 작다. 즉, 종래 기술의 이러한 공정 및 구조는 거대한 크기의 패키지로 인하여 생산량 및 신뢰성 문제를 겪을 것이다. 전자의 방법의 추가적인 단점은 더 높은 비용과 제조를 위해 시간 소모적이라는 것이다.
상기한 WLP 기술의 이점들에도 불구하고 몇 가지 문제점이 WLP 기술의 수용에 영향을 미치며 여전히 존재한다. 예를 들어, WLP 구조의 재료들 사이의 열팽창계수(CTE) 차이(오매칭)는 구조의 기계적 불안정성에 대한 또 다른 결정적인 요인이 된다. 미국특허 제6,271,469호에 의해 개시된 패키지 구조는 CTE 오매칭 문제를 겪는다. 이것은 종래기술이 몰딩 콤파운드에 의해 인캡슐레이트된 실리콘 다이를 이용하기 때문이다. 알려진 것처럼, 실리콘 재료의 CTE는 2.3이나 몰딩 콤파운드의 CTE는 약 20-80이다. 이 배열은 콤파운드 및 유전체 재료들의 경화 온도가 더 높음으로 인하여 공정 중 칩 위치가 시프트되도록 하며, 상호 접속 패드들이 시프트되어 생산성 및 성능 문제를 야기한다. 온도 사이클링 중 원래의 위치로 되돌아오기는 어렵다(이것은 Tg에 가깝거나/높은 경화 온도라면 에폭시 수지 특성에 의해 야기된다). 이것은 종래 구조의 패키지가 대형 사이즈로 가공될 수 없다는 것을 의미하며 이것은 더 높은 제조 비용을 유발한다.
나아가, 몇가지 기술들은 기판의 상부 표면 상에 직접 형성된 다이의 이용을 포함한다. 알려진 것처럼, 반도체 다이의 패드들은 재배선층(redistribution layer; RDL)을 포함하는 재배선 공정들을 통해 영역 어레이 타입에서 복수의 금속 패드들로 재배선될 것이다. 빌드업층은 패키지의 사이즈를 증가시킬 것이다. 그러므로 패키지의 두께가 증가된다. 이것은 칩의 크기를 감소시키려는 요구와 충돌할 것이다.
나아가 종래기술은 "패널" 타입 패키지를 형성하기 위해 복잡해진 공정을 거친다. 인캡슐레이션 및 몰드 재료의 주입을 위한 몰드툴을 요한다. 이것은 콤파운드를 열 경화한 이후 뒤틀림으로 인하여 동일 레벨로 다이의 표면 및 콤파운드를 제어하기 쉽지 않으며, CMP 공정이 평평하지 않은 표면을 연마하기 위해 요구될 수 있다. 그러므로 비용이 증가한다.
상기한 관점에서, 본 발명은 상기한 문제점을 극복하기 위하여 패널 레벨 패키지(PLP)를 위한 사이드 바이 사이드 구성을 가진 멀티칩들을 구비하는 새로운 구조 및 방법을 제공한다.
본 발명은 몇가지 바람직한 실시예들을 기술할 것이다. 그러나 본 발명은 이러한 상세한 설명들을 제외하고 다른 실시예들로 널리 수행될 수 있다는 것이 이해된다. 본 발명의 범위는 이들 실시예들로 제한되지 않으며 다음의 청구항들에 따라야 한다.
본 발명의 하나의 목적은 초박(super thin) 패키지의 새로운 구조를 제공할 수 있는 반도체 디바이스 패키지의 구조 및 그 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 기판 및 PCB가 동일한 열팽창계수(CTE)를 가짐으로 인하여 더 나은 신뢰성을 제공할 수 있는 반도체 디바이스 패키지 구조 및 그 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 디바이스 패키지를 형성하는 간단한 공정을 제공할 수 있는 반도체 디바이스 패키지 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 낮은 비용 및 높은 생산율을 제공할 수 있는 반도체 디바이스 패키지 및 그 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 낮은 핀 카운트 장치에 대한 좋은 솔루션을 제공할 수 있는 반도체 디바이스 패키지 및 그 방법을 제공하는 것이다.
본 발명은 다이 수용 스루홀들, 결합 스루홀들 구조, 및 상부 표면 상에 제1 접점 패드들을, 하부 표면 상에 제2 접점 패드들을 갖는 기판; 상기 다이 수용 스루홀들 내에 각각 배치되며 제1 본딩 패드들을 갖는 제1 다이 및 제2 본딩 패드들을 갖는 제2 다이; 상기 제1 다이 및 상기 제2 다이 아래 형성된 제1 부착 재료; 상기 제1 및 제2 다이와 상기 기판의 상기 다이 수용 스루홀들의 측벽들 사이의 갭에 충진되는 제2 부착 재료; 상기 제1 본딩 패드들 및 상기 제1 접점 패드들 사이를 결합하고 또한 상기 제2 본딩 패드들 및 상기 제1 접점 패드들 사이를 결합하기 위해 형성된 본딩 와이어들; 및 상기 본딩 와이어들, 상기 제1 다이, 제2 다이 및 상기 기판 상에 형성된 유전체층을 포함하는 반도체 디바이스 패키지의 구조를 제공한다. 다음으로, 빌드업층들이 하부면 상에 RDL 및 볼 어레이를 형성하기 위하여 기판의 하부 표면 및 상기 제1 다이 및 상기 제2 다이의 후면 상에 형성된다.
본 발명은 다이 수용 스루홀들, 결합 스루홀들 구조 및 상부 표면 상의 제1 접점 패드들 및 하부 표면 상의 제2 접점 패드들을 갖는 기판을 제공하는 단계; 제1 본딩 패드들을 갖는 제1 다이 및 제2 본딩 패드들을 갖는 제2 다이를 피크앤 플레이스 미세 정렬 시스템에 의하여 원하는 피치로 다이 재배선 툴 상에서 재배선시키는 단계; 상기 기판을 상기 다이 재배선 툴에 본딩하는 단계; 상기 제1 다이 및 상기 제2 다이의 후면 상에 제1 부착 재료를 코팅하는 단계; 상기 제1 및 제2 다이 에지와 상기 기판의 상기 다이 수용 스루홀들 사이의 공간으로 제2 부착 재료를 충진하는 단계; 상기 다이 재배선 툴로부터 패키지 구조를 분리하는 단계; 상기 제1 본딩 패드들 및 상기 제1 접점 패드들을 결합하고 상기 제2 본딩 패드들 및 상기 제1 접점 패드들을 결합하기 위해 본딩 와이어들을 형성하는 단계; 상기 제1 다이, 상기 제2 다이의 활성 표면 및 상기 기판의 상부 표면 상에 유전체층을 프린팅하는 단계; 상기 기판의 하부 표면, 상기 제1 다이의 후면, 상기 제2 다이의 후면(또는 제1 부착 재료) 상에 빌드업층들(RDL 및 볼 어레이)을 형성하는 단계; 및 싱귤레이션을 위하여 개별 다이로 절단하기 위해 테이프 상에 상기 패키기 구조를 마운팅하는 단계를 포함하는 반도체 디바이스 패키지를 형성하는 방법을 제공한다.
본 발명은 다이 수용 스루홀들, 결합 스루홀들 구조 및 상부 표면 상의 제1 접점 패드들 및 하부 표면 상의 제2 접점 패드들을 갖는 기판을 제공하는 단계; 상기 기판을 다이 재배선 툴에 본딩하는 단계; 제1 본딩 패드들을 갖는 제1 다이 및 제2 본딩 패드들을 갖는 제2 다이를 피크앤 플레이스 미세 정렬 시스템에 의하여 원하는 피치로 상기 다이 재배선 툴 상에 재배선시키는 단계; 상기 제1 본딩 패드들 및 상기 제1 접점 패드들을 결합하고 상기 제2 본딩 패드들 및 상기 제1 접점 패드들을 결합하기 위해 본딩 와이어들을 형성하는 단계; 상기 제1 다이, 상기 제2 다이의 활성 표면 및 상기 기판의 상부 표면 상에, 다이 에지와 상기 기판의 상기 다이 수용 스루홀들 사이의 갭으로 충진되는 유전체층을 형성하는 단계; 상기 다이 재배선 툴로부터 패키지 구조를 분리하는 단계; 상기 기판의 하부 표면, 상기 제1 다이의 후면, 상기 제2 다이의 후면(또는 제1 부착 재료) 상에 빌드업층들(RDL 및 볼 어레이)을 형성하는 단계; 및 싱귤레이션을 위하여 개별 다이로 절단하기 위해 테이프 상에 상기 패키기 구조를 마운팅하는 단계를 포함하는 반도체 디바이스 패키지를 형성하는 방법을 제공한다.
본 발명은 첨부되는 도면과 결합하여 다음의 상세한 설명을 참조함으로써 더 잘 이해될 것이므로 상기한 측면들 및 본 발명의 많은 이점들이 더 쉽게 이해될 것이다.
다음의 설명에서, 많은 구체적 설명들은 본 발명의 실시예들의 완전한 이해를 위하여 제공된다. 본 발명의 바람직한 실시예들을 제한하려는 목적이 아니라 예시하려는 목적을 위해 다음의 설명을 이제부터 참조한다. 그러나 관련분야에서 통상의 지식을 가진 자는 본 발명이 하나 또는 그 이상의 구체적 기재사항들 없이 또는 다른 방법들, 구성성분들, 재료들 등으로 실시될 수 있다는 것을 인식할 것이다.
도 1을 참조하면, 본 발명의 실시예들 중 하나에 따른 반도체 디바이스 패키지(100)의 횡단면도가 도시된다. 패키지(100)는 제1 다이(104) 및 제2 다이(132)를 갖는 기판(102)을 포함한다. 도 1에서, 기판(102)은 제1 다이(104) 및 제2 다이(132)를 수용하기 위해 그 안에 형성된 다이 수용 스루홀들(105)을 갖는다. 다이 수용 스루홀들(105)은 기판(102)을 관통하여 기판(102)의 상부 표면으로부터 하부 표면으로 형성된다. 다이 수용 스루홀들(105)은 기판(102) 내에 미리 형성된다. 제2 부착 재료(107)은 제1 다이(104) 및 제2 다이(132) 및 다이 수용 스루홀들(105)의 측벽들 사이의 공간 내에 재충진된다. 제1 부착 재료(106)는 제1 다이(104) 및 제2 다이(132) 각각의 하부 표면 상에 코팅(또는 테이프)된다. 제1 부착 재료(106) 및 제2 부착 재료(107)에 대하여 동일한 재료를 이용할 수 있다.
기판(102)는 그 안에 형성된 결합 스루홀들 구조(114)를 더 포함한다. (유기 기판에 대해) 제1 접점 패드들(113) 및 제2 접점 패드들(115)이 각각 결합 스루홀들 구조(114)의 상부 표면 및 하부 표면 및 기판(102)의 상부 표면 및 하부 표면의 일부 상에 형성된다. 전도성 재료는 전기적 연결을 위해 결합 스루홀들 구조(114)로 재충진된다.
선택적으로, 금속 또는 전도층(110)이 다이 수용 스루홀들(105)의 측벽 상에 코팅되며, 즉, 금속층(110)이 제2 부착 재료(107) 및 기판(102)에 의해 둘러싸이는 제1 다이(104) 사이 및 제2 부착 재료(107) 및 기판(102)에 의해 둘러싸이는 제2 다이(132) 사이에 형성된다. 이것은 특정 부착 재료들을 이용함으로써, 특히 고무 타입 부착 재료들을 이용함으로써 다이 에지와 기판(102)의 다이 수용 스루홀들(105)의 측벽 사이의 부착력을 향상시킬 수 있다.
제1 다이(104) 및 제2 다이(132)는 각각 기판(102) 상에 다이 수용 스루홀들(105) 내에 각각 배치된다. 아는 바와 같이, 제1 본딩 패드들(108)은 제1 다이(104)의 상부 표면 내에 형성되며, 제2 본딩 패드들(134)은 제2 다이(132)의 상부 표면 내에 형성된다. 본딩 와이어들(112)은 제1 본딩 패드들(108) 및 제1 접점 패드들(113) 사이에 결합되며, 또한 제2 본딩 패드들(134) 및 제1 접점 패드들(113) 사이에 결합된다. 유전체층(118)은 본딩 와이어들(112) 및 제1 다이(104)의 상부 표면, 제2 다이(132) 및 기판(102)을 덮도록 상부 표면 상에 형성된다. 다음으로, 빌드업층들이 기판(102)의 하부 표면 및 제1 다이(104) 및 제2 다이(132)의 후면 상에 형성된다. 이후 복수의 전도성 범프들(120)이 표면 상에 솔더 페이스트를 프린팅하는 방법을 통해 하부 표면 상에 형성되며, 솔더 페이스트를 리플로우 하기 위해 리플로우 공정을 수행하는 단계가 뒤따른다. 전도성 범프들(120)이 제2 접점 패드들(115)에 결합될 수 있다. 따라서 제1 다이(104) 및 제2 다이(132)는 결합 스루홀들 구조(114)를 통해 전도성 범프들(120)과 전기적으로 결합될 수 있다.
유전체층(118)은 패키지에 손상을 일으킬 수 있는 외력으로부터 패키지를 보호하기 위하여 이용된다. 금속층(110) 및 제2 부착 재료(107)는 제2 부착 재료(107)가 탄성 특성을 가짐으로 인하여 온도 사이클링 중 제1, 제2 다이(104, 132) 및 기판(102) 사이의 열적 기계적 응력을 흡수하는 버퍼 영역들로서 작용한다. 상기한 구조는 볼 그리드 어레이(BGA) 타입 패키지를 구축한다.
하나의 실시예에 있어서, 기판(102)의 재료는 에폭시 타입 FR5, FR4 또는 BT(비스말레이미드 트리아진 에폭시)를 포함한다. 기판(102)의 재료는 또한 금속, 합금, 유리, 실리콘, 세라믹 또는 인쇄 회로 기판(PCB)일 수 있다. 합금은 합금42(42%Ni-58%Fe) 또는 코바(Kovar)(29%Ni-17%Co-54%Fe)를 포함한다. 나아가 합금 금속은 바람직하게 팽창계수가 소형 전자 회로에서 실리콘 칩들과 결합하기에 적합한 니켈 철 합금이며, 니켈 42% 및 제1철(ferrous)(철(iron)) 58%로 구성되는 합금42로 이루어진다. 합금 금속은 또한 니켈 29%, 코발트 17% 및 제1철(ferrous)(철(iron))54%로 이루어질 수 있다.
바람직하게, 기판(102)의 재료는 에폭시 타입 FR5, BT와 같은 유기 기판, 형성된 스루홀들을 갖는 PCB 또는 사전(pre) 에칭 회로를 갖는 Cu 금속이다. 바람직하게, 열팽창계수(CTE)는 마더 보드(PCB) 중 하나와 동일하며, 이후 이에 따라 본 발명은 기판(102)의 CTE가 PCB(또는 마더 보드)의 CTE와 매칭함으로 인하여 더 나 은 신뢰성 구조를 제공할 수 있다. 바람직하게 높은 유리 전이 온도(Tg)를 갖는 유기 기판은 에폭시 타입 FR5 또는 BT(비스말레이미드 트리아진) 타입 기판이다. Cu 금속(CTE 약 16)이 또한 이용될 수 있다. 유리, 세라믹, 실리콘이 또한 기판으로 이용될 수 있다. 제2 부착 재료(107)는 실리콘 고무 탄성 재료들로 형성된다.
하나의 실시예에 있어서, 제1 부착 재료(106) 및 제2 부착 재료(107)의 재료는 실록산 폴리머(SINR), WL5000, 고무 에폭시, 액체 콤파운드 및 폴리이미드(PI)를 포함한다. 제1 부착 재료(106)는 또한 금속 재료가 포함될 수 있다. 나아가 유전체층(118)의 재료는 액체 콤파운드, 수지, 실리콘 고무 및 에폭시 타입 콤파운드를 포함한다.
도 2를 참조하면, 본 발명에 따른 반도체 디바이스 패키지(100)의 구조의 상면도가 도시된다. 패키지(100)의 상면은 기판(102), 제1 본딩 패드들(108)을 갖는 제1 다이(104) 및 제2 본딩 패드들(134)를 갖는 제2 다이(132)를 포함한다. 제1 및 제2 다이(104, 132)는 제1 부착 재료(106) 상에 형성된다. 복수의 제1 접점 패드들(113)이 기판(102)의 에지 주변 및 제1 다이(104) 및 제2 다이(132)의 주변부들에 형성된다. 나아가 패키지(100)는 제1 본딩 패드들(108), 제2 본딩 패드들(134) 및 제1 접점 패드들(113)을 결합하기 위해 복수의 본딩 와이어들(112)을 더 포함한다. 본딩 와이어들(112)는 유전체층(118)의 형성 이후에는 보이지 않는다는 것이 주지된다.
나아가 본 발명은 제1 및 제2 다이(104, 132)의 주변부들 사이에 형성된 접점 범프들(111)을 결합하기 위해 배선 회로들(140)을 포함한다. 다른 말로 하면, 기판(102)의 에지 영역 상에 형성되고 둘러싸여진 제1 접점 패드들(113)은 배선 회로들(140) 및 접점 범프들(111)을 통해 제1 및 제2 다이(104, 132)에 전기적으로 결합될 수 있다.
도 3에서, 본 발명에 따른 반도체 디바이스 패키지(100) 구조의 저면도가 도시된다. 패키지(100)의 후면은 기판(102)(솔더 마스크층은 도면 상에 도시되지 않는다) 및 그 안에 형성된 제2 부착층(107)을 포함하며, 기판(102)의 주변 사이에 복수의 제2 접점 패드들(115)이 있다. 패키지(100)는 금속 스퍼터링 및/또는 전기 도금을 이용함으로써 제1 다이(104), 제2 다이(132)의 후면 상에 형성된 제1 부착 재료(106) 및 촘촘한 점선 영역으로 도시된 바와 같이 열 전도성을 높이기 위하여 제2 부착 재료(107)를 포함한다. 바람직한 실시예에 있어서, 다이 후면 상의 금속 스퍼터링은 Ti/Cu를 포함하며, 다이의 후면 상의 금속 전기 도금은 Cu/Ni/Au를 포함한다. 솔더 페이스트에 의하여 인쇄 회로 기판(PCB)와 솔더 결합될 수 있으며 이것은 인쇄 회로 기판의 구리 급속을 통해 (다이스에 의하여 생성된)열을 배출할 수 있다.
나아가 본 qkfuad은 또한 제2 접점 패드들(115) 및 전도성 범프들(120) 사이에 결합을 위해 하부 표면 상에 형성된 재배선층(RDL) 트레이스들(150)을 포함한다. 다른 말로 하면, 제1 다이(104) 및 제2 다이(132)는 결합 스루홀들 구조(114) 및 재배선층(RDL) 트레이스들(150)을 통해 전도성 범프들(120)에 전기적으로 결합될 수 있다.
도 4를 참조하면, 본 발명에 따른 반도체 디바이스 패키지(100) 구조의 횡단 면도가 도시된다. 제1 접점 패드들(113)은 결합 스루홀들 구조(114)에 대해 형성된다. 결합 스루홀들 구조(114)는 스크라이브 라인(230)에 위치된다. 다른 말로 하면, 각 패키지는 절단된 이후 반절의 스루홀들 구조를 가진다. 이는 SMT 공정 중 솔더 결합(solder join) 품질을 향상시킬 수 있으며 또한 풋프린트(foot print)를 감소시킬 수 있다. 유사하게 반절의 스루홀들 구조(114)는 다이 수용 스루홀들(105)(도면에 미도시)의 측벽 상에 형성될 수 있으며, 이것은 전도층(110)을 대치할 수 있다. 그렇지 않다면, 패키지(100)는 또한 더 높은 핀 카운트에 적용될 수 있다. 그러므로, 본 발명의 페리퍼럴 타입 포맷(peripheral type format)은 낮은 핀 카운트 디바이스에 대해 좋은 솔루션을 제공할 수 있다.
본 발명의 측면에 따르면, 본 발명은 다이 수용 스루홀들(105) 및 결합 스루홀들 구조(114)를 갖는 반도체 디바이스 패키지(100)를 형성하는 방법을 더 제공한다.
먼저, 다이 수용 스루홀들(105), 결합 스루홀들 구조(114) 및 기판(102)의 상부 표면 상에 제1 접점 패드들(113) 및 하부 표면 상에 제2 접점 패드들(115)을 갖는 기판(102)이 제공되며, 여기서 다이 수용 스루홀들(105), 결합 스루홀들 구조(114), 제1 접점 패드들(113) 및 제2 접점 패드들(115)이 기판(102) 내에 형성된다. 제1 본딩 패드들(108)을 갖는 제1 다이(104) 및 제2 본딩 패드들(134)을 갖는 제2 다이(132)가 피크앤 플레이스 미세 정렬 시스템(pick and place fine alignment system)에 의하여 원하는 피치로 다이 재배선 툴(미도시) 상에 재배선된다. 기판(102)은 다이 재배선 툴 상에 본딩되며, 즉, 제1 다이(104) 및 제2 다 이(132)의 활성 표면은 각각 패터닝된 글루들(미도시)로 다이 재배선 툴 상에 각각 부착된다. 제2 부착 재료(107)가 제1 및 제2 다이(104, 132) 사이의 공간으로 충진되며, 제1 부착 재료(106)는 제1, 제2 다이(104, 132)의 후면 상에 코팅되며, 제1 및 제2 부착 재료(106, 107)는 경화된다. 하나의 실시예에 있어서, 제1 부착 재료(106) 및 제2 부착 재료(107)는 동일한 재료가 될 수 있다. 이후 패키지 구조는 다이 재배선 툴로부터 분리된다.
제1 본딩 패드들(108), 제1 접점 패드들(113) 및 제2 본딩 패드들(134)(패턴 글루들이 제1 본딩 패드들(108), 제1 접점 패드들(113) 및 제2 본딩 패드들(134)의 표면에 남아 있을 수 있다)의 상부 표면을 클리닝한 이후, 본딩 와이어들(112)이 제1 본딩 패드들(108)을 제1 접점 패드들(113)에 결합시고 제2 본딩 패드들(134)를 제1 접점 패드들(113)에 결합시키도록 형성된다. 유전체층(118)은 본딩 와이어들(112), 제1 다이(104), 제2 다이(132) 및 기판(102)을 보호하기 위하여 코팅(또는 프린트 또는 디스펜싱)되어 제1, 제2 다이(104, 132) 및 기판(102)의 상부 표면 상에서 경화된다. 다음으로 빌드업층들이 기판(102)의 하부 표면 및 제1 다이(104) 및 제2 다이(132)의 후면 상에 형성된다; 하부면 상에 RDL 및 볼 어레이를 형성하기 위해서이다. 이후 단자 접점 패드들이 솔더 페이스트(또는 볼)를 프린팅함으로써 제2 접점 패드들(115) 상에 형성된다. 이후 복수의 전도성 범프들(120)이 IR 리플로우 방법에 의하여 형성되며 제2 접점 패드들(115)에 결합된다. 이어서, 패키지 구조는 싱귤레이션(singulation)을 위하여 개별 다이로 절단하도록 테이프 상에 마운트된다.
선택적으로, 금속 또는 전도층(110)이 기판(102)의 다이 수용 스루홀들(105)의 측벽 상에 형성되며, 이 금속은 기판의 제조 중 미리 형성된다. 금속 필름(또는 층)이 더 나은 열관리 탐구(thermal management inquiry)를 위하여 제1 부착 재료(106)로서 제1 및 제2 다이(104, 132)의 후면 상에 스퍼터링 또는 도금될 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 또한 반도체 디바이스 패키지(100)를 형성하는 또 다른 방법을 제공한다. 단계들은 기판(102)의 상부 표면 상에 다이 수용 스루홀들(105), 결합 스루홀들 구조(114), 제1 접점 패드들(113)과 하부 표면 상에 제2 접점 패드들(115)을 갖는 기판(102)을 제공하는 단계를 포함한다. 기판(102)은 다이 재배선 툴에 본딩된다. 다른 말로 하면, 기판(102)의 (솔더 조인을 위한) 활성 표면은 패터닝된 글루들(patterned glues)(미도시)로 다이 재배선 툴 상에 접착된다. 제1 다이(104)는 제1 본딩 패드들(108)을 구비하며, 제2 다이(132)는 제2 본딩 패드들(134)을 구비한다. 제1 부착 재료(106)(선택적)는 제1 다이(104) 및 제2 다이(132)의 후면 상에 형성된다. 제1 및 제2 다이(104, 132)는 피크앤 플레이스 미세 정렬 시스템에 의하여 원하는 피치로 다이 재배선 툴 상에 재배선된다. 이후 본딩 와이어들(112)이 제1 본딩 패드들(108)을 제1 접점 패드들(113)에, 제2 본딩 패드들(134)을 제1 접점 패드들(113)에 결합하기 위해 형성된다.
다음으로, 유전체층(118)이 본딩 와이어들(112)을 충분히 커버하기 위해 제1, 제2 다이(104, 132)의 활성 표면 및 기판(102)의 상부 표면 상에 형성되며 다이 에지 및 다이 수용 스루홀들(105)의 측벽 사이의 갭으로 제2 부착 재료(107)로서 충진되며 유전체층(118)은 경화된다. 패키지 구조가 다이 재배선 툴로부터 분리된 이후, 기판(102) 및 제1 부착 재료(106)의 후면은 클린된다.
택일적으로, 단자 접점 패드들이 솔더 페이스트(또는 볼)를 프린트함으로써 제2 접점 패드들 상에 형성된다; 빌드업층들은 기판(102)의 하부 표면, 제1 다이(104) 및 제2 다이(132)의 후면 상에 하부면 상에 RDL 및 볼 어레이를 형성하기 위하여 형성된다. 선택적으로, 복수의 전도성 범프들(120)이 형성되어 제2 접점 패드들(115)에 결합된다. 이어서, 패키지 구조(100)는 다이 싱귤레이션을 위하여 개별 다이로 절단하기 위하여 테이프 상에 마운트된다.
하나의 실시예에 있어서, 종래의 절단 블레이드가 싱귤레이션 공정 중 사용된다. 이 블레이드는 싱귤레이션 공정 중 개별 다이로 다이스를 분리하기 위하여 스크라이브 라인(230)에 배열된다.
선택적으로, 금속 또는 전도층(110)이 기판(102)의 다이 수용 스루홀들(105)의 측벽 상에 형성되며, 이는 기판(102)의 제조 중 미리 형성된다. 또 다른 공정은 시드 금속 스퍼터링, 패터닝, 전기 도금(Cu), PR 스트립핑, 금속 습식 에칭 공정 등을 포함하는 단계들을 이용함으로써 제1 부착 재료(106)를 제조하는 것이며 따라서 제1 부착 재료들(106)을 금속층으로 형성한다.
하나의 실시예에 있어서, 전도성 범프들(120)을 형성하는 단계가 적외선(IR) 리플로우 방법에 의하여 수행된다.
이 구조의 재료 및 배치는 설명하기 위하여 예시된 것으로 본 발명을 제한하 지는 않는다는 것이 주지된다. 이 구조의 재료 및 배치는 상히나 조건들의 요구사항들에 따라 수정될 수 있다.
본 발명의 측면에 따르면, 본 발명은 구께가 200㎛보다 작은 초박(super thin) 패키지의 구조를 제공하는 사이드 바이 사이드 구성을 가진 멀티칩들을 구비하는 반도체 디바이스의 구조를 제공한다. 패키지 사이즈는 멀티칩들의 크기에 따라 조절될 수 있다. 나아가 본 발명은 페리퍼럴 타입 포맷으로 인하여 낮은 핀 카운트 장치에 대해 좋은 솔루션을 제공한다. 본 발명은 신뢰성 및 생산량을 향상시킬 수 있는 반도체 디바이스 패키지를 형성하는 간단한 방법을 제공한다. 나아가 본 발명은 사이드 바이 사이드 구성을 가진 멀티칩들을 구비하는 새로운 구조를 더 제공하며, 칩 스케일 패키지 구조의 크기를 최소화할 수 있으며 더 낮은 비용 원료 및 간단한 공정으로 인하여 비용을 감소시킬 수 있다. 그러므로, 본 발명에 의하여 개시된 초박 칩 스케일 구조 및 그 방법은 종래기술에 비해 예상치 못한 효과를 제공할 수 있으며 종래기술의 문제점들을 해결할 수 있다. 이 방법은 웨이퍼 또는 패널 산업에 적용할 수 있으며 또한 다른 관련 어플리케이션들에도 적용되고 수정될 수 있다.
본 기술분야의 통상의 지식을 가진 자에게 이해되는 것처럼, 상기한 본 발명의 바람직한 실시예들은 본 발명을 제한하는 것이라기보다는 본 발명을 예시하는 것이다. 바람직한 실시예와 관련하여 본 발명을 기술한 이후 수정이 본 기술분야의 숙련자들에게 떠오를 것이다. 따라서 본 발명은 이 실시예로 제한되지 않아야 한다. 오히려 본 발명은 첨부된 청구항의 정신 및 범위 내에 포함되는 다양한 수정들 및 유사한 배열들을 커버하도록 의도되며, 본 발명의 범위는 모든 이러한 수정들 및 유사한 구조들을 포괄하도록 가장 넓은 해석에 따라야 한다.
도 1은 본 발명에 따른 반도체 디바이스 패키지 구조의 횡단면도를 도시한다.
도 2는 본 발명에 따른 반도체 디바이스 패키지 구조의 상면도를 도시한다.
도 3은 본 발명에 따른 반도체 디바이스 패키지 구조의 저면도를 도시한다.
도 4는 본 발명에 따른 반도체 디바이스 패키지 구조의 횡단면도를 도시한다.

Claims (9)

  1. 다이 수용 스루홀들, 결합 스루홀들 구조, 및 상부 표면 상의 제1 접점 패드들, 하부 표면 상의 제2 접점 패드들을 갖는 기판;
    상기 다이 수용 스루홀들 내에 각각 배치되며 제1 본딩 패드들을 갖는 제1 다이 및 제2 본딩 패드들을 갖는 제2 다이;
    상기 제1 다이 및 상기 제2 다이 아래 형성된 제1 부착 재료;
    상기 제1 및 제2 다이와 상기 기판의 상기 다이 수용 스루홀들의 측벽들 사이의 갭에 충진되는 제2 부착 재료;
    상기 제1 본딩 패드들 및 상기 제1 접점 패드들 사이를 결합하고 상기 제2 본딩 패드들 및 상기 제1 접점 패드들 사이를 결합하기 위해 형성된 본딩 와이어들; 및
    상기 본딩 와이어들, 상기 제1 다이, 제2 다이 및 상기 기판 상에 형성된 유전체층을 포함하는 반도체 디바이스 패키지의 구조.
  2. 청구항 1에 있어서, 상기 하부 표면 상에 형성되고 상기 제2 접점 패드들에 결합된 복수의 전도성 범프들을 더 포함하는 구조.
  3. 청구항 2에 있어서, 상기 전도성 범프들 및 상기 제2 접점 패드들 사이에 결합된 RDL(재배선층) 트레이스들을 더 포함하는 구조.
  4. 청구항 2에 있어서, 상기 복수의 전도성 범프들은 상기 스루홀들 구조를 통해 상기 제1 본딩 패드들 및 상기 제2 본딩 패드들과 전기적으로 결합될 수 있는 구조.
  5. 청구항 1에 있어서, 상기 기판의 상기 다이 수용 스루홀의 측벽들 상에 형성된 금속 또는 전도층을 더 포함하는 구조.
  6. 청구항 1에 있어서, 상기 제1 다이 및 상기 제2 다이의 주변부들 사이에 형성된 접점 범프들을 결합하기 위해 배선 회로를 더 포함하는 구조.
  7. 청구항 1에 있어서, 상기 기판의 하부면과 상기 제1 다이 및 상기 제2 다이의 후면 사이에 형성된 상기 제2 접점 패드들을 결합하기 위해 빌드업층들(RDL 및 볼 어레이)을 더 포함하는 구조.
  8. 다이 수용 스루홀들, 결합 스루홀들 구조 및 상부 표면 상의 제1 접점 패드들 및 하부 표면 상의 제2 접점 패드들을 갖는 기판을 제공하는 단계;
    제1 본딩 패드들을 갖는 제1 다이 및 제2 본딩 패드들을 갖는 제2 다이를 피크앤 플레이스 미세 정렬 시스템에 의하여 원하는 피치로 다이 재배선 툴 상에서 재배선시키는 단계;
    상기 기판을 상기 다이 재배선 툴에 본딩하는 단계;
    상기 제1 다이 및 상기 제2 다이의 후면 상에 제1 부착 재료를 코팅하는 단계;
    상기 제1 및 제2 다이 에지와 상기 기판의 상기 다이 수용 스루홀들 사이의 공간으로 제2 부착 재료를 충진하는 단계;
    상기 다이 재배선 툴로부터 패키지 구조를 분리하는 단계;
    상기 제1 본딩 패드들 및 상기 제1 접점 패드들을 결합하고 상기 제2 본딩 패드들 및 상기 제1 접점 패드들을 결합하기 위해 본딩 와이어들을 형성하는 단계;
    상기 제1 다이, 상기 제2 다이의 활성 표면 및 상기 기판의 상부 표면 상에 유전체층을 프린팅하는 단계; 및
    싱귤레이션을 위하여 개별 다이로 절단하기 위해 테이프 상에 패키기 구조를 마운팅하는 단계를 포함하는 반도체 디바이스 패키지를 형성하는 방법.
  9. 다이 수용 스루홀들, 결합 스루홀들 구조 및 상부 표면 상의 제1 접점 패드들 및 하부 표면 상의 제2 접점 패드들을 갖는 기판을 제공하는 단계;
    상기 기판을 다이 재배선 툴에 본딩하는 단계;
    제1 본딩 패드들을 갖는 제1 다이 및 제2 본딩 패드들을 갖는 제2 다이를 피크앤 플레이스 미세 정렬 시스템에 의하여 원하는 피치로 상기 다이 재배선 툴 상에서 재배선시키는 단계;
    상기 제1 본딩 패드들 및 상기 제1 접점 패드들을 결합하고 상기 제2 본딩 패드들 및 상기 제1 접점 패드들을 결합하기 위해 본딩 와이어들을 형성하는 단계;
    상기 제1 다이, 상기 제2 다이의 활성 표면 및 상기 기판의 상부 표면 상에 다이 에지와 상기 기판의 상기 다이 수용 스루홀들 사이의 갭으로 충진되는 유전체층을 형성하는 단계;
    상기 다이 재배선 툴로부터 패키지 구조를 분리하는 단계; 및
    싱귤레이션을 위하여 개별 다이로 절단하기 위해 테이프 상에 패키기 구조를 마운팅하는 단계를 포함하는 반도체 디바이스 패키지를 형성하는 방법.
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