JP5827393B2 - 半導体装置、電子装置、及び半導体装置の製造方法 - Google Patents

半導体装置、電子装置、及び半導体装置の製造方法 Download PDF

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Description

本発明は、インダクタを用いて信号を送受信する半導体装置、電子装置、及び半導体装置の製造方法に関する。
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する場合、フォトカプラを用いることが多い。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。しかし、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなる。これらの問題を解決する技術として、２つ（一組）のインダクタを対向配置して、各々のインダクタを誘導結合させることにより、電気信号を伝達する技術が開発されている。
特許文献１及び特許文献２には、半導体チップの多層配線を活用して、１つの半導体チップ内に、それぞれ垂直（図１）、水平（図２）の２つ（一組）のインダクタが対向配置されている。これらは、標準的なＣＭＯＳプロセスにて製造することができ、対向配置されている２つのインダクタの位置精度を高くすることができるとされている。
また、特許文献３及び特許文献４に記載の半導体装置は、第１インダクタと第２インダクタとを有している。この半導体装置において、入出力信号端子間は絶縁されている。そして第１インダクタは第１の半導体チップに設けられており、入力部に入力された電気信号に基づいて電磁信号を発生させる。また第２の半導体インダクタは第２の半導体チップに設けられており、第１インダクタからの電磁信号を受けて電気信号を発生し、発生した電気信号を出力部から出力する。第１の半導体チップと第２の半導体チップとは、それぞれ各々のリードフレーム上に設けられると共に、第１及び第２インダクタが互いに電気的に絶縁された状態で対向配置されている。これにより、第１インダクタと第２インダクタとが電気的に接触することがなく、容易に第１インダクタと第２インダクタとの間の絶縁をとることが可能となる、とされている。また、インダクタ間に厚い絶縁膜が設けられないため、この半導体装置を標準的なＣＭＯＳプロセスにて製造することが可能になる、とされている。
特開２００６−０６６７６９号公報 特開２００５−００５６８５号公報 特開２００７−１２３６５０号公報 特開２００７−１２３６４９号公報
インダクタを用いてエネルギーの送受信を行う場合、その効率を上げるためには、２つのインダクタを精度良く対向させる必要がある。このためには、第１インダクタと第２インダクタを同一の基板に形成することが好ましい。本発明者は、第１インダクタと第２インダクタとを、巻き軸方向が基板と水平方向に向けることを検討した。そしてこの場合、第１インダクタと第２インダクタの間の絶縁性に問題が生じる可能性があると考えた。
本発明によれば、配線基板と、
前記配線基板の第１面上に実装され、多層配線層を有する半導体チップと、
前記多層配線層に形成され、巻き軸方向が前記配線基板と水平方向を向いている第１インダクタと、
前記多層配線層に形成され、巻き軸方向が前記配線基板と水平方向を向いており、前記第１インダクタに対向している第２インダクタと、
前記多層配線層に形成され、前記第１インダクタと前記第２インダクタの間に位置している溝と、
を備える半導体装置が提供される。
本発明によれば、封止樹脂と多層配線層の界面には溝が形成されている。この溝は、少なくとも第１インダクタと第２インダクタの間に位置している部分の全域に形成されている。このため、第１インダクタと第２インダクタの絶縁が確保できなくなることを抑制できる。
本発明によれば、半導体装置と、
前記半導体装置を実装している実装基板と、
を備え、
前記半導体装置は、
配線基板と、
前記配線基板の第１面上に実装され、多層配線層を有する半導体チップと、
前記多層配線層に形成され、巻き軸方向が前記配線基板と水平方向を向いている第１インダクタと、
前記多層配線層に形成され、巻き軸方向が前記配線基板と水平方向を向いており、前記第１インダクタに対向している第２インダクタと、
前記多層配線層に形成され、前記第１インダクタと前記第２インダクタの間に位置している溝と、
を備える電子装置が提供される。
本発明によれば、基板と、基板上に形成された多層配線層と、前記多層配線層に形成されていて巻き軸方向が前記基板と水平方向を向いている第１インダクタと、前記多層配線層に形成されていて巻き軸方向が前記配線基板と水平方向を向いており、前記第１インダクタに対向している第２インダクタと、を備える半導体装置を形成する工程と、
前記多層配線層に、前記第１インダクタと前記第２インダクタの間に位置している溝を形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、第１インダクタと第２インダクタの絶縁が確保できなくなることを抑制できる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 半導体チップの構成を示す断面拡大図である。 図２のＡ−Ａ´断面図である。 第１インダクタ及び第２インダクタの幅を説明するための平面概略図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１に示した半導体装置を用いた電子装置の断面図である。 第１の実施形態の変形例を示す断面図である。 第２の実施形態に係る電子装置の構成を示す断面図である。 第３の実施形態に係る電子装置の構成を示す断面図である。 第４の実施形態に係る電子装置の構成を示す断面図である。 半導体装置を実装基板に実装する方法の一例を説明するための断面図である。 半導体装置を実装基板に実装する方法の一例を説明するための断面図である。 第５の実施形態に係る半導体装置の平面概略図である。 第６の実施形態に係る半導体装置の断面概略図である。 第６の実施形態に係る電子装置の断面概略図である。 第７の実施形態に係る半導体装置の断面概略図である。 第７の実施形態に係る電子装置の断面概略図である。 第８の実施形態に係る半導体装置の製造方法を示す断面図である。 第８の実施形態に係る半導体装置の製造方法を示す断面図である。 第９の実施形態に係る半導体装置の製造方法を示す断面図である。 第９の実施形態に係る半導体装置の製造方法を示す断面図である。 第９の実施形態の変形例を示す断面図である。 第１０の実施形態に係る半導体装置の構成を示す断面図である。 第１１の実施形態に係る半導体装置の構成を示す断面図である。 第１１の実施形態に係る半導体装置の変形例を示す断面図である。 第１２の実施形態に係る半導体装置の構成を示す断面図である。 第１２の実施形態に係る半導体装置の構成を示す断面図である。 第１３の実施形態に係る半導体装置の構成を示す断面図である。 第１４の実施形態に係る半導体装置の製造方法を示す断面図である。 第１５の実施形態に係る半導体装置の製造方法を示す断面図である。 第１５の実施形態に係る半導体装置の製造方法を示す断面図である。 第１６の実施形態に係る半導体装置の製造方法を示す断面図である。 第１６の実施形態に係る半導体装置の製造方法を示す断面図である。 第１７の実施形態に係る半導体装置の構成を示す断面図である。 第１８の実施形態に係る半導体装置の製造方法を示す断面図である。 図３６の変形例を示す図である。 第１９の実施形態に係る半導体チップの構成を示す平面図である。 第２０の実施形態に係る半導体装置の構成を示す図である 第２１の実施形態に係る半導体装置の構成を示す図である。 第２２の実施形態に係る半導体装置の製造方法を示す断面図である。 第２２の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）は第２３の実施形態に係る半導体装置の構成を示す平面図であり、（ｂ）は、この半導体装置の裏面図である。 図４３（ｂ）の変形例を示す図である。 図４３（ｂ）の変形例を示す図である。 （ａ）は第２４の実施形態に係る半導体装置の構成を示す平面図であり、（ｂ）は、この半導体装置の裏面図である。 図４６（ｂ）の変形例を示す図である。 第２５の実施形態に係る半導体装置の構成を示す図である。 第２６の実施形態に係る半導体チップを有する電子装置の機能ブロック図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、配線基板２００、半導体チップ１００、第１インダクタ１１２、第２インダクタ１２２、封止樹脂４００、及び溝５００を備えている。半導体チップ１００は配線基板２００の第１面上に実装されており、多層配線層１０６（図２に図示）を有している。第１インダクタ１１２は多層配線層１０６に形成されており、巻き軸方向が配線基板２００と水平方向を向いている。第２インダクタ１２２は多層配線層１０６に形成されており、巻き軸方向が配線基板２００と水平方向を向いている。第２インダクタ１２２は第１インダクタ１１２に対向している。封止樹脂４００は、配線基板２００の少なくとも第１面と、半導体チップ１００とを封止している。溝５００は、封止樹脂４００と多層配線層１０６の界面のうち、少なくとも第１インダクタ１１２と第２インダクタ１２２の間に位置している部分の全域に形成されている。以下、詳細に説明する。
半導体チップ１００は、多層配線層１０６が形成されている面すなわち能動面が、配線基板２００とは逆を向いている。半導体チップ１００は、ボンディングワイヤ３００を介して配線基板２００に接続している。封止樹脂４００は、配線基板２００の第１面、ボンディングワイヤ３００、及び半導体チップ１００の全体を封止している。そして溝５００は、封止樹脂４００の上面から半導体チップ１００の多層配線層１０６にわたって形成されている。溝５００は、半導体チップ１００を貫通していない。溝５００は、半導体チップ１００の多層配線層１０６のうち少なくとも第１インダクタ１１２及び第２インダクタ１２２が形成されている層を貫通しているのが好ましい。さらに好ましくは、溝５００は、多層配線層１０６の全体を貫通している。なお本実施形態において、第１インダクタ１１２と第２インダクタ１２２は、互いに同一の層に形成されている。
第１インダクタ１１２は半導体チップ１００の第１回路領域１１０に形成されており、第２インダクタ１２２は半導体チップ１００の第２回路領域１２０に形成されている。第１インダクタ１１２と第２インダクタ１２２の巻き数や巻き方向は、互いに同一であってもよいし、互いに異なっていてもよい。第１回路領域１１０は発振回路を有しており、第２回路領域１２０は受信回路を有している。発振回路は第１インダクタ１１２に接続しており、受信回路は第２インダクタ１２２に接続している。第１回路領域１１０（第１インダクタ１１２を含む）と第２回路領域１２０（第２インダクタ１２２を含む）は、駆動時の基準電位が互いに異なっている。第１回路領域１１０と第２回路領域１２０の基準電位の差は、例えば１００Ｖ以上である。例えば第１回路領域１１０の基準電位は３Ｖ程度であり、第２回路領域１２０は、例えば８００Ｖ程度である。そして第１回路領域１１０に形成されている回路と、第２回路領域１２０に形成されている回路は、第１インダクタ１１２及び第２インダクタ１２２を介して信号を送受信する。
図２は、半導体チップ１００の構成を示す断面拡大図である。半導体チップ１００は、シリコン基板などの基板１０２の上に、素子が形成されている素子層１０４を有している。素子層１０４が有する素子は、例えばトランジスタである。素子層１０４上には多層配線層１０６が形成されている。多層配線層１０６の最上層は、パッシベーション膜１０８になっている。第１インダクタ１１２及び第２インダクタ１２２は、素子層１０４の素子に接続している。本実施形態において第１インダクタ１１２及び第２インダクタ１２２は、多層配線層１０６に形成されている全ての配線層を用いて形成されている。
図３（ａ）は、図２のＡ−Ａ´断面図である。本図及び図２に示すように、第１インダクタ１１２及び第２インダクタ１２２は、３次元的に形成されており、螺旋形状を有している。図２に示す例では、第１インダクタ１１２及び第２インダクタ１２２は、４重の螺旋となっている。この螺旋を構成する各ループの平面形状は、互いに等しい。
図３（ｂ）は、第１インダクタ１１２及び第２インダクタ１２２の形状の変形例を示す断面図である。本図に示す例において、第１インダクタ１１２及び第２インダクタ１２２は、素子層１０４の素子に接続する部分をのぞいて、２次元的に形成されている。すなわち本図に示す例では、第１インダクタ１１２及び第２インダクタ１２２の本体部分は、同一の面内に渦巻きを形成するように延伸している。
図４は、第１インダクタ１１２及び第２インダクタ１２２の幅を説明するための平面概略図である。第１インダクタ１１２及び第２インダクタ１２２は、半導体チップ１００の幅方向で見たとき、図４（ａ）に示すように半導体チップ１００の一部に形成されても良いし、図４（ｂ）に示すように半導体チップ１００の端を除いた全体に形成されても良い。ただし、図４（ｂ）に示す構造を有する場合においても第１インダクタ１１２及び第２インダクタ１２２は、半導体チップ１００の幅方向（図中上下方向）においてはガードリング（図示せず）の内側に位置している。なお、第１インダクタ１１２と溝５００の間、及び第２インダクタ１２２と溝５００の間それぞれには、ガードリング及び配線が形成されていない。
図５及び図６は、図１に示した半導体装置の製造方法を示す断面図である。まず図５（ａ）に示すように、半導体チップ１００を準備する。この段階において半導体チップ１００は、第１インダクタ１１２及び第２インダクタ１２２を有している。半導体チップ１００は、以下のようにして作成されている。まず、シリコンウェハなどの半導体基板に、素子分離膜を形成する。次いで、半導体基板にゲート絶縁膜及びゲート電極を形成する。次いで、半導体基板にエクステンション領域を形成し、さらにゲート電極の側壁にサイドウォールを形成する。次いで、半導体基板にソース及びドレインを形成する。これにより、半導体基板にはトランジスタが形成される。次いで、半導体基板及びトランジスタ上に、多層配線層１０６を形成する。その後、必要に応じて半導体基板を半導体チップ１００に個片化する。
次いで、例えば銀ペースト、非導電性接着剤、又はＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）（図示せず）などを用いて、半導体チップ１００を配線基板２００上に搭載する。このとき、半導体チップ１００の能動面を配線基板２００とは逆側に向ける。
次いで図５（ｂ）に示すように、半導体チップ１００と配線基板２００とをボンディングワイヤ３００を用いて接続する。
次いで図６（ａ）に示すように、配線基板２００の第１面上、ボンディングワイヤ３００、及び半導体チップ１００を、封止樹脂４００を用いて封止する。封止樹脂４００は、半導体チップ１００の多層配線層１０６上にも形成される。封止樹脂４００は金型（図示せず）を用いて形成されるが、封止樹脂４００の上面は平坦に形成される。
次いで図６（ｂ）に示すように、ダイシングブレード５１０を用いて、溝５００を、封止樹脂４００の上面から多層配線層１０６に向けて形成する。なお溝５００の形成方法は、ダイシングブレード５１０を用いる方法に限定されない。
図７は、図１に示した半導体装置を用いた電子装置の断面図である。この電子装置は、図１に示した半導体装置を実装基板６００に実装した構造を有している。配線基板２００のうち第１面とは逆側の面には、外部接続端子としてのハンダボール６２０が設けられている。半導体装置は、ハンダボール６２０を介して実装基板６００に固定されている。実装基板６００は、例えばプリント基板である。
次に、本実施形態の作用及び効果について説明する。本実施形態において、第１インダクタ１１２と第２インダクタ１２２は同一の半導体チップ１００に搭載されている。従って、半導体装置の製造コストを低くすることができる。
そして封止樹脂４００と多層配線層１０６の界面（すなわち多層配線層１０６の表面）には溝５００が形成されている。溝５００は、少なくとも第１インダクタ１１２と第２インダクタ１２２の間に位置している部分の全域に形成されている。このため、封止樹脂４００と多層配線層１０６の界面に剥離が生じ、この剥離した部分を介して第１インダクタ１１２と第２インダクタ１２２を構成する金属材料がマイグレーションを起こしても、第１インダクタ１１２と第２インダクタ１２２とが導通するまでに必要な金属材料の移動距離は、溝５００が形成されていない場合と比較して長くなる。従って、第１インダクタ１１２と第２インダクタ１２２を構成する金属材料のマイグレーションに起因して第１インダクタ１１２と第２インダクタ１２２の絶縁が確保できなくなることを、抑制できる。
また第１インダクタ１１２と第２インダクタ１２２とは、同一の配線層に形成されている。従って、第１インダクタ１１２と第２インダクタ１２２を互いに異なる半導体チップに形成する場合と比較して、第１インダクタ１１２の巻き軸の中心と第２インダクタ１２２の巻き軸の中心とがずれることを抑制できる。従って、第１インダクタ１１２と第２インダクタ１２２の間の信号伝達効率を高くすることができる。また、同一層に第１インダクタ１１２及び第２インダクタ１２２を形成した半導体チップ１００を配線基板２００に搭載した後に溝５００を形成している。これにより、Ａｇペーストなど半導体チップ１００を配線基板２００に固定する層の厚さのバラツキやチップ厚のバラツキの有無に関わらず、第１インダクタ１１２の巻き軸の中心と第２インダクタ１２２の巻き軸の中心とがずれることを抑制できる。従って、第１インダクタ１１２と第２インダクタ１２２の間の信号伝達効率を高くすることができる。
また、第１インダクタ１１２と溝５００の間、及び第２インダクタ１２２と溝５００の間には、配線が形成されていない。従って、これらの間に配線が形成されている場合と比較して、第１インダクタ１１２と第２インダクタ１２２の間の信号伝達効率を高くすることができる。
また溝５００は、ダイシングブレード５１０を用いて形成することができる。従って、溝５００の形成コストを低くすることができる。
なお本実施形態において、溝５００は、第１の溝と、第１の溝の底面に形成され第１の溝より幅が狭い第２の溝との２段構造としてもよい。インダクタ間に形成される溝を幅が狭い第２の溝とすることで、インダクタ間距離を小さくすることができる。また、溝５００、又は上記第１、第２の溝の少なくとも何れかはレーザによって形成されても良い。また図８に示すように、溝５００を形成するタイミングは、半導体装置を実装基板６００に実装した後であってもよい。
また、溝５００を形成するタイミングは、樹脂封止前でも良い。半導体チップ１００が配線基板２００に搭載（固定）されているため、樹脂封止前であっても溝５００によって配線基板２００が完全に分離されていない状態であれば、第１インダクタ１１２及び第２インダクタ１２２の相対位置の精度は、両インダクタを半導体チップ１００に形成した状態そのままで維持される。また樹脂封止前であれば、例えば半導体チップ１００の外形又は半導体チップ１００の表面に形成されたパターンを基準に、溝５００の形成位置を決定できる。このため、高い位置精度で溝５００を形成することができる。これらの場合は溝５００の内を封止樹脂４００で充填しても良い。
また、溝５００によって半導体チップ１００の基板１０２を完全に分離しない形状であれば、半導体チップ１００を配線基板２００に搭載する前に溝５００を形成しても良い。この場合、ウェハから、第１インダクタ１１２及び第２インダクタ１２２が共に形成された個々の半導体チップ１００を切り出すダイシングで、溝５００を形成することなどが考えられる。
（第２の実施形態）
図９は、第２の実施形態に係る電子装置の構成を示す断面図であり、第１の実施形態における図７に対応している。本実施形態に係る電子装置は、溝５００の側面に封止層５０１が形成されている点を除いて、第１の実施形態に係る電子装置と同様の構成である。
封止層５０１は、例えばエポキシ、ポリイミド、シリコーン、アクリル樹脂、又はウレタンなどの樹脂あり、溝５００の側面から半導体チップ１００の内部に水分等が浸透することを抑制しいている。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、溝５００の側面に封止層５０１を形成しているため、溝５００の側面から電子装置の耐久性が劣化することを抑制できる。なお封止層５０１は、後述する各実施形態において形成されていても良い。
（第３の実施形態）
図１０は、第３の実施形態に係る電子装置の構成を示す断面図であり、第１の実施形態における図７に対応している。本実施形態に係る電子装置は、溝５００が半導体チップ１００を貫通している点を除いて、第１の実施形態に係る電子装置と同様の構成である。溝５００は、底部が配線基板２００に入り込んでいてもよい。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また溝５００が半導体チップ１００を貫通するようにしているため、製造ばらつきが生じても、溝５００を、多層配線層１０６と封止樹脂４００の界面を確実に貫通させることができる。また、半導体チップ１００の第１回路領域１１０と第２回路領域１２０を、基板１０２を含めて分離しているため、さらに高い絶縁耐圧を得ることができる。また、基板１０２を介して第１回路領域１１０と第２回路領域１２０の一方から他方にノイズが伝播することを抑制できる。
（第４の実施形態）
図１１は、第４の実施形態に係る電子装置の構成を示す断面図であり、第１の実施形態における図７に対応している。本実施形態に係る電子装置は、溝５００が半導体チップ１００及び配線基板２００を貫通しており、２つの半導体装置４１０，４２０に分割されている点を除いて、第１の実施形態に係る電子装置と同様の構成である。一つの半導体装置を分割することにより形成された半導体装置４１０と半導体装置４２０は対を形成しており、実装基板６００に実装される前は、一組の半導体装置として管理される。半導体装置４１０，４２０は、封止樹脂４００の上面が平坦である。そして半導体装置４１０における封止樹脂４００の上面から第１インダクタ１１２の巻き軸までの距離と、半導体装置４２０における封止樹脂４００の上面から第２インダクタ１２２の巻き軸までの距離とは、互いに等しい。
図１２及び図１３は、半導体装置４１０，４２０を実装基板６００に実装する方法の一例を説明するための断面図である。
まず図１２（ａ）に示すように、吸着装置７００を準備する。吸着装置７００の吸着面７０２は平坦になっている。吸着装置７００の内部には、吸着ノズル７１０，７２０が設けられている。吸着ノズル７１０，７２０は吸着面７０２で開放されている。
そして吸着ノズル７１０を用いて、吸着装置７００の吸着面７０２に半導体装置４１０の封止樹脂４００の上面を吸着する。
次いで図１２（ｂ）に示すように、吸着ノズル７２０を用いて、吸着装置７００の吸着面７０２に半導体装置４２０の封止樹脂４００の上面を吸着する。上記したように、半導体装置４１０における封止樹脂４００の上面から第１インダクタ１１２の巻き軸までの距離と、半導体装置４２０における封止樹脂４００の上面から第２インダクタ１２２の巻き軸までの距離とは、互いに等しい。また吸着装置７００の吸着面７０２は平坦になっている。このため、図１２（ｂ）に示す状態において、第１インダクタ１１２と第２インダクタ１２２は互いに対向する。
次いで図１３に示すように、吸着装置７００を移動させることにより、半導体装置４１０，４２０を実装基板６００上に配置する。次いで、ハンダボール６２０を加熱し、その後冷却することにより、半導体装置４１０，４２０を実装基板６００に実装する。その後、吸着装置７００から半導体装置４１０，４２０を開放する。なお、吸着装置７００が加熱機構及び冷却機構を有している場合、ハンダボール６２０の加熱及び冷却は、吸着装置７００により行われる。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、対になっている一組の半導体装置４１０，４２０は、一つの半導体装置を分割することにより形成されている。従って、半導体装置４１０，４２０の製造コストを低くすることができる。
また、半導体装置４１０，４２０は一つの半導体装置４００を分割することにより形成されており、また第１インダクタ１１２と第２インダクタ１２２は互いに同一層に形成されている。従って、半導体装置４１０における封止樹脂４００の上面から第１インダクタ１１２の巻き軸までの距離と、半導体装置４２０における封止樹脂４００の上面から第２インダクタ１２２の巻き軸までの距離とは、互いに等しい。このため、本実施形態のように、吸着装置７００の吸着面７０２のような基準となる平坦面に、半導体装置４１０の封止樹脂４００の上面と、半導体装置４２０の封止樹脂４００の上面とを吸着させると、第１インダクタ１１２と第２インダクタ１２２とを容易に対向させることができる。従って、半導体装置４１０，４２０を実装基板６００に実装させるときに、半導体装置４１０，４２０の相対位置を決めるときに必要な労力を少なくすることができる。また、１つの半導体装置４００を実装基板６００に搭載した後に、２つの半導体装置４１０，４２０に分離しても良い。本実施形態においては、半導体装置４１０と半導体装置４２０の間で配線基板２００も分離されるため、配線基板２００内における絶縁信頼性を向上することもできる。
（第５の実施形態）
図１４は、第５の実施形態に係る半導体装置の平面概略図であり、第１の実施形態における図４に相当している。本実施形態に係る半導体装置は、磁気遮蔽層１１４，１２４を備えている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。磁気遮蔽層１１４，１２４は、例えば配線層を構成する導体層を積み重ねることにより形成されており、その長さは第１インダクタ１１２，１２２よりも長い。磁気遮蔽層１１４は、第１インダクタ１１２と第１回路領域１１０の他の回路を遮蔽する位置に形成されており、磁気遮蔽層１２４は、第２インダクタ１２２と第２回路領域１２０の他の回路を遮蔽する位置に形成されている。磁気遮蔽層１１４，１２４には定電位、例えばグラウンド電位又は電源電位が与えられている。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また磁気遮蔽層１１４，１２４を備えているため、第１インダクタ１１２及び第２インダクタ１２２で発生する磁界が第１回路領域１１０及び第２回路領域１２０の他の回路の動作に影響を与えることを抑制できる。
（第６の実施形態）
図１５は、第６の実施形態に係る半導体装置の断面概略図である。本実施形態に係る半導体装置は、溝５００の中に樹脂層５２０を充填している点を除いて、第１の実施形態又は第３の実施形態に係る半導体装置と同様の構成である。樹脂層５２０は、例えばエポキシ、ポリイミド、シリコーン、又はウレタンなどの樹脂である。ただし、樹脂層５２０がエポキシである場合、樹脂層５２０は封止樹脂４００よりもフィラーの含有率が低いのが好ましい。ここでフィラーの含有率は、例えば断面においてフィラーが占める面積として定義される。そしてこれらの半導体装置を用いて、図１６に示すように、第１の実施形態と同様の電子装置を形成することができる。
本実施形態によっても、第１の実施形態又は第２の実施形態と同様の効果を得ることができる。また溝５００の中に樹脂層５２０を充填しているため、溝５００を形成したことによって半導体装置の耐久性（例えば耐湿性）が低下することを抑制できる。また、樹脂層５２０がエポキシ樹脂であり、かつ封止樹脂４００よりもフィラーの含有率が低い場合、溝５００の幅が狭い（例えば３０μｍ以下）であっても、ボイドが発生することを抑制できる。これにより、樹脂層５２０内のボイドを介して第１回路領域１１０における多層配線層１０６の界面と、第２回路領域１２０における多層配線層１０６の界面とが繋がることを抑制できる。これにより、半導体装置の耐久性（例えば耐湿性）が低下することを抑制できる。
（第７の実施形態）
図１７は、第７の実施形態に係る半導体装置の断面概略図である。本実施形態に係る半導体装置は、樹脂層５２０の中に透磁部材５２２が設けられている点を除いて、第６の実施形態に係る半導体装置と同様の構成である。透磁部材５２２は、例えば鉄などの透磁率が高い材料により形成されており、第１インダクタ１１２と第２インダクタ１２２の巻き軸を互いに結ぶ直線上に配置されている。そしてこれらの半導体装置を用いて、図１８に示すように、第１の実施形態と同様の電子装置を形成することができる。
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。また、第１インダクタ１１２と第２インダクタ１２２の間に透磁部材５２２が配置されているため、第１インダクタ１１２と第２インダクタ１２２の間の結合係数を高くすることができる。
（第８の実施形態）
図１９及び図２０は、第８の実施形態に係る半導体装置の製造方法を示す断面図である。まず図１９（ａ）に示すように、半導体チップ１００を配線基板２００上に搭載する。半導体チップ１００には、第１インダクタ１１２及び第２インダクタ１２２の代わりに、インダクタ１３０が形成されている。インダクタ１３０は、図１９（ｂ）に示すように、互いに平行な２つの配線１３２，１３４と、これらと互いに接続するループ型の複数の配線１３６を備えている。複数の配線１３６は互いに平行に形成されており、それぞれ一端が配線１３２に接続しており、他端が配線１３４に接続している。そして２つの配線１３２，１３４は、それぞれ、一端が第１回路領域１１０に設けられた発振回路に接続しており、他端が第２回路領域１２０に設けられた受信回路に接続している。
次いで、ボンディングワイヤ３００及び封止樹脂４００を形成する。これらの形成方法は、第１の実施形態と同様である。
次いで図２０（ａ）に示すように、ダイシングブレード５１０を用いて溝５００を形成する。溝５００は、インダクタ１３０が形成されている配線層を貫通している。これにより、インダクタ１３０は、溝５００により第１インダクタ１１２と第２インダクタ１２２に分割される。
その後の工程は、第１の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１の実施形態のように第１インダクタ１１２と第２インダクタ１２２を予め形成しておく場合、ダイシングブレード５１０による溝５００の形成位置に誤差が生じた場合、溝５００の形成位置が第１インダクタ１１２又は第２インダクタ１２２と重なり、第１インダクタ１１２又は第２インダクタ１２２が除去される可能性がある。本実施形態によれば、インダクタ１３０をダイシングブレード５１０で分割することにより、第１インダクタ１１２と第２インダクタ１２２とを形成している。従って、確実に第１インダクタ１１２と第２インダクタ１２２とを残すことができる。
（第９の実施形態）
図２１及び図２２は、第９の実施形態に係る半導体装置の製造方法を示す断面図である。
まず図２１（ａ）に示すように、半導体チップ１００を配線基板２００上に搭載する。このとき、半導体チップ１００の能動面を配線基板２００とは逆側に向ける。次いで、半導体チップ１００と配線基板２００とをボンディングワイヤ３００を用いて接続する。次いで、配線基板２００の第１面上、ボンディングワイヤ３００、及び半導体チップ１００を、封止樹脂４００を用いて封止する。このとき、封止樹脂４００にヒートシンク１５０を埋め込む。ヒートシンク１５０は平面視で半導体チップ１００と重なっており、一面が封止樹脂４００の上面から露出している。ヒートシンク１５０のこの一面と封止樹脂４００の上面は、同一平面を形成している。
次いで図２１（ｂ）に示すように、ダイシングブレード５１０を用いて、溝５００を、ヒートシンク１５０の上面から多層配線層１０６に向けて形成する。すなわち本実施形態では、溝５００は、ヒートシンク１５０及び封止樹脂４００を貫通している。
そして溝５００を形成した半導体装置を用いて、図２２示すように、第１の実施形態と同様の電子装置を形成することができる。
なお図２３の各図に示すように、溝５００は、半導体チップ１００を貫通していてもよい（図２３（ａ））し、半導体チップ１００及び配線基板２００を貫通していてもよい（図２３（ｂ））。また、ヒートシンク１５０と同層に位置している部分を含め、溝５００内を樹脂層５２０で充填しても良い。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。
（第１０の実施形態）
図２４は、第１０の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、溝５００の位置を除いて、第９の実施形態に係る半導体装置と同様の構成である。
本実施形態において、溝５００は、ダイシングブレード５１０を用いて、配線基板２００の底面から配線基板２００及び半導体チップ１００を貫通するように形成されている。ただし溝５００はヒートシンク１５０を貫通していない。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またヒートシンク１５０を除いて半導体装置を２分割しているが、２分割された半導体装置はヒートシンク１５０で一体になっている。このため、半導体装置を実装基板６００に実装するとき、２つの半導体装置の高さ方向の位置あわせが不要になり、半導体装置の実装時の労力が増えることを抑制できる。
（第１１の実施形態）
図２５は、第１１の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて第１の実施形態に係る半導体装置と同様の構成である。
まず、半導体チップ１００は配線基板２００の第１面にフリップチップ実装されている。半導体チップ１００の能動面と配線基板２００の第１面の間の空間は、封止樹脂（アンダーフィル樹脂）４０２によって封止されている。そして溝５００は、半導体チップ１００の裏面側から封止樹脂４０２に向けて形成されている。
なお図２５に示す例では、溝５００は、半導体チップ１００を貫通し、封止樹脂４０２は貫通していない。ただし図２６に示すように、溝５００は、半導体チップ１００及び封止樹脂４０２を貫通していてもよいし、半導体チップ１００、封止樹脂４０２、及び配線基板２００を貫通していてもよい。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
（第１２の実施形態）
図２７及び図２８は、第１２の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて第１１の実施形態にかかる半導体装置と同様の構成である。
まず、半導体チップ１００の裏面にはヒートシンク１５０が取り付けられている。そして溝５００は、少なくともヒートシンク１５０及び半導体チップ１００を貫通している。
本実施形態によっても、第１１の実施形態と同様の効果を得ることができる。
（第１３の実施形態）
図２９は、第１３の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、溝５００の位置を除いて、第１２の実施形態に係る半導体装置と同様の構成である。
本実施形態において、溝５００は、ダイシングブレード５１０を用いて、配線基板２００の底面から配線基板２００、封止樹脂４０２、及び半導体チップ１００を貫通するように形成されている。ただし溝５００はヒートシンク１５０を貫通していない。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またヒートシンク１５０を除いて半導体装置を２分割しているが、２分割された半導体装置はヒートシンク１５０で一体になっている。このため、半導体装置を実装基板６００に実装するとき、２つの半導体装置の高さ方向の位置あわせが不要になり、半導体装置の実装時の労力が増えることを抑制できる。
（第１４の実施形態）
図３０の各図は、第１４の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態において、半導体チップ１００はリードフレーム２２０に実装される。
まず図３０（ａ）に示すように、リードフレーム２２０のダイパッド２２２上に、半導体チップ１００を実装し、さらに半導体チップ１００とリードフレーム２２０のリード２２４とを、ボンディングワイヤ３００を用いて接続する。
次いで、リードフレーム２２０及び半導体チップ１００を、封止樹脂４００を用いて封止する。この工程において、封止樹脂４００の上面は平坦に形成される。
次いで図３０（ｂ）に示すように、ダイシングブレード５１０を用いて、封止樹脂４００の上面から半導体チップ１００に向けて溝５００を形成する。本実施形態において溝５００は、半導体チップ１００を貫通していない。
次いで図３０（ｃ）に示すように、ダイシングブレード５１０を用いて、封止樹脂４００及びリードフレーム２２０を半導体チップ１００別に個片化する。なお図３０（ｂ）に示した工程と図３０（ｃ）に示した工程とは、同時に行ってもよい。この場合、ダイシングブレード５１０を図中右から左に一方向に動かしつつ、溝５００の形成と個片化のための切断とが交互に行われる。ここでデュアルダイサ（ダイシングブレードが２つ以上ある装置）を用いてもよい。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。なお図３０に示す例では、リードフレーム２２０としてＱＦＮ（Quad Flat No-Lead)型の例を示したが、リードフレーム２００はＱＦＰ（Quad Flat Package）やＳＯＰ（Small Outline Package）でも良い。また、ダイパッド２２２上に半導体チップ１００を搭載した後、溝５００を形成し、溝５００内を樹脂層５２０で充填した後、半導体チップ１００を封止樹脂４００で封止しても良い。
（第１５の実施形態）
図３１及び図３２は、第１５の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態に係る半導体装置の製造方法は、溝５００の代わりに第１溝５０２及び第２溝５０４を形成する点を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。
まず、図３１（ａ）に示すように、半導体チップ１００を配線基板２００上に搭載する。次いで、半導体チップ１００と配線基板２００とをボンディングワイヤ３００を用いて接続する。次いで、配線基板２００の第１面上、ボンディングワイヤ３００、及び半導体チップ１００を、封止樹脂４００を用いて封止する。
次いで、ダイシングブレード５１０を用いて、封止樹脂４００のうち第１インダクタ１１２と第２インダクタ１２２の間に位置する部分に、第１溝５０２を形成する。このとき、第１溝５０２の底面が半導体チップ１００に到達しないようにする。
次いで、図３１（ｂ）に示すように、ダイシングブレード５１２を用いて、第１溝５０２の底部に第２溝５０４を形成する。ダイシングブレード５１２は、ダイシングブレード５１０よりも薄い。ここで、第２溝５０４の底部を、少なくとも半導体チップ１００のうち第１インダクタ１１２及び第２インダクタ１２２が形成されている層よりも下に位置させる。
このようにして、図３２に示す半導体装置が形成される。この半導体装置において、第１インダクタ１１２と第２インダクタ１２２の間には、第２溝５０４が形成されている。第２溝５０４の幅は、第１溝５０２の幅よりも小さい。
なお、第１溝５０２及び第２溝５０４の形成タイミングは、例えば、半導体チップ１００、配線基板２００、及び封止樹脂４００を有する半導体装置を個片化する前である。すなわち、上記した工程は、配線基板２００に複数の半導体チップ１００を搭載し、これら複数の半導体チップ１００を封止樹脂４００で一括封止した後に、行われる。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１インダクタ１１２と第２インダクタ１２２の間に位置する第２溝５０４の幅を狭くすることができる。このため、第１インダクタ１１２と第２インダクタ１２２を近づけて、これら２つのインダクタの結合を強くすることができる。
（第１６の実施形態）
図３３及び図３４は、まず、図３３（ａ）に示すように、半導体ウェハ４０に、素子（図示せず）、第１インダクタ１１２、及び第２インダクタ１２２を形成する。半導体ウェハ４０からは複数の半導体チップ１００が切り出されるが、これら素子、第１インダクタ１１２、及び第２インダクタ１２２は、複数の半導体チップ１００それぞれに設けられる。
次いで、半導体ウェハ４０を半導体チップ１００に個片化する前に、レーザダイシングを用いて、第１インダクタ１１２と第２インダクタ１２２の間に、溝５００を形成する。
次いで、図３３（ｂ）に示すように、ダイシングブレードを用いて、半導体ウェハ４０を複数の半導体チップ１００に個片化する。
次いで、図３４に示すように、半導体チップ１００を配線基板２００上に搭載する。次いで、半導体チップ１００と配線基板２００とをボンディングワイヤ３００を用いて接続する。次いで、配線基板２００の第１面上、ボンディングワイヤ３００、及び半導体チップ１００を、封止樹脂４００を用いて封止する。このとき、溝５００の内部に封止樹脂４００が入り込む。封止樹脂４００は、例えばエポキシ樹脂である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、半導体チップ１００を形成するときに、予め溝５００を形成することができる。このため、溝５００の位置精度を高くすることができる。
また、レーザダイシングを用いているため、溝５００の幅を狭くすることができる。このため、第１インダクタ１１２と第２インダクタ１２２を近づけて、これら２つのインダクタの結合を強くすることができる。
また、溝５００の内部には封止樹脂４００が入り込んでいる。このため、溝５００の内部に封止樹脂４００を設けない場合と比較して、第１インダクタ１１２と第２インダクタ１２２の結合強度を高めることができる。
（第１７の実施形態）
図３５は、第１７の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、溝５００に樹脂５０８を埋め込んでいる点を除いて、第１６の実施形態に係る半導体装置と同様の構成である。
樹脂５０８は封止樹脂４００とは異なる材料であり、封止樹脂４００とは透磁率が異なる。例えばポリイミド、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＭＳＱ、及びＨＳＱのいずれか一つである。
本実施形態に係る半導体装置の製造方法は、溝５００を形成した後、封止樹脂４００を形成する前に、溝５００の内部に樹脂５０８を埋め込む点を除いて、第１６の実施形態に係る半導体装置と同様である。
本実施形態によっても、第１６の実施形態と同様の効果を得ることができる。また、樹脂５０８は、封止樹脂４００に対して材料の選択の自由度が高い。従って、第１６の実施形態よりも、第１インダクタ１１２と第２インダクタ１２２の結合強度を高めることができる。
なお本実施形態において、半導体ウェハ４０を複数の半導体チップ１００に個片化する前に、溝５００内に樹脂５０８を充填しても良い。このようにすると、半導体ウェハ４０を半導体チップ１００に個片化する際に、溝５００内に切削屑などの異物が入り込むことを抑制できる。
（第１８の実施形態）
図３６は、第１８の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態に係る半導体装置の製造方法は、溝５００を形成するタイミング及び溝５００の形成方法を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本実施形態において、溝５００は、半導体ウェハ４０に素子層１０４、多層配線層１０６、及びパッシベーション膜１０８を形成する工程、すなわち所謂前工程で形成される。
具体的には、図３６（ａ）に示すように、半導体ウェハ４０に、複数のトランジスタを形成する。次いで、これらトランジスタ上及び半導体ウェハ４０上に、多層配線層１０６を形成する。このとき、多層配線層１０６には第１インダクタ１１２及び第２インダクタ１２２が形成される。次いで、多層配線層１０６上にパッシベーション膜１０８を形成する。
次いで図３６（ｂ）に示すように、パッシベーション膜１０８及び多層配線層１０６上に、マスクパターン（図示せず）を形成する。次いで、このマスクパターンをマスクとして、パッシベーション膜１０８及び多層配線層１０６をエッチングする。ここでのエッチングは、異方性エッチングが好ましい。これにより、パッシベーション膜１０８及び多層配線層１０６には溝５００が形成される。
なお、図３７（ａ）に示すように、溝５００の底部は、半導体ウェハ４０に入り込んでいても良い。また図３７（ｂ）に示すように、溝５００の少なくとも側面は、絶縁膜５０６により覆われていても良い。絶縁膜５０６は、例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮである。絶縁膜５０６は、例えば溝５００を形成した後、ＣＶＤ法又はＡＬＤ法を行うことにより、形成される。なお、絶縁膜５０６は、溝５００の底面、及びパッシベーション膜１０８上にも形成される。絶縁膜５０６を形成することにより、溝５００の側面から多層配線層１０６の中に水分等が浸入することを抑制できる。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、溝５００をエッチングにより形成しているため、溝５００の幅を狭くすることができる。このため、第１インダクタ１１２と第２インダクタ１２２を近づけて、これら２つのインダクタの結合を強くすることができる。また、溝５００を形成するときのエッチングとして異方性エッチングを用いると、溝５００の幅をさらに狭くすることができる。
（第１９の実施形態）
図３８は、第１９の実施形態に係る半導体チップ１００の構成を示す平面図である。本実施形態に係る半導体チップ１００は、溝５００が第１インダクタ１１２と第２インダクタ１２２の間にのみ形成されており、半導体チップ１００の縁までは伸びていない点を除いて、第１６〜第１８の実施形態のいずれかと同様である。
本実施形態によっても、第１６〜第１８の実施形態のいずれかと同様の効果を得ることができる。また、溝５００が第１インダクタ１１２と第２インダクタ１２２の間にのみ形成されているため、半導体装置の強度を高くすることができる。
なお、本実施形態において溝５００をエッチング（例えば異方性エッチング）により形成する場合、溝５００の長さ及び形成位置も精度が高くなる。このため、溝５００と、溝５００の周囲に位置する回路領域（トランジスタなどの素子は配線が形成される領域）とのマージンを狭くすることができるため、回路領域を広くすることができる。従って、半導体チップ１００を設計するときのレイアウト制約を小さくすることができる。
（第２０の実施形態）
図３９は、第２０の実施形態に係る半導体装置の構成を示す図である。本実施形態において、半導体チップ１００は、パッシベーション膜１０８上にポリイミド膜１０９を有している。ポリイミド膜１０９は、多層配線層１０６に設けられた電極パッド（図示せず）上に、開口を有している。
また、半導体チップ１００は、固定層８００を介して配線基板２００上に固定されている。固定層８００は、銀ペースト、又はＤＡＦである。
そして溝５００は、ポリイミド膜１０９に開口が形成されていない領域に設けられている。溝５００の底面は、配線基板２００に入り込んでいる。なお溝５００は、例えばダイシングブレード５１０を用いて形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ダイシングブレード５１０は、ポリイミド膜１０９のうち開口が形成されていない部分に溝５００を形成する。従って、溝５００を形成するときに多層配線層１０６に欠陥が入ることを抑制できる。このため、多層配線層１０６内の配線がショートすることを抑制できる。
（第２１の実施形態）
図４０は、第２１の実施形態に係る半導体装置の構成を示す図である。本実施形態に係る半導体装置は、ポリイミド膜１０９に、溝５００が形成される部分に開口を有している点を除いて、第２０の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、溝５００を形成するとき、ダイシングブレード５１０がポリイミド膜１０９を切断しなくて済むため、溝５００内にポリイミド膜１０９の切断屑が入り込むことを防止できる。
さらに、ポリイミド膜１０９の開口を基準に、溝５００を形成するときの位置出しを行うことができる。従って、溝５００の位置精度は向上する。さらに、溝５００を形成した後、ポリイミド膜１０９の開口と溝５００とが重なっているか否かを視覚的に確認することができるため、溝５００の位置を容易に検査できる。
（第２２の実施形態）
図４１及び図４２は、第２２の実施形態に係る半導体装置の製造方法を示す断面図である。まず、図４１（ａ）に示すように、半導体チップ１００を吸着装置７００の吸着面７０２に吸着する。吸着装置７００の吸着面７０２には、凹部７０４が形成されている。凹部７０４は、平面視で、第１インダクタ１１２と第２インダクタ１２２の間に位置している。本図に示す例では、半導体チップ１００は、能動面が吸着面７０２に吸着されている。ただし、半導体チップ１００が配線基板２００にフリップチップ実装される場合、半導体チップ１００は、裏面が吸着面７０２に吸着されても良い。
次いで図４１（ｂ）に示すように、例えばダイシングブレード（図示せず）を用いて、半導体チップ１００に溝５００を形成する。吸着面７０２には凹部７０４が形成されているため、ダイシングブレードが吸着装置７００に接触することを抑制できる。なお、溝５００は半導体チップ１００を貫通している。
次いで図４２に示すように、吸着装置７００を用いて、半導体チップ１００を配線基板２００上に搭載する。なお、配線基板２００の代わりにリードフレーム２２０を用いても良い。その後、ボンディングワイヤ３００及び封止樹脂４００を形成する。
なお、図４１（ａ）に示す状態において、半導体チップ１００の裏面にＤＡＦが設けられていても良い。このようにすると、半導体チップ１００が溝５００により２つに分割されている場合において、配線基板２００上に半導体チップ１００を搭載するときに、２つの個片の高さがばらつくことを抑制できる。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、半導体チップ１００を２つの個片に分割したとき、これら２つの個片の高さがばらつくことを抑制できる。従って、第１インダクタ１１２と第２インダクタ１２２の結合が弱くなることを抑制できる。
なお本実施形態において、半導体チップ１００の上面は、吸着装置７００ではなく固定部材（図示せず）に固定されてもよい。この場合、半導体チップ１００が固定部材に固定された状態で、溝５００が形成される。そして半導体チップ１００は、固定部材ごと、配線基板２００上に搭載される。このようにしても、半導体チップ１００を２つの個片に分割したとき、これら２つの個片の高さがばらつくことを抑制できる。従って、第１インダクタ１１２と第２インダクタ１２２の結合が弱くなることを抑制できる。
（第２３の実施形態）
図４３（ａ）は、第２３の実施形態に係る半導体装置の構成を示す平面図である。図４３（ｂ）は、この半導体装置の裏面図である。本実施形態に示す半導体装置は、半導体チップ１００、ボンディングワイヤ３００、及び配線基板２００を有している。この半導体装置では、ハンダボール６２０は格子状に形成されている。半導体チップ１００及び配線基板２００はいずれも矩形であり、互いに対向する辺が平行になっている。また半導体チップ１００及び配線基板２００は、互いの中心が重なっている。そして溝５００は、半導体チップ１００及び配線基板２００の中心を通っている。ただし、平面視で溝５００が通る直線Ａ上及びその周囲位置する格子点には、ハンダボール６２０が形成されていない。また、配線基板２００の４つの角部の近くには、ハンダボール６２０が配置されている。
これにより、第１回路領域１１０に接続するハンダボール６２０と、第２回路領域１２０に接続するハンダボール６２０を互いに離すことができる。従って、第１回路領域１１０と第２回路領域１２０の間の耐圧を高めることができる。また、第１回路領域１１０と第２回路領域１２０が相互に干渉することを抑制できる。
また、配線基板２００のうち直線Ａに平行な辺（図中上下方向の辺）に沿って配置されたハンダボール６２０の数は、配線基板２００のうち直線Ａに垂直な辺（図中左右方向の辺）に沿って配置されたハンダボール６２０の数よりも多い。すなわち、配線基板２００のうち直線Ａに平行な辺（図中左右方向の辺）に沿って配置されたハンダボール６２０は、間引いていない。このため、配線基板２００の裏面に配置可能なハンダボール６２０の数が減少することを抑制できる。
また、直線Ａを基準とした場合、ハンダボール６２０は線対称に配置されている。なお、ハンダボール６２０の一部は、線対称性を確保するために、ダミーであってもよい。このようにすると、溝５００を形成するときに半導体装置に熱履歴が加わる場合であっても、この熱履歴に起因した半導体装置の反りに再現性を与えることができる。すなわち、半導体装置の反りにばらつきが生じることを抑制できる。
なお、ハンダボール６２０のレイアウトは、図４４（ａ）〜（ｃ）のようにしても良い。これらの例では、図４３（ｂ）に示した例に加え、さらに、相対的に配線基板２００の中心側に位置するハンダボール６２０の一部が間引かれている。特に図４４（ａ），（ｂ）に示す例では、平面視で半導体チップ１００の中心と重なる部分にはハンダボール６２０が配置されていない。ただし、いずれの例においても、直線Ａを基準とした場合、ハンダボール６２０は線対称に配置されている。
また、図４５の各図に示す例では、第１回路領域１１０の下方に位置する領域と、リードフレーム２２０の下方に位置する領域とで、ハンダボール６２０の配置の規則性が異なっている。例えば図４５（ａ）に示す例では、一方の領域に位置するハンダボール６２０と、他方の領域に位置するハンダボール６２０は、数、及び大きさが異なっている。また図４５（ｂ）〜（ｄ）に示す例では、ハンダボール６２０の大きさは同一であるが、配置密度が異なっている。ただし、いずれの例においても、各領域のみで見た場合、ハンダボール６２０は、直線Ａと平行な直線を基準にした場合、線対称に配置されている。また図４６（ｃ），（ｄ）に示す例では、直線Ａの垂直２等分線を基準とした場合、ハンダボール６２０は線対称に配置されている。
配線基板２００のうち、第１回路領域１１０に対応する領域と第２回路領域１２０に対応する領域とで、互いに異なる設計ルールを適用しなければならない場合がある。このような場合においても、図４５に示す例によれば、各領域ごとに線対称にハンダボール６２０が配置されているため、各領域内での配線の引き回しが容易になる。
（第２４の実施形態）
図４６（ａ）は、第２４の実施形態に係る半導体装置の構成を示す平面図である。図４６（ｂ）、及び図４７の各図は、この半導体装置の裏面図である。本実施形態に示す半導体装置は、以下の点を除いて、第２３の実施形態に係る半導体装置と同様の構成である。
まず、半導体チップ１００及び配線基板２００は、互いの中心がずれており、これに伴って溝５００も配線基板２００の中心からずれている。ただし、第１回路領域１１０に対応する領域と第２回路領域１２０に対応する領域それぞれにおいて、ハンダボール６２０は、直線Ａの垂直２等分線を基準として線対称に配置されている。また、図４６（ｂ）に示す例では、直線Ａに平行な線を基準にしても、第１回路領域１１０に対応する領域と第２回路領域１２０に対応する領域それぞれにおいて、ハンダボール６２０は線対称に配置されている。このため、第１回路領域１１０に対応する領域と第２回路領域１２０に対応する領域とで、互いに異なる設計ルールを適用しなければならない場合においても、各領域内での配線の引き回しが容易になる。
（第２５の実施形態）
図４８（ａ）は、第２５の実施形態にかかる半導体装置の構成を示す図である。本実施形態において、半導体チップ１００は配線基板２００に対して斜めに配置されている。そして溝５００は、配線基板２００の対角線上に位置している。
また、図４８（ｂ）に示すように、溝５００は、配線基板２００の対角線に対して平行となっていても良い。
本実施形態によれば、半導体チップ１００を配線基板２００に載置した後、溝５００を形成する場合、溝５００を形成すべき位置、すなわちダイシングブレード５１０を通すべき位置を容易に定めることができる。また、半導体チップ１００に溝５００を形成してから配線基板２００に載置する場合、半導体チップ１００載置位置の精度を高くすることができる。
（第２６の実施形態）
図４９は、半導体チップ１００を有する電子装置の機能ブロック図である。半導体チップ１００は、上記したいずれかの実施形態に示した構造により、配線基板２００に載置されている。半導体チップ１００の第２回路領域１２０には、電力制御素子２０が形成されている。電力制御素子２０は、電源１０から負荷３０に供給される電力を制御している。
半導体チップ１００の第１回路領域１１０に位置する回路は、電力制御素子２０を制御するための回路である。ここで生成された生後信号は、第１インダクタ１１２及び第２インダクタ１２２を介して、電力制御素子２０に伝達される。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 電源
２０ 電力制御素子
３０ 負荷
４０ 半導体ウェハ
１００ 半導体チップ
１０２ 基板
１０４ 素子層
１０６ 多層配線層
１０８ パッシベーション膜
１０９ ポリイミド膜
１１０ 第１回路領域
１１２ 第１インダクタ
１１４ 磁気遮蔽層
１２０ 第２回路領域
１２２ 第２インダクタ
１２４ 磁気遮蔽層
１３０ インダクタ
１３２ 配線
１３４ 配線
１３６ 配線
１５０ ヒートシンク
２００ 配線基板
２２０ リードフレーム
２２２ ダイパッド
２２４ リード
３００ ボンディングワイヤ
４００ 封止樹脂
４０２ 封止樹脂
４１０ 半導体装置
４２０ 半導体装置
５００ 溝
５０１ 封止層
５０２ 第１溝
５０４ 第２溝
５０６ 絶縁膜
５０８ 樹脂
５１０ ダイシングブレード
５１２ ダイシングブレード
５２０ 樹脂層
５２２ 透磁部材
６００ 実装基板
６２０ ハンダボール
７００ 吸着装置
７０２ 吸着面
７０４ 凹部
７１０ 吸着ノズル
７２０ 吸着ノズル
８００ 固定層

Claims (9)

  1. 表面、前記表面とは反対側の裏面、前記表面上に形成された複数の電極パッド、前記裏面上に形成された複数の外部接続端子を有する配線基板と、
    第１主面、前記第１主面とは反対側の第２主面、前記第１主面上の第１辺、前記第１辺に沿って配置された第１インダクタを有し、前記第２主面が前記表面と対向するように搭載された第１半導体チップと、
    第３主面、前記第３主面とは反対側の第４主面、前記第３主面上の第２辺、前記第２辺に沿って配置された第２インダクタを有し、前記第４主面が前記表面と対向するように設置さえた第２半導体チップと、
    前記表面上の前記複数の電極パッドと前記第１半導体チップの前記第１主面とを電気的に接続する複数の第１ワイヤと、
    前記表面上の前記複数の電極パッドと前記第２半導体チップの前記第３主面とを電気的に接続する複数の第２ワイヤと、
    前記配線基板の表面、前記第１半導体チップ、前記第２半導体チップ、前記複数の第１ワイヤおよび前記複数の第２ワイヤを樹脂で封止する封止体と、を備え、
    前記配線基板の裏面は、平面視において第１領域、前記第１領域とは重ならない第２領域、および前記第１領域と前記第２領域との間に配置された第３領域を有し、
    前記複数の外部接続端子は、前記配線基板の前記第１領域に配置された第１接続端子、および前記配線基板の前記第２領域に配置された第２接続端子と、を含み、
    前記第１接続端子と前記第２接続端子とは、外部接続端子が配置されていない第３領域を挟んで対向し、
    前記第１半導体チップの前記第１辺と前記第２半導体チップの前記第２辺とは対向し、
    前記第１接続端子と前記第２接続端子との間隔は、前記第１辺と直交する方向において前記第１辺と前記第２辺との間隔よりも大きいことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記複数の電極パッドは、前記第１半導体チップの前記第１辺を除く外周に沿って配置された複数の第１電極パッド、および前記第２半導体チップの前記第２辺を除く外周に沿って配置された複数の第２電極パッドを含み、
    前記複数の第１電極パッドは前記複数の第１ワイヤを介して前記第１半導体チップと電気的接続され、
    前記複数の第２電極パッドは前記複数の第２ワイヤを介して前記第２半導体チップと電気的に接続されていることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記配線基板は前記第１半導体チップに対応する第１配線領域および前記第２半導体チップに対応する第２配線領域を含み、
    前記配線基板の前記第１接続端子は、前記第１配線領域を介して電気的に前記複数の第１電極パッドの一つと接続され、
    前記配線基板の前記第２接続端子は、前記第２配線領域を介して電気的に前記複数の第２電極パッドの一つと接続され、
    前記第１配線領域と前記第２配線領域は電気的に絶縁されている半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、前記第１主面上に発振回路を有する第１回路が設置され、
    前記第２半導体チップは、前記第３主面上に受信回路を有する第２回路が設置されている半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１回路と前記第２回路には、互いに異なる基準電位が与えられる半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１回路に与えられる基準電位と前記第２回路に与えられる基準電位の差は、１００Ｖ以上である半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記半導体チップは、
    平面視において、前記第１インダクタと電気的に接続されている前記第１回路と、
    平面視において、前記第２インダクタと電気的に接続されている前記第２回路と、
    を備え、前記第１インダクタと前記第２インダクタには、互いに異なる基準電位が与えられる半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１半導体チップの前記第１辺と前記第２半導体チップの前記第２辺の間に前記樹脂が封入され前記樹脂が前記配線基板の前記表面まで達している半導体装置。
  9. 請求項１に記載の半導体装置において、
    平面視において、前記第１接続端子と前記第２接続端子は、前記第１辺と前記第２辺から等距離で、前記第１辺と平行な仮想の対象線を挟んで、前記第１接続端子と前記第２接続端子とが対称に配置されている半導体装置。
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