CN110010479B - 一种射频芯片的Fan-out封装工艺 - Google Patents
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- 238000012858 packaging process Methods 0.000 title claims abstract description 8
- 238000012545 processing Methods 0.000 claims abstract description 6
- 238000011068 loading method Methods 0.000 claims abstract description 4
- 238000007789 sealing Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 61
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 39
- 239000012790 adhesive layer Substances 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 239000003822 epoxy resin Substances 0.000 claims description 14
- 238000001259 photo etching Methods 0.000 claims description 14
- 229920000647 polyepoxide Polymers 0.000 claims description 14
- 239000004814 polyurethane Substances 0.000 claims description 14
- 229920002635 polyurethane Polymers 0.000 claims description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- 238000009713 electroplating Methods 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 11
- 229910052802 copper Inorganic materials 0.000 claims description 11
- 239000010949 copper Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000005520 cutting process Methods 0.000 claims description 10
- 238000003466 welding Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 239000004332 silver Substances 0.000 claims description 6
- 239000011135 tin Substances 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 6
- 235000012431 wafers Nutrition 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000004026 adhesive bonding Methods 0.000 claims description 4
- 239000000084 colloidal system Substances 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 229910052809 inorganic oxide Inorganic materials 0.000 claims description 4
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 239000010453 quartz Substances 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000000354 decomposition reaction Methods 0.000 claims description 2
- 238000003698 laser cutting Methods 0.000 claims description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000005034 decoration Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种射频芯片的Fan‑out封装工艺,包括如下步骤:101)负载处理步骤、102)加载芯片步骤、103)底座处理步骤、104)密封步骤;本发明提供解决堆叠结构功能芯片遮挡射频芯片影响信号接收和发射的一种射频芯片的Fan‑out封装工艺。
Description
技术领域
本发明涉及半导体技术领域,更具体的说,它涉及一种射频芯片的Fan-out封装工艺。
背景技术
毫米波射频技术在半导体行业发展迅速,其在高速数据通信、汽车雷达、机载导弹跟踪系统以及空间光谱检测和成像等领域都得到广泛应用,预计2018年市场达到11亿美元,成为新兴产业。新的应用对产品的电气性能、紧凑结构和系统可靠性提出了新的要求,对于无线发射和接收系统,目前还不能集成到同一颗芯片上(SOC),因此需要把不同的芯片包括射频单元、滤波器、功率放大器等集成到一个独立的系统中实现发射和接收信号的功能。
传统封装工艺把各种功能芯片和无源器件安装在基板上,占用面积大,可靠性差,不能满足封装系统越来越小型化的趋势。业内通过贴片工艺将不同衬底不同功能的芯片集成在一起,能在较小的区域内实现芯片的堆叠和互联,大大减小了功能件的面积并增加了其可靠性,越来越成为该产业未来发展的方向。
但是射频芯片面积较大,其他辅助功能芯片面积较小,直接堆叠工艺只能采用将功能芯片贴在射频芯片上的工艺,但是射频芯片需要在表面进行信号的接收和发射,功能芯片过大可能会遮挡射频芯片的天线,给设计人员带来困扰。
发明内容
本发明克服了现有技术的不足,解决堆叠结构功能芯片遮挡射频芯片影响信号接收和发射的一种射频芯片的Fan-out封装工艺。
本发明的技术方案如下:
一种射频芯片的Fan-out封装工艺,具体处理包括如下步骤:
101)负载处理步骤:在负载上制作胶黏层,在胶黏层上制作RDL布线,在RDL上覆盖绝缘层,通过大马士革工艺把RDL焊盘引出,并完成多层布线最后引出焊盘;
在负载表面涂覆胶黏层,该胶黏层厚度在100nm到1000um,其材质环氧树脂、聚氨酯或做激光分解的无机氧化物;胶黏层表面通过光刻、电镀的工艺制作RDL,RDL包括走线和键合功能的焊盘;其中RDL金属采用铜、铝、镍、银、金或锡,RDL金属本身结构为一层或多层,其厚度范围为10nm到1000um,其中焊盘开窗的直径为10um到10000um;在RDL表面覆盖绝缘层,绝缘层采用氧化硅、氮化硅、环氧树脂或聚氨酯,其厚度范围在100nm到1000um;
通过光刻、干法刻蚀工艺在绝缘层表面制作通孔,使RDL上面的焊盘露出,然后通过电镀工艺制作金属柱,并把RDL的焊盘引出,其中金属柱采用铜、铝、镍、银、金或锡,金属柱本身结构为一层或多层,其厚度范围为10nm到1000um;通过光刻、电镀工艺在金属柱表面制作RDL和键合金属,键合金属高度范围在10nm到1000um;
102)加载芯片步骤:把射频芯片通过金属键合工艺或者胶黏工艺焊接在负载硅片的最上面的RDL层焊盘上,并覆盖绝缘层,通过CMP工艺把多余的绝缘层去除,使绝缘层表面与射频芯片表面一样平整,在绝缘层上通过光刻刻蚀和电镀工艺制作铜柱,RDL和焊盘;其中焊接温度在150到350度之间;
103)底座处理步骤:通过光刻、干法刻蚀工艺在底座上挖空腔,在空腔表面做绝缘层,厚度在10nm到100um,其材质采用氧化硅、氮化硅、环氧树脂或者聚氨酯;把功能芯片设置在空腔内,再在表面覆盖绝缘层,在绝缘层表面制作RDL和焊盘;
104)密封步骤:把负载的射频芯片和底座的功能芯片通过金属键合或胶黏接的方式焊接在一起,同时两者的互联线互联在一起;
通过光照射或者加热法将负载跟射频芯片分离,并清洗表面残留胶体,在射频芯片上方开空腔,使射频芯片发射和接收器件露出来,再切割完成单个模组的制造。
进一步的,载板、底座采用统一尺寸,其采用4,6,8,12寸中的一种尺寸,厚度范围为200um到2000um,材料采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂或聚氨酯。
进一步的,切割方式采用激光切割或者刀具切割,切割位置位于键合金属的中间。
本发明相比现有技术优点在于:本发明采用晶圆级键合工艺,把面积较大的射频芯片贴装在面积较小的功能芯片上,通过Fan-out工艺把射频芯片的引脚从正面连接到背面跟功能芯片互联,解决了堆叠结构功能芯片遮挡射频芯片影响信号接收和发射的问题。
附图说明
图1为本发明的负载示意图;
图2为本发明的负载设置较粘层示意图;
图3为本发明的图2设置负载绝缘层示意图;
图4为本发明的图3设置铜柱示意图;
图5为本发明的图4设置功能芯片示意图;
图6为本发明的图5再覆盖绝缘层示意图;
图7为本发明的图6再覆盖绝缘层示意图;
图8为本发明的负载示意图;
图9为本发明的芯片分离示意图;
图10为本发明的底座设置空腔示意图;
图11为本发明的图10制作焊盘RDL示意图;
图12为本发明的示意图。
附图标识:负载101、胶黏层102、负载RDL103、负载绝缘层104、铜柱105、焊盘106、底座201、功能芯片202、底座焊盘203、空腔301。
具体实施方式
下面详细描述本发明的实施方式,其中自始至终相同或类似的标号表示相同或类似的元件或类似功能的元件。下面通过参考附图描述的实施方式是示例性的,仅用于解释本发明而不能作为对本发明的限制。
本技术领域技术人员可以理解的是,除非另外定义,这里使用的所有术语(包括技术术语和科技术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是,诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义,并且除非像这里一样的定义,不会用理想化或过于正式的含义来解释。
下面结合附图和具体实施方式对本发明进一步说明。
如图1至图12所示,一种射频芯片的Fan-out封装工艺,包括负载101和底座201,并采用统一的尺寸,其包括4,6,8,12寸晶圆中的一种,厚度范围为200um到2000um,也可以是其他材质,包括玻璃,石英,碳化硅,氧化铝等无机材料,也可以是环氧树脂,聚氨酯等有机材料,其主要功能是提供支撑作用。具体处理包括如下步骤:
101)负载101处理步骤:在负载101上制作胶黏层102,在胶黏层102上制作负载RDL103布线,在负载RDL103上覆盖绝缘层104,通过大马士革工艺把负载RDL103焊盘106引出,并完成多层布线最后引出焊盘106。
在负载101表面涂覆胶黏层102,该胶黏层102厚度在100nm到1000um,其材质环氧树脂、聚氨酯或做激光分解的无机氧化物,即其材质可以是UV胶,热溶胶等功能的环氧树脂,聚氨酯等有机物,也可以是可以做激光分解的无机氧化物。胶黏层102表面通过光刻、电镀的工艺制作负载RDL103,负载RDL103包括走线和键合功能的焊盘106。其中负载RDL103金属采用铜、铝、镍、银、金或锡等金属材料,负载RDL103金属本身结构为一层或多层,其厚度范围为10nm到1000um,其中焊盘106开窗的直径为10um到10000um。在负载RDL103表面覆盖负载绝缘层104,负载绝缘层104可以是氧化硅或者氮化硅,也可以是环氧树脂,聚氨酯等有机物,其厚度范围在100nm到1000um。
通过光刻、干法刻蚀工艺在负载绝缘层104表面制作通孔或使负载RDL103上面的焊盘106露出,然后通过电镀工艺制作金属柱,并把负载RDL103的焊盘106引出,其中金属柱采用铜、铝、镍、银、金或锡等金属材料,金属柱本身结构为一层或多层,其厚度范围为10nm到1000um。通过光刻、电镀工艺在金属柱表面制作负载RDL103和键合金属,键合金属高度范围在10nm到1000um。
102)加载芯片步骤:把射频芯片通过金属键合工艺或者胶黏工艺焊接在负载101的最上面的负载RDL103层的焊盘106上,其中焊接温度在150到350度之间。再继续覆盖绝缘层在射频芯片背面,通过CMP工艺把多余的绝缘层去除,使绝缘层表面与射频芯片表面一样平整,其中射频芯片表面也可以有一层绝缘层不去除。在在射频芯片表面的绝缘层上通过光刻刻蚀和电镀工艺制作铜柱105,负载RDL103和焊盘106。
103)底座201处理步骤:通过光刻、干法刻蚀工艺在底座201上挖空腔301,在空腔301表面做绝缘层,厚度在10nm到100um,其材质采用氧化硅、氮化硅、环氧树脂或者聚氨酯。即其材质可以是氧化硅或者氮化硅,也可以是环氧树脂,聚氨酯等有机物。把功能芯片202设置在空腔301内,再在表面覆盖绝缘层,在绝缘层表面制作RDL103和底座焊盘203。
104)密封步骤:把负载101的射频芯片和底座201的功能芯片202通过金属键合或胶黏接的方式焊接在一起,同时两者的互联线互联在一起。通过光照射或者加热法将负载101跟射频芯片分离,并清洗表面残留胶体,在射频芯片上方开空腔301,使射频芯片发射和接收器件露出来,再切割完成单个模组的制造。
即如图8所示,通过金属键合或胶黏接的方式,把负载101和底座201上的射频芯片与功能芯片202键合在一起,使功能芯片202和射频芯片焊接在一起,同时两者的互联线互联在一起。
再如图9所示,通过光照射或者加热法使第一负载101硅片跟射频芯片分离,清洗表面残留胶体。如图12所示,通过光刻和干法刻蚀工艺在射频芯片绝缘层上方开空腔301,使射频芯片发射和接收器件露出来。切割完成单个模组的制造。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明构思的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明保护范围内。
Claims (1)
1.一种射频芯片的Fan-out封装工艺,其特征在于,具体处理包括如下步骤:
101)负载处理步骤:在负载上制作胶黏层,在胶黏层上制作RDL布线,在RDL上覆盖绝缘层,通过大马士革工艺把RDL焊盘引出,并完成多层布线最后引出焊盘;
在负载表面涂覆胶黏层,该胶黏层厚度在100nm到1000um,其材质环氧树脂、聚氨酯或做激光分解的无机氧化物;胶黏层表面通过光刻、电镀的工艺制作RDL,RDL包括走线和键合功能的焊盘;其中RDL金属采用铜、铝、镍、银、金或锡,RDL金属本身结构为一层或多层,其厚度范围为10nm到1000um,其中焊盘开窗的直径为10um到10000um;在RDL表面覆盖绝缘层,绝缘层采用氧化硅、氮化硅、环氧树脂或聚氨酯,其厚度范围在100nm到1000um;
通过光刻、干法刻蚀工艺在绝缘层表面制作通孔,使RDL上面的焊盘露出,然后通过电镀工艺制作金属柱,并把RDL的焊盘引出,其中金属柱采用铜、铝、镍、银、金或锡,金属柱本身结构为一层或多层,其厚度范围为10nm到1000um;通过光刻、电镀工艺在金属柱表面制作RDL和键合金属,键合金属高度范围在10nm到1000um;
102)加载芯片步骤:把射频芯片通过金属键合工艺或者胶黏工艺焊接在负载硅片的最上面的RDL层焊盘上,并覆盖绝缘层,通过CMP工艺把多余的绝缘层去除,使绝缘层表面与射频芯片表面一样平整,在绝缘层上通过光刻刻蚀和电镀工艺制作铜柱,RDL和焊盘;其中焊接温度在150到350度之间;
103)底座处理步骤:通过光刻、干法刻蚀工艺在底座上挖空腔,在空腔表面做绝缘层,厚度在10nm到100um,其材质采用氧化硅、氮化硅、环氧树脂或者聚氨酯;把功能芯片设置在空腔内,再在表面覆盖绝缘层,在绝缘层表面制作RDL和焊盘;
104)密封步骤:把负载的射频芯片和底座的功能芯片通过金属键合或胶黏接的方式焊接在一起,同时两者的互联线互联在一起;
通过光照射或者加热法将负载跟射频芯片分离,并清洗表面残留胶体,在射频芯片上方开空腔,使射频芯片发射和接收器件露出来,再切割完成单个模组的制造;
载板、底座采用统一尺寸,其采用4,6,8,12寸中的一种尺寸,厚度范围为200um到2000um,材料采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂或聚氨酯;切割方式采用激光切割或者刀具切割,切割位置位于键合金属的中间。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811176833.8A CN110010479B (zh) | 2018-10-10 | 2018-10-10 | 一种射频芯片的Fan-out封装工艺 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811176833.8A CN110010479B (zh) | 2018-10-10 | 2018-10-10 | 一种射频芯片的Fan-out封装工艺 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110010479A CN110010479A (zh) | 2019-07-12 |
CN110010479B true CN110010479B (zh) | 2021-04-06 |
Family
ID=67164872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811176833.8A Active CN110010479B (zh) | 2018-10-10 | 2018-10-10 | 一种射频芯片的Fan-out封装工艺 |
Country Status (1)
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