KR101925372B1 - 신규의 내장형 패키지 - Google Patents

신규의 내장형 패키지 Download PDF

Info

Publication number
KR101925372B1
KR101925372B1 KR1020180060068A KR20180060068A KR101925372B1 KR 101925372 B1 KR101925372 B1 KR 101925372B1 KR 1020180060068 A KR1020180060068 A KR 1020180060068A KR 20180060068 A KR20180060068 A KR 20180060068A KR 101925372 B1 KR101925372 B1 KR 101925372B1
Authority
KR
South Korea
Prior art keywords
die
frame
package
layer
chip
Prior art date
Application number
KR1020180060068A
Other languages
English (en)
Other versions
KR20180062999A (ko
Inventor
디러 허위츠
후앙 알렉스
Original Assignee
주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드 filed Critical 주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드
Publication of KR20180062999A publication Critical patent/KR20180062999A/ko
Application granted granted Critical
Publication of KR101925372B1 publication Critical patent/KR101925372B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

구조체는 폴리머 매트릭스내에 내장되고 매트릭스에 의해 둘러싸인 적어도 하나의 다이를 포함하고, 다이 주변의 폴리머 매트릭스를 관통하는 적어도 하나의 관통 비아를 더 포함하고, 일반적으로 적어도 하나의 비아는 양 끝이 연장되고 적어도 하나의 관통비아는 프레인을 관통한다. 다이는 하부면이 프레임의 하부면과 동일평면에 놓이도록 단자를 하부를 향하여 배치되고, 프레임은 칩 보다 두껍고, 금속이 칩의 상부면에 직접 접하고 적어도 일부분을 덮는다.

Description

신규의 내장형 패키지{NOVEL EMBEDDED PACKAGES}
본 발명은 칩 패키지에 관한 것으로, 구체적으로는 내장형 칩에 관한 것이다.
외부의 세계에 대한 인터포저 내에 칩을 내장시키는 것은 칩 패키지를 감소시키고, 외부 세계에 대한 연결을 단축시킬 수 있어서, 기판 조립 공정에 대한 다이를 제거하고 잠재적으로 신뢰성을 증가시키는 보다 단순한 제조에 의해 비용 절감을 제공한다.
본질적으로, 아날로그, 디지털 및 MEMS 칩과 같은 능동 소자를 내장시키는 개념은 칩 주위에 비아를 갖는 칩 지지 구조물 또는 기판의 구성을 포함한다.
내장형 칩을 달성하는 하나의 방법은 지지 구조물의 회로가 다이 단위 크기보다 큰 웨이퍼상의 칩 어레이 위로 칩 지지 구조물을 제조하는 것이다. 이는 팬 아웃 웨이퍼 레이어 패키징(FOWLP: Fan Out Wafer Layer Packaging)으로 알려져있다. 실리콘 웨이퍼의 크기가 증가하고 있으나, 고가의 재료 세트 및 제조 공정은 여전히 직경 크기를 12"로 한정시켜, 웨이퍼 상에 배치할 수 있는 FOWLP의 유닛의 수를 한정시킨다. 18" 웨이퍼가 연구중에 있다는 사실에도 불구하고, 요구되는 투자, 재료 세트, 및 장비는 여전히 공지되어있지 않다. 한번에 처리될 수 있는 제한된 수의 칩 지지 구조물은 FOWLP의 단가를 증가시키고, 이는 무선 통신, 가전 제품 및 자동차 시장과 같은 높은 가격 경쟁력을 요구하는 시장에 대해 너무 비싸다.
FOWLP는 또한 팬아웃 또는 팬인 회로로서 실리콘 웨이퍼 상에 배치된 금속 피처가 수 미크론으로 두께가 제한되기 때문에 성능 제한을 나타낸다. 이는 전기 저항 문제를 발생시킨다.
대안의 제조 루트는 칩들을 분리시키기 위해 웨이퍼를 분할하고(sectioning) 구리 상호연결부를 가진 유전체 층으로 구성된 패널 내에 칩을 내장시키는 것을 포함한다. 이러한 대안적인 루트의 한 가지 이점은 단일 공정에서 매우 더 많은 칩이 내장되도록 하면서 패널이 매우 더 커질 수 있다는 것이다. 예를 들면, 12" 웨이퍼는 5mm ㅧ 5 ㎜의 크기를 가진 2,500개의 FOWLP 칩이 한번에 처리될 수 있도록 하는 반면, 출원인, Zhuhai Access에 의해 사용된 현재 패널은 25" x 21"이고, 10,000개의 칩이 한 번에 처리될 수 있도록 한다. 이러한 패널 처리 가격은 온 웨이퍼 처리 보다 현저하게 더 저렴하고, 패널 당 처리량(throughput)이 온 웨이퍼 처리량 보다 4배 더 높기 때문에, 단가는 현저하게 감소되어 새로운 시장을 열 수 있다.
양 기술에 있어서, 산업에서 사용되는 라인 간격 및 트랙의 폭은 시간이 지나면서 감소되어, 15 미크론에서 10 미크론으로 감소한 것이 패널에 대한 기준이 되고, 웨이퍼에 대해서는 5 미크론에서 2 미크론으로 감소되고 있다.
내장의 이점은 많다. 와이어 본딩, 플립 칩 또는 SMD(표면 실장 장치) 납땜과 같은 제1 레벨 조립 비용이 제거된다. 다이와 기판이 무결절성으로(seamlessly) 단일한 제품 내에서 연결되어 있기 때문에 전기 성능이 개선된다. 패키징된 다이는 더 얇게 되고, 개선된 폼 팩터를 제공하며, 적층된 다이 및 PoP(Package on Package) 기술을 포함하는 내장형 다이 패키지의 상부 표면은 기타 용도에 대해 자유롭게 된다(freed up).
FOWLP 및 패널 기반의 내장형 다이 기술 모두에서, 칩은 어레이(온 웨이퍼 또는 패널)로서 패키징되고, 제조되면, 다이싱(dicing)에 의해 분리된다.
Yang의 US 2008/0157336 는 온 웨이퍼 패키지 방법을 개시한다. 전도성 비아를 갖는 그리드가 웨이퍼 위에 놓이고 칩과 합께 웨이퍼에 결합 되어진다. 웨이퍼는 이후 분리된다.
Yang의 방법은 실리콘, 금속과 폴리머 사이의 열팽창 계수(CTE)의 차이라는 문제가 있고, 재배선층(RDL) 아래에 유전체층과 그 위의 보호층이 필요하다. 이것은 비용을 증가시키고 다이패드와 재배선층 사이에서 금속 접촉을 위하여 재배선층 아래 유전체층에서 비아를 생성하는 것이 요구되고, 비아와 다이패드 사이의 정확한 얼라인먼트가 요구되기 때문에 제조공정을 복잡하게 하고 생산량을 감소시킨다.
Yang에 의해 요구되는 제조방법은 다이 위에서 별도의 유전체층을 노출시키기 위하여 복잡한 레이저 드릴링이나 포토리소그래피(photolithography)를 필요로 한다. 이것은 생산량을 감소하고 단가를 높이고 이러한 방식에 의하여 패키지 될 수 있는 다이의 범위를 제한하는 정렬과정(alignment step)을 필요로 한다. 다이패드 접점이 작아질수록 비아의 결함없는 정렬을 허용하기 위하여 유전체 비아는 축소되는 것이 필요하다고 인식된다. 게다가, Yang의 부가적인 유전체층은 다이 단자와 이 유전체층을 스케일이 다른 z축 지형에 맞출 것을 요구하는 PCB 연결 단자를 덮는다. 예를 들어, PCB 프레임에서 유전체층은 통상 10 에서 20 미크론 지름의 구리패드 단자를 덮는 것이 요구되지만, 함께 덮이는 다이의 단자는 통상 자리수가 더 작고 겨우 1에서 2 미크론의 두께이다. 유전체층이 PCB 패드 단자위에서 이를 덮기 위하여 적어도 10 미크론일 것이 요구되기 때문에, 더 작은 다이 단자 위에서는 20 미크론이 될 것이다. 10 에서 20 미크론 두께의 유전체층에서 지름이 50 미크론보다 작은 비아를 형성하는 것은 기술적으로 쉽지 않다. 신뢰성 요구에 의해 60미크론 지름의 다이 패드가 필요하며 다이 단자는 50 마이크로 미터 + 10 마이크로 미터(최적의 정렬시) 보다도 크게 유지되어야 한다. 다이 지오메트리와 다이 단자의 크기는 모두 항상 수축되고 있기 때문에 Yang이 제한한 구조의 한계는 명확하다.
따라서 여러 경우에, 부가적인 유전체층에서 비아 크기는 공정을 고려하여 최소의 지름을 가질 것이어서, 이 구조의 다양한 다이에의 적용을 제한한다.
Yang(US 2008/0157336)은 다이를 수용하는 소켓, 연결 관통구멍 및 제1접속패드를 포함하는 기판; 다이를 수용하는 소켓에 배치된 다이; 다이 아래와 다이와 다이를 수용하는 소켓의 측벽 사이의 공간을 채우며 둘러싸는 소재; 다이와 기판위에 형성된 유전체층; 유전체층과 제1접속패드 위에 형성된 재분배 층(RDL); 및 기판의 하부면과 연결관통구멍 구조아래에 형성된 제2접속패드를 포함하는 패키지 구조를 개시한다.
본 출원인의 심사중인 미국 공개특허 US 2015/279,814호, " 내장형 칩"은 제1폴리머 매트릭스 프레임내의 관통소켓에 배치된 적어도 하나의 다이를 포함하고, 상기 다이는 제2폴리머 매트릭스에 내장되고 매트릭스에 의해 둘러싸이고, 상기 다이는 그 하부면의 단자가 프레임의 하부면과 동일평면상에 있도록 배치되고, 프레임이 다이보다 두껍고, 다이는 하부면을 제외한 전체가 제2폴리머매트릭스로 구성되는 패키징 재료에 의해 둘러싸이고, 도전패드의 제1피쳐층은 다이와 프레임 하부의 동일 평면상의 배치되는 구조를 개시한다. US 2015/279,814호에 기술된 내장형칩의 이점도 불구하고, 이러한 칩은 단자의 반대편인 다이의 상부면이 열전도도가 좋지 않은 패키징 재료에 의해 덮여있어서 열방산이 열악하다.
본 발명의 실시예는 US 2015/279,814 특허에 기술된 내장형 칩의 몇몇 단점을 극복하기 위한 것이다.
본 발명은 칩의 배면 바로 위에 침착된 금속, 전형적으로는 구리를 가지는 내장형 칩 패키지에 관한 것이다. 전형적으로 금속은 칩의 양쪽 면 위에 바로 침착되어 있다.
단자측의 바로 위에 침착된 금속은 단자와 연결되고 내장형 칩을 프린트 회로 기판이나 그 밖에 유사한 것에 연결시키기 위하여 일반적으로 팬 아웃(fan out) 배치를 제공한다. 단자측에서 먼 측의 구리는 전형적으로 열 흡수원으로서 작용하고 공개특허 US 2015/279,814(명칭: 내장형 칩)와 같이 패키징 방법에서 칩의 먼 측면을 덮는 폴리머 필러보다 효과적인 열 방산을 가능하게 한다. 이는 여기서 개시된 패키징 방법을 빠른 스위칭 칩에 적당하게 한다.
관통 칩 비아에서, 칩의 뒷면 상의 구리가 전기 접속을 제공한다.
게다가, 이론적으로 본 명세서에서 언급되는 기술은 웨이퍼의 양면에서 회로와 단자를 가지는 양면 칩을 내장하는데 이용될 수 있다.
제 1 양태는 다이의 높이에 의해 떨어져 있는 단자면과 배면을 가지는 다이,
상기 다이는 제1 폴리머 매트릭스를 포함하는 프레임에 의해 둘러싸이고, 상기 프레임은 상기 다이의 높이에 비해 적어도 3 마이크론 미터 더 두꺼운 제1 프레임 면과 제2 프레임면 사이를 잇는 프레임 높이를 가지고, 상기 다이와 상기 프레임 사이의 공간은 상기 다이의 높이와 동일한 높이를 갖는 제2 폴리머 매트릭스를 포함하는 패키지 재료로 충전되고, 상기 다이의 단자와 상기 패키지 재료는 제1 프레임 면과 동일 평면에 있고, 상기 내장형 칩 패키지는 적어도 1 마이크론 두께이고 상기 다이, 패키지 재료 및 제1 프레임 면에 직접 부착되는 제 1 금속층을 더 포함하고, 제2 금속층은 상기 다이의 배면, 제2 프레임면 및 패키징에 직접 부착되어 있고 상기 프레임면 위로 적어도 1 마이크론 두께와 상기 다이와 패키지 재료면 위로 적어도 4 마이크론 미터 두께인 층에서 연장되는, 다이를 PCB 혹은 디바이스에 연결하기 위한 내장형 칩 패키지에 관한 것이다.
바람직하게는 상기 제1 금속층의 외부면은, 평평하고, 제1 끝단은 다이의 단자 위에 있고 제 2 끝단은 팬 아웃 혹은 팬 인 구조에서 상기 프레임면 영역에 있는 요소들을 포함하는 재분배층으로서의 역할을 한다.
바람직하게는 상기 제2 금속층의 외부면은 평평하고 상기 제2 금속층의 적어도 일부분은 상기 다이에 부착되고 상기 다이 위에서 상기 다이의 배면으로부터의 열방산을 위한 방열판으로 역할을 한다.
일반적으로, 상기 재분배층에서 상기 요소의 제2 끝단은 상기 내장형 칩 패키지를 PCB 혹은 디바이스에 부착시키는데 이용되는 BGA 패드, LGA 패드, 와이어본드 패드, 플립칩 패드를 포함하는 그룹으로부터 선택된다.
일반적으로, 상기 제2 금속층의 외부면은 평평하고, 적어도 두 개의 전기적으로 분리된 네트들을 가지고, 각각의 네트는 두 개의 끝단을 가지고, 제1 끝단은 상기 다이의 영역에 있고 제2 끝단은 팬 아웃 구조에서 상기 프레임 영역에 있거나 팬인 구조에서 상기 다이 영역에 있다.
선택적으로, 상기 제2층에 있는 상기 요소의 끝단 중 적어도 하나는 상기 내장형 칩 패키지를 PCB 혹은 디바이스에 부착시키기 위한 BGA 패드, LGA 패드, 와이어본드 패드, 플립칩 패드이다.
일반적으로, 상기 제1 금속층은 50 마이크론보다 작은 두께이고, 상기 제2 금속층은 200 마이크론보다 작은 두께를 가진다.
일반적으로, 상기 프레임의 높이는 500 마이크론까지 크고, 상기 다이의 두께보다 50 마이크론까지 두껍다.
몇몇 실시예에서, 상기 제1 폴리머 매트릭스와 제2 폴리머 매트릭스는 상이한 폴리머로 구성된다.
몇몇 실시예에서, 상기 제1 폴리머 매트릭스는 동일한 건식 식각 조건하에서 상기 제2 폴리머 매트릭스보다 더 느린 건식 식각율을 가진다.
선택적으로, 상기 프레임은 적어도 세라믹 미세 필러와 직조 유리 섬유 중 어느 하나를 더 포함한다.
선택적으로, 상기 프레임은 상기 프레임의 높이를 상기 제1 프레임 면에서 상기 제2 프레임면까지 연장하는 적어도 하나의 금속 비아를 더 포함한다.
선택적으로, 상기 패키지 재료는 적어도 하나의 세라믹 미세 필러와 분쇄 유리 섬유 중 하나를 더 포함한다.
몇몇 실시예에서, 상기 다이 단자면은 유전체 패시베이션 층에 의해 둘러싸이고, 상기 금속 단자와 상기 유전체 패시베이션 층은 상기 제1 프레임면과 상기 패키지재료의 면과 동일평면상에 있다.
선택적으로, 상기 금속 단자는 AL, Cu, Au, W로 구성되는 그룹으로부터 선택되는 금속을 포함하고, 상기 패시베이션 층은 폴리이미드 및 실리콘 질화물로 구성되는 그룹으로부터 선택된다.
선택적으로, 상기 제1 금속 단자층은 제1 프레임 면의 적어도 하나의 비아의 면에 연결되고, 상기 비아는 상기 제2 프레임면까지 상기 프레임을 관통한다.
선택적으로, 상기 다이의 배면에 직접 부착되는 상기 금속 층의 적어도 몇몇은 팬 아웃 구조에서 상기 다이의 배면을 상기 프레임면에 연결하는 금속 연결 피처층으로의 역할을 한다.
선택적으로, 적어도 하나의 금속 피처층은 상기 제2 프레임 면으로부터 상기 제1 프레임 면까지 상기 프레임을 관통하는 적어도 하나의 비아와 연결된다.
몇몇 실시예에서, 상기 다이는 적어도 하나의 금속 패드를 자신의 배면에 포함하고, 상기 금속 패드를 적어도 하나의 상기 단자면의 단자에 전기적으로 접속시키는 적어도 하나의 관통 실리콘 비아(TSV)를 더 포함한다.
선택적으로, 상기 금속 비아는 구리를 포함한다.
일반적으로, 상기 제1 및 제2 금속층은 구리를 포함한다.
일반적으로, 상기 제1 및 제2 금속층은 상기 구리와 상기 다이 프레임 및 패키지 재료면 사이에 샌드위치된 부착/베리어 금속층을 더 포함하고, 상기 부착/베리어는 Ti, Ta, Cr, Ti/Ta 와 Ti/W 로 이루어지는 그룹으로부터 선택된다.
일반적으로, 상기 다이는 아날로그 집적회로, 디지털 집적회로, 필터, 스위치, 플래시메모리, MEMS 칩, 센서 및 집적수동소자로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함한다.
몇몇 실시예에서, 동일한 프레임내에 복수의 다이를 포함하고, 상기 다이들은 상기 폴리머 패키지 재료에 의해 분리된다.
몇몇 실시예에서, 상기 폴리머 패키지 재료와 상기 유전체 프레임의 바(bar)에 의해 분리되는 상기 복수의 다이들을 포함한다.
몇몇 실시예에서, 상기 다이로부터 반대편에 있는 제1 금속층에 평행한 추가적인 재분배층을 더 포함하고, 그것으로부터 폴리머 유전체 재료에 의해 분리되고 그 안에서 비아에 의해 서로 연결된다.
몇몇 실시예에서, 재분배층의 외부층에서 요소의 제2 끝단은 BGA 패드, LGA 패드, 와이어본드 패드, 플립칩 패드를 포함하는 그룹으로부터 선택되고 상기 내장형 칩 패키지를 PCB 혹은 디바이스에 부착시키는데 이용된다.
몇몇 실시예에서, 상기 다이의 배면에 평행하고 상기 제2 금속층을 넘어서고, 폴리머 유전체 재료에 의해 상기 제2 금속층으로부터 분리되지만 상기 폴리머 유전체 재료를 관통하는 적어도 하나의 금속비아에 의해 상기 제2 금속층에 상호 연결되는 적어도 하나의 추가적인 금속층을 더 포함한다. 상기 외부층에서 요소의 하나의 끝단은 BGA 패드, LGA 패드, 와이어본드 패드, 플립칩 패드를 포함하는 그룹으로부터 선택되고 상기 내장형 칩 패키지를 PCB 혹은 디바이스에 부착시키는데 이용된다.
몇몇 실시예에서, 상기 다이의 배면에 평행하고 상기 제2 금속층을 넘어서고, 폴리머 유전체 재료에 의해 상기 제2 금속층으로부터 분리되지만 상기 폴리머 유전체 재료를 관통하는 적어도 하나의 금속비아에 의해 상기 제2 금속층에 상호 연결되는 적어도 하나의 추가적인 금속층을 더 포함한다.
몇몇 실시예에서, 상기 디바이스는 다이, IC 패키지, 인덕터 저항, 커패시터 혹은 집적 수동소자이다.
본 명세서에서 사용되는 마이크론의 용어는 마이크로미터를 의미하고 1x10-6m단위의 길이를 말한다.
본 발명의 실시예는 US 2015/279,814 특허에 기술된 내장형 칩의 몇몇 문제점을 해결할 수 있다.
단자측의 바로 위에 침착된 금속은 단자와 연결되고 내장형 칩을 프린트 회로 기판이나 그 밖에 유사한 것에 연결시키기 위하여 일반적으로 팬 아웃(fan out) 배치를 제공한다. 단자측에서 먼 측의 구리는 전형적으로 열 흡수원으로서 작용하고 공개특허 US 2015/279,814(명칭: 내장형 칩)와 같이 패키징 방법에서 칩의 먼 측면을 덮는 폴리머 필러보다 효과적인 열 방산을 가능하게 한다. 이는 여기서 개시된 패키징 방법을 빠른 스위칭 칩에 적당하게 한다.
관통 칩 비아에서, 칩의 뒷면 상의 구리가 전기 접속을 제공한다.
게다가, 이론적으로 본 명세서에서 언급되는 기술은 웨이퍼의 양면에서 회로와 단자를 가지는 양면 칩을 내장하는데 이용될 수 있다.
본 발명을 보다 잘 이해하기 위해 그리고 본 발명이 어떻게 효과적으로 수행될 수 있는지를 도시하기 위해, 순수하게 예시의 방법으로 첨부 도면을 참조한다.
이제, 상세하게 도면을 특정하여 참고하면, 도시된 특정한 사항들은 예시에 의한 것이고, 본 발명의 바람직한 실시예의 예시적 설명을 목적으로 하며, 본 발명의 원리 및 개념적 양태의 가장 유용하고 용이하게 이해될 수 있는 설명이라고 간주되는 것을 제공하기 위해 제시된다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 보다 상세하게 본 발명의 구조적 상세를 도시하려는 시도는 이루어지지 않았으며; 도면과 함께 취해진 설명은 본 발명의 다수 형태가 실제로 어떻게 구현될 수 있는지를 당해 기술 분야의 당업자에 명료하게 한다.
도 1은 제1 내장형 칩 구조의 간략화된 측면도이다.
도 2는 제2 내장형 칩 구조의 간략화된 측면도이다.
도 3은 제3 내장형 칩 구조의 간략화된 측면도이다.
도 4는 폴리머의 부분 혹은 내부에 다이를 위한 관통 소켓 및 소켓 주변에 관통비아를 가지는 합성 그리드의 개략도이다.
도 5은 패널의 부분인 하나의 틀이 다른 타입의 다이를 위한 소켓을 가지는지를 것을 보여주는 주변의 관통비아를 가지는 내장형 칩의 제조에 이용되는 패널의 개략도이다.
도 6은 폴리머의 혹은 도 4의 합성 프레임웍 부분의 개략도이다. 각 관통 소켓 내의 다이를 가지며, 몰딩 화합물과 같은 폴리머 패키지 재료에 의해 고정되는데 예컨대, 폴리머 패키지 재료가 다이의 가장자리를 둘러싸서 다이와 프레임 사이의 공간을 채우지만, 다이를 덮지는 않고, 프레임이 결과적으로 움푹한 다이와 패키지 재료를 넘어서 돌출한다.
도 7은 각 관통 소켓 내에서 다이를 덮고 프레임을 채우는 폴리머 패키지 재료에 의해 고정된 내장형 다이를 보여주는 프레임웍 관통 부분 단면의 개략도이다.
도 8는 내장형 다이의 종단과 관통 비아를 연결하는 팬 아웃(Fan out) 배열에서 패키지 재료가 칩 뒷면에서 제거된 내장형 칩을 포함하는 다이를 관통하는 단면의 개략도이다.
도 9은 도 1에 나타난 패키지를 밑면에서 바라본 개략도이다.
도 10은 방열판 역할을 하는 다이 위를 덮는 구리층 및 팬 인(Fan in) 단자 를 가지는 패키지 배열의 측면도이다.
도 11aaa, 11aab는 소켓이 패널에 제조되는 것, 다이가 소켓에 삽입되고, 외부와 연결되는 것, 구리 라우팅 층을 개별 혹은 양면에 가지는 내장형 다이를 포함하는 개별 패키지로 분리되는 과정을 나타내는 순서도이다.
도 11(a)에서 도 11(aa)은 도 11의 과정에 의해 얻어진 중간 구조를 간략하게 나타낸 것이다.
본 발명은 칩의 배면 바로 위에 침착된 금속, 전형적으로는 구리를 가지는 내장형 칩 패키지에 관한 것이다. 전형적으로 금속은 칩의 양쪽 면 위에 바로 침착되어 있다.
단자측의 바로 위에 침착된 금속은 단자와 연결되고 내장형 칩을 프린트 회로 기판이나 그 밖에 유사한 것에 연결시키기 위하여 일반적으로 팬 아웃(fan out) 배치를 제공한다. 단자측에서 먼 측의 구리는 전형적으로 열 흡수원으로서 작용하고 공개특허 US 2015/279,814(명칭: 내장형 칩)와 같이 패키징 방법에서 칩의 먼 측면을 덮는 폴리머 필러보다 효과적인 열 방산을 가능하게 한다. 이는 여기서 개시된 패키징 방법을 빠른 스위칭 칩에 적당하게 한다.
관통 칩 비아에서, 칩의 뒷면 상의 구리가 전기 접속을 제공한다.
게다가, 이론적으로 본 명세서에서 언급되는 기술은 웨이퍼의 양면에서 회로와 단자를 가지는 양면 칩을 내장하는데 이용될 수 있다
도 1을 참조하면, 내장형 칩 패키지(10)가 개시된다. 내장형 칩 패키지(10)는 다이(12)의 높이에 의해 분리된 단자면(14)과 배면(16)을 가지는 다이(12)를 포함한다. 다이(12)는 본 실시예에서 단자면(14)인 다이(12)의 일면(22)과 동일평면의 제1 프레임 면(20)을 가지는 프레임(18)에 의해 둘러싸인다. 프레임(18)은 다이(12)의 높이보다 두꺼운데, 전형적으로 15 마이크론에서 50 마이크론 사이여서. 제2 프레임면(24)은 다이(12)의 배면(16)보다 높다. 다이(12)와 주변 프레임(18) 사이의 공간은 패키지 재료(26)에 의해 채워지고, 패키지 재료의 밑면은 일면(20), 즉, 다이(12)의 단자면(14) 및 제1 프레임 면(20)과 동일평면이다. 피처층(28)은 단자면(14)과 직접 맞닿고, 단자면(14)의 단자(30)로부터 팬아웃하고, 적어도 제1 프레임 면(20)의 부분을 넘어서 연장된다.
다이(12)의 단자면(14)은 유전체 패시베이션층(32)으로 둘러싸인 금속 단자(30)를 포함하고, 상기 금속 단자와 유전체 패시베이션층은 제1 프레임 면(20)및 사이를 채우는 패키지 재료와 동일평면 상에 있다. 구리일 수 있는 하나 이상의 도전체 비아(34)는 프레임(18)의 두께를 관통한다. 이러한 비아(34)들은 제1 프레임 면(20)과 제2 프레임면(24)을 연결한다.
다이 위에 직접 침착되는 피처층(28)과 둘러싸는 동일 평면 유전체는 하나 이상의 비아(34) 쪽으로 연장된다.
많은 내장형 칩 패키지와 달리, 내장형 칩 패키지(10)에서 유전체 패키지 재료(26)는 다이(12)의 배면(16)을 덮지 않는다. 그 대신에, 다이(12)의 배면(16)에 직접 접하고 적어도 부분적으로 덮는 구리 피처층(36)이 제공된다. 이것은 다이(12)의 배면(16)과 제2 프레임면(24) 사이 공간을 채운다.
프레임(18)은 제1 폴리머 매트릭스를 가지고 패키지 재료(26)는 제2 폴리머 매트릭스를 가진다. 프레임(18)의 제1 폴리머 매트릭스와 패키지 재료(26)의 제2 폴리머 매트릭스는 상이한 분자량 및/또는 분자군을 갖는 다른 재료일 수 있다.
바람직하게 제1 폴리머 매트릭스는 동일한 건식 식각 조건(dry etching condition)하에서 제2 폴리머 매트릭스보다 더 늦은 건식 식각율(dry etching rate)을 가진다. 그리하여, 제조하는 동안 패키지 재료(26)가 배면(16) 위로 도포되고 사이 공간은 제2 프레임면(24) 또한 덮을 수 있는 패키지 재료로 채워지고, 제2 프레임면(24)을 노출하기 위해 사용되는 예를 들면 화학적 기계적 폴리싱 CMP에 의해 박막화되고, 배면(16)을 덮는 패키지 재료(26)를 제거하기 위해 건식 식각이 사용될 수 있다.
프레임(18)은 제1 폴리머 매트릭스뿐 아니라 유리섬유와 세라믹 필러를 포함할 수 있다. 몇몇 구현에서 프레임(18)은 폴리머를 함유하는 직조 유리섬유의 프리 프레그로부터 제조된다.
패키지 재료(26)는 대개 제2 폴리머 매트릭스이지만, 예를 들어 세라믹 미립자 필러 및/또는 분쇄 유리섬유를 더 포함할 수 있다.
칩의 배면 위에 침착된 금속은 가늘게 되고 평탄화될 수 있다.
또한, 프레임의 양면의 공정은 동시에 수행될 수 있을 것이다. 기판의 일측 혹은 양측에 금속 피처층(28,36)의 라우팅 층이 있으면, 볼 그리드 어레이(BGA) 혹은 랜드 그리드 어레이(LGA) 등의 기술로 추가적인 다이를 금속 피처층(28,36)에 부착할 수 있다.
또한, 추가적인 라우팅층이 더해질 수 있다. 기술된 제조공정에서는, 칩의 각각 측면에 도체 패드 혹은 피처층(28,36)의 단일한 라우팅층이 있다. 따라서 추가적인 층이 각각 혹은 양면에 더해지고, 패키지 온 패키지(PoP) 및 그와 유사한 구조를 가능하게 한다.
도 1을 참고하면 1.5 구리층 즉, 마운트를 위한 구리 포스트(38)에 잇달아 다이 아래에 칩 단자에 직접 부착되고, 다이(12)의 단자면(14)에서 단자(30)에 연결되는 구리 피처층(28)인 팬 아웃 하부 금속층을 갖는 내장형 칩 패키지(10)가 나타난다. 적어도 4마이크론 두께의 구리 피처층(36)인 큰 상부 금속층은 반대편 다이(12)의 배면(16)에 직접 부착되어 덮는다.
도 2를 참고하면, 제2 내장형 칩 패키지(40)는 1.5 구리층 즉, 마운트를 위한 구리 포스트(38)에 잇달아 다이(12)에 직접 부착되는 팬 아웃 구리 피처층(28)을 가지는 것을 보여준다. 팬 아웃 구리 피처층(28)은 다이(12) 아래에 부착되고 다이(12)의 제1 단자면(14)에서 단자(30)에 연결된다. 이 경우 상부 금속층은 적어도 4 마이크론 두께이며 전형적으로는 15에서 50 마이크론 두께로 다이의 반대편을 덮는 구리층(42)이다. 하지만, 도 2의 제2 내장형 칩 패키지(40)에서는 프레임을 관통하는 비아가 없어서, 커다란 구리층(42)이 다이의 단자(30)로부터 동떨어져 있고 오로지 방열판으로서 기능한다. 추가적인 방열판이 도전 접착제로 거기에 접착될 수 있다.
도 3을 참고하면, 전면(14)으로부터 뿐 아니라 배면(16)으로부터도 전기 접속을 가능하게 하는 프레임(18)을 관통하는 비아(34)를 가지고, 상부 금속층은 구리 피처층(52)으로 연결뿐 아니라 방열을 가능하게 하는 제3 내장형 칩 패키지(50)를 보여준다. 배면의 피처층(52)은 팬 아웃(Fan-ou)이나 팬 인(Fan-in)일 수 있고 하나 이상의 피처층(54)이 패키지(50)의 꼭대기 층에서 다이(12)의 배면(16) 위쪽으로 제공될 수 있다
도 1에서 도 3까지 공통적으로, 다이(12)의 양면이 서로 연결될 수 있다. 프레임(18)은 다이(12)의 두께로 얇아지거나 더 두껍게 유지될 수 있다. 하지만, 패키지 재료(26)는 다이의 공정이 단자 쪽에서 아래쪽으로(플립 칩 방향) 혹은 단자 위쪽인지에 따라서 단자면(14) 혹은 배면(16)일 수 있는 다이(12)의 상부면을 노출하기 위해 플라즈마 에칭된다.
시드층은 다이의 배면(16)에서 스퍼터링 되기 때문에, 전형적으로 구리나 알루미늄이며 가장 많은 경우 구리를 이용하여 추가적인 금속 비아와 피처가 양측에 구축될 수 있다. 프레임(18)이 내장형 비아 포스트(34)를 포함한다면, 다이(12)의 각각의 면의 층들이 연결될 수 있다.,
현재 이용할 수는 없지만, 여기서 논의되는 패키지 기술은 양면 회로를 갖는 패키지 칩에 이용될 수 있는 것으로 이해될 것이다. 이것은 예컨대 웨이퍼를 한 면에서 프로세서 칩과 다른 면에서 메모리 칩을 가지는 등 양면에서 공정될 수 있게한다. 여기서 논의되는 패키지 기술은 이러한 칩을 패키지하고 팬 아웃 구리 피처를 칩의 양면에 적용되게 하고 선택적으로 양면의 회로를 연결하는데 이용될 수 있다.
이는 참고로 포함하는 후르비츠(Hurwitz)의 US 7,682,972, US　7,669,320 and US　7,635,641 특허에서 설명된 엑세스(Access)의 포토 레지스트와 패턴 혹은 패널 플레이팅 및 라미네이팅 기술의 특징이고, 패널은 매우 많은 비아 포스트가 제조될 수 있는 매우 큰 기판 어레이를 포함한다. 이러한 패널은 상당히 평평하고 매끄럽다.
포토레지스트를 활용한 전기도금에 의해 제조된 비아는 엑세스(Access) 기술의 추가적인 특징으로, 드릴 앤 필(drill & fill)에 의해 생성된 비아에 비해 더 가늘다. 현재, 가장 가는 드릴 앤 필 비아는 대략 60 마이크론이다. 포토레지스트를 이용한 전기도금에 의해, 50 마이크론 보다도 작게 심지어 30 마이크론 만큼의 정밀도를 얻을 수 있다. 플립칩 연결을 위한 한 가지 방법은 유전체 표면과 동일 평면의 구리 패드를 제공하는 것이다. 이러한 방식은 동일 발명자의 USSN13/912,652 에 기술되어 있다.
칩을 인터포저에 부착하기 위한 모든 방법은 많은 비용이 든다. 와이어 본딩(Wire bonding)과 플립칩 기술은 비싸고 연결이 끊어지면 고장을 초래한다.
도 4를 참고하면, 프레임(18)에 의해 각각의 다이 소켓(72)이 둘러싸이고, 폴리머 매트릭스와 폴리머 매트릭스 프레임워크(74)를 관통하는 금속 비아(34)들의 배열을 포함하는 프레임워크(74)를 제공하는 어레이(70) 부분을 보여준다. 다이 소켓(72)은 관통 소켓이고, 프레임워크(74)는 개방향 프레임워크를 의미하고, 프레임워크(74)의 두께를 관통하는 다이 소켓(72)을 가지고, 프레임워크(74)의 양측에 구멍을 가진다.
금속 비아(34)는 프레임워크(74)의 양측에서 도전성 연결을 가능하게 해주는 간편한 부가물이지만, 모든 구조물에서 필요한 것은 아니며 필수 특징은 아니다.
어레이(70)는 다이 소켓(72)의 열을 포함하는 패널의 일부일 수 있고, 각각이 폴리머 매트릭스 프레임워크(74)를 관통하는 구리 비아(34)의 그리드를 포함하는 폴리머 매트릭스 프레임워크(74)에 의해 둘러싸이고 정해진다.
각 다이 소켓(72)은 따라서 폴리머 프레임(18)에 의해 둘러싸인 관통 홀이고, 선택적으로 강화 세라믹 필러 및/또는 유리 섬유를 가지고, 선택적으로 소켓(72') 주변에 배열된 폴리머 프레임(18)을 통과하는 다수의 구리 관통 비아(34)를 가진다.
프레임워크(74)는 폴리머 시트로서 도포된 폴리머이거나, 또는 프리프레그로서 도포된 유리 섬유 강화 폴리머로부터 제조될 수 있다. 그것은 하나 혹은 그 이상의 층을 가질 수 있다.
도 5를 참조하면, 출원인, Zhuhai의 액세스 패널(80)은 일반적으로 서로로부터 수평 바(85)와 수직 바(86)로 구성되는 메인 프레임과 외부 프레임(87)에 의해 분리되는 블록(81, 82, 83, 84)의 2x2 어레이로 분할된다. 블록은 도 1의 칩 소켓(12)의 어레이를 포함한다. 5mm x 5mm 칩 크기 및 액세스' 21" x 25" 패널을 가정하면, 이 제조 기술은 10,000 개의 칩들이 각 패널 상에 패키징될 수 있도록 한다. 대조적으로, 산업 분야에서 사용되는 현재 가장 큰 웨이퍼인, 12" 웨이퍼 상에 칩 패키지를 제조하는 것은 한 번에 2,500 개의 칩만이 처리될 수 있도록 하여, 대형 패널 제조시 규모의 경제가 고려될 것이다.
이 기술에 적절한 패널은 그러나 크기면에서 다수 변동될 수 있다. 일반적으로, 패널은 약 12" x 12"와 약 24" x 30" 사이가 될 것이다. 현재 사용하는 일부 표준 크기는 20"x 16", 및 25" x 21"이다.
패널(80)의 모든 블록이 동일한 크기의 칩 소켓(72)을 가질 필요는 없다. 예를 들면, 도 2의 개략적인 예시에서, 최상부 우측 블록(82)의 칩 소켓(88)은 다른 블록(81, 83, 84)의 칩 소켓(89) 보다 더 크다. 추가로, 상이한 크기의 칩을 수용하기 위해 상이한 크기의 소켓에 대해 하나 이상의 블록(82)이 사용될 뿐만 아니라, 임의의 크기의 임의의 서브 어레이가 특정한 다이 패키지를 제조하기 위해 사용될 수 있고, 대규모 처리량(throughput)에도 불구하고, 적은 생산량(run)의 소수의 다이 패키지가 제조될 수 있어서, 상이한 다이 패키지가 특정한 고객에 대해 동시에 처리될 수 있거나, 또는 상이한 패키지가 상이한 고객에 대해 제조될 수 있다. 따라서, 패널(80)은 하나의 유형의 칩을 수용하기 위한 제1 세트의 디멘션을 가진 소켓(88)을 구비한 제1 영역 및 제2 유형의 칩을 수용하기 위한 제2 세트의 디멘션을 가진 소켓(89)을 구비한 제2 영역(81)을 적어도 포함할 수 있다.
도 4를 참조하여 상술한 바와 같이, 각각의 칩 소켓(72)(도 5에서의 88, 89)은 폴리머 프레임(18)에 의해 둘러싸이고, 각각의 블록(도 6의 81, 82, 83, 84)에, 어레이 소켓(72)(도 6에서의 88, 89)의 어레이가 배치된다.
도 6을 참조하면, 칩(12)은 각각의 소켓(72)에 배치될 수 있고, 칩(12) 주위의 공간은 프레임워크(86) 및 각 칩 프레임(18)을 제조하는 데에 사용되는 것과 동일한 폴리머이거나 또는 동일한 폴리머가 아닐 수 있는 패키지 재료(26)로 충전될 수 있다. 예를 들면 패키지 재료(26)의 매트릭스는 성형 컴파운드가 될 수 있다. 일부 실시 예에서, 패키지 재료(26) 및 프레임(18)의 매트릭스는 유사한 폴리머를 이용할 수 있다. 하지만, 바람직한 실시 예에서는 상이한 강화 섬유를 가진다. 예를 들면, 프레임(18)와 패키지 재료(26)의 폴리머 매트릭스는 다른 수지를 포함하고 프레임(18)의 제1 폴리머 매트릭스는 패키지 재료(26)의 제2 폴리머 매트릭스에 비해 동일한 건식 식각 조건하에서 더 느린 건식 식각률을 갖는다.
프레임(18)의 폴리머 매트릭스는 연속 강화 섬유를 포함할 수 있는 반면, 소켓에서 충전을 위해 사용되는 패키지재료(26)의 폴리머 매트릭스는 연속 섬유가 없을 수 있다. 반면, 패키지재료(26)는 분쇄 섬유 및/또는 세라믹 입자 등을 포함하는 필러를 가질 수 있다.
일반적인 다이 크기는 약 1mm x 1mm로부터 약 60mm x 60mm까지의 것이 될 수 있고, 소켓은 의도한 다이를 여유있게 수용할 수 있도록 0.1mm에서 2.0mm까지 조금 더 클 수 있다. 다이 자체의 두께는 25 마이크론에서 400마이크론일 수 있고, 전형적인 값은 100 마이크론 정도이다. 프레임의 깊이는 적어도 다이의 두께이어야 하고, 바람직하게는 200 마이크론이다.
다이(12)를 소켓(72)으로 내장시킨 결과로서, 각각의 개별 칩은 각 다이(12)의 에지 주위에 배열되고, 그것을 통과하는 비아(34)를 가진 프레임(18)에 의해 둘러싸인다.
출원중인 특허 US　2015/279,814 "내장형 칩"에서는 폴리머 패키지 재료가 다이(12)와 프레임(18)의 가장자리 사이의 공간을 충전하는 것 뿐 아니라, 다이(12)의 배면을 덮는다. 본 발명의 실시예서는, 다이(12)의 배면을 덮는 폴리머 패키지재료(26)는 건식 플라즈마 에칭에 의해 침식되고, 구리 피처층은 다이(12)의 배면(16)에 직접 적층된다.
액세스 비아 포스트 기술을 이용하여, 선택적인 에칭이 후속되는 패턴 도금 또는 패널 도금 중 어느 하나에 의해, 비아(34)가 비아 포스트로서 제조되어, 후속하여 폴리머 필름, 또는 추가적인 안정성을 위해 폴리머 매트릭스 형태의 직조된 유리 섬유 다발로 구성된 프리프레그를 이용하여 유전체 재료로 적층된다. 하나의 실시 예에서, 유전체 재료는 Hitachi 705G이다. 다른 실시 예에서, MGC 832 NXA NSFLCA가 사용된다. 제3 실시 예에서, Sumitomo GT-K가 사용될 수 있다.
대안으로, 비아(34)는 일반적으로 천공-충전 기술로 알려진 것을 이용하여 제조될 수 있다. 먼저, 기판이 제조되고 그런 다음 경화 후, 그것이 기계적 또는 레이저 천공에 의해 구멍을 가지도록 천공된다. 천공된 구멍은 그런 다음 전기도금에 의해 구리로 충전될 수 있다. 이러한 경우 기판은 라미네이트 될 수 있다. 일반적으로는 폴리머 또는 강화섬유 폴리머 매트릭스를 포함할 수 있다.
천공 및 충전 기술이 아닌 비아 포스트를 이용하여 비아(34)를 제조하는 데에는 다수의 이점이 있다. 비아 포스트 기술에서, 모든 비아가 동시에 제조될 수 있는 반면, 구멍은 개별적으로 천공되기 때문에, 비아 포스트 기술은 보다 고속이다. 추가로, 천공된 비아는 원통인 반면, 비아 포스트는 임의의 형상을 가질 수 있기 때문에, 실제에 있어서는, 모든 천공-충전 비아는 동일한 직경(허용오차 내에서)을 가지는 반면, 비아 포스트는 상이한 형상과 크기를 가질 수 있다. 또한, 강도(stiffness) 개선을 위해, 바람직하게는 폴리머 매트릭스는 일반적으로 직조된 유리 섬유 다발을 가진 강화 섬유이다. 여기서, 폴리머 프리프레그의 섬유가 직립 비아 포스트 위에 놓여 경화되고, 포스트는 평탄한 수직 측면에 의해 특정지어진다. 그러나, 천공-충전 비아는 일반적으로 다소 테이퍼링되고, 여기서 복합 재료가 천공되고, 일반적으로 노이즈를 일으키는 부유 인덕턴스(stray inductance)를 가져오는 거친 표면을 가진다.
일반적으로, 비아(34)는 25 마이크론 내지 500 마이크론의 범위의 폭이 된다. 천공-충전에 대해 요구되는 경우와 같이 그리고 대개 비아 포스트에 대한 경우와 같이, 원통형인 경우, 각각의 비아는 25 마이크론 내지 500 마이크론의 범위의 직경을 가질 수 있다.
도 6을 더 참조하면, 내장형 비아를 가진 폴리머 매트릭스 프레임워크(86)를 제조한 후에(내장형 비아(34)를 포함 또는 미포함), 소켓(72)이 CNC 또는 펀칭에 의해 제조될 수 있다. 대안으로, 패널 도금 또는 패턴 도금 중 어느 하나를 이용하여, 희생 구리 블록이 증착될 수 있다. 포토레지스트를 이용하여, 구리 비아 포스트(34)가 선택적으로 차폐되면, 예를 들면, 이 구리 블록이 에칭되어 소켓(72)을 생성할 수 있다.
선택적으로 각 소켓(72) 주변의 프레임(18)의 비아(34)를 가지는 소켓 어레이(86)의 폴리머 프레임워크는 단일 및 멀티 칩 패키지를 제조하는데 이용될 수 있고, 멀티 칩 패키지와 빌트업 멀티 칩 패키지를 포함한다.
도 7을 참조하면, 프레임워크(86)의 단면을 보여준다. 다이(12)는 단자면(14)을 프레임(18)의 면(20)과 동일 선상에 있도록 소켓(96)에 배치될 수 있다. 하지만, 프레임(18)은 다이(12)보다 두껍고 다이(12)의 배면(16)(즉, 동일선상의 단자면(14)의 반대면)을 넘어선다. 다이(12)는 일반적으로 몰딩 콤파운드, 건식 필름 B-stage 폴리머 혹은 프리 프레그와 같은 패키지재료(26)에 의해 제자리에 고정될 수 있다. 패키지재료(26)는 다이(12)의 배면(16)을 덮고 프레임(18)의 반대면(24)을 덮고 있을 수 있는 다이(12)와 프레임(18) 사이의 공간을 채운다.
도 7을 참조하면, 그라인딩(grinding), 폴리싱(polishing) 혹은 화학적 기계적 연마(CMP)에 의해서 프레임(18)의 외부면이 노출될 수 있다. 그리고 나서, 프레임(18)은 에칭 보호막으로 보호될 수 있고, 다이(12)의 배면(16) 위의 패키지 재료(26)가 다이(12)의 배면(16)을 노출하기 위하여 통상 플라즈마 에칭을 이용하여 식각된다. 패키지 재료(26)가 프레임(18) 재료보다 식각조건에 보다 민감하면, 에칭 보호막은 불필요하다.
도 7 및 도 8에 나타나는 것처럼, 밑면으로부터 패드(28)의 피처층은 프레임(18) 면의 팬 아웃 구조로 다이(12)의 단자(30)를 연결할 수 있고 그 결과 필요한 경우 비아(36)에 연결될 수 있다.
도 9를 참조하면, 폴리머 프레임(18') 내의 다이(12')를 포함하는 다이 패키지(10')를 아래에서 바라본 것이고, 다이(12')가 프레임(18')에 의해 둘러싸이고 관통 비아(34')가 다이(12') 주변의 프레임을 관통한다. 다이가 소켓 내에 배치되고, 통상 프레임(18')의 폴리머와는 다른 패키지 재료(26')에 의해 제자리에 고정된다. 프레임(18')은 일반적으로 안정성을 위해 섬유강화 프리프레그로 제조된다. 패키지 재료(26')의 제2 폴리머는 폴리머 필름 혹은 몰딩 콤파운드일 수 있다. 필러를 포함할 수 있고 또한 분쇄 섬유를 포함할 수도 있다. 일반적으로, 보여지는 바와 같이 관통 비아(34')는 간단한 원통형 비아이지만, 다른 모양과 크기를 가질 수 있다. 다이(12')의 단자(30') 몇몇은 팬 아웃 구성에서 패드(28')에 의해 관통 비아(36')에 연결된다. 도시한 바와 같이, 칩(12') 아래의 기판에 직접 연결되는 추가적인 칩 단자(30')가 있을 수 있다. 몇몇 실시 예에서, 통신과 데이터 프로세싱을 위해 적어도 관통 비아의 하나는 동축 비아이다. 동축 비아를 제조하는 기술은 예를 들어 미국특허 US 9,185,793에 나타나 있다.
도 10을 참조하면, 추가적인 구리 라우팅 층(36')이 예컨대 프레임(18)을 관통하는 비아(34')로부터 팬 인(fan in)되는 다이(12)의 제2 면 상에 제조될 수 있다.
도 2를 참조하면, 구리 판이 직접 적층되고 적어도 다이(12)의 제2 면(16)을 부분적으로 덮어서, 다이(12)로부터의 열을 방산하는 방열판으로 역할을 한다.
두꺼운 구리판이 관통 비아(34) 혹은 칩 자체에서 관통 실리콘 비아에 의해 연결될 수 있다.
상기에서 설명된 바와 같이, 몇몇 실시 예에서는, 인접한 칩 소켓들이 다른 크기 및/또는 다른 모양을 포함하는 다른 용적을 가질 수 있다. 예를 들면, 프로세서 칩이 하나의 소켓에 배치되고 인접한 소켓 내의 메모리 칩에 연결될 수 있고, 두 개의 다이는 프레임 재료를 구성하는 바에 의해 분리된다.
라우팅 층(28, 36)의 도전체는 관통 프레임 비아(34)의 단자에 연결될 수 있다. 현재의 최신 기술에서, 비아 포스트는 약 130 마이크론의 길이일 수 있다. 칩(12)이 약 130 마이크론 보다 두꺼운 경우, 하나의 비아 포스트를 다른 비아 포스트의 꼭대기에 쌓는 것이 필요할 수 있다. 적층 비아 기술이 알려지고 논의되고 있고, 그 중에서도 출원중인 후르비츠의 USSN 13/482,099 및 USSN　13/483,185 특허에 나타나 있다.
칩 적층을 위한 연결을 제공하는 것 외에도, 칩(12)을 둘러싸는 관통 비아(34)가 칩을 주변으로부터 분리하고 패러데이 차폐를 제공하기 위하여 사용될 수 있다. 그러한 차폐 비아가 칩 상의 차폐 비아를 서로 연결하는 패드에 연결될 수 있고 그것에 차폐를 제공할 수 있다.
칩을 둘러싸는 하나 이상의 열의 관통 비아(34)가 있을 수 있고, 내부의 열은 시그널링용으로 외부의 열은 차폐용으로 사용될 수 있다. 외부의 비아(34)열은 칩에 의해 발생하는 열을 방산하기 위한 방열판으로서 역할을 위하여 칩이나 다이(12) 위에 제조된 견고한 구리 블록에 연결될 수 있다. 다른 다이들이 이러한 방식으로 패키지 될 수 있다.
여기서 기술되는 관통 비아(34)를 포함하는 프레임(18)을 가지는 내장형 칩 기술은 특별히 아날로그 처리에 적합하다. 왜냐하면, 단자가 짧고 상대적으로 적은 수의 칩 당 단자가 있기 때문이다.
이 기술은 IC 칩 패키지에만 한정되는 것은 아니라고 이해될 것이다. 몇몇 실시 예에서, 다이는 퓨즈, 커패시터, 인덕터 및 필터로 이루어지는 그룹으로부터 선택되는 요소로 구성된다. 인덕터와 필터를 제조하는 기술은 출원중인 후르비츠의 USSN 13/962,316 특허에 기술되어 있다.
도 11 및 도 11(a) 내지 도 11(aa)를 참조하면, 피처층이 칩의 앙면에 적층되는 것과 같이 유기 프레임내에 칩을 패키징 방법이 이하에서 기술된다.
도 11(aa)는 도 1과 동일하다. 따라서 도 1의 구조를 위한 제조방법을 나타낸다. 하지만, 이 방법은 예컨대 도 2, 3에서 보여지는 바와 같은 다른 유사한 구조를 제조하는데도 응용될 수 있다.
도 11(a)를 참조하면, 제조는 일반적으로 열(array)로 수행되기 때문에 두 개의 소켓(126)을 보여주는 프레임워크의 부분(120)을 나타낸다. 폴리머 프레임(122)과 비아(124)가 그 안에 보여진다.
이 방법은 선택적으로 유기 매트릭스 프레임(122)을 관통하는 적어도 하나의 비아(124)를 추가적으로 포함하는 유기 매트릭스 프레임(122)에 의해 각각이 정해지는 칩 소켓(126)의 그리드(120)를 얻거나 제조하는 것을 포함한다(11(a) 단계). 일례로 도 4를 참조하라.
도시되는 바와 같이, 유기 매트릭스 프레임(122)는 내장형 관통 포스트(124)를 가지는 유리 강화 유전체로, 천공 혹은 CNC를 이용하여 기계작업 등을 한 소켓을 가진다. 대안으로, 소켓(126)은 패턴이나 비아 포스트에 의해 둘러싸인 패턴 안에 구리 블록을 전기도금하고, 프레임(122)를 생성하기 위해 라미네이트하고, 비아 포스트는 보호하면서 구리 블록을 식각하여 얻어질 수 있다. 대안으로, 소켓(126)은 도금 관통 구멍을 갖는 적층판을 관통하여 얻어질 수 있다. 소켓(126)은 관통 소켓이다. 보다 구체적인 칩 소켓(120)의 그리드를 제조하는 방법이 참조로서 포함되는 미국 특허 공보 US 2015/279,814에 나타난다.
칩 소켓(120)의 그리드는 제거 가능한 테이프(130) 상에 배치된다(도 11(b)의 11(b) 단계). 테이프(130)은 일반적으로 상업적으로 이용가능한, 가열 혹은 자외선에 노출되어 제거될 수 있는 투명 필름이다.
다이(132)는 페이스 다운(즉, 단자면이 아래)으로 그리드(120)의 소켓(126)에 배치되고(11(c), 테이프를 통한 이미징을 통하여 정렬될 수 있다. 소켓(126)내에서 다이(132)의 배치는 일반적으로 완전 자동화된다. 프레임의 높이는 다이(132)의 두께를 넘어선다. 도시된 바와 같이, 다이는 테이프에 접하여 단자면과 같이 처리된다. 하지만, 상기에서 기술된 바와 같이 다이는 선택적으로 단자면이 위쪽으로 하여 처리될 수 있다.
패키지 재료(134)는 다이(132)와 그리드(120) 위에 적층할 수 있다(11(d)). 일 실시 예에서, 패키지 재료(134)는 180 마이크론 두께의 유전체 필름이고 다이(132)는 100 마이크론의 두께이다. 하지만, 크기는 다소 변할 수 있다. 패키지 재료(134)는 일반적으로 약 150에서 수백 마이크론의 두께를 가진다. 패키지 재료(134)는 몰딩 콤파운드일 수 있다. 다이(132)는 일반적으로 25 마이크론에서 수백 마이크론의 두께를 가진다. 패키지 재료(134)의 두께가 다이(132)의 두께보다 수 십 마이크론 이상 커야하는 것이 중요하다. 일반적으로, 프레임(122)이 다이(132)를 넘어서 250 마이크론까지 연장된다. 도포되었을 때, 패키지 재료(134)는 일반적으로 프레임(132)을 덮는다.
프레임(120)의 유전체 재료(122)와 다이(132) 위에 도포된 패키지 재료(134)는 유사한 매트릭스를 가질 수 있고, 혹은 폴리머 매트릭스는 매우 다를 수 있다. 프레임(122)은 일반적으로 프리 프레그로서 제공될 수 있는 연속된 강화 섬유를 포함한다. 패키지 재료(134)는 연속한 섬유를 포함하지 않지만, 분쇄 섬유 및/또는 미세 충전재를 포함할 수 있다.
이 상태에서, 도 11(e)에 도시된 바와 같이, 패키지 재료(134)가 다이(132)의 배면 및 비아(124)의 외부 단자를 덮고 보호하고, 캐리어(136)이 패키지 재료(134)가 위에 도포된다(11(e)단계). 테이프(130)를 제거하고(11(f)단계), 추가적인 공정을 위해 칩(132)의 밑면을 노출한다(도시와 같이 단자면, 단, 상기에서 기술된 바와 같이 필수적인 것은 아님).
일 실시 예에서, 패키지 재료(134)의 폴리머는 세라믹 입자의 ABF이고 프레임의 폴리머는 Sumitomo Bakelite의 6785GTK 프리프레그이다.
특정의 테이프(130)를 사용하면, 테이프(130)는 자외선에 노출하여 태워 없애지거나 제거된다(11(f) 단계).
시드층(138)(일반적으로 티타늄과 구리)은 노출된 칩의 동일선상의 제1 면과 프레임 상에 스퍼터링된다(11(g) 단계). 대안으로 개선된 전기도금 구리를 폴리머에 부착하기 위한 시드층은 크롬 및 니켈 크롬 합금을 포함한다. 포토레지스트층(140)이 도포되고(11(h) 단계), 패턴화된다(11(i) 단계). 구리(142)가 패턴 내로 전기도금된다(11(j) 단계). 포토레지스트가 제거되고(11(k) 단계) 스퍼터링된 시드층(138)을 식각한다(11(l) 단계). 그리고 나서 폴리머 유전체가 구리 비아/피처 위에 라미네이트 된다(11(m) 단계).
구조체가 일반적으로 박층화되고 평탄화된다. 종종 층의 구리 단자를 노출하기 위해 반복단계 전에 화학적 기계적 연마(CMP)를 하고(11(n) 단계), 필요하면 추가층을 적층한다.
11(h)부터 11(n)단계를 반복하여 비아층이 피처층 아래에 적층될 수 있고, 11(g)부터 11(n)단계를 반복하여 추가 구리 피처층이 프레임의 표면과 동일 평면으로 다이의 측면 아래에 구축될 수 있다. 피처층이 비아층에 뒤따른다면, 일반적으로 노출된 피처층 위로 포토레지스트를 도포하고, 비아로 패터닝하고 비아를 전기도금하고, 포토레지스트를 제거한 이후에, 피처와 비아층을 한꺼번에 라미네이트 하는 것이 가능하다(즉, 비아층에 뒤따라 피처층을 적층하기 위해 11(h)부터 11(k) 단계를 두번 수행).
선택적으로, 건식 필름 혹은 포토레지스트 등과 같은 에칭 베리어(144)가 구리와 칩의 밑면 상에 도포될 수 있다(11(o) 단계). 대안으로, 라미네이트 (11(m) 단계)이후, 박층화(11(n) 단계) 전에, 구리 캐리어(136)이 구리 염화물 또는 암모늄 수산화물 등에 의해 식각될 수 있다(11(p) 단계).
구조체는 프레임(현재는 비아의 단자)을 노출하기 위해 CF4 와 O2를 1:1에서 3:1의 비율로 하는 등의 플라즈마 에칭을 이용하여 박층화 된다(11(q) 단계). 플라즈마 에칭은 화학적 기계적 연마(CMP)에 의해 후속되거나 대체될 수 있다.
이제, 프레임의 끝단은 플라즈마에 강한 보호막(146)으로 차폐될 수 있고(도 11(r)), 다이의 배면의 높이로 폴리머 패키지 재료를 제거하기 위한 추가적인 플라즈마 에칭한다(11(s) 단계).
플라즈마 보호막(146)이 제거된다(11(t) 단계). 선택된 패키지 재료가 프레임보다 플라즈마 에칭에 보다 민감하다면, 플라즈마 보호막은 불필요하다.
11(g)부터 11(n) 단계는 칩의 배면 상의 비아 끝단으로부터 팬 인 되는 팬 인 층이거나, 혹은 칩의 배면 상의 방열판 층일 수 있는 피처층을 적층하기 위해 반복될 수 있다.
그리고 나서 시드층(150)이 스퍼터링에 의해 적층될 수 있다(11(u) 단계). 포토레지스트(152)가 적층되고 패터닝 될 수 있고(11(v) 단계) 전체적인 구리 쉴드와 같은 구리 피처층(154)이 예와 같이 도포된다(11(w) 단계).
포토레지스트(152)는 이후 제거되고(11(x) 단계), 시드층 에칭 보호막(148)이 제거된다(11(y) 단계). 그리고 나서 보호층(144)이 칩 패키지 어레이의 다른 면으로부터 제거된다(11(z) 단계).
보호층(144)이 포토레지스트이면, 11(z) 단계는 11(x) 단계와 함께 수행될 수 있다.
층을 만드는 단계는 유연하고 11(v)에서 11(x) 단계를 반복함으로써 추가적인 비아층과 피처층이 제1 피처층(154) 위에 구축될 수 있다.
구축된 열은 조각으로 세그먼트 된다(11(aa) 단계). 세그먼트 혹은 다이싱은 회전 톱날 혹은 레이저 등과 같은 다른 다이싱 기술을 이용하여 수행된다.
피처층 혹은 패드를 내장형 칩의 양측에 갖는 몇몇 구조를 개시하였다. 비아가 프레임 내에서 제공되면, 이 층들은 연결될 수 있다.
다이가 접촉면을 위로 혹은 아래로 하여 내장될 수 있다. 다이 자체는 단자면과 배면을 잇는 관통 실리콘 비아를 포함할 수 있다. 회로를 각 면에 가지는 양면 칩이 또한 종결될 수 있다. 대개의 경우 중요하게 칩 패키지는 고성능 칩에 필요하게 양호한 열 방산을 가능하게 하고, 패키지는 최소의 층과 피처층과 칩 자체에 연결된 비아 포스트가 없다. 패키지는 일반적으로 양측에서 평평하다.
당해 기술 분야의 당업자는 상기 특정하여 도시하고 설명한 것에 본 발명이 한정되는 것은 아니라는 것을 이해할 것이다. 본 발명의 범위는 첨부된 청구범위에 의해 한정되며, 상술한 다양한 특징의 조합 및 서브 조합과 수정 및 변경 예를 포함할 수 있다는 점은 당해 기술 분야의 당업자가 상기 설명 판독 시 알 수 있다.
청구범위에서, 단어 "comprise"와, "comprises", "comprising" 등과 같은 변형 예는 나열된 구성요소가 포함되지만 일반적으로 다른 구성요소를 배제하는 것은 아니라는 점을 나타낸다.

Claims (32)

  1. 다이를 PCB 혹은 디바이스에 연결하기 위한 내장형 칩 패키지에 있어서,
    다이의 높이에 의해 떨어져 있는 단자면과 배면을 가지는 다이,
    상기 다이는 제1 폴리머 매트릭스를 포함하는 프레임에 의해 둘러싸이고, 상기 프레임은 상기 다이의 높이에 비해 적어도 3 마이크론 미터 더 두꺼운 제1 프레임 면과 제2 프레임면 사이를 잇는 프레임 높이를 가지고,
    상기 다이와 상기 프레임 사이의 공간은 상기 다이의 높이와 동일한 높이를 갖는 제2 폴리머 매트릭스를 포함하는 패키지 재료로 충전되고,
    상기 다이의 단자와 상기 패키지 재료는 제1 프레임 면과 동일 평면에 있고,
    상기 내장형 칩 패키지는 적어도 1 마이크론 두께이고 상기 다이, 패키지 재료 및 제1 프레임 면에 직접 부착되는 제 1 금속층을 더 포함하고,
    제2 금속층은 상기 다이의 배면, 제2 프레임면 및 패키지 재료에 직접 부착되어 있고 상기 제2 프레임면 위로 적어도 1 마이크론 두께와 상기 다이와 패키지 재료면 위로 적어도 4 마이크론 미터 두께인 층에서 연장되고,
    상기 제2 금속층의 외부면은 평평하고,
    적어도 두 개의 전기적으로 분리된 네트들을 가지고,
    각각의 네트는 두 개의 끝단을 가지고,
    제1 끝단은 상기 다이의 영역에 있고 제2 끝단은 팬 아웃 구조에서 상기 프레임의 영역에 있거나 팬인 구조에서 상기 다이 영역에 있는 것을 특징으로 하는
    내장형 칩 패키지.
  2. 제1항에 있어서,
    상기 제1 금속층의 외부면은,
    평평하고,
    제1 끝단은 다이의 단자 위에 있고 제 2 끝단은 팬 아웃 혹은 팬 인 구조에서 상기 제1 프레임면의 영역에 있는 요소들을 포함하는 재분배층으로서의 역할을 하는 것을 특징으로 하는 내장형 칩 패키지.
  3. 삭제
  4. 제2항에 있어서,
    상기 재분배층에서 상기 요소의 제2 끝단은 상기 내장형 칩 패키지를 PCB 혹은 디바이스에 부착시키는데 이용되는 BGA 패드, LGA 패드, 와이어본드 패드, 플립칩 패드를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 내장형 칩 패키지.
  5. 제1항에 있어서,
    상기 제2 금속층에 있는 제2 끝단 중 적어도 하나는 상기 내장형 칩 패키지를 PCB 혹은 디바이스에 부착시키기 위한 BGA 패드, LGA 패드, 와이어본드 패드, 플립칩 패드인 것을 특징으로 하는 내장형 칩 패키지. .
  6. 제1항에 있어서,
    상기 제1 금속층은 50 마이크론보다 작은 두께이고, 상기 제2 금속층은 200 마이크론보다 작은 두께를 가지는 것을 특징으로 하는 내장형 칩 패키지.
  7. 제1항에 있어서,
    상기 프레임의 높이는 500 마이크론까지 크고, 상기 다이의 두께보다 50 마이크론까지 두꺼운 것을 특징으로 하는 내장형 칩 패키지.
  8. 제1항에 있어서,
    상기 제1 폴리머 매트릭스와 제2 폴리머 매트릭스는 상이한 폴리머로 구성되는 것을 특징으로 하는 내장형 칩 패키지.
  9. 제1항에 있어서,
    상기 제1 폴리머 매트릭스는 동일한 건식 식각 조건하에서 상기 제2 폴리머 매트릭스보다 더 느린 건식 식각율을 가지는 것을 특징으로 하는 내장형 칩 패키지.
  10. 제1항에 있어서,
    상기 프레임은 적어도 세라믹 미세 필러와 직조 유리 섬유 중 어느 하나를 더 포함하는 것을 특징으로 하는 내장형 칩 패키지.
  11. 제1항에 있어서,
    상기 프레임은 상기 프레임의 높이를 상기 제1 프레임 면에서 상기 제2 프레임면까지 연장하는 적어도 하나의 금속 비아를 더 포함하는 것을 특징으로 하는 내장형 칩 패키지.
  12. 제1항에 있어서,
    상기 패키지 재료는 적어도 하나의 세라믹 미세 필러와 분쇄 유리 섬유 중 하나를 더 포함하는 것을 특징으로 하는 내장형 칩 패키지.
  13. 제1항에 있어서,
    상기 다이 단자면은 유전체 패시베이션 층에 의해 둘러싸이고,
    상기 단자와 상기 유전체 패시베이션 층은 상기 제1 프레임면과 상기 패키지재료의 면과 동일평면상에 있는 것을 특징으로 하는 내장형 칩 패키지.
  14. 제13항에 있어서,
    상기 단자는 Al, Cu, Au, W로 구성되는 그룹으로부터 선택되는 금속을 포함하고, 상기 패시베이션 층은 폴리이미드 및 실리콘 질화물로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 내장형 칩 패키지.
  15. 제11항에 있어서,
    상기 제1 금속층은 제1 프레임 면의 적어도 하나의 비아의 면에 연결되고, 상기 비아는 상기 제2 프레임면까지 상기 프레임을 관통하는 것을 특징으로 하는 내장형 칩 패키지.
  16. 제1항에 있어서,
    상기 다이의 배면에 직접 부착되는 상기 제2 금속층의 적어도 몇몇은 팬 아웃 구조에서 상기 다이의 배면을 상기 제2 프레임면에 연결하는 금속 연결 피처층으로의 역할을 하는 것을 특징으로 하는 내장형 칩 패키지.
  17. 제11항에 있어서,
    적어도 하나의 금속 피처층은 상기 제2 프레임 면으로부터 상기 제1 프레임 면까지 상기 프레임을 관통하는 적어도 하나의 비아와 연결되는 것을 특징으로 하는 내장형 칩 패키지.
  18. 제1항에 있어서,
    상기 다이는 적어도 하나의 금속 패드를 자신의 배면에 포함하고, 상기 금속 패드를 적어도 하나의 상기 단자면의 단자에 전기적으로 접속시키는 적어도 하나의 관통 실리콘 비아(TSV)를 더 포함하는 것을 특징으로 하는 내장형 칩 패키지.
  19. 제11항에 있어서,
    상기 금속 비아는 구리를 포함하는 것을 특징으로 하는 내장형 칩 패키지.
  20. 제1항에 있어서,
    상기 제1 및 제2 금속층은 구리를 포함하는 것을 특징으로 하는 내장형 칩 패키지.
  21. 제20항에 있어서,
    상기 제1 및 제2 금속층은 상기 구리와 상기 다이, 프레임 및 패키지 재료면 사이에 샌드위치된 부착/베리어 금속층을 더 포함하고, 상기 부착/베리어는 Ti, Ta, Cr, Ti/Ta 와 Ti/W 로 이루어지는 그룹으로부터 선택되는 것을 특징으로 하는 내장형 칩 패키지.
  22. 제1항에 있어서,
    상기 다이는 아날로그 집적회로, 디지털 집적회로, 필터, 스위치, 플래시메모리, MEMS 칩, 센서 및 집적수동소자로 구성된 그룹으로부터 선택된 적어도 하나의 요소를 포함하는 것을 특징으로 하는 내장형 칩 패키지.
  23. 제1항에 있어서,
    동일한 프레임내에 복수의 다이들을 포함하고, 상기 다이들은 상기 패키지 재료에 의해 분리되는 것을 특징으로 하는 내장형 칩 패키지.
  24. 제23항에 있어서,
    상기 패키지 재료와 상기 프레임의 바(bar)에 의해 분리되는 상기 복수의 다이들을 포함하는 것을 특징으로 하는 내장형 칩 패키지.
  25. 제2항에 있어서,
    상기 제1 금속층에 대하여 상기 다이로부터 반대편에 있으며 상기 제1 금속층에 평행한 추가적인 재분배층을 더 포함하고, 상기 추가적인 재분배층은 상기 제1 금속층으로부터 폴리머 유전체 재료에 의해 분리되고 상기 폴리머 유전체 재료 안에서 비아에 의해 상기 제1 금속층과 연결되는 것을 특징으로 하는 내장형 칩 패키지.
  26. 제25항에 있어서,
    재분배층의 외부층에서 요소의 제2 끝단은 BGA 패드, LGA 패드, 와이어본드 패드, 플립칩 패드를 포함하는 그룹으로부터 선택되고 상기 내장형 칩 패키지를 PCB 혹은 디바이스에 부착시키는데 이용되는 것을 특징으로 하는 내장형 칩 패키지.
  27. 삭제
  28. 제1항에 있어서,
    상기 다이의 배면에 평행하고 상기 제2 금속층을 넘어서고, 폴리머 유전체 재료에 의해 상기 제2 금속층으로부터 분리되지만 상기 폴리머 유전체 재료를 관통하는 적어도 하나의 금속비아에 의해 상기 제2 금속층에 상호 연결되는 적어도 하나의 추가적인 금속층을 더 포함하는 것을 특징으로 하는 내장형 칩 패키지.
  29. 제4항에 있어서,
    상기 디바이스는 다이, IC 패키지, 인덕터 저항, 커패시터 혹은 집적 수동소자인 것을 특징으로 하는 내장형 칩 패키지.
  30. 제5항에 있어서,
    상기 디바이스는 다이, IC 패키지, 인덕터 저항, 커패시터 혹은 집적 수동소자인 것을 특징으로 하는 내장형 칩 패키지.
  31. 제26항에 있어서,
    상기 디바이스는 다이, IC 패키지, 인덕터 저항, 커패시터 혹은 집적 수동소자인 것을 특징으로 하는 내장형 칩 패키지.
  32. 제29항에 있어서,
    상기 디바이스는 다이, IC 패키지, 인덕터 저항, 커패시터 혹은 집적 수동소자인 것을 특징으로 하는 내장형 칩 패키지.
KR1020180060068A 2016-01-26 2018-05-28 신규의 내장형 패키지 KR101925372B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/006,805 2016-01-26
US15/006,805 US9911700B2 (en) 2016-01-26 2016-01-26 Embedded packages

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020160154696A Division KR101912868B1 (ko) 2016-01-26 2016-11-21 신규의 내장형 패키지

Publications (2)

Publication Number Publication Date
KR20180062999A KR20180062999A (ko) 2018-06-11
KR101925372B1 true KR101925372B1 (ko) 2018-12-05

Family

ID=59359115

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020160154696A KR101912868B1 (ko) 2016-01-26 2016-11-21 신규의 내장형 패키지
KR1020180060068A KR101925372B1 (ko) 2016-01-26 2018-05-28 신규의 내장형 패키지

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020160154696A KR101912868B1 (ko) 2016-01-26 2016-11-21 신규의 내장형 패키지

Country Status (4)

Country Link
US (1) US9911700B2 (ko)
KR (2) KR101912868B1 (ko)
CN (1) CN106997870B (ko)
TW (1) TWI640067B (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10291973B2 (en) * 2015-05-14 2019-05-14 Knowles Electronics, Llc Sensor device with ingress protection
US10607958B2 (en) * 2015-08-28 2020-03-31 Texas Instruments Incorporated Flip chip backside die grounding techniques
KR102015335B1 (ko) * 2016-03-15 2019-08-28 삼성전자주식회사 전자부품 패키지 및 그 제조방법
KR20190013051A (ko) * 2017-07-31 2019-02-11 삼성전기주식회사 팬-아웃 반도체 패키지
US10347574B2 (en) * 2017-09-28 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages
JP6798472B2 (ja) * 2017-11-15 2020-12-09 オムロン株式会社 電子装置およびその製造方法
US10957626B2 (en) 2017-12-19 2021-03-23 Thermo Electron Scientific Instruments Llc Sensor device with carbon nanotube sensor positioned on first and second substrates
US11011502B2 (en) * 2018-01-19 2021-05-18 Nepes Co., Ltd. Semiconductor package
KR102492796B1 (ko) * 2018-01-29 2023-01-30 삼성전자주식회사 반도체 패키지
US10573618B1 (en) * 2018-07-31 2020-02-25 Delta Electronics, Inc. Package structures and methods for fabricating the same
KR102427643B1 (ko) * 2018-09-27 2022-08-01 삼성전자주식회사 팬-아웃 반도체 패키지
WO2020103147A1 (zh) * 2018-11-23 2020-05-28 北京比特大陆科技有限公司 芯片散热结构、芯片结构、电路板和超算设备
US10892250B2 (en) * 2018-12-21 2021-01-12 Powertech Technology Inc. Stacked package structure with encapsulation and redistribution layer and fabricating method thereof
CN109686697A (zh) * 2018-12-24 2019-04-26 中国电子科技集团公司第五十八研究所 一种多芯片扇出型结构的封装方法及其结构
CN109987571A (zh) * 2019-04-29 2019-07-09 宁波石墨烯创新中心有限公司 传感器阵列系统及制造方法
US11289401B2 (en) * 2019-05-15 2022-03-29 Powertech Technology Inc. Semiconductor package
TWI766164B (zh) * 2019-05-28 2022-06-01 力成科技股份有限公司 封裝結構
KR102653499B1 (ko) 2019-06-28 2024-03-29 삼성전자주식회사 반도체 패키지
US10854530B1 (en) * 2019-07-31 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation structures
CN110662352A (zh) * 2019-10-28 2020-01-07 维沃移动通信有限公司 一种电路板装置及其加工方法和移动终端
US11145610B2 (en) * 2019-12-30 2021-10-12 Unimicron Technology Corp. Chip package structure having at least one chip and at least one thermally conductive element and manufacturing method thereof
CN111554639A (zh) * 2020-04-02 2020-08-18 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法
CN111863775B (zh) * 2020-06-16 2022-07-26 珠海越亚半导体股份有限公司 散热兼电磁屏蔽嵌埋封装结构及其制作方法和基板
US20220310529A1 (en) * 2020-06-16 2022-09-29 Zhuhai Access Semiconductor Co., Ltd Heat dissipation-electromagnetic shielding embedded packaging structure, manufacturing method thereof, and substrate
CN111463178B (zh) * 2020-06-22 2020-10-09 珠海越亚半导体股份有限公司 一种散热嵌埋封装方法
CN111863626B (zh) * 2020-06-28 2021-12-07 珠海越亚半导体股份有限公司 支撑框架结构及其制作方法
CN111755340A (zh) * 2020-06-30 2020-10-09 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
CN111785645B (zh) 2020-07-13 2021-12-03 珠海越亚半导体股份有限公司 封装基板及其制作方法
CN111952201B (zh) * 2020-07-14 2022-02-18 珠海越亚半导体股份有限公司 一种嵌入式封装基板的制造方法
CN111564374A (zh) * 2020-07-15 2020-08-21 珠海越亚半导体股份有限公司 封装基板制作方法
CN112103268B (zh) * 2020-08-05 2021-08-03 珠海越亚半导体股份有限公司 一种嵌入式封装结构及其制造方法
CN112103193B (zh) * 2020-08-21 2021-12-03 珠海越亚半导体股份有限公司 一种嵌埋结构及制备方法、基板
CN112164677A (zh) * 2020-08-25 2021-01-01 珠海越亚半导体股份有限公司 一种线路预排布散热嵌埋封装结构及其制造方法
US11830842B2 (en) 2020-10-22 2023-11-28 NXP USA., Inc. Hybrid device assemblies and method of fabrication
TWI828054B (zh) * 2022-01-28 2024-01-01 群創光電股份有限公司 電子裝置
CN114784479B (zh) * 2022-04-11 2023-07-14 成都宏明电子股份有限公司 一种超小型焊接式滤波器的制造方法
CN115274572A (zh) * 2022-07-21 2022-11-01 深南电路股份有限公司 底部封装体及其制作方法以及堆叠封装结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183246A (ja) 1998-12-15 2000-06-30 Nec Corp 接着方法及び半導体装置
KR101460938B1 (ko) 2011-12-16 2014-11-12 후지쯔 가부시끼가이샤 반도체 장치, 반도체 장치의 제조 방법 및 전자 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3615651B2 (ja) * 1998-03-06 2005-02-02 株式会社ルネサステクノロジ 半導体装置
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
US7888184B2 (en) * 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
US8293572B2 (en) * 2011-01-20 2012-10-23 ADL Engineering Inc. Injection molding system and method of chip package
US9691636B2 (en) * 2012-02-02 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer frame and method of manufacturing the same
US9735087B2 (en) * 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
US9508674B2 (en) * 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
KR102107038B1 (ko) * 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
US9425121B2 (en) * 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9111870B2 (en) * 2013-10-17 2015-08-18 Freescale Semiconductor Inc. Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
KR102335853B1 (ko) * 2014-01-14 2021-12-07 아피쿠 야마다 가부시키가이샤 수지 몰드 금형 및 수지 몰드 방법
US20150279814A1 (en) * 2014-04-01 2015-10-01 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Embedded chips
US9240392B2 (en) * 2014-04-09 2016-01-19 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co., Ltd. Method for fabricating embedded chips

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183246A (ja) 1998-12-15 2000-06-30 Nec Corp 接着方法及び半導体装置
KR101460938B1 (ko) 2011-12-16 2014-11-12 후지쯔 가부시끼가이샤 반도체 장치, 반도체 장치의 제조 방법 및 전자 장치

Also Published As

Publication number Publication date
KR20180062999A (ko) 2018-06-11
KR101912868B1 (ko) 2018-10-30
TWI640067B (zh) 2018-11-01
US9911700B2 (en) 2018-03-06
CN106997870B (zh) 2019-11-05
CN106997870A (zh) 2017-08-01
US20170213793A1 (en) 2017-07-27
TW201737437A (zh) 2017-10-16
KR20170089397A (ko) 2017-08-03

Similar Documents

Publication Publication Date Title
KR101925372B1 (ko) 신규의 내장형 패키지
KR101648365B1 (ko) 내장형 칩 제조 방법
US7245021B2 (en) Micropede stacked die component assembly
KR101680593B1 (ko) 내장형 칩 패키지 구조물
KR101614960B1 (ko) 반도체 다이 어셈블리 및 반도체 다이 준비 방법
US7667315B2 (en) Semiconductor device having a frame portion and an opening portion with mountable semiconductor chips therein
JP3918681B2 (ja) 半導体装置
KR101730344B1 (ko) 칩 패키지
TW201639087A (zh) 具有矩形空腔陣列的聚合物框架的製造方法
US9935030B2 (en) Resin-encapsulated semiconductor device
KR101770148B1 (ko) 폴리머 매트릭스를 가진 인터포저 프레임

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant