CN103824842A - 集成电路、半导体管芯布置以及用于制造集成电路的方法 - Google Patents

集成电路、半导体管芯布置以及用于制造集成电路的方法 Download PDF

Info

Publication number
CN103824842A
CN103824842A CN201310569053.0A CN201310569053A CN103824842A CN 103824842 A CN103824842 A CN 103824842A CN 201310569053 A CN201310569053 A CN 201310569053A CN 103824842 A CN103824842 A CN 103824842A
Authority
CN
China
Prior art keywords
contact
chip
integrated circuit
hole
chip side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310569053.0A
Other languages
English (en)
Other versions
CN103824842B (zh
Inventor
K.侯赛因
J.马勒
G.迈尔-贝格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN103824842A publication Critical patent/CN103824842A/zh
Application granted granted Critical
Publication of CN103824842B publication Critical patent/CN103824842B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及集成电路、半导体管芯布置以及用于制造集成电路的方法。提供一种集成电路，该集成电路包括：芯片，其具有第一芯片侧和与所述第一芯片侧相对的第二芯片侧，所述芯片在第二芯片侧上具有至少一个接触区域；至少部分覆盖所述芯片的灌封材料；以及至少一个接触通孔，其包括接触所述至少一个接触区域并且延伸通过所述灌封材料且通过所述第一芯片侧和第二芯片侧之间的芯片的导电材料。

Description

集成电路、半导体管芯布置以及用于制造集成电路的方法
技术领域
各种实施例总体上涉及集成电路、半导体管芯布置以及用于制造集成电路的方法。
背景技术
功率半导体组件和电子电路通常使用用于形成标准外壳连接（诸如导线或夹子或电流接触件）的技术来电接触和/或电连线。利用标准方法，外壳级处的若干连续和复杂连接工艺是必需的，例如功率集成电路的前侧和后侧二者可能必须在外壳级处接触，比如通过模塑化合物（mold compound）。这可能对组件的有限集成密度和相当大的集成开销起作用。
发明内容
各种实施例提供一种集成电路，该集成电路包括：芯片，其具有第一芯片侧和与所述第一芯片侧相对的第二芯片侧，所述芯片在第二芯片侧上具有至少一个接触区域；至少部分覆盖所述芯片的灌封材料；以及至少一个接触通孔，其包括接触所述至少一个接触区域并且延伸通过所述灌封材料且通过所述第一芯片侧和第二芯片侧之间的芯片的导电材料。
附图说明
在附图中，相似的参考字符通常指代遍及不同视图的相同部件。附图没必要按照比例绘制，而是通常将重点放在说明本发明的原理上。在下面的描述中，参考下面的附图来描述本发明的各种实施例，其中：
图1示出根据一个实施例用于制造集成电路的方法；
图2A示出根据一个实施例的集成电路的顶视图和底视图；
图2B到2L示出根据各种实施例的集成电路的横截面视图；
图3A示出根据一个实施例的集成电路的横截面视图；
图3B示出根据一个实施例的集成电路的顶视图；
图3C示出根据一个实施例的半桥集成电路的顶视图；
图4A示出根据一个实施例的半导体管芯布置的图示的横截面视图；
图4B示出根据各种实施例的半导体管芯布置的图示的横截面视图；以及
图5示出根据一个实施例的集成电路的图示的横截面视图。
 
具体实施方式
下面的详细描述涉及通过图示方式示出具体细节的附图和可以在其中实施本发明的实施例。
词语“示例性”在这里被用来意指“充当示例、实例或图例”。在这里描述为“示例性”的任何实施例或设计不必理解为比其他实施例或设计优选的或有利的。
关于形成在侧或表面“之上”的沉积材料而使用的词语“之上”在这里可以被用来意指沉积材料可以被“直接”形成在所暗示的侧或表面上，例如与所暗示的侧或表面直接接触。词语“之上”在这里还被用来意指沉积材料可以被“间接”形成在所暗示的侧或表面上，其中一个或多个附加层被布置在所暗示的侧或表面与沉积材料之间。
各种实施例提供用于基于穿透性硅通孔（TSV，through silicon vias）来接触和连线功率半导体组件的方法。
各种实施例提供一种集成电路，其中可以通过生成直接通过晶圆（例如硅晶圆）和/或在该晶圆中的电穿透性接触件来接触和连线前侧或后侧上的芯片接触件。此外，可以通过将漏极接触件重定向到与栅极接触件和源极接触件相同的侧，来使漏极区形成在源极区和/或栅极区附近。
根据各种实施例，借助于功率半导体电路中的穿透性硅通孔，接触件连接（例如外部接触件连接）可以内部地形成在晶圆内并且可以产生在一侧或一表面上。换言之，例如通过必须形成通过典型外壳材料（诸如模塑化合物）的接触件，而使得不再需要在外壳级接触集成电路的前侧和后侧。
图1示出用于制造根据一个实施例的集成电路的方法100。方法100可以包括：
利用灌封材料至少部分覆盖芯片，该芯片具有第一芯片侧和与所述第一芯片侧相对的第二芯片侧，该芯片在第二芯片侧上包括至少一个接触区域（在110中）；以及
形成延伸通过所述灌封材料且通过所述第一芯片侧和第二芯片侧之间的芯片的至少一个接触通孔，所述至少一个接触通孔接触所述至少一个接触区域（在120中）。
图2A到2L示出用于制造根据各种实施例的集成电路的方法200。
图2A示出根据一个实施例的集成电路202的一部分的图示的顶视图210A和底视图210B。集成电路202可以包括芯片204。芯片204可以是半导体芯片204，并且可以包括或可以被称为半导体管芯。顶视图210A示出芯片204的第一芯片侧206（即被称为顶侧或前侧）的图示。底视图210B示出芯片204的第二芯片侧208（即被称为底侧或背侧）的图示。第二芯片侧208可以与第一芯片侧206相对，换言之第二芯片侧208可以面对基本上与第一芯片侧206所面对的方向相反的方向。芯片204可以包括至少一个接触区域212，在根据方法200的工艺阶段期间所述至少一个接触区域212可以被形成在第二芯片侧208之上或上面。至少一个接触区域212可以被称为（多个）背侧电极或者背侧金属化，并且可以在工艺的该阶段或稍后阶段被形成在第二芯片侧208之上。芯片204可以包括功率半导体芯片或是功率半导体芯片，其中电流（即电子）可以沿着第一芯片侧206和第二芯片侧208之间的垂直方向流动。芯片204可以包括功率半导体芯片，其中该功率半导体芯片可以包括来自功率半导体器件组的至少一个功率半导体器件，该组包括：功率晶体管、功率MOS晶体管、功率双极型晶体管、功率场效应晶体管、功率绝缘栅双极型晶体管、晶闸管、MOS控制晶闸管、硅控制整流器、功率肖特基二极管、硅碳化物二极管、氮化镓器件。
功率半导体芯片通常可以支持在接触区域212和另一接触区域214之间流动的垂直电流。芯片204可以包括半导体晶圆衬底或者可以由半导体晶圆衬底形成，该半导体晶圆衬底可以包括各种材料，诸如硅（例如掺杂硅或未掺杂硅）、锗、III族到V族材料、聚合物、半导体化合物材料（例如砷化镓（GaAs）、磷化铟（InP）、氮化镓（GaN）、碳化硅（SiC））、半导体化合物材料（例如铟镓砷化物）或者绝缘体上硅（SOI）晶圆。
如在视图210A中所示，芯片204可以包括形成在第一芯片侧206之上或直接形成在第一芯片侧206上面的至少一个另外的接触区域214。至少一个另外的接触区域214可以包括或指代一个或多个另外的接触区域214。至少一个另外的接触区域214可以被称为（多个）前侧电极。通常，包括功率晶体管的芯片可以包括前侧电极，例如源电极和栅电极。接触区域212可以是背面金属化并且可以是漏电极。功率晶体管中流动的垂直电流可以通过耗尽层发生在源电极和漏电极之间。
图2B示出根据一个实施例的集成电路202的一部分的图示的横截面视图220。如所示的那样，芯片204可以是包括与芯片204类似或不同的一个或多个芯片的晶圆衬底的一部分。特别对于图2B，芯片204被示为具有至少一个相邻芯片204A。根据一些实施例，芯片204和芯片204A可以形成半桥集成电路布置202。根据其他实施例，芯片204A和芯片可以是分离地起作用的芯片，它们可能最终彼此被独立。可以理解的是，芯片204为其一部分的晶圆衬底可以包括与芯片204类似或不同的多个芯片。晶圆衬底可以承载或包括一个、两个、三个或多个芯片，或者高达几十、几百或超过几千个芯片。
还可以理解的是，方法100和200可以应用于包括个体芯片204的集成电路（诸如芯片封装）的制造，或者应用于包括具有多个芯片（例如204、204A等等）的晶圆衬底的集成电路（例如芯片封装）的批量制造。
芯片204可以具有在前侧金属化下面（即在至少一个另外的接触区域214下面）的植入和有源区域216（耗尽层或耗尽区）。芯片204可以包括形成在芯片204中（即在有源区域216中）的一个或多个电子电路218。电子电路218可以电耦合（例如电连接）到形成在第一芯片侧206上的至少一个另外的接触区域214（例如源极区和/或栅极区）。例如可以在前端线（FEOL，front end of line）工艺制作之前、期间形成电子电路218。可以借助于例如在后端线（BEOL，back end of line）工艺制作期间形成在有源区域216之上的导电互连通孔和/或插孔将电子电路218电连接到至少一个另外的接触区域214。
图2C示出根据一个实施例的集成电路202的一部分的图示的横截面视图230。如视图230中所示的那样，孔或腔222可以靠近有源区域216形成在芯片204中。孔或腔222可以形成在芯片204的晶圆衬底中。孔或腔222可以形成在第一芯片侧206处，且孔或腔222可以达到比有源区域216离第一芯片侧206的垂直深度更深的基本上垂直深度。可以通过蚀刻工艺来形成孔或腔222，所述蚀刻工艺从芯片204的晶圆衬底去除材料。这样的蚀刻工艺可以包括博施工艺（Bosch process），例如在芯片204的晶圆衬底包括硅的情况下。芯片204可以具有范围从约300μm到约1mm的原始厚度t。孔或腔222可以具有范围从约20μm到约400μm（例如从约50μm到约350μm、例如从约80μm到约250μm）的深度d。然而，可以理解的是，深度d可不限于这些值且另外根据其他实施例可以包括其他值。可以理解的是，根据一些实施例，孔或腔222可以不完全穿透芯片204（例如从第一芯片侧206到第二芯片侧208），并且相邻芯片（例如204、204A）通常可以由剩余晶圆衬底材料保持。
图2D示出根据一个实施例的集成电路202的一部分的图示的横截面视图240。在视图240中，芯片204可以至少部分覆盖有灌封材料224。灌封材料224（例如钝化材料）可以被沉积在芯片204之上。灌封材料224可以是电绝缘的。灌封材料224可以被沉积在第一芯片侧206之上，例如紧挨着前侧金属化接触区域（例如紧邻（多个）另外的接触区域214）且紧挨着蚀刻结构（即芯片204中的孔或腔222）。根据一些实施例，灌封材料224可以基本上完整地沉积在除了（多个）另外的接触区域214和腔222以外的芯片第一侧206之上。换言之，（多个）另外的接触区域214和腔222可以没有灌封材料224。
另一选项可以是旋涂灌封材料（例如PI）（如果在多个层中期望的话）以使得灌封材料（例如PI）遍布在晶圆之上。然后灌封材料（例如PI）也将覆盖IC的侧壁（如果它们被预切割的话）；它将进一步蠕动（creep）到TSV孔中。可替换地且对于大面板，将通过喷涂工艺来涂敷灌封材料（例如PI）。在涂敷之后，通常接着是成像、显影和剥离（照片结构化），然后固化。最后利用PI（诸如通孔的壁）来覆盖IC侧壁。
如果期望利用非光敏材料来工作（例如根据低结构化需求），则在固化之后通过激光来施加后面的结构化（在不需要的情况下PI可能逐渐消失）。灌封材料224可以包括二氧化硅和氮化硅中的至少一个并且可以借助于沉积工艺（例如化学气相沉积（CVD）工艺）来沉积和/或形成。根据一些实施例，灌封材料224可以包括通过层压来沉积的层压制件或模塑材料（例如聚合物、环氧树脂、丙烯酸脂、高温热塑树脂或硅树脂）。
根据其他实施例，在芯片第一侧206上形成灌封材料224可以包括三维结构化工艺。如图2E的集成电路的横截面视图250中所示，可选地可以进一步通过CVD工艺和掩模和/或选择性去除的组合来形成和/或结构化灌封材料224。因此，可以根据集成电路的设计和/或需求来形成灌封材料224的各种几何形状。
可以理解的是，根据各种实施例，芯片204A和芯片204可以形成在连续晶圆衬底中，并且可以因此被布置为具有至少两个半导体电路元件（例如在芯片204A和芯片204中）的另一半桥电路。
如图2F和2G中所示，已被蚀刻、金属化和钝化的芯片204可以被设置和/或安置在临时载体226之上或者直接在临时载体226上面。如横截面视图260和270中所示，例如借助于热释放胶和/或粘合剂第一芯片侧206可以被临时粘附到临时载体226。在准备例如从第二芯片侧208减薄芯片204的过程中，芯片204可以被安置在临时载体226之上或者直接在临时载体226上面。
图2H示出根据一个实施例的集成电路202的一部分的图示的横截面视图280。可以实施减薄工艺，其中可以从第二芯片侧208（例如从芯片背侧）减薄芯片204，以实现芯片204的需求的厚度。可以机械地（例如通过机械研磨）、或化学地（例如通过蚀刻）、或通过化学和机械工艺的混合来实施减薄工艺。可以实施从第二芯片侧208去除材料（即减薄）直到孔或腔222形成通过芯片204的沟道228为止，其中沟道228可以在第一芯片侧206和第二芯片侧208T之间延伸。可以理解的是，沟道228可以完全穿透经过芯片204在第一芯片侧206的表面（例如芯片204的顶表面）到达芯片204在第二芯片侧208的表面（例如芯片204的底表面）。第二芯片侧208T可能类似于已经提到的第二芯片侧208，除了第二芯片侧208T可以是减薄之后的第二芯片侧208之外。在蚀刻结构孔或腔222之上和/或之下可能不会发现晶圆衬底材料（例如硅）。在减薄之后芯片204的厚度tn的范围可能从约20μm到约400μm，例如从约50μm到约350μm，例如从约80μm到约250μm。
图2I示出根据一个实施例的集成电路202的一部分的图示的横截面视图290。
可以在类似于根据图2D和/或2E所述的在第一芯片侧206之上形成灌封材料224的工艺中，将灌封材料224形成在芯片204的第二芯片侧208之上。灌封材料224可以被结构化和设置在第二芯片侧208之上，以便根据图2D和/或2E所述那样使第二芯片侧208钝化。结果，芯片204可以至少部分覆盖有沉积在第一芯片侧206和第二芯片侧208之上的灌封材料224。灌封材料224可以包括设置在第一芯片侧206之上的第一灌封部2241和设置在第二芯片侧208之上的第二灌封部2242。第二灌封部2242可以基本上整个设置在第二芯片侧208之上，除了在区域232（在该区域232处可以随后形成至少一个接触区域212（未示出））中以及在沟道228之上之外。芯片204的两侧可以被钝化，而芯片204留在临时载体226上。可以通过侧壁钝化来隔离通孔236。
图2J示出根据一个实施例的集成电路202的一部分的图示的横截面视图2100。
可以实施电接触和连线以提供接触芯片接触焊盘（诸如（多个）接触区域212和另外的（多个）接触区域214）的外部电互连。
根据一些实施例，可以可选地实施沉积工艺以在区域232之上形成背侧金属化，以便形成背侧电极（例如漏电极）。该背侧电极可以包括接触区域212或者是接触区域212，并且还可以与电子电路218电连接。
根据其他实施例，可以通过电镀工艺（galvanic process）以及甚至在单个工艺中形成接触件、通孔和连线（包括接触区域212的形成）。可以实施掩模工艺（例如光刻）以使电连线到的（例如镀的）区域暴露。可以使用掩模（例如光掩模）来覆盖不需要金属化的区域。
金属种子层可以被沉积在（多个）接触区域214和/或区域232之上（例如直接在其上面）和/或在沟道228中。特别地，金属种子层可以被沉积在没有被灌封材料228覆盖的区域中。换言之，金属种子层可以被沉积在通过灌封材料228的沉积而被选择性地暴露（即未覆盖）的区域（例如接触区域212）以及沟道228的至少一部分中，如根据图2D和2I所述的那样。随后，可以实施电镀，并且可以利用导电材料234和/或金属来镀和/或覆盖沉积金属种子层的区域。典型金属种子层和/或电镀材料可以包括金属（例如铜）。然而，各种实施例不限于仅包括铜。
通过镀，导电材料234可以被沉积在芯片204之上。导电材料234可以被形成在区域232中和/或之上并且还可以形成接触区域212，即可以与一个或多个电子电路218电连接的背侧金属化层。导电材料234可以被形成在接触区域212上和/或包括接触区域212。导电材料234可以被形成在沉积于第二芯片侧208（例如第二灌封部2242）之上的灌封材料224的至少一部分之上。
因为灌封材料224被选择性地放置在第一芯片侧206和第二芯片侧208之上，所以导电材料234可以被镀并且可以形成至少一个接触通孔236。导电材料234可以被镀以形成在第一芯片侧206和第二芯片侧208之间延伸的连续结构。例如，接触通孔236可以延伸通过灌封材料224且通过第一芯片侧206和第二芯片侧208之间的芯片204。接触通孔236可以接触或形成至少一个接触区域212（即背侧金属化区域）的至少一部分。
可以通过将导电材料234沉积在沟道228中来形成接触通孔236，其中导电材料234可以至少部分被灌封材料224包围。此外，导电材料234可以填充沟道228。
可以理解的是，可以利用单个连续导电结构（即导电材料234）至少部分地填充沟道228以形成接触通孔236，其中单个连续导电结构可以接触至少一个接触区域212并且可以在第一芯片侧206和第二芯片侧208之间延伸。作为单个连续导电结构的接触通孔236可以延伸通过芯片204，以及第一灌封部2241和第二灌封部2242。
接触通孔236可以延伸通过灌封材料224且通过第一芯片侧206和第二芯片侧208之间的芯片204，其中接触通孔236可以被连接到接触区域212。
接触通孔236可以包括设置在接触区域212之上的第一导电部238和设置在灌封材料224之上（例如第二灌封部2242之上）的第二导电部242。接触通孔236可以与接触区域212直接物理连接和电连接。
接触通孔236和例如导电材料234可以包括来自以下材料组的至少一种材料、元件或合金，该材料组包括铜、铝、银、锡、金、钯、锌、镍、铁。
接触通孔236可以包括延伸通过第一灌封部2241的导电接触部244。导电接触部244可以至少部分被第一灌封部2241包围，例如在导电部244的横向侧上。此外，导电部244可以从灌封材料224（例如从第一灌封部2241）突出。
接触通孔236可以至少部分被第一灌封部2241和第二灌封部2242包围，例如分别在芯片第一侧206和第二芯片侧208处。
还可以通过电镀来形成接触结构246。接触结构246可以例如直接和/或物理地接触另外的接触区域214，例如接触结构246可以形成在另外的接触区域214之上并且可以延伸通过灌封材料224，例如第一灌封部2241。
图2K示出根据一个实施例的集成电路202的一部分的图示的横截面视图2110。
焊接材料248可以被沉积在第一芯片侧206和/或第二芯片侧208之上。焊接材料248可以被镀在晶圆的背侧（例如208）和前侧206上面。例如，焊接材料248可以形成在导电材料234的表面区域之上或者直接在其上面。焊接材料248可以形成在接触通孔236之上或者直接在其上。例如，焊接材料248可以直接形成在接触结构246的表面、和/或第一导电部238的表面、和/或第二导电部242的表面、和/或导电接触部244的表面上。焊接材料248形成在其上的表面可以是没有被灌封材料224覆盖的表面。此外，焊接材料248可以直接沉积在这些表面上。
焊接材料248例如可以是焊接层（其可以通过镀例如电镀来沉积），并可以包括NiPd、NiPdAu、PdAu、Sn、AuSn、和SnAg中的至少一个。
图2L示出根据一个实施例的集成电路202的一部分的图示的横截面视图2120。
另外的灌封材料252可以可选地形成在第二芯片侧208（例如芯片背侧）之上，以使得集成电路器件的背侧可以被模塑。另外的灌封材料252可以至少部分或基本上包围第一导电部238、第二导电部242和接触通孔236的至少一部分。另外的灌封材料252可以包括典型的模塑化合物，例如填充的或未填充的环氧树脂、预浸渍的合成纤维、强化纤维、层压制件、模塑材料、热固材料、热塑材料、填充颗粒、纤维强化层压制件、纤维强化聚合物层压制件、具有纤维颗粒的纤维强化聚合物层压制件。
随后，可以实施芯片的独立，例如切割，以使得单独的芯片组件彼此分离。如果需要，可以通过经过切割线254分离来使芯片204与相邻的芯片（例如芯片204A）分离。如果如根据上述实施例那样芯片204和芯片204A可形成单个集成电路（例如半桥布置），则可以使用其他切割线使它们彼此分离。
在焊接材料248和接触通孔236（包括导电接触部244）之间可以不形成其他附加互连。在焊接材料248和接触结构246之间可以不形成其他附加互连。此外，焊接材料248可以经由焊接材料248直接耦合（例如直接电和/或直接物理连接）到外部电路，例如外部电路板（未示出）（例如PCB）。可以使用焊接工艺来实施耦合。
根据各种实施例，可能需要较少的包括模塑化合物的典型装壳工艺（housing process）或者不需要所述典型装壳工艺。可以通过晶圆级的较少并行工艺来替代在常规工艺期间可以使用的外壳级上的许多串行工艺。可以避免模塑化合物和/或形成通过典型模塑化合物的互连以及相关联的复杂性。可以利用良好的高效冷却和高组件可靠性来实现较高集成密度。
图2J到2L示出根据各种实施例的集成电路202。集成电路202可以包括：具有第一芯片侧206和与所述第一芯片侧206相对的第二芯片侧208的芯片204。该芯片在第二芯片侧208上可以具有至少一个接触区域212。灌封材料224可以至少部分覆盖芯片204。至少一个接触通孔236可以接触至少一个接触区域212且延伸通过灌封材料224且通过第一芯片侧206和第二芯片侧208之间的芯片204。
图3A至3C示出根据各种实施例的集成电路的图示的视图。
图3A示出根据一个实施例的集成电路302的图示的横截面视图310。根据各种实施例，集成电路302可以类似于集成电路202并且可以包括前面已经关于集成电路202所述的特征的一个或多个或所有。如根据一个实施例所示的那样，集成电路302可以包括接触通孔236，其可以包括多个接触通孔，例如接触通孔2361、2362、2363、2364、2365。根据各种实施例，可以通过使用通孔第一方法形成接触通孔236或通孔来制造集成电路302，所述通孔第一方法可以将漏极区域（例如背侧金属化区域）连接到晶圆前侧（即第一芯片侧206）。换言之，可以甚至在形成孔或腔222或沟道228之前形成至少一个接触通孔236或通孔2361、2362、2363、2364、2365。
接触通孔236可以包括形成在第二芯片侧208之上的第一导电部238和第二导电部242以及形成在第一芯片侧206之上的导电接触部244。接触结构246可以形成在第一芯片侧206上的另外的接触区域214（例如源极和漏极区）之上。例如，至少一个接触结构246可以形成在每一个另外的接触区域214（例如每一个源极或栅极区域）之上。
图3B示出根据一个实施例的集成电路302的图示的顶视图320。接触结构246（其可以是源极和栅极外部接触件）和导电接触部244（其可以是漏极外部接触件）二者可以形成在第一芯片侧206之上。
图3C示出根据一个实施例的集成电路302H的图示的顶视图330。集成电路302H可以包括已经描述的集成电路202和302的特征的一个或多个或所有。此外，集成电路302H示出单个集成电路中的半桥电路布置的可能性。接触结构246（其可以是第一晶体管的源极和栅极外部接触件）和导电接触部244（其可以是第一晶体管的漏极外部接触件）可以被形成在第一芯片侧206之上。此外，接触结构346（其可以是第二晶体管的栅极外部接触件）和导电接触部344（其可以是第二晶体管的漏极外部接触件）也可以被形成在第一芯片侧206之上。
控制电子器件可以附加地集成为分离的集成电路。
图4A示出根据一个实施例的半导体管芯布置402的图示的横截面视图410。半导体管芯布置402可以包括：
半导体管芯404；
延伸通过管芯第一侧206和管芯第二侧208之间的半导体管芯404的至少一个接触通孔236；
其中至少一个接触通孔236可以电连接管芯第二侧208上的接触区域212；以及
其中至少一个接触通孔236可以耦合到外部电路板462的接触焊盘458。
图4B示出根据各种实施例的半导体管芯布置402的图示的横截面视图420。
半导体管芯布置402可以类似于集成电路202，并且可以包括前面已经关于集成电路202和302所述的特征的一个或多个或所有。
半导体管芯404可以类似于芯片204。
半导体管芯布置402还可以包括形成在管芯第一侧206和管芯第二侧208之上的灌封材料224，并且接触通孔236可以延伸通过半导体管芯404和灌封材料224。
类似于焊接材料248的焊接层248可以被设置在接触通孔236上。接触通孔236可以经由焊接层248耦合到外部电路板462的接触焊盘458。接触通孔236经由焊接层248直接耦合到外部电路板462的接触焊盘458。
半导体管芯布置402还可以包括形成在管芯第一侧206上的至少一个另外的接触区域214，以及接触至少一个另外的接触区域214的至少一个接触结构246，其中至少一个接触结构246可以耦合到外部电路板462的另外的接触焊盘464。例如，接触结构246可以通过设置在接触结构246之上的焊接层248直接耦合到外部电路板462的另外的接触焊盘464。
图5示出根据各种实施例的集成电路502的图示的横截面视图510。
集成电路502可以类似于集成电路202和半导体管芯布置402，并且可以包括前面已经关于集成电路202、302和402所述的特征的一个或多个或所有。
集成电路502可以包括具有第一芯片侧206和与第一芯片侧206相对的第二芯片侧208的芯片204。芯片204可以包括在第一芯片侧206和第二芯片侧208之间的耗尽区216，以及形成在第二芯片侧208上的至少一个接触区域212。灌封材料224可以至少部分覆盖芯片204；并且包括导电材料的至少一个接触通孔236可以连接到接触区域212并且延伸通过耗尽区216。
接触通孔236可以延伸通过灌封材料224且通过在第一芯片侧206和第二芯片侧208之间的芯片204。
接触通孔236可以包括形成在灌封材料224之上的至少一个导电部232。接触通孔236可以包括延伸焊盘和蘑菇状焊盘中的至少一个。可以通过（过）镀来产生蘑菇状焊盘。首先金属可以在通孔中生长；在通孔顶部它可能横向且垂直生长以形成蘑菇形状。延伸焊盘可以比初始IC金属化或通孔直径更大。
各种实施例考虑到以每200mm晶圆大概小于100€的成本在晶圆级制造集成电路。区域开销可以构成管芯的一部分，例如管芯的大约1/4，并且可以花费小于1c€。此外，部件可以直接用作裸露管芯组件。
各种实施例提供一种集成电路，其包括：具有第一芯片侧和与所述第一芯片侧相对的第二芯片侧的芯片，所述芯片在第二芯片侧上包括至少一个接触区域；至少部分覆盖所述芯片的灌封材料；以及至少一个接触通孔，其接触所述至少一个接触区域并且延伸通过所述灌封材料且通过所述第一芯片侧和第二芯片侧之间的芯片。
根据一个实施例，所述芯片包括半导体管芯。
根据一个实施例，所述芯片包括形成在该芯片中的一个或多个电子电路，所述一个或多个电子电路电耦合到形成在第一芯片侧上的至少一个另外的接触区域。
根据一个实施例，所述芯片包括功率半导体芯片，其中所述功率半导体芯片包括来自功率半导体器件的组的至少一个功率半导体器件，所述组包括：功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅双极晶体管、晶闸管、MOS控制晶闸管、硅控制整流器、功率肖特基二极管、硅碳化物二极管、氮化镓器件。
根据一个实施例，所述灌封材料包括二氧化硅和氮化硅中的至少一个。
根据一个实施例，所述灌封材料包括设置在第一芯片侧之上的第一灌封部以及设置在第二芯片侧之上的第二灌封部。
根据一个实施例，所述至少一个接触区域的至少一部分不被灌封材料覆盖。
根据一个实施例，所述至少一个接触通孔包括设置在所述至少一个接触区域之上的第一导电部和设置在所述灌封材料之上的第二导电部。
根据一个实施例，所述至少一个接触通孔包括设置在所述至少一个接触区域之上的第一导电部和设置在所述第二灌封部之上的第二导电部。所述至少一个接触通孔可以具有小于或等于1毫欧（例如小于或等于0.1毫欧、例如小于或等于0.01毫欧）的电阻。
而且，所述至少一个接触通孔可以包括多个或大量接触通孔，例如至少两个、例如至少三个、例如至少五个、例如至少10个、例如至少20个、例如至少50个、例如至少100、或者甚至更多，它们可以都连接到同一（公共）节点（例如同一电焊盘）以及因此可以连接到同一电势。
此外，所述至少一个接触通孔可以具有至少100μm（例如至少200μm、例如至少500μm）的通孔尺寸（例如通孔直径）。
根据一个实施例，所述至少一个接触通孔包括来自以下材料组的至少一种材料、元件或合金，该材料组包括铜、铝、银、锡、金、钯、锌、镍、铁。
根据一个实施例，所述至少一个接触通孔包括延伸通过第一灌封部的导电接触部。
根据一个实施例，所述导电接触部从所述灌封材料突出。
根据一个实施例，所述至少一个接触通孔至少部分被所述第一灌封部和第二灌封部包围。
根据一个实施例，所述集成电路还包括形成在所述第一芯片侧上的至少一个另外的接触区域，和接触所述至少一个另外的接触区域的至少一个接触结构。
根据一个实施例，形成在所述至少一个另外的接触区域之上的所述至少一个接触结构延伸通过所述灌封材料。
根据一个实施例，所述集成电路还包括形成在所述第一芯片侧和第二芯片侧之上的焊接材料，其中所述焊接材料被设置在所述至少一个接触通孔上。
根据一个实施例，所述至少一个接触通孔包括延伸通过所述芯片、第一灌封部和第二灌封部的单个连续导电结构。
各种实施例提供一种半导体管芯布置，其包括：半导体管芯；延伸通过管芯第一侧和管芯第二侧之间的半导体管芯的至少一个接触通孔；其中所述至少一个接触通孔电接触管芯第二侧上的接触区域；以及其中所述至少一个接触通孔耦合到外部电路板的接触焊盘。
根据一个实施例，所述半导体管芯布置还包括形成在管芯第一侧和管芯第二侧之上的灌封材料，并且其中所述至少一个接触通孔延伸通过所述灌封材料。
根据一个实施例，所述半导体管芯布置还包括设置在所述至少一个接触通孔上的焊接层，其中所述至少一个接触通孔经由所述焊接层耦合到所述外部电路板的接触焊盘。根据一个实施例，所述至少一个接触通孔经由所述焊接层直接耦合到所述外部电路板的接触焊盘。
根据一个实施例，所述半导体管芯布置还包括形成在管芯第一侧上的至少一个另外的接触区域，以及接触所述至少一个另外的接触区域的至少一个接触结构，其中所述至少一个接触结构耦合到所述外部电路板的另外的接触焊盘。
根据一个实施例，所述至少一个接触结构通过设置在所述至少一个接触结构之上的另外的焊接层直接耦合到所述外部电路板的另外的接触焊盘。
各种实施例提供一种用于制造集成电路的方法，该方法包括：利用灌封材料至少部分地覆盖芯片，所述芯片具有第一芯片侧和与所述第一芯片侧相对的第二芯片侧，所述芯片在第二芯片侧上包括至少一个接触区域；以及形成延伸通过所述灌封材料且通过所述第一芯片侧和第二芯片侧之间的芯片的至少一个接触通孔，所述至少一个接触通孔接触所述至少一个接触区域。
根据一个实施例，形成所述至少一个接触通孔包括：形成通过所述芯片的沟道，所述沟道在第一芯片侧和第二芯片侧之间延伸；以及将导电材料沉积在所述沟道中以形成所述至少一个接触通孔。
根据一个实施例，利用灌封材料至少部分覆盖芯片包括将灌封材料沉积在第一芯片侧和第二芯片侧之上，其中所述至少一个接触区域的至少一部分和所述沟道的至少一部分不被所述灌封材料覆盖。
根据一个实施例，形成所述至少一个接触通孔还包括将导电材料沉积在所述至少一个接触区域之上以及沉积在设置在第二芯片侧之上的灌封材料的至少一部分之上。
根据一个实施例，形成所述至少一个接触通孔还包括将导电材料沉积在沟道中，其中所述导电材料至少部分被所述灌封材料包围。
根据一个实施例，形成所述至少一个接触通孔包括：形成通过所述芯片的沟道，所述沟道在第一芯片侧和第二芯片侧之间延伸；以及利用单个连续导电结构至少部分填充所述沟道，所述单个连续导电结构接触所述至少一个接触区域且在第一芯片侧和第二芯片侧之间延伸。
根据一个实施例，该方法还包括将焊接材料沉积在第一芯片侧和第二芯片侧的至少一个之上，其中所述焊接材料形成在所述至少一个接触通孔之上。
根据一个实施例，该方法还包括经由所述焊接材料将所述至少一个接触通孔耦合到外部电路板。
各种实施例提供一种集成电路，其包括：具有第一芯片侧和与所述第一芯片侧相对的第二芯片侧的芯片，所述芯片包括在第一芯片侧和第二芯片侧之间的耗尽区和形成在第二芯片侧上的至少一个接触区域；至少部分覆盖所述芯片的灌封材料；以及至少一个接触通孔，其包括接触至少一个接触区域并且延伸通过所述耗尽区的导电材料。
根据一个实施例，所述至少一个接触通孔延伸通过所述灌封材料且通过第一芯片侧和第二芯片侧之间的芯片。
根据一个实施例，所述至少一个接触通孔包括形成在所述灌封材料之上的至少一个导电部。
根据一个实施例，所述至少一个接触通孔包括至少一个导电部，包括延伸焊盘和蘑菇状焊盘中的至少一个。
尽管已经参考具体实施例特别示出且描述了本发明，但是本领域技术人员应该理解的是，在不偏离由所附权利要求限定的本发明的精神和范围的情况下可以做出形式和细节方面的各种变化。本发明的范围因此由所附权利要求指示且因此意图包括进入权利要求的等同物的含义和范围之内的所有变化。

Claims (33)

1.一种集成电路，其包括：
具有第一芯片侧和与所述第一芯片侧相对的第二芯片侧的芯片，所述芯片在第二芯片侧上包括至少一个接触区域；
至少部分覆盖所述芯片的灌封材料；以及
至少一个接触通孔，其包括接触所述至少一个接触区域并且延伸通过所述灌封材料且通过所述第一芯片侧和第二芯片侧之间的芯片的导电材料。
2.根据权利要求1的集成电路，其中，
所述芯片包括半导体管芯。
3.根据权利要求1的集成电路，其中，
所述芯片包括形成在该芯片中的一个或多个电子电路，所述一个或多个电子电路电耦合到形成在第一芯片侧上的至少一个另外的接触区域。
4.根据权利要求1的集成电路，其中，
所述芯片包括功率半导体芯片。
5.根据权利要求1的集成电路，其中，
所述灌封材料包括来自以下材料组的至少一个或混合物，所述材料组包括：聚合物、环氧树脂、丙烯酸脂、硅树脂和高温热塑树脂。
6.根据权利要求1的集成电路，其中，
所述导电材料具有大于105（1/Ωm）的导电率。
7.根据权利要求1的集成电路，其中，
所述灌封材料包括设置在第一芯片侧之上的第一灌封部以及设置在第二芯片侧之上的第二灌封部。
8.根据权利要求1的集成电路，其中，
所述至少一个接触区域的至少一部分不被所述灌封材料覆盖。
9.根据权利要求1的集成电路，其中，
所述至少一个接触通孔包括设置在所述至少一个接触区域之上的第一导电部和设置在所述灌封材料之上的第二导电部。
10.根据权利要求7的集成电路，其中，
所述至少一个接触通孔包括设置在所述至少一个接触区域之上的第一导电部和设置在所述第二灌封部之上的第二导电部。
11.根据权利要求10的集成电路，其中，
所述至少一个接触通孔包括延伸通过所述第一灌封部的导电接触部。
12.根据权利要求11的集成电路，其中，
所述导电接触部从所述灌封材料突出。
13.根据权利要求11的集成电路，其中，
所述至少一个导电接触部被形成为延伸焊盘和蘑菇状焊盘中的至少一个。
14.根据权利要求7的集成电路，其中，
所述至少一个接触通孔至少部分被所述第一灌封部和第二灌封部包围。
15.根据权利要求1的集成电路，
还包括形成在第一芯片侧和第二芯片侧之上的焊接材料，其中所述焊接材料设置在所述至少一个接触通孔上。
16.根据权利要求7的集成电路，其中，
所述至少一个接触通孔是延伸通过所述芯片、第一灌封部和第二灌封部的单个连续导电结构。
17.根据权利要求1的集成电路，其中，
所述至少一个接触通孔包括小于或等于1毫欧的电阻。
18.根据权利要求1的集成电路，其中，
所述至少一个接触件包括电连接到一个公共节点的多个接触通孔。
19.根据权利要求1的集成电路，其中，
所述至少一个接触件具有至少100μm的通孔尺寸。
20.一种半导体管芯布置，其包括：
半导体管芯；
至少一个接触通孔，其包括延伸通过管芯第一侧和管芯第二侧之间的半导体管芯的导电材料；
其中所述至少一个接触通孔电接触管芯第二侧上的接触区域；以及
其中所述至少一个接触通孔耦合到外部电路板的接触焊盘。
21.根据权利要求20的半导体管芯布置，还包括形成在管芯第一侧和管芯第二侧之上的灌封材料，并且
其中所述至少一个接触通孔延伸通过所述灌封材料。
22.根据权利要求20的半导体管芯布置，还包括设置在所述至少一个接触通孔上的焊接层，其中所述至少一个接触通孔经由所述焊接层耦合到所述外部电路板的接触焊盘。
23.根据权利要求20的半导体管芯布置，
还包括形成在管芯第一侧上的至少一个另外的接触区域，以及接触所述至少一个另外的接触区域的至少一个接触结构，其中所述至少一个接触结构耦合到所述外部电路板的另外的接触焊盘。
24.根据权利要求23的半导体管芯布置，其中，
所述至少一个接触结构通过设置在所述至少一个接触结构之上的另外的焊接层直接耦合到所述外部电路板的另外的接触焊盘。
25.一种用于制造集成电路的方法，该方法包括：
利用灌封材料至少部分覆盖芯片，所述芯片具有第一芯片侧和与所述第一芯片侧相对的第二芯片侧，所述芯片在第二芯片侧上包括至少一个接触区域；以及
形成延伸通过所述灌封材料且通过所述第一芯片侧和第二芯片侧之间的芯片的至少一个接触通孔，所述至少一个接触通孔接触所述至少一个接触区域。
26.根据权利要求25的方法，其中，
形成所述至少一个接触通孔包括：
形成通过所述芯片的沟道，所述沟道在第一芯片侧和第二芯片侧之间延伸；以及
将导电材料沉积在所述沟道中以形成所述至少一个接触通孔。
27.根据权利要求26的方法，其中，
形成所述至少一个接触通孔还包括将导电材料沉积在所述至少一个接触区域之上以及沉积在设置在第二芯片侧之上的灌封材料的至少一部分之上。
28.根据权利要求26的方法，其中，
形成所述至少一个接触通孔还包括将导电材料沉积在沟道中，其中所述导电材料至少部分被所述灌封材料包围。
29.根据权利要求25的方法，其中，
形成所述至少一个接触通孔包括：
形成通过所述芯片的沟道，所述沟道在第一芯片侧和第二芯片侧之间延伸；以及
利用单个连续导电结构至少部分填充所述沟道，所述单个连续导电结构接触所述至少一个接触区域且在第一芯片侧和第二芯片侧之间延伸。
30.一种集成电路，其包括：
具有第一芯片侧和与所述第一芯片侧相对的第二芯片侧的芯片，所述芯片包括在第一芯片侧和第二芯片侧之间的耗尽区和形成在第二芯片侧上的至少一个接触区域；
至少部分覆盖所述芯片的灌封材料；以及
至少一个接触通孔，其包括接触至少一个接触区域并且延伸通过所述耗尽区的导电材料。
31.根据权利要求30的集成电路，其中，
所述至少一个接触通孔延伸通过所述灌封材料且通过第一芯片侧和第二芯片侧之间的芯片。
32.根据权利要求30的集成电路，其中，
所述至少一个接触通孔包括形成在所述灌封材料之上的至少一个导电部。
33.根据权利要求30的集成电路，其中，
所述至少一个接触通孔包括延伸焊盘和蘑菇状焊盘中的至少一个。
CN201310569053.0A 2012-11-16 2013-11-15 集成电路、半导体管芯布置以及用于制造集成电路的方法 Expired - Fee Related CN103824842B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/678675 2012-11-16
US13/678,675 US8896128B2 (en) 2012-11-16 2012-11-16 Integrated circuit, a semiconductor die arrangement and a method for manufacturing an integrated circuit

Publications (2)

Publication Number Publication Date
CN103824842A true CN103824842A (zh) 2014-05-28
CN103824842B CN103824842B (zh) 2017-03-01

Family

ID=50625730

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310569053.0A Expired - Fee Related CN103824842B (zh) 2012-11-16 2013-11-15 集成电路、半导体管芯布置以及用于制造集成电路的方法

Country Status (3)

Country Link
US (1) US8896128B2 (zh)
CN (1) CN103824842B (zh)
DE (1) DE102013112636B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110024121A (zh) * 2016-12-29 2019-07-16 英特尔公司 超芯片

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
DE102015110490A1 (de) * 2015-06-30 2017-01-05 Infineon Technologies Austria Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123251A (zh) * 2006-05-22 2008-02-13 三星电子株式会社 半导体集成电路器件及其制造方法
US20090278244A1 (en) * 2008-05-12 2009-11-12 Texas Instruments Inc Ic device having low resistance tsv comprising ground connection
US20100123241A1 (en) * 2008-11-18 2010-05-20 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Semiconductor chip with through-silicon-via and sidewall pad
US20100252934A1 (en) * 2009-04-07 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Three-Dimensional Semiconductor Architecture

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7803714B2 (en) 2008-03-31 2010-09-28 Freescale Semiconductor, Inc. Semiconductor through silicon vias of variable size and method of formation
US8466060B2 (en) 2010-04-30 2013-06-18 Alpha & Omega Semiconductor, Inc. Stackable power MOSFET, power MOSFET stack, and process of manufacture
US8492272B2 (en) * 2011-07-29 2013-07-23 International Business Machines Corporation Passivated through wafer vias in low-doped semiconductor substrates
US9059306B2 (en) * 2011-10-11 2015-06-16 Maxim Integrated Products, Inc. Semiconductor device having DMOS integration

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123251A (zh) * 2006-05-22 2008-02-13 三星电子株式会社 半导体集成电路器件及其制造方法
US20090278244A1 (en) * 2008-05-12 2009-11-12 Texas Instruments Inc Ic device having low resistance tsv comprising ground connection
US20100123241A1 (en) * 2008-11-18 2010-05-20 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Semiconductor chip with through-silicon-via and sidewall pad
US20100252934A1 (en) * 2009-04-07 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Three-Dimensional Semiconductor Architecture

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110024121A (zh) * 2016-12-29 2019-07-16 英特尔公司 超芯片
US11824041B2 (en) 2016-12-29 2023-11-21 Intel Corporation Hyperchip
CN110024121B (zh) * 2016-12-29 2024-01-02 英特尔公司 超芯片
US11984430B2 (en) 2016-12-29 2024-05-14 Intel Corporation Hyperchip

Also Published As

Publication number Publication date
DE102013112636B4 (de) 2020-06-10
CN103824842B (zh) 2017-03-01
US8896128B2 (en) 2014-11-25
US20140138841A1 (en) 2014-05-22
DE102013112636A1 (de) 2014-05-22

Similar Documents

Publication Publication Date Title
US7511379B1 (en) Surface mountable direct chip attach device and method including integral integrated circuit
KR101201087B1 (ko) 결합된 금속 평면들을 사용하는 3차원 집적 구조 및 방법
US8021907B2 (en) Method and apparatus for thermally enhanced semiconductor package
US6876061B2 (en) Chip scale surface mount package for semiconductor device and process of fabricating the same
US9607966B2 (en) Chip arrangement
US9147628B2 (en) Package-in-packages and methods of formation thereof
US9142502B2 (en) Semiconductor device packaging having pre-encapsulation through via formation using drop-in signal conduits
US9070568B2 (en) Chip package with embedded passive component
US7211877B1 (en) Chip scale surface mount package for semiconductor device and process of fabricating the same
US7858512B2 (en) Semiconductor with bottom-side wrap-around flange contact
CN101572239A (zh) 半导体模组
CN102299082A (zh) 半导体承载元件的制造方法及应用其的封装件的制造方法
CN103824842B (zh) 集成电路、半导体管芯布置以及用于制造集成电路的方法
US20230238294A1 (en) Semiconductor package including a chip-substrate composite semiconductor device
CN103325752A (zh) 电路封装、电子电路封装和用于包封电子电路的方法
US10700037B2 (en) Reinforcement for electrical connectors
CN211792251U (zh) 微电子封装的嵌入式铜结构
CN103367338A (zh) 芯片装置和形成其的方法、芯片封装和形成其的方法
TW201701438A (zh) 使用無電鍍之ｚ型連接
US20240030208A1 (en) Heterogeneous embedded power device package using dam and fill
US20090324906A1 (en) Semiconductor with top-side wrap-around flange contact
CN111696943A (zh) 具有带有堤状构造的管芯焊盘的半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170301