DE102011000751A1 - Halbleiter-Bauelement mit einem einen Hohlraum aufweisenden Träger und Herstellungsverfahren - Google Patents

Halbleiter-Bauelement mit einem einen Hohlraum aufweisenden Träger und Herstellungsverfahren

Info

Publication number
DE102011000751A1
DE102011000751A1 DE201110000751 DE102011000751A DE102011000751A1 DE 102011000751 A1 DE102011000751 A1 DE 102011000751A1 DE 201110000751 DE201110000751 DE 201110000751 DE 102011000751 A DE102011000751 A DE 102011000751A DE 102011000751 A1 DE102011000751 A1 DE 102011000751A1
Authority
DE
Germany
Prior art keywords
carrier
semiconductor chip
cavity
metal
surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE201110000751
Other languages
English (en)
Other versions
DE102011000751B4 (de
Inventor
Joachim Mahler
Ivan Nikitin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US12/706,555 priority Critical patent/US8513062B2/en
Priority to US12/706,555 priority
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102011000751A1 publication Critical patent/DE102011000751A1/de
Application granted granted Critical
Publication of DE102011000751B4 publication Critical patent/DE102011000751B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492Bases or plates or solder therefor
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76Apparatus for connecting with build-up interconnects
    • H01L2224/7615Means for depositing
    • H01L2224/76151Means for direct writing
    • H01L2224/76155Jetting means, e.g. ink jet
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821Forming a build-up interconnect
    • H01L2224/82101Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8384Sintering
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01087Francium [Fr]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1032III-V
    • H01L2924/10329Gallium arsenide [GaAs]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13062Junction field-effect transistor [JFET]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/15165Monolayer substrate

Abstract

Ein Verfahren umfasst das Bereitstellen eines Trägers (10), der einen ersten Hohlraum (11) aufweist, das Bereitstellen einer dielektrischen Folie (12) mit einer an der dielektrischen Folie (12) angebrachten Metallschicht (13), das Platzieren eines ersten Halbleiterchips (14) in dem ersten Hohlraum (11) des Trägers (10) und das Aufbringen der dielektrischen Folie (12) auf den Träger (10).

Description

  • Die vorliegende Erfindung betrifft ein Halbleiter-Bauelement mit einem Träger, der einen Hohlraum aufweist, und ein Verfahren zur Herstellung eines derartigen ein Halbleiter-Bauelements.
  • Hersteller von Halbleiter-Bauelementen sind dauernd bestrebt, die Leistungsfähigkeit ihrer Produkte zu vergrößern, während ihre Herstellungskosten verringert werden. Ein kostenintensiver Bereich bei der Herstellung von Halbleiter-Bauelementen ist Kapselung der Halbleiterchips. Wie für Fachleute erkennbar ist, werden integrierte Schaltungen in Wafern hergestellt, die dann vereinzelt werden, um Halbleiterchips zu produzieren. Ein oder mehrere Halbleiterchips werden in einer Kapselung angeordnet, um sie vor Umwelt- und physischen Belastungen zu schützen. Das Kapseln von Halbleiterchips vergrößert die Kosten und Komplexität der Herstellung von Halbleiter-Bauelementen, weil die Kapselungsdesigns nicht nur Schutz gewährleisten, sondern auch die Übertragung von elektrischen Signalen zu und von den Halbleiterchips und insbesondere die Abführung von durch die Halbleiterchips erzeugter Wärme gestatten.
  • Der Erfindung liegt die Aufgabe zugrunde, ein kostengünstig herzustellendes Halbleiter-Bauelement zu schaffen. Ferner soll ein entsprechendes Herstellungsverfahren angegeben werden.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten, und sind in die vorliegende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1A1D zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung eines Bauelements, umfassend Bereitstellen eines Trägers, der einen Hohlraum aufweist, Platzieren eines Halbleiterchips in dem Hohlraum und Aufbringen einer dielektrischen Folie auf den Träger;
  • 2 zeigt schematisch eine Querschnittsansicht einer Ausführungsform eines Bauelements, das einen Halbleiterchips umfasst, der auf einem Träger mit einem in dem Träger gebildeten Hohlraum, der einen Neueintrittswinkel aufweist, angebracht ist;
  • 3A3H zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung eines Bauelements, umfassend Bereitstellen eines Trägers, der mehrere Hohlräume aufweist, Platzieren mehrerer Halbleiterchips in den Hohlräumen, Aufbringen einer dielektrischen Folie auf den Träger und Vereinzeln des Trägers;
  • 4A4C zeigen schematisch eine Querschnittsansicht einer Variante des in 3A3H dargestellten Verfahrens;
  • 5A5D zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung eines Trägers, der unterschnittene Hohlräume aufweist;
  • 6A6E zeigen schematisch eine Querschnittsansicht einer weiteren Variante des in 3A3H dargestellten Verfahrens; und
  • 7 zeigt schematisch eine Querschnittsansicht einer Ausführungsform eines Systems, das ein auf einer Leiterplatte angebrachtes Bauelement umfasst.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • In der vorliegenden Beschreibung sollen die Ausdrücke ”gekoppelt” und/oder ”elektrisch gekoppelt” nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen; es können dazwischentretende Elemente zwischen den ”gekoppelten” oder ”elektrisch gekoppelten” Elementen vorgesehen sein.
  • Im Folgenden werden Bauelemente beschrieben, die einen oder mehrere Halbleiterchips enthalten. Die Halbleiterchips können von verschiedener Art sein, können durch verschiedene Technologien hergestellt werden und können zum Beispiel integrierte elektrische, elektrooptische oder elektromechanische Schaltungen und/oder passive Bauelemente umfassen. Die Halbleiterchips können zum Beispiel als Leistungs-Halbleiterchips konfiguriert werden, wie zum Beispiel als Leistungs-MOSFETs (Metalloxid-Halbleiterfeldeffekttransistoren), IGBTs (Bipolartransistoren mit isoliertem Gate), JFETs (Sperrschicht-Feldeffekttransistoren), Leistungs-Bipolartransistoren oder Leistungsdioden. Ferner können die Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten umfassen. Insbesondere können Halbleiterchips mit einer Vertikalstruktur vorkommen, das heißt, dass die Halbleiterchips dergestalt hergestellt werden können, dass elektrische Ströme in einer zu den Hauptoberflächen der Halbleiterchips senkrechten Richtung fließen können. Ein Halbleiterchip mit einer Vertikalstruktur kann Kontaktelemente insbesondere auf seinen beiden Hauptoberflächen, das heißt auf seiner Oberseite und Unterseite, aufweisen. Insbesondere können Leistungs-Halbleiterchips eine Vertikalstruktur aufweisen. Beispielsweise können sich die Source-Elektrode und Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet sein kann. Die nachfolgend beschriebenen Bauelemente können ferner integrierte Schaltungen zum Steuern der integrierten Schaltungen anderer Halbleiterchips, zum Beispiel der integrierten Schaltungen von Leistungs-Halbleiterchips, umfassen. Die Halbleiterchips müssen nicht aus einem spezifischen Halbleitermaterial hergestellt werden, zum Beispiel Si, SiC, SiGe, GaAs, GaN usw., und können ferner anorganische und/oder organische Materialien enthalten, die nicht Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle.
  • Die Halbleiterchips können Elektroden (oder Kontaktelemente oder Kontaktstellen) aufweisen, die das Herstellen von elektrischem Kontakt mit den in den Halbleiterchips enthaltenden integrierten Schaltungen erlauben. Es können eine oder mehrere Metallschichten auf die Elektroden der Halbleiterchips aufgebracht werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel in Form einer einen Bereich bedeckenden Schicht vorliegen. Es kann jedes beliebige gewünschte Metall oder jede beliebige gewünschte Metalllegierung, zum Beispiel aus Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium als das Material verwendet werden. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenden Materialien möglich.
  • Die Halbleiterchips können auf Trägern platziert werden. Die Träger können von beliebiger Form, beliebiger Größe oder beliebigem Material sein. Gemäß einer Ausführungsform können die Träger elektrisch leitfähig sein. Sie können aus Metallen oder Metalllegierungen hergestellt werden, insbesondere Kupfer, Kupferlegierungen, Eisennickel, Aluminium, Aluminiumlegierungen oder anderen geeigneten Materialien. Gemäß einer Ausführungsform können die Träger ganz aus einem Metall oder einer Metalllegierung bestehen. Die Träger können Metallplatten oder Metallfolien sein. Die Träger können unstrukturiert oder strukturiert sein und können zum Beispiel ein Systemträger oder Teil eines Systemträgers sein. Ferner können die Träger mit einem elektrisch leitfähigen Material, zum Beispiel Kupfer, Silber, Eisennickel oder Nickelphosphor, plattiert werden.
  • Die Träger können einen oder mehrere Hohlräume (oder Vertiefungen oder Aussparungen) aufweisen. Die Hohlräume können in dem Träger durch Ätzen, mechanische Bearbeitung oder eine beliebige andere geeignete Technik gebildet werden. Die Hohlräume können eine beliebige Form und Größe aufweisen. Die Hohlräume können mindestens eine Basisoberfläche aufweisen, auf der ein Halbleiterchip platziert werden kann. Diese Basisoberfläche kann im Wesentlichen mit einer oder beiden Hauptoberflächen des Trägers koplanar oder planparallel sein. Die Seitenwände der Hohlräume können im Wesentlichen orthogonal zu den Hauptoberflächen des Trägers sein oder können als Alternative einen beliebigen anderen Winkel bilden. Insbesondere kann der durch mindestens eine Seitenwand des Hohlraums und die Hauptoberfläche des Trägers, in der der Hohlraum gebildet wird, gebildete Winkel kleiner als 90° sein und kann insbesondere im Bereich zwischen 60° und 85° liegen. Die Hauptoberfläche des Trägers, in der der Hohlraum gebildet wird, kann sich mit Teilen der Basisoberfläche des Hohlraums überlappen, sodass der Hohlraum einen unterschnittenen Hohlraum bildet.
  • Die Bauelemente können eine dielektrische Schicht umfassen. Die dielektrische Schicht kann einen beliebigen Teil einer beliebigen Anzahl von Oberflächen der Komponenten des Bauelements bedecken. Die dielektrische Schicht kann verschiedenen Funktionen dienen. Sie kann zum Beispiel verwendet werden, um Komponenten des Bauelements elektrisch voneinander und/oder von externen Komponenten zu isolieren, aber die dielektrische Schicht kann auch als Plattform zur Anbringung anderer Komponenten, wie zum Beispiel Verdrahtungsschichten, verwendet werden. Die dielektrische Schicht kann verwendet werden, um Kapselungen des Fan-Out-Typs zu produzieren. Bei einer Kapselung des Fan-Out-Typs befindet sich mindestens ein Teil der externen Kontaktelemente und/oder Leiterbahnen, die den Halbleiterchip mit den externen Kontaktelementen verbinden, lateral außerhalb des Umrisses des Halbleiterchips oder schneiden zumindest den Umriss des Halbleiterchips. Bei Kapselungen des Fan-Out-Typs wird somit typischerweise (zusätzlich) ein peripherer äußerer Teil der Kapselung des Halbleiterchips zum elektrischen Bonden der Kapselung mit externen Anwendungen, wie zum Beispiel Anwendungsplatinen und anderem, verwendet. Dieser äußere Teil der Kapselung, der den Halbleiterchip umschließt, vergrößert effektiv die Kontaktfläche der Kapselung in Bezug auf die Grundfläche des Halbleiterchips und führt somit zu gelockerten Beschränkungen hinsichtlich Kapselungs-Kontaktstellengröße und -rasterabstand mit Bezug auf spätere Verarbeitung, z. B. Zusammenbau auf der zweiten Ebene.
  • Die dielektrische Schicht kann zum Beispiel als eine dielektrische Folie (oder dielektrisches Blatt) bereitgestellt werden und kann auf die Komponenten des Bauelements laminiert werden. Die dielektrische Folie kann aus einem Polymer, zum Beispiel einem Epoxidharz, Acrylat oder einem thermoplastischen oder thermisch härtenden Material bestehen. Gemäß einer Ausführungsform kann die dielektrische Folie zum Beispiel aus einem gefüllten oder ungefüllten Prepreg (Abkürzung für präimprägnierte Fasern) bestehen, wobei es sich um eine Kombination aus einer Fasermatte, zum Beispiel Glas- oder Kohlenstofffasern, und einem Harz, zum Beispiel einem duroplastischen Material, handelt. Prepreg-Materialien werden gewöhnlich zur Herstellung von PCBs (Leiterplatten) verwendet. Wohlbekannte Prepreg-Materialien, die in der PCB-Industrie verwendet werden und die hier als das dielektrische Material verwendet werden können, sind: FR-2, FR-3, FR-4, FR-5, FR-6, G-10, CEM-1, CEM-2, CEM-3, CEM-4 und CEM-5. Anstelle von Lamination kann das dielektrische Material auch durch Drucken oder aus einer Gasphase oder einer Lösung oder durch Formpressen, Spritzguss, Pulverschmelzverfahren, Gießen, Dispergieren, Jetten oder ein beliebiges anderes geeignetes Verfahren abgeschieden werden. Das dielektrische Material kann zum Beispiel ein beliebiges geeignetes thermoplastisches oder thermisch härtendes Material sein.
  • Es können eine oder mehrere Metallschichten an der dielektrischen Schicht angebracht werden. Die Metallschichten können zum Beispiel verwendet werden, um eine Umverdrahtungsschicht zu produzieren. Die Metallschichten können als Verdrahtungsschichten zum Herstellen von elektrischem Kontakt mit den Halbleiterchips von außerhalb der Bauelemente aus oder zum Herstellen von elektrischem Kontakt mit anderen Halbleiterchips und/oder Komponenten, die in den Bauelementen enthalten sind, verwendet werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel aus Leiterbahnen zusammengesetzt sein, können aber auch in Form einer einen Bereich bedeckenden Schicht vorliegen. Es können beliebige gewünschte Metalle als das Material verwendet werden, zum Beispiel Kupfer, Aluminium, Nickel, Palladium, Silber, Zinn oder Gold, Metalllegierungen oder Metallstapel. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt werden, d. h., es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich. Die Metallschicht kann an der dielektrischen Folie angebracht werden, bevor die dielektrische Folie auf den Träger aufgebracht wird. Die Metallschicht und die dielektrische Folie können als eine RCC-Folie (englisch: Resin-Coated-Copper; harzbeschichtetes Kupfer) ausgestaltet sein.
  • Die nachfolgend beschriebenen Bauelemente umfassen externe Kontaktelemente, die von beliebiger Form, beliebiger Größe und einem beliebigen Material sein können. Die externen Kontaktelemente können von außerhalb des Bauelements aus zugänglich sein und können somit das Herstellen von elektrischem Kontakt mit den Halbleiterchips von außerhalb des Bauelements aus erlauben. Ferner können die externen Kontaktelemente thermisch leitfähig sein und können als Kühlkörper zum Abführen der durch die Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktelemente können aus einem beliebigen gewünschten elektrisch leitfähigen Material zusammengesetzt sein. Die externen Kontaktelemente können zum Beispiel externe Kontaktstellen umfassen. Es kann Lotmaterial auf die externen Kontaktstellen abgeschieden werden.
  • Figuren 1A1D zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung eines Bauelements 100, das in 1D dargestellt ist. Wie in 1A dargestellt, wird ein Träger 10 bereitgestellt, der einen ersten Hohlraum 11 umfasst. Ferner wird eine dielektrische Folie 12 mit einer Metallschicht 13, die an der dielektrischen Folie 12 angebracht ist, bereitgestellt, wie in 1B dargestellt. In dem ersten Hohlraum 11 des Trägers 10 wird ein erster Halbleiterchip 14 platziert, wie in 1C dargestellt. Die dielektrische Folie 12 wird dann zusammen mit der Metallschicht 13 auf den Träger 10 aufgebracht, wie in 1D dargestellt.
  • 2 zeigt schematisch eine Querschnittsansicht eines Bauelements 200. Das Bauelement 200 umfasst einen Metallträger 10 mit einem in einer Hauptoberfläche 15 des Trägers 10 gebildeten Hohlraum (bzw. Aussparung oder Vertiefung) 11. Der Hohlraum 11 kann eine Unterschneidung bilden, sodass sich die Hauptoberfläche 15 des Trägers 10 mit einem Teil 23 einer Basisoberfläche 24 des Hohlraums 11 überlappt. Gemäß einer Ausführungsform besitzt ein Winkel α, der zwischen der Hauptoberfläche 15 des Trägers 10 und einer Seitenwand 16 des Hohlraums 11 gebildet wird, einen Wert im Bereich zwischen 60° und 85°. Auf der Basisoberfläche 24 des Hohlraums 11 wird ein Halbleiterchip 14 platziert. Der Halbleiterchip 14 umfasst eine erste Elektrode 22 auf einer ersten Oberfläche 17 des Halbleiterchips 14 und eine zweite Elektrode 18 auf einer zweiten Oberfläche 19 des Halbleiterchips 14. Die zweite Oberfläche 19 befindet sich gegenüber der ersten Oberfläche 17. Der Halbleiterchip 14 wird so in dem Hohlraum 11 platziert, dass seine erste Oberfläche 17 dem Träger 10 zugewandt ist. Über dem Träger 10 und dem Halbleiterchip 14 wird eine dielektrische Schicht 12 platziert. Über der dielektrischen Schicht 12 werden externe Kontaktelemente 20 und 21 platziert. Das externe Kontaktelement 20 ist elektrisch mit der ersten Elektrode 22 des Halbleiterchips 14 gekoppelt und das externe Kontaktelement 21 ist elektrisch mit der zweiten Elektrode 18 des Halbleiterchips 14 gekoppelt.
  • 3A3H (kollektiv 3) zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung eines Bauelements 300, das in 3H dargestellt ist. Das Verfahren, das in 3A3H dargestellt ist, ist eine Implementierung des in 1A1D dargestellten Verfahrens. Die Einzelheiten des Verfahrens, die nachfolgend beschrieben werden, können deshalb genauso auf das Verfahren von 1A1D angewandt werden. Ähnliche oder identische Komponenten der Bauelemente 100 und 300 werden durch dieselben Bezugszahlen bezeichnet.
  • Wie in 3A dargestellt, wird ein Träger 10 bereitgestellt. Der Träger 10 kann eine Platte oder eine Folie sein, die aus einem starren Material, zum Beispiel einem Metall oder einer Metalllegierung, wie etwa Kupfer, Aluminium, Nikkel, CuFeP, Stahl oder rostfreiem Stahl, besteht. Der Träger 10 kann elektrisch leitfähig sein und kann ein Systemträger (Leadframe) sein. Darüber hinaus kann der Träger 10 mit einem elektrisch leitfähigen Material, zum Beispiel Kupfer, Silber, Eisennickel oder Nickelphosphor, beschichtet werden. Die Form des Trägers 10 ist nicht auf irgendeine geometrische Form beschränkt und der Träger 10 kann eine beliebige geeignete Größe aufweisen. Der Träger 10 kann eine flache obere Hauptoberfläche 15 aufweisen. Die Dicke d1 des Trägers 10 (in einer zu der Hauptoberfläche 15 orthogonalen Richtung gemessen) kann im Bereich von 100 μm bis zu mehreren Millimetern betragen.
  • In dem Träger 10 können mehrere Hohlräume (oder Aussparungen oder Vertiefungen) 11 gebildet werden. Jeder der Hohlräume 11 kann sich von der oberen Hauptoberfläche 15 des Trägers 10 in den Träger 10 erstrecken. Obwohl bei der Ausführungsform von 3 ein erster, ein zweiter und ein dritter Hohlraum 11 dargestellt sind, kann eine beliebige Anzahl von Hohlräumen 11 in dem Träger 10 gebildet werden. Jeder der Träger 11 besitzt Seitenwände 16, die den jeweiligen Hohlraum 11 und eine Basisoberfläche 24 umgeben. Die Basisoberflächen 24 können im Wesentlichen planare Oberflächen sein und können zu der Hauptoberfläche 15 des Trägers 10 planparallel sein. Die Höhe d2 der Hohlräume 11 kann im Bereich von 5 bis 400 μm und insbesondere im Bereich von 40 bis 100 μm liegen. Die Höhe d2 kann die Distanz zwischen der Hauptoberfläche 15 des Trägers 10 und der Basisoberfläche 24 des Hohlraums 11 in einer zu der Hauptoberfläche 15 orthogonalen Richtung gemessen sein. Die Höhe d2 kann im Bereich von d1/2 liegen. Die Hohlräume 11 können in dem Träger 10 durch Pressen, Stanzen, Stempeln, Sägen, Schneiden, Fräsen, Ätzen oder andere geeignete Techniken gebildet werden.
  • Es können mehrere Halbleiterchips 14 in den Hohlräumen 11 platziert werden, wie in 3B dargestellt. Obwohl bei der Ausführungsform von 3B ein erster, ein zweiter und ein dritter Halbleiterchip 14 dargestellt sind, kann eine beliebige Anzahl von Halbleiterchips 14 in den Hohlräumen 11 des Trägers 10 platziert werden. Die Halbleiterchips 14 werden in einem größeren Abstand als dem, den sie im Wafer-Verbund aufwiesen, auf dem Träger 10 umgeordnet. Die Halbleiterchips 14 können auf demselben Halbleiter-Wafer hergestellt worden sein, können als Alternative aber auch auf verschiedenen Wafern hergestellt worden sein. Ferner können die Halbleiterchips 14 physisch identisch sein, können aber auch verschiedene integrierte Schaltungen enthalten und/oder andere Komponenten repräsentieren und/oder können verschiedene äußere Abmessungen und/oder Geometrien aufweisen. Die Halbleiterchips 14 können eine Dicke d3 im Bereich zwischen 40 μm und mehreren hundert Mikrometern, insbesondere im Bereich zwischen 50 und 100 μm, aufweisen. Die Halbleiterchips 14 können so über den Basisoberflächen 24 der Hohlräume 11 platziert werden, dass ihre ersten Oberflächen 17 den Basisoberflächen 24 zugewandt und ihre zweiten Oberflächen 19 gegenüber den ersten Oberflächen 17 den Basisoberflächen 24 abgewandt sind.
  • Jeder der Halbleiterchips 14 kann eine erste Elektrode 22 auf der ersten Oberfläche 17 und eine zweite Elektrode 18 auf der zweiten Oberfläche 19 aufweisen. Die erste und zweite Elektrode 22, 18 können Lastelektroden sein. Ferner kann jeder der Halbleiterchips 14 eine dritte Elektrode 31 auf seiner zweiten Oberfläche 19 aufweisen, die als Steuerelektrode wirkt. Die Halbleiterchips 14 können als Vertikalleistungs-Halbleiterchips konfiguriert werden und können Leistungsdioden oder Leistungstransistoren umfassen, zum Beispiel Leistungs-MOSFETs, IGBTs, JFETs oder Leistungs-Bipolartransistoren. Im Fall eines Leistungs-MOSFET oder eines JFET ist die erste Lastelektrode 22 eine Drain-Elektrode, die zweite Lastelektrode 18 eine Source-Elektrode und die Steuerelektrode 31 eine Gate-Elektrode. Im Fall eines IGBT ist die erste Lastelektrode 22 eine Kollektorelektrode, die zweite Lastelektrode 18 eine Emitterelektrode und die Steuerelektrode 31 eine Gate-Elektrode. Im Fall eines Leistungs-Bipolartransistors ist die erste Lastelektrode 22 eine Kollektorelektrode, die zweite Lastelektrode 18 eine Emitterelektrode und die Steuerelektrode 31 eine Basiselektrode. Im Fall einer Leistungsdiode sind die erste und zweite Lastelektrode 22 und 18 Kathode bzw. Anode. Während des Betriebs können Spannungen bis zu 5, 50, 100, 500 oder 1000 V oder sogar mehr zwischen den Lastelektroden 16 und 18 angelegt werden. Die an die Steuerelektrode 31 angelegte Schaltfrequenz kann im Bereich von 1 kHz bis mehreren GHz liegen.
  • Die ersten Elektroden 22 der Halbleiterchips 14 können fest an dem Metallträger 10 angebracht und elektrisch mit diesem gekoppelt sein. Zu diesem Zweck kann ein elektrisch leitfähiges Material 32 verwendet werden, das zum Beispiel ein Lotmaterial, ein elektrisch leitfähiger Kleber oder eine Metallpartikel enthaltende Paste sein kann. Die elektrischen Verbindungen können zum Beispiel durch Diffusionslöten, Weichlöten, adhäsives Bonden mittels eines elektrisch leitfähigen Klebers oder Sintern von (Nanu-)Metallpartikeln hergestellt werden.
  • Wenn Diffusionslöten als Verbindungstechnik verwendet wird, ist es möglich, Lotmaterialien 32 zu verwenden, die nach dem Ende des Lötvorgangs an der Grenzfläche zwischen dem Träger 10 und dem jeweiligen Halbleiterchip 14 aufgrund von Grenzflächendiffusionsprozessen zu intermetallischen Phasen führen. Bei diesem Vorgang wird das Lotmaterial 32 vollständig transformiert, d. h. es geht vollständig in die intermetallische Phase über. Ferner kann ein Weichlötprozess durchgeführt werden, um die Halbleiterchips 14 an den Träger 10 anzubringen. Wenn Weichlöten als eine Verbindungstechnik verwendet wird, verbleibt eine Schicht des Lotmaterials 32 an der Grenzfläche zwischen dem Halbleiterchip 14 und dem Träger 10. Lotmaterialien 32, die für den Lötprozess verwendet werden können, umfassen zum Beispiel Sn, AuSn, AgSn, CuSn, AgIn, AuIn, CuIn, AuSi oder Au.
  • Wenn die Halbleiterchips 14 adhäsiv an den Träger 10 gebondet werden, ist es möglich, elektrisch leitfähige Kleber 32 zu verwenden, die auf gefüllten oder ungefüllten Polyimiden, Epoxidharzen, Acrylatharzen, Silikonharzen oder Mischungen davon basieren können und mit Gold, Silber, Nickel oder Kupfer angereichert werden können, um die elektrische Leitfähigkeit zu produzieren.
  • Gemäß einer Ausführungsform wird eine (Nano-)Metallpartikel enthaltende Paste zum Anbringen der Halbleiterchips 14 an den Träger 10 verwendet. Die Metallpartikel können zum Beispiel aus Silber, Gold, Kupfer, Zinn oder Nickel bestehen. Die Ausmaße (mittlerer Durchmesser) der Metallpartikel können kleiner als 100 nm und insbesondere kleiner als 50 nm oder 10 nm oder 5 nm sein. Es kann auch vorgesehen werden, dass nur ein Teil der Metallpartikel solche Abmessungen aufweist. Zum Beispiel können mindestens 10% oder 20% oder 30% oder 40% oder 50% oder 60% oder 70% der Metallpartikel Abmessungen von weniger als 100 nm oder 50 nm oder 10 nm oder 5 nm aufweisen.
  • Die anderen Metallpartikel können größere Abmessungen aufweisen. Die Metallpartikel können mit einer Schicht aus einem organischen Material oder einem Flussmaterial, zum Beispiel Colophon, beschichtet sein. Ferner können die Metallpartikel in einer geeigneten Flüssigkeit oder einem geeigneten Lösungsmittel dispergiert werden.
  • Nach der Platzierung der Halbleiterchips 14 auf dem Träger 10 kann die die Metallpartikel enthaltende Paste einer Temperatur T1 ausgesetzt werden, die hoch genug ist, damit das Lösungsmittel und die Schichten, die die Metallpartikel beschichten, sublimieren oder verdampfen. Ferner kann die Temperatur T1 niedriger als die Schmelztemperatur des Metalls sein, aus dem die Metallpartikel bestehen, aber die Temperatur T1 kann hoch genug sein, um einen Sinterprozess der Metallpartikel einzuleiten. Nachdem das Lösungsmittel und die Beschichtungsschichten entfernt sind, können die Metallpartikel aufgrund ihrer Sinterung eine feste Schicht 32 bilden, wie in 3B dargestellt. Die Sinterschicht 32 ist elektrisch leitfähig. Die Temperatur T1 kann im Bereich von 150 bis 450°C und insbesondere im Bereich von 180 bis 300°C liegen und kann von dem Material der Metallpartikel abhängen. Während des Sinterprozesses können die Halbleiterchips 14 in Richtung des Trägers 10 gedrückt werden.
  • Nach dem Beenden des Löt-, Klebe- oder Sinterprozesses kann die Schicht aus dem elektrisch leitfähigen Material 32 eine Dicke d4 im Bereich zwischen 1 und 40 μm aufweisen. Im Fall von Diffusionslöten kann die Dicke d4 näher bei null oder sogar null sein. Die Höhe d2 der Hohlräume 11 kann im Wesentlichen gleich der Dicke d3 des Halbleiterchips 14 plus der Dikke d4 des elektrisch leitfähigen Materials 32 sein, d. h. d2 = d3 + d4. Darüber hinaus kann die Höhe d2 von der Summe von d3 und d4 um bis zu ±20 μm abweichen, d. h., d3 + d4 – 20 μm < d2 < d3 + d4 + 20 μm, oder gemäß einer Ausführungsform um bis zu ±10 μm, d. h., d3 + d4 – 10 μm < d2 < d3 + d4 + 10 μm oder gemäß einer Ausführungsform um bis zu ±5 μm, d. h., d3 + d4 – 5 μm < d2 < d3 + d4 + 5 μm.
  • Nach der Platzierung der Halbleiterchips 14 in den Hohlräumen 11 können Lücken zwischen den Seitenoberflächen der Halbleiterchips 14 und den jeweiligen Seitenwänden 16 der Hohlräume 11 bestehen. Die Breiten d5 dieser Lücken können im Bereich von 20 bis 200 μm liegen.
  • Wie in 3C dargestellt kann eine dielektrische Folie (oder ein Blatt) 12 mit einer Metallschicht 13 versehen werden, die an einer Oberfläche der dielektrischen Folie 12 angebracht ist. Die dielektrische Folie 12 kann dann so über dem Träger 10 und den Halbleiterchips 14 platziert werden, dass die Metallschicht 13 dem Träger 10 abgewandt ist. Die dielektrische Folie 12 kann die Halbleiterchips 14 einkapseln, wie in 3D dargestellt. Die dielektrische Folie 12 kann über dem Träger 10 sowie über den Halbleiterchips 14 laminiert werden. Es können Wärme und/oder Druck für eine geeignete Zeit angewandet werden, um die dielektrische Folie 12 an der darunter liegenden Struktur anzubringen. Zum Beispiel kann eine Temperatur im Bereich zwischen 100 und 200°C und insbesondere im Bereich zwischen 140 und 160°C für den Laminationsprozess verwendet werden. Die Lücken zwischen den Halbleiterchips 14 und den jeweiligen Seitenwänden 16 der Hohlräume 11 können auch mit der dielektrischen Folie 12 gefüllt werden.
  • Die dielektrische Folie 12 kann aus einem elektrisch isolierenden Material bestehen, zum Beispiel einem Polymermaterial wie Epoxidharz, Acrylat oder einem thermoplastischen oder thermisch härtenden Material. Gemäß einer Ausführungsform kann das Polymermaterial ein Prepreg-Material sein, bei dem es sich um eine Kombination aus einer Fasermatte, zum Beispiel Glas- oder Kohlenstofffasern, und einem Harz, zum Beispiel einem duroplastischen Material, handelt. Prepreg-Materialien werden gewöhnlich zum Herstellen von PCBs verwendet. Wohlbekannte Prepreg-Materialien, die in der PCB-Industrie verwendet werden und die hier als das Polymermaterial verwendet werden können, sind: FR-2, FR-3, FR-4, FR-5, FR-6, G-10, CEM-1, CEM-2, CEM-3, CEM-4 und CEM-5. Prepreg-Materialien sind zweistufige Materialien, die beim Aufbringen über den Halbleiterchips 14 flexibel sind und während einer Wärmebehandlung gehärtet werden. Zur Lamination des Prepreg können dieselben oder ähnliche Prozessschritte wie bei der PCB-Herstellung verwendet werden. Darüber hinaus kann die dielektrische Schicht 12 zusammen mit der Metallschicht 13 eine RCC-Folie (harzbeschichtetes Kupfer) sein. Die Metallschicht 13 kann aus einem geeigneten Metall oder einer geeigneten Metalllegierung, wie zum Beispiel Kupfer oder Aluminium, bestehen. Vor dem Anbringen der dielektrischen Folie 12 an den Träger 10 und den Halbleiterchips 14 kann die dielektrische Folie 12 eine Dicke d6 im Bereich zwischen 50 und 200 μm und insbesondere im Bereich von 80 bis 120 μm aufweisen, kann aber auch außerhalb dieser Bereiche liegen. Die Dicke d7 der Metallschicht 13 kann im Bereich zwischen 5 und 20 μm liegen. Nach dem Beenden des Laminationsprozesses kann die Distanz de zwischen der oberen Hauptoberfläche 15 des Trägers 10 und der oberen Oberfläche der dielektrischen Schicht 12 (oder der unteren Oberfläche der Metallschicht 13) im Bereich zwischen 10 und 50 μm liegen.
  • Anstelle von Lamination kann die dielektrische Schicht 12 durch Drucken oder aus einer Gasphase oder einer Lösung oder durch Formpressen, Spritzguss, Pulverschmelzverfahren, Gießen, Dispergieren, Jetten oder ein beliebiges anderes geeignetes Verfahren abgeschieden werden.
  • Die dielektrische Schicht 12 kann zusammen mit der Metallschicht 13 strukturiert werden, wie in 3E dargestellt. In der Metallschicht 13 und in der dielektrischen Schicht 12 werden mehrere Ausschnitte oder Durchgangslöcher 40 erzeugt, um mindestens Teile der zweiten Elektroden 18 und Steuerelektroden 31 der Halbleiterchips 14 sowie Teile der oberen Hauptoberfläche 15 des Trägers 10 freizulegen, sodass elektrische Verbindungen mit diesen freigelegten Regionen hergestellt werden können. Die Metallschicht 13 und die dielektrische Schicht 12 können durch Aufbringen einer Ätzmaske auf die obere Oberfläche der Metallschicht 13 und nachfolgendes chemisches Nassätzen der Teile der Metallschicht 13 und der darunter liegenden dielektrischen Schicht 12, die von der Ätzmaske freigelegt werden, strukturiert werden. Danach kann die Ätzmaske durch Verwendung eines geeigneten Lösungsmittels entfernt werden. Anstelle von chemischer Ätzung kann Laserablation (Laserbohrung) verwendet werden, um die Durchgangslöcher 40 in der Metallschicht 13 und in der dielektrischen Schicht 12 zu produzieren.
  • Wenn die Höhe d2 der Hohlräume 11 der Dicke d3 der Halbleiterchips 14 plus der Dicke d4 der Schicht aus dem elektrisch leitfähigen Material 32 ähnlich ist, d. h. d2 ≅ d3 + d4, weisen alle Durchgangslöcher 40 etwa dieselbe Höhe auf. Dadurch wird es leichter, die Durchgangslöcher 40 zu produzieren, insbesondere wenn Laserablation verwendet wird, um die Durchgangslöcher 40 zu produzieren. Darüber hinaus kann vorgesehen werden, dass alle Durchgangslöcher 40 (in einer zu der Hauptoberfläche 15 des Trägers 10 parallelen Richtung) dieselbe Breite aufweisen. Dies vereinfacht die Produktion der Durchgangslöcher 40, insbesondere im Fall von Laserablation, weiter.
  • Die Durchgangslöcher 40 können mit einem elektrisch leitfähigen Material 41, zum Beispiel einem Metall oder einer Metalllegierung, gefüllt werden, wie in 3F dargestellt. Das elektrisch leitfähige Material 41 kann zum Beispiel durch einen galvanischen Abscheidungsprozess abgeschieden werden. Dadurch können der Träger 10 und die Elektroden 18, 31 als Elektroden zur elektrochemischen Abscheidung eines geeigneten Metalls oder einer geeigneten Metalllegierung, zum Beispiel Kupfer, verwendet werden. Die Durchgangslöcher 40 können ferner mit einer Metallpartikel enthaltenden Paste gefüllt werden. Es kann ausreichen, nur die Wände der Durchgangslöcher 40 mit dem elektrisch leitfähigen Material 41 zu bedekken, obwohl die Durchgangslöcher 40 auch vollständig gefüllt werden können. Das elektrisch leitfähige Material 41 produziert eine elektrische Kopplung des Trägers 10 und der Elektroden 18, 31 mit der Metallschicht 13.
  • Wie in 3G dargestellt, kann die Metallschicht 13 strukturiert werden, um die Grundfläche der Bauelemente 300 zu produzieren. Zu diesem Zweck kann ein fotostrukturierbarer Resistfilm über der Metallschicht 13 und der oberen Oberfläche des elektrisch leitfähigen Materials 41 laminiert werden. In dem Resistfilm können durch Belichtung mit Licht einer geeigneten Wellenlänge Aussparungen gebildet werden. Hierzu kann ein Laserstrahl oder Belichtung durch eine Maske verwendet werden. Danach wird der Resistfilm entwickelt und die dadurch freigelegten Teile der Metallschicht 13 werden geätzt. Danach wird der Resistfilm entfernt und die strukturierte Metallschicht 13 verbleibt auf der dielektrischen Schicht 12 wie in 3G dargestellt.
  • Wie in 3H dargestellt, werden die Bauelemente 300 durch Trennen des Trägers 10 und der dielektrischen Schicht 12 voneinander getrennt. Es kann eine Vereinzelung der Bauelemente 300 zum Beispiel durch Sägen, Schneiden, Fräsen, Laserablation oder Ätzen ausgeführt werden. In den Bauelementen 300 dienen die strukturierte Metallschicht 13 und das elektrisch leitfähige Material 41, das die Durchgangslöcher 40 füllt, als eine Umverdrahtungsschicht, und es werden externe Kontaktelemente 20, 21 und 42 gebildet, die (über den elektrisch leitfähigen Träger 10) elektrisch mit der ersten Elektrode 22 , der zweiten Elektrode 18 bzw. der Steuerelektrode 31 des Halbleiterchips 14 gekoppelt werden. Die obere Oberfläche der Metallschicht 13 ist eine Montageoberfläche (Anbringoberfläche), die verwendet werden kann, um das Bauelement 300 auf anderen Komponenten, zum Beispiel einer Leiterplatte, anzubringen.
  • Die durch das oben beschriebene Verfahren hergestellten Bauelemente 300 sind Kapselungen des Fan-Out-Typs. Die dielektrische Schicht 12 ermöglicht, dass sich die Umverdrahtungsschicht lateral über den Umriss des Halbleiterchips 14 hinaus erstreckt. Die externen Kontaktelemente 20, 21 und 42 müssen deshalb nicht innerhalb des Umrisses des Halbleiterchips 14 angeordnet sein, sondern können über einen größeren Bereich verteilt sein. Der größere Bereich, der zur Anordnung der externen Kontaktelemente 20, 21 und 42 als Ergebnis der dielektrischen Schicht 12 verfügbar ist, bedeutet, dass die externen Kontaktelemente 20, 21 und 42 nicht nur in einer groben Distanz voneinander angeordnet werden können, sondern auch dass die maximale Anzahl der externen Kontaktelemente 20, 21 und 42, die dort angeordnet werden kann, gleichermaßen verglichen zu der Situation, wenn alle externen Kontaktelemente 20, 21 und 42 innerhalb des Umrisses des Halbleiterchips 14 angeordnet sind, vergrößert ist.
  • Für Fachleute ist offensichtlich, dass die in 3H dargestellten Bauelemente 300 und ihre Herstellung wie oben beschrieben lediglich eine beispielhafte Ausführungsform sein sollen und viele Varianten möglich sind. Zum Beispiel können weitere Halbleiterchips oder passive Bauelemente unterschiedlicher Arten in demselben Bauelement 300 enthalten sein. Die Halbleiterchips und passiven Bauelemente können sich in Bezug auf Funktion, Größe, Herstellungstechnologie usw. unterscheiden.
  • Gemäß einer Ausführungsform kann die dielektrische Folie 12 über dem Träger 10 und den Halbleiterchips 14 ohne die an der dielektrischen Folie 12 angebrachte Metallschicht 13 laminiert werden. Die Metallschicht 13 kann nach dem Laminationsprozess über der dielektrischen Folie 12 abgeschieden werden.
  • Bei der in 3A3H gezeigten Ausführungsform sind die Seitenwände 16 der Hohlräume 11 im Wesentlichen orthogonal zu der oberen Hauptoberfläche 15 des Trägers 10. 4A4C zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung eines Bauelements 400, wobei die Seitenwände 16 der Hohlräume 11 in dem Metallträger 10 nicht orthogonal zu der oberen Hauptoberfläche 15 des Trägers 10 sind. Stattdessen werden die Seitenwände 16 der Hohlräume 11 so gebildet, dass sich die Hauptoberfläche 15 des Trägers 10 mit Teilen 23 der Basisoberfläche 24 der Hohlräume 11 überlappt. Bei einer Ausführungsform wird ein Winkel α im Bereich zwischen 60° und 85° und insbesondere zwischen 70° und 80° zwischen der Hauptoberfläche 15 des Trägers 10 und jeder der Seitenwände 16, die den jeweiligen Hohlraum 11 umgeben, gebildet. Da die Basisoberflächen 24 der Hohlräume 11 im Wesentlichen mit der oberen Hauptoberfläche 15 des Trägers 10 planparallel sind, bilden jede Basisoberfläche 24 und jede der jeweiligen Seitenwände 16 auch den Winkel α. Wie in 4A dargestellt, bildet ein Winkel β = 360° – α eine Hinterscheidung aufgrund der Anordnung der Seitenwände 16, und der Scheitel des Winkels β ist in den Träger 10 gewandt. Alle anderen Parameter des in 4A dargestellten Trägers 10 sind mit den entsprechenden Parametern des in 3A dargestellten Trägers 10 identisch. Die Hohlräume 11 des Trägers 10 wie in 4A dargestellt können durch mechanisches Bearbeiten des Trägers 10, wie zum Beispiel durch Fräsen, Schneiden oder Stanzen, produziert werden.
  • Darüber hinaus können die in 3B3G dargestellten Herstellungsschritte auf den Träger 10 von 4A angewandt werden, was zu einem Arbeitsstück wie in 4B dargestellt führt, wo die Halbleiterchips 14 in den Hohlräumen 11 platziert sind und die dielektrische Folie 12 zusammen mit der Metallschicht 13 auf den Träger 10 laminiert wird, mit nachfolgender Strukturierung der dielektrischen Folie 12 und der Metallschicht 13 und Füllung der Durchgangslöcher 40 mit dem elektrisch leitfähigen Material 41.
  • Danach werden die Halbleiterchips 14 voneinander getrennt, wodurch Bauelemente 400 wie in 4C dargestellt durch Trennung des Trägers 10 und der dielektrischen Schicht 12 erzeugt werden. Die Vereinzelung der Bauelemente 400 kann zum Beispiel durch Sägen, Schneiden, Fräsen, Laserablation oder Ätzen durchgeführt werden. Die Bauelemente 400 können mit Ausnahme der verschiedenen Anordnung der Seitenwände 16 mit den Bauelementen 300 identisch sein. Die Unterschneidung der Hohlräume 11 der Bauelemente 400 kann die mechanische Befestigung der dielektrischen Schicht 12 an dem Träger 10 vergrößern. Das Bauelement 400 ist eine Implementierung des in 2 dargestellten Bauelements 200.
  • 5A5D zeigen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens zur Herstellung eines Trägers 10, der dem Träger 10 von 4A ähnlich ist, wobei die Seitenwände 16 der Hohlräume 11 nicht orthogonal zu der oberen Hauptoberfläche 15 des Trägers 10 sind. Als erstes wird ein Metallträger 10 wie in 5A dargestellt bereitgestellt. In diesem Zustand besitzt der Träger 10 eine ebene Hauptoberfläche 15. Dann wird eine Ätzmaske 50 auf der oberen Hauptoberfläche 15 des Trägers 10 abgeschieden, wie in 5B dargestellt. Zu diesem Zweck kann ein Resistfilm 50 auf der Hauptoberfläche 15 des Trägers 10, die fotostrukturierbar ist, laminiert werden. Durch Belichtung mit Licht einer geeigneten Wellenlänge können Aussparungen in dem Resistfilm 50 gebildet werden. Hierzu kann ein Laserstrahl oder Belichtung durch eine Maske verwendet werden. Danach wird der Resistfilm entwickelt. Der Resistfilm 50 hat dann die in 5B dargestellt Form.
  • Danach kann die obere Hauptoberfläche 15 des Trägers 10 für eine geeignete Zeit einem geeigneten Ätzmittel ausgesetzt werden. Dadurch werden die Teile des Trägers 10, die von der Ätzmaske 50 freigelegt sind, geätzt und die Hohlräume 11 gebildet, wie in 5C dargestellt. Aufgrund des Ätzprozesses besitzen die Seitenwände 16 der Hohlräume 11 keine planare Oberfläche, sondern eine gekrümmte Oberfläche. Die Hohlräume 11 werden so gebildet, dass sich die Hauptoberfläche 15 des Trägers 10 mit Teilen der Basisoberfläche 24 der Hohlräume 11 überlappt. Danach wird der Resistfilm 50 entfernt, und man erhält den strukturierten Träger 10 wie in 5D dargestellt, der verwendet werden kann, um die Bauelemente 400 wie in 4A4C dargestellt herzustellen.
  • Eine weitere Variante des in 3A3H dargestellten Herstellungsverfahrens ist schematisch in 6A6E dargestellt. In 6A ist ein Metallträger 10 in einer Draufsicht (von oben) und einer Querschnittsansicht (von unten) dargestellt. Der Träger 10 umfasst mehrere Hohlräume 11, deren Seitenwände 16 die Form der in 3A dargestellten Ausführungsform oder der in 4A dargestellten Ausführungsform aufweisen. In jedem der Hohlräume 11 kann wie oben in Verbindung mit 3B beschrieben ein Halbleiterchip 14 platziert werden.
  • Eine erste dielektrische Folie 12 mit einer Metallschicht 13 darüber kann über dem Träger 10 und den Halbleiterchips 14 laminiert werden. Es können dieselben Herstellungsschritte wie in 3C3G dargestellt und oben beschrieben ausgeführt werden. Das Arbeitsstück, das aus diesen Herstellungsschritten erhalten wird, ist in 6B dargestellt. Die Metallschicht 13 ist strukturiert und stellt eine erste Verdrahtungsschicht (zusammen mit den mit dem elektrisch leitfähigen Material 41 gefüllten Durchgangslöcher 40) bereit, die die Halbleiterchips 14 elektrisch miteinander koppelt.
  • Danach kann eine zweite dielektrische Folie 12 mit einer zweiten Metallschicht 13 darüber über der ersten dielektrischen Folie 12 und der ersten Metallschicht 13 laminiert werden. Es können dieselben Herstellungsschritte wie in 3C3G dargestellt und oben beschrieben ausgeführt werden. Das Arbeitsstück, das aus diesen Herstellungsschritten erhalten wird, ist in 6C dargestellt. Die strukturierte zweite Metallschicht 13 stellt eine zweite Verdrahtungsschicht bereit, die die Halbleiterchips 14 elektrisch miteinander koppelt.
  • Wie in 6D dargestellt, kann eine dritte dielektrische Folie 12 mit einer dritten Metallschicht 13 darüber über der strukturierten zweiten dielektrischen Folie 12 und der zweiten Metallschicht 13 laminiert werden. Die dritte dielektrische Folie 12 und die dritte Metallschicht 13 können wieder wie oben beschrieben strukturiert werden, um externe Kontaktelemente 51 auf dem Arbeitsstück zu erhalten. Es kann auch vorgesehen werden, dass weitere dielektrische Folien 12 und Metallschichten 13 auf das Arbeitsstück laminiert werden.
  • Wie in 6E dargestellt, werden die Bauelemente 600 durch Trennen des Trägers 10, der dielektrischen Schichten 12 und der Metallschichten 13 voneinander getrennt. Die Vereinzelung der Bauelemente 600 kann zum Beispiel durch Sägen, Schneiden, Fräsen, Laserablation oder Ätzen ausgeführt werden. Jedes der Bauelemente 600 kann mehrere Halbleiterchips 14 enthalten, die über die strukturierten Metallschichen 13 elektrisch miteinander gekoppelt werden. Zum Beispiel kann jedes der Bauelemente 600 einen oder mehrere Leistungs-Halbleiterchips 14 und einen oder mehrere Logikchips 14 umfassen. Die Logikchips 14 können mit den Leistungs-Halbleiterchips 14 (zum Beispiel mit ihren Steuerelektroden 31) gekoppelt werden, sodass die Logikchips 14 die Leistungs-Halbleiterchips 14 ansteuern können.
  • 7 zeigt schematisch eine Querschnittsansicht eines Systems 700, das das auf einer Leiterplatte 60, zum Beispiel einer PCB, angebrachte Bauelement 300 umfasst. Die Leiterplatte 60 umfasst Kontaktstellen 61, an die die externen Kontaktelemente 20, 21 und 42 des Bauelements 300 unter Verwendung von Lotabscheidungen 62 angelötet werden. Auf dem Bauelement 300 kann ein Kühlkörper angebracht werden. Anstelle des Bauelements 300 kann eines der Bauelemente 100, 200, 400 und 600 auf der Leiterplatte 60 angebracht werden.
  • Obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke ”enthalten”, ”haben”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck ”umfassen” einschließend sein. Ferner versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder voll integrierten Schaltungen oder Programmiermitteln implementiert werden können. Außerdem ist der Ausdruck ”beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Außerdem versteht sich, dass hier abgebildete Merkmale und/oder Elemente der Einfachheit und des leichteren Verständnisses halber mit bestimmten Dimensionen relativ zueinander dargestellt sind und dass die tatsächlichen Dimensionen wesentlich von den hier dargestellten abweichen können.
  • Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der hier besprochenen spezifischen Ausführungsformen abdecken. Deshalb ist es beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und ihre Äquivalente beschränkt wird.

Claims (25)

  1. Verfahren, umfassend: Bereitstellen eines Trägers (10), der einen ersten Hohlraum (11) aufweist; Bereitstellen einer dielektrischen Folie (12) mit einer an der dielektrischen Folie (12) angebrachten Metallschicht (13); Platzieren eines ersten Halbleiterchips (14) in dem ersten Hohlraum (11) des Trägers (10); und Aufbringen der dielektrischen Folie (12) auf den Träger (10).
  2. Verfahren nach Anspruch 1, wobei der Träger (10) einen zweiten Hohlraum aufweist (11) und ein zweiter Halbleiterchip (14) in dem zweiten Hohlraum (11) platziert wird.
  3. Verfahren nach Anspruch 2, wobei der erste Halbleiterchip (14) nach dem Aufbringen der dielektrischen Folie (12) auf den Träger (10) von dem zweiten Halbleiterchip (14) getrennt wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Folie (12) auf den Träger (10) laminiert wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Träger (10) elektrisch leitfähig ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Halbleiterchip (11) eine erste Elektrode (22) auf einer ersten Oberfläche (17) und eine zweite Elektrode (18) auf einer der ersten Oberfläche (17) gegenüberliegenden zweiten Oberfläche (19) aufweist und der erste Halbleiterchip (11) so in dem ersten Hohlraum (11) des Trägers (10) platziert wird, dass seine erste Oberfläche (17) dem Träger (10) zugewandet ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallschicht (13) dem Träger (10) abgewandt ist, wenn die dielektrische Folie (12) auf den Träger (10) aufgebracht wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Folie (12) eine Lücke zwischen dem Träger (10) und dem ersten Halbleiterchip (14) füllt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Folie (12) und die Metallschicht (13) strukturiert werden, um Durchgangslöcher (40) in der dielektrischen Folie (12) und der Metallschicht (13) zu erzeugen, wobei zumindest Teile des ersten Halbleiterchips (14) freigelegt werden.
  10. Verfahren nach Anspruch 9, wobei die Durchgangslöcher (40) in der dielektrischen Folie (12) und der Metallschicht (13) mit einem Metall (41) und/oder einer Metalllegierung (41) gefüllt werden.
  11. Verfahren nach Anspruch 10, wobei die Metallschicht (13) strukturiert wird, nachdem die Durchgangslöcher (40) mit einem Metall (41) und/oder einer Metalllegierung (41) gefüllt worden sind.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei externe Kontaktelemente (20, 21, 42) aus der Metallschicht (13) produziert werden.
  13. Verfahren nach Anspruch 12, wobei der erste Halbleiterchip (14) eine erste Elektrode (22) auf einer ersten Oberfläche (17) und eine zweite Elektrode (18) auf einer der ersten Oberfläche (17) gegenüberliegenden zweiten Oberfläche (19) aufweist und der erste Halbleiterchip (14) so in dem ersten Hohlraum (11) des Trägers (10) platziert wird, dass die erste Oberfläche (17) dem Träger (10) zugewandt ist, wobei die erste und zweite Elektrode (17, 18) des ersten Halbleiterchips (14) elektrisch an die externen Kontaktelemente (20, 21) gekoppelt werden.
  14. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Folie (12) mit der an der dielektrischen Folie (12) angebrachten Metallschicht (13) eine RCC-Folie ist.
  15. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Halbleiterchip (14) mittels eines elektrisch leitfähigen Materials (32) an dem Träger (10) angebracht wird.
  16. Verfahren nach Anspruch 15, wobei der erste Halbleiterchip (14) eine Höhe d3 aufweist, das elektrisch leitfähige Material (32) nach der Anbringung des ersten Halbleiterchips (14) an dem Träger (10) eine Höhe d4 aufweist und der erste Hohlraum (11) des Trägers (10) eine Höhe d2 aufweist, wobei d3 + d4 – 20 μm < d2 < d3 + d4 + 20 μm gilt.
  17. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine weitere dielektrische Folie (12) mit einer an der weiteren dielektrischen Folie (13) angebrachten weiteren Metallschicht auf die dielektrische Folie (12) aufgebracht wird.
  18. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Halbleiterchip (14) auf einer Basisoberfläche (24) des ersten Hohlraums (11) platziert wird und eine Hauptoberfläche (15) des Trägers (10) Teile der Basisoberfläche (24) des ersten Hohlraums (11) überlappt.
  19. Verfahren, umfassend: Bereitstellen eines Trägers (10), der einen Hohlraum (11) aufweist; Bereitstellen eines Halbleiterchips (14), der eine erste Elektrode (22) auf einer ersten Oberfläche (17) und eine zweite Elektrode (18) auf einer der ersten Oberfläche (17) gegenüberliegenden zweiten Oberfläche (19) aufweist; Bereitstellen einer RCC-Folie (12, 13); Platzieren des Halbleiterchips (14) in dem Hohlraum (11) des Trägers (10) derart, dass die erste Oberfläche (17) des Halbleiterchips (14) dem Träger (10) zugewandt ist; Laminieren der RCC-Folie (12, 13) auf den Träger (10); und Strukturieren der RCC-Folie (12, 13), um externe Kontaktelemente (20, 21, 42) zu erhalten.
  20. Verfahren, umfassend: Bereitstellen eines Trägers (10), der einen Hohlraum (11) aufweist; Platzieren eines Halbleiterchips (14) in dem Hohlraum (11) des Trägers (10); Laminieren einer dielektrischen Folie (12) über dem Träger (10) und dem Halbleiterchip (14); und Aufbringen einer Metallschicht (13) über der dielektrischen Folie (12).
  21. Bauelement (200), umfassend: einen Metallträger (10) mit einem in einer Hauptoberfläche (15) des Metallträgers (10) gebildeten Hohlraum (11), wobei die Hauptoberfläche (15) des Metallträgers (10) Teile (23) einer Basisoberfläche (24) des Hohlraums (11) überlappt; einen Halbleiterchip (14), der eine erste Elektrode (22) auf einer ersten Oberfläche (17) und eine zweite Elektrode (18) auf einer der ersten Oberfläche (17) gegenüberliegenden zweiten Oberfläche (19) aufweist, wobei der Halbleiterchip (14) auf der Basisoberfläche (24) des Hohlraums (11) in dem Metallträger (10) derart angeordnet ist, dass seine erste Oberfläche (17) der Basisoberfläche (24) zugewandt ist; eine über dem Halbleiterchip (14) und dem Träger (10) liegende dielektrische Schicht (12); und über der dielektrischen Schicht (12) liegende externe Kontaktelemente (20, 21), die elektrisch an die erste und zweite Elektrode (22, 18) des Halbleiterchips (12) gekoppelt sind.
  22. Bauelement (200) nach Anspruch 21, wobei ein zwischen der Hauptoberfläche (15) des Metallträgers (10) und einer Seitenwand (16) des Hohlraums (11) gebildeter Winkel (α) einen Wert im Bereich zwischen 60° und 85° aufweist.
  23. Bauelement (600), umfassend: einen Metallträger (10) mit einem in dem Metallträger (10) gebildeten ersten Hohlraum (11); einen ersten Halbleiterchip (14), der eine erste Elektrode (22) auf einer ersten Oberfläche (17) und eine zweite Elektrode (18) auf einer der ersten Oberfläche (17) gegenüberliegenden zweiten Oberfläche (19) aufweist, wobei der erste Halbleiterchip (14) derart in dem ersten Hohlraum (11) des Metallträgers (10) angeordnet ist, dass seine erste Oberfläche (17) dem Metallträger (10) zugewandet ist; eine über dem ersten Halbleiterchip (14) und dem Metallträger (10) liegende erste RCC-Folie (12, 13); und eine über der ersten RCC-Folie (12, 13) liegende zweite RCC-Folie (12, 13).
  24. Bauelement (600) nach Anspruch 23, wobei die zweite RCC-Folie (12, 13) elektrisch mit der ersten und zweiten Elektrode (22, 18) des ersten Halbleiterchips (14) gekoppelte externe Kontaktelemente bildet.
  25. Bauelement (600) nach Anspruch 23 oder 24, wobei ein zweiter Halbleiterchip (14) in einem in dem Metallträger (10) gebildeten zweiten Hohlraum (11) angeordnet ist.
DE102011000751.2A 2010-02-16 2011-02-15 Halbleiter-Bauelement mit einem einen Hohlraum aufweisenden Träger und Herstellungsverfahren Active DE102011000751B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/706,555 US8513062B2 (en) 2010-02-16 2010-02-16 Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device
US12/706,555 2010-02-16

Publications (2)

Publication Number Publication Date
DE102011000751A1 true DE102011000751A1 (de) 2011-12-08
DE102011000751B4 DE102011000751B4 (de) 2016-07-14

Family

ID=44369072

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102011000751.2A Active DE102011000751B4 (de) 2010-02-16 2011-02-15 Halbleiter-Bauelement mit einem einen Hohlraum aufweisenden Träger und Herstellungsverfahren

Country Status (2)

Country Link
US (2) US8513062B2 (de)
DE (1) DE102011000751B4 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349709B2 (en) 2013-12-04 2016-05-24 Infineon Technologies Ag Electronic component with sheet-like redistribution structure
DE102016104284A1 (de) * 2016-03-09 2017-09-14 Semikron Elektronik Gmbh & Co. Kg Gekapselte Leistungshalbleitereinrichtung mit einem Metallformkörper als erstem Anschlussleiter
DE102016107031A1 (de) * 2016-04-15 2017-10-19 Infineon Technologies Ag Laminatpackung von Chip auf Träger und in Kavität
DE102013109542B4 (de) 2012-09-04 2019-06-13 Infineon Technologies Ag Chipbaugruppe und Verfahren zur Herstellung einer Chipbaugruppe

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009042479A1 (de) * 2009-09-24 2011-03-31 Msg Lithoglas Ag Verfahren zum Herstellen einer Anordnung mit einem Bauelement auf einem Trägersubstrat und Anordnung sowie Verfahren zum Herstellen eines Halbzeuges und Halbzeug
US8999758B2 (en) * 2011-08-12 2015-04-07 Infineon Technologies Ag Fixing semiconductor die in dry and pressure supported assembly processes
US20130264721A1 (en) * 2012-04-05 2013-10-10 Infineon Technologies Ag Electronic Module
US8945990B2 (en) * 2012-04-24 2015-02-03 Infineon Technologies Ag Chip package and method of forming the same
ITMI20121134A1 (it) * 2012-06-27 2013-12-28 St Microelectronics Srl Dispositivo elettronico flip chip e relativo metodo di produzione
DE102012216738A1 (de) * 2012-09-19 2014-03-20 Osram Opto Semiconductors Gmbh Optoelektronisches bauelement
US9123708B2 (en) * 2013-03-01 2015-09-01 Infineon Technologies Austria Ag Semiconductor chip package
CN103871985A (zh) * 2014-03-03 2014-06-18 江苏长电科技股份有限公司 一种半导体封装结构
JP6017492B2 (ja) * 2014-04-24 2016-11-02 Towa株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、及び樹脂封止電子部品
JP5944445B2 (ja) 2014-07-18 2016-07-05 Towa株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、樹脂封止電子部品、及び突起電極付き板状部材の製造方法
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10224254B2 (en) 2017-04-26 2019-03-05 Powertech Technology Inc. Package process method including disposing a die within a recess of a one-piece material
US20190181116A1 (en) * 2017-12-11 2019-06-13 Semiconductor Components Industries, Llc Fan-out structure for semiconductor packages and related methods

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100251859B1 (ko) * 1997-01-28 2000-04-15 마이클 디. 오브라이언 가요성 회로 기판 스트립을 이용하여 제조되는 볼그리드 어레이반도체 패키지의 싱귤레이션 방법
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
EP1259103B1 (de) * 2000-02-25 2007-05-30 Ibiden Co., Ltd. Mehrschichtige leiterplatte und verfahren zu ihrer herstellung
JP3467454B2 (ja) 2000-06-05 2003-11-17 Necエレクトロニクス株式会社 半導体装置の製造方法
US6756662B2 (en) * 2002-09-25 2004-06-29 International Business Machines Corporation Semiconductor chip module and method of manufacture of same
US6835580B1 (en) 2003-06-26 2004-12-28 Semiconductor Components Industries, L.L.C. Direct chip attach structure and method
US7235877B2 (en) 2004-09-23 2007-06-26 International Rectifier Corporation Redistributed solder pads using etched lead frame
TWI256694B (en) * 2004-11-19 2006-06-11 Ind Tech Res Inst Structure with embedded active components and manufacturing method thereof
JP4262672B2 (ja) * 2004-12-24 2009-05-13 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7804131B2 (en) * 2006-04-28 2010-09-28 International Rectifier Corporation Multi-chip module
DE102006036728B4 (de) * 2006-08-05 2017-01-19 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur elektrischen Kontaktierung mikroelektronischer Bauelemente auf einer Leiterplatte
US7759777B2 (en) 2007-04-16 2010-07-20 Infineon Technologies Ag Semiconductor module
DE102007017831B8 (de) 2007-04-16 2016-02-18 Infineon Technologies Ag Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls
JP4840373B2 (ja) * 2008-01-31 2011-12-21 カシオ計算機株式会社 半導体装置およびその製造方法
US7955954B2 (en) * 2008-04-14 2011-06-07 Infineon Technologies Ag Method of making semiconductor devices employing first and second carriers
US7759163B2 (en) * 2008-04-18 2010-07-20 Infineon Technologies Ag Semiconductor module
JP2010219489A (ja) * 2009-02-20 2010-09-30 Toshiba Corp 半導体装置およびその製造方法
US8642389B2 (en) * 2009-08-06 2014-02-04 Infineon Technologies Ag Method of manufacturing a semiconductor device
US9245868B2 (en) * 2012-06-27 2016-01-26 Infineon Technologies Ag Method for manufacturing a chip package

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013109542B4 (de) 2012-09-04 2019-06-13 Infineon Technologies Ag Chipbaugruppe und Verfahren zur Herstellung einer Chipbaugruppe
US9349709B2 (en) 2013-12-04 2016-05-24 Infineon Technologies Ag Electronic component with sheet-like redistribution structure
DE102016104284A1 (de) * 2016-03-09 2017-09-14 Semikron Elektronik Gmbh & Co. Kg Gekapselte Leistungshalbleitereinrichtung mit einem Metallformkörper als erstem Anschlussleiter
US10079197B2 (en) 2016-03-09 2018-09-18 Semikron Elektronik Gmbh & Co. Kg Encapsulated power semiconductor device having a metal moulded body as a first connecting conductor
DE102016107031A1 (de) * 2016-04-15 2017-10-19 Infineon Technologies Ag Laminatpackung von Chip auf Träger und in Kavität
DE102016107031B4 (de) 2016-04-15 2019-06-13 Infineon Technologies Ag Laminatpackung von Chip auf Träger und in Kavität, Anordnung diese umfassend und Verfahren zur Herstellung
US10522433B2 (en) 2016-04-15 2019-12-31 Infineon Technologies Ag Laminate package of chip on carrier and in cavity

Also Published As

Publication number Publication date
US8513062B2 (en) 2013-08-20
US20110198743A1 (en) 2011-08-18
US9006873B2 (en) 2015-04-14
DE102011000751B4 (de) 2016-07-14
US20140021634A1 (en) 2014-01-23

Similar Documents

Publication Publication Date Title
US9646856B2 (en) Method of manufacturing a semiconductor device including removing a relief layer from back surface of semiconductor chip
US9704788B2 (en) Power overlay structure and method of making same
US10186477B2 (en) Power overlay structure and method of making same
US9589869B2 (en) Packaging solutions for devices and systems comprising lateral GaN power transistors
US8698298B2 (en) Laminate electronic device
US8741690B2 (en) Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
US8563358B2 (en) Method of producing a chip package, and chip package
US8669175B2 (en) Semiconductor device and manufacturing of the semiconductor device
US9607966B2 (en) Chip arrangement
JP3170182B2 (ja) 樹脂封止型半導体装置及びその製造方法
US8736052B2 (en) Semiconductor device including diffusion soldered layer on sintered silver layer
KR101340576B1 (ko) 플립 칩 온 리드 반도체 패키지 방법 및 장치
US10103076B2 (en) Semiconductor package including a semiconductor die having redistributed pads
US7541681B2 (en) Interconnection structure, electronic component and method of manufacturing the same
EP1412978B1 (de) Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung
DE102008051965B4 (de) Bauelement mit mehreren Halbleiterchips
US8637341B2 (en) Semiconductor module
KR101204107B1 (ko) 보편적 풋프린트를 포함하는 반도체 다이 패키지 및 그제조방법
US6441475B2 (en) Chip scale surface mount package for semiconductor device and process of fabricating the same
US6790710B2 (en) Method of manufacturing an integrated circuit package
US8183677B2 (en) Device including a semiconductor chip
US6306680B1 (en) Power overlay chip scale packages for discrete power devices
US7186921B2 (en) Circuit device and manufacturing method thereof
US6847103B1 (en) Semiconductor package with exposed die pad and body-locking leadframe
US6049125A (en) Semiconductor package with heat sink and method of fabrication

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative