CN113540007B - 封装结构 - Google Patents
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Abstract
本发明提供一种封装结构，包含芯片、引线框架、导电胶。引线框架包含芯片座与挡墙结构。芯片座用以承载该芯片且挡墙结构围绕芯片。导电胶设于芯片与引线框架之间。本发明可稳定溢胶情况，还可以防止电磁干扰。
Description
技术领域
本发明是有关于一种封装结构，且特别是有关于芯片座上具有挡墙结构的封装结构。
背景技术
氮化镓系(GaN-based)半导体材料具有许多优秀的材料特性，例如高抗热性、宽能隙(band-gap)、高电子饱和速率。因此，氮化镓系半导体材料适合应用于高速与高温的操作环境。近年来，氮化镓系半导体材料已广泛地应用于发光二极管(light emitting diode，LED)元件、高频率元件，例如具有异质界面结构的高电子迁移率晶体管(high electronmobility transistor，HEMT)。
虽然现有技术所制造的高电子迁移率晶体管封装结构可大致满足它们原先预定的用途，但其仍未在各个方面皆彻底地符合需求。例如，目前在封装高电子迁移率晶体管(HEMT)元件时使用的黏晶技术，容易使得溢胶不稳定，进而影响元件的运作。因此，发展出可进一步改善高电子迁移率晶体管元件的效能及可靠度的结构及制造方法仍为目前业界致力研究的课题之一。
发明内容
本发明一些实施例提供一种封装结构，包含芯片、引线框架、导电胶。引线框架包含芯片座与挡墙(retaining wall)结构。芯片座用以承载该芯片且挡墙结构围绕芯片。导电胶设于芯片与引线框架之间。
本发明另一些实施例提供一种封装结构，包含芯片、引线框架。引线框架包含具有挡墙结构的芯片座。挡墙结构定义出围束区(confined region)。芯片藉由导电胶黏着于芯片座中。导电胶局限于围束区内。
为让本发明的特征明显易懂，下文特举出实施例，并配合所附图式，作详细说明如下，其他注意事项，请参照技术领域。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1是根据本发明一些实施例，绘示出例示性封装结构的立体图。
图2是根据本发明一些实施例，绘示出对应于图1所示的封装结构的上视图。
图3是根据本发明另一些实施例，绘示出例示性封装结构的立体图。
图4是根据本发明另一些实施例，绘示出对应于图3所示的封装结构的剖面示意图。
图5是根据本发明其他实施例，绘示出动态导通电阻与漏极到源极电压的关系图。
符号说明
10，20：封装结构；
100：引线框架；
102：芯片座；
102a：挡墙结构；
102aa：围束区；
102aw：宽度；
102b：引脚；
104,106：引脚；
200：导电胶；
200w：间距；
300：芯片；
310：基板；
310B：阻隔层；
310C：陶瓷基材；
320：晶种层；
330：外延层；
3301：缓冲层；
3302：通道层；
3303：阻障层；
340：晶体管结构；
340D：漏极结构；
340DE：漏极电极；
340DC：漏极接触件；
340DM：漏极金属层；
340DMF：漏极金属层指状部(finger)；
340DMP：漏极金属层接垫部(pad)；
340G：栅极结构；
340GE：栅极电极；
340GC：栅极接触件；
340GM：栅极金属层；
340GP：掺杂化合物半导体层；
340GMF：栅极金属层指状部；
340GMP：栅极金属层接垫部；
340S：源极结构；
340SE：源极电极；
340SC：源极接触件；
340SM：源极金属层；
340SMF：源极金属层指状部；
340SMP：源极金属层接垫部；
350：背金属层；
360：介电层；
3601：第一介电层；
3602：第二介电层；
400：导线；
402，404，406：导线；
A-A’：剖面线。
具体实施方式
以下提供了各种不同的实施例或范例，用于实施所提供的半导体结构的不同元件。叙述中若提及第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中使用重复的元件符号。这些重复仅是为了简化和清楚的目的，而非代表所讨论各种实施例及/或配置之间有特定的关系。
再者，空间上的相关用语，例如“上方的”、“下方的”、“在……上方”、“在……下方”及类似的用词，除了包含图式绘示的方位外，也包含使用或操作中的装置的不同方位。当装置被转向至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本发明所属技术领域的技术人员通常理解的相同涵义。能理解的是，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。
本发明实施例所提供的封装结构包含具有挡墙结构的芯片座，藉此可稳定溢胶情况，还可以防止电磁干扰(Electromagnetic interference，EMI)。此外，本发明实施例所提供的封装结构更包含导电胶，藉由将导电胶与晶种层与引线框架接触，使得晶种层可电性接地，藉此提升半导体结构的操作稳定性。此外，本发明实施例所提供的封装结构中的芯片可不需要设置贯穿氮化镓的导通孔(through-GaN via)，而可提升半导体结构的击穿电压(breakdown voltage)，允许半导体元件应用于高电压操作。
请搭配参照图1和图2。图1是根据本发明一些实施例，绘示出例示性封装结构10的立体图。图2是根据本发明一些实施例，绘示出对应于图1所示的封装结构的上视图。
请先参照图1，封装结构10包含引线框架100、导电胶200以及芯片300，其中导电胶200设于引线框架100和芯片300之间。引线框架(lead frame)100包含芯片座(die pad)102与挡墙结构(retaining wall structure)102a，其中芯片座102用以承载芯片300，且挡墙结构102a围绕芯片300。
在一些实施例中，引线框架100的材料可包含金属，例如铜(Cu)、铁镍(NiFe)、铅(lead)、锡(tin)、金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、不锈钢框架、其合金或其他适合的材料。
在一些实施例中，可藉由冲压或刻蚀引线框架形成挡墙结构102a与芯片座102，也就是说，挡墙结构102a可以用一体成形(integrally formed)的方式形成于芯片座102上。在此时，挡墙结构102a与芯片座102具有相同的材料。在其他的实施例中，可藉由将挡墙结构102a贴合于芯片座102上。在此时，挡墙结构102a与芯片座102可具有不同的材料。
在一些实施例中，芯片座102垂直于芯片座102之上表面的挡墙结构102a，可使得在芯片300与挡墙结构102a之间具有均匀的间距，得以稳定控制导电胶200的高度。
在一些实施例中，导电胶200的材料可包含高分子基质以及分散于高分子基质中的导电粒子。在一些实施例中，高分子基质可包含丙烯酸树脂例如聚甲基丙烯酸甲酯(polymethyl methacrylate，PMMA)、环氧(epoxy)树脂、硅胶、马来酸酐、其它合适的基质材料、或前述的组合。在一些实施例中，导电粒子的材料可包含导电材料，其包含金属，例如银(Ag)、铜(Cu)、金(Au)、铝(Al)、镍(Ni)、碳(C)、前述的组合、或其它合适的材料。在一些实施例中，可藉由涂布工艺、印刷工艺、或其它合适的方法形成导电胶200。在一些实施例中，可使用点胶机(dispenser)将导电胶200涂布于挡墙结构102a内的芯片座102上，以便于控制胶量。
在一些实施例中，芯片300可包含可用于开关、信号调变等等功能的晶体管，例如高电子移动率晶体晶体管(High electron mobility transistor，HEMT)，详细将于后文中描述。
在一些实施例中，先制作具有挡墙结构102a的引线框架100，再将导电胶200涂布于挡墙结构102a内的芯片座102上，最后再将芯片300置于挡墙结构102a中，使得导电胶200沿着挡墙结构102a与芯片300的空隙向上延伸。相较于仅使用点胶机控制胶量的情况，本发明实施例藉由挡墙结构102a除了可控制溢胶范围外，还可进一步控制导电胶200使其沿挡墙结构102a上升到芯片300的预定位置。
在一些实施例中，导电胶200位于芯片300与芯片座102之间以及芯片300与挡墙结构102a之间。
在一些实施例中，导电胶200的高度不超过该挡墙结构102a的高度。易言之，挡墙结构102a不低于芯片300与挡墙结构102a之间的导电胶200。藉此能够防止导电胶200溢出于其他部分的引线框架中，并提高封装可靠度。
在一些实施例中，挡墙结构102a露出芯片300的上部。也就是说，挡墙结构102a的顶面低于芯片300的顶面，以避免挡墙结构102a影响后续打线作业。
接着，参照图2，在一些实施例中，引线框架100包含具有挡墙结构102a的芯片座102，且挡墙结构102a定义出围束区(confined region)102aa。芯片300藉由导电胶200黏着于芯片座102中，且导电胶200局限于围束区102aa内。
在图2中，可看的出围绕着芯片300的导电胶200为框状，而围绕着导电胶200的挡墙结构102a也为框状。也就是说，由芯片300的中心向外出发，依序为导电胶200以及挡墙结构102a。而在图1中，挡墙结构102a也可视为环绕芯片300的方框结构。
此外，应可理解的是，在图2中，挡墙结构102a所定义出的围束区102aa完全被导电胶200以及芯片300占满。在图2中，芯片300的面积为围束区的面积的80％-95％。当大于95％时，导电胶200容易超出挡墙结构102a而溢出到引线框架100的其他部分，使得封装可靠度降低，黏晶时也使得机器难以定位。当小于80％时，除了导电胶200不易上升到预定位置之外，因挡墙结构102a远离芯片300，也较难以防止电磁干扰。
在图2的实施例中，挡墙结构102a的宽度102aw为30-40微米(μm)。当宽度102aw大于40微米(μm)时，在后续打线时容易使导线与引线框架连接而短路。当宽度102aw小于30微米(μm)时，防止电磁干扰的能力降低，进而容易影响封装可靠度。
在图2的实施例中，挡墙结构102a与芯片300之间的间距(或导电胶的宽度)200w为10-20微米(μm)。当间距200w大于20微米(μm)时，除了在后续打线时容易使导线与引线框架连接而短路之外，导电胶200也不易上升到预定位置。当间距200w小于10微米(μm)时，导电胶200一旦过量就容易超出挡墙结构102a而溢出到引线框架100的其他部分，使得封装可靠度降低。
本发明实施例所提供的封装结构可藉由挡墙结构稳定溢胶，也可以一并防止电磁干扰，以提升半导体效能。
接着，请搭配参照图3和图4。图3是根据本发明另一些实施例，绘示出例示性封装结构20的立体图。图4是根据本发明另一些实施例，绘示出对应于图3所示的封装结构的剖面示意图。
图3的封装结构20与图1的封装结构10的差异在于更具体描绘引线框架100与芯片300以及两者的打线关系。
具体而言，在图3中，引线框架100还包含第一引脚102b、第二引脚104以及第三引脚106，三者并不相连。第一引脚102b、挡墙结构102a、以及芯片座102为一体成形，并具有相同的材料。在一实施例中，芯片座102包含挡墙结构102a与第一引脚102b，且芯片座可为电性接地(electrical grounding)并作为源极引脚。在一实施例中，第二引脚104与第三引脚106分别作为栅极引脚与源极引脚，以利于后续电连接。
应注意的是，为更清楚描绘后续引线框架与芯片的关系，本发明实施例提供晶体管外型封装(Transistor Out-line)作为示例，然而，本发明也可应用于与实施例不相同的封装型态，例如双侧无引脚扁平封装(Dual Flat No Lead，DFN)、四侧无引脚扁平封装(Quad Flat No lead，QFN)、功率四侧无引脚扁平封装(Power Quad Flat No lead，PQFN)等等，并不以实施例为限。此外，也应理解的是，为了简明地描述本发明实施例及凸显其技术特征，并未将封装结构的所有元件完整绘示于图3中。
此外，在图3中，芯片300的顶部包含源极金属层340SM、栅极金属层340GM、漏极金属层340DM，其分别具有源极金属层接垫部340SMP、源极金属层指状部340SMF、栅极金属层接垫部340GMP、栅极金属层指状部340GMF、漏极金属层接垫部340DMP、漏极金属层指状部340DMF。
在一些实施例中，源极金属层340SM、栅极金属层340GM、漏极金属层340DM皆为多指(muti-finger)结构。藉此，可增加晶体管结构340的集成密度(可降低晶体管结构的尺寸)，更能提升芯片中的半导体装置的效能。在一些实施例中，源极金属层340SM与漏极金属层340DM呈现指状交叉(interdigitated)，而可增加晶体管结构340的导通电流量，而可降低导通电阻。
应注意的是，图3所绘示金属层指状部中的指头(finger)数目仅用于示例而非旨于限定，而可依据实际状况和需求增加或减少指头数目。
在一些实施例中，源极金属层指状部340SMF、栅极金属层指状部340GMF、漏极金属层指状部340DMF可统称为金属层指状部，其可作为主动区。在一些实施例中，主动区为载流子(例如电荷)主要流动的区域。
在一些实施例中，源极金属层接垫部340SMP、栅极金属层接垫部340GMP、漏极金属层接垫部340DMP可统称为金属层接垫部，其藉由导线400与引线框架100电连接。详细而言，导线402电连接源极金属层接垫部340SMP与电性接地的芯片座102，导线404电连接栅极金属层接垫部340GMP与作为栅极引脚的第二引脚104，导线406电连接漏极金属层接垫部340DMP与作为漏极引脚的第三引脚106。相较于导线呈现直线状，导线400呈现具有上弯的曲线状，即具有一定的线弧，其可防止连接到芯片顶部外的部分而产生短路。此外，相较于导线402电连接到第一引脚102b，导线402电连接到芯片座102可防止跨线，而可进一步防止与相邻的导线接触而短路。
此外，封装结构20可还包含封装材(未绘示)，其可包含环氧树脂等等的材料。封装材可覆盖并保护引线框架100、导电胶200、及芯片300，暴露出一部分的第一引脚102b、第二引脚104、及第三引脚106以与其他元件进行电连接。
接着，对应于图3中剖面线A-A’，可得剖面图如图4所示。在图3的剖面线A到A’的方向，分别经过挡墙结构102a、导电胶200、源极金属层指状部340SMF、栅极金属层指状部340GMF、漏极金属层指状部340DMF、栅极金属层指状部340GMF等等，然而，为了方便描述芯片中膜层堆叠的情形，仅撷取两侧的挡墙结构102a与导电胶200以及中间的源极金属层指状部340SMF、栅极金属层指状部340GMF、漏极金属层指状部340DMF的部分作为示例，如图4所示。
请参照图4，芯片300包含基板310、于基板310上的晶种层320、于晶种层320上的外延层330、于外延层330上的晶体管结构340。以下将说明各膜层的细节。
在一些实施例中，基板310包含陶瓷基材310C以及分别设于陶瓷基材310C的上下表面的一对阻隔层310B。
在一些实施例中，陶瓷基材310C包含陶瓷材料。陶瓷材料包含金属无机材料。在一些实施例中，陶瓷基材310C可以包含碳化硅、氮化铝(AlN)、蓝宝石基材或其他适合的材料。上述蓝宝石基材可以是氧化铝。
在一些实施例中，位于陶瓷基材310C上下表面的阻隔层310B可包含单一或多层的绝缘材料层以及/或其他合适的材料层，例如半导体层。绝缘材料层可以是氧化物、氮化物、氮氧化物、或其他合适的绝缘材料。半导体层可以为多晶硅。阻隔层310B可防止陶瓷基材310C的扩散，并且也可阻隔陶瓷基材310C与其他膜层或工艺机台相互作用。
在一些实施例中，晶种层320形成于阻隔层310B上。在一些实施例中，晶种层320的材料可包含硅(Si)、氮化铝(AlN)或其他合适的材料。一些实施例中，晶种层320的形成可包含选择性外延成长(selective epitaxy growth,SEG)工艺、化学气相沉积(chemicalvapor deposition,CVD)工艺、分子束外延工艺(molecular-beam epitaxy,MBE)、沉积经掺杂的非晶半导体(如Si)之后固相外延再结晶(solid-phase epitaxialrecrystallization，SPER)步骤、藉由直接转贴晶种的方式、或其他合适的工艺。化学气相沉积工艺例如是气相外延(vapor-phase epitaxy，VPE)工艺、低压化学气相沉积(lowpressure chemical vapor deposition，LPCVD)工艺、超高真空化学气相沉积(ultra-highvacuum chemical vapor deposition，UHV-CVD)工艺、或其他合适的工艺。
在一些实施例中，导电胶200的顶面高于或等于晶种层320的底面(导电胶200的顶面至少与晶种层320的底面齐平)，而导电胶200得以电连接引线框架100与晶种层320。藉此，容易将晶种层320中累积的电荷导引至引线框架100中，进而降低电容值，并提升封装结构的稳定性。此外，藉由此配置也可减少晶种层320中的横向漏电流的产生，并改善封装结构的散热效果。
在一些实施例中，挡墙结构102a高于晶种层320的顶面，使得导电胶200在不溢出到引线框架的其他部分的情况下，能够抵达预定位置(例如晶种层320的底面)。
在一些实施例中，于晶种层320上的外延层330包含于晶种层320上的缓冲层3301、于缓冲层3301上的通道层3302、于通道层3302上的阻障层3303。
在一些实施例中，在晶种层320上外延成长以形成缓冲层3301。缓冲层3301可帮助减缓后续形成于缓冲层3301上的一通道层3302的应变(strain)，且防止缺陷形成于通道层3302中。在一些实施例中，缓冲层3301的材料是AlN、GaN、AlxGa1-xN(1<x<1)、前述的组合或类似材料。在一些实施例中，缓冲层3301可由氢化物气相外延法(HVPE)、分子束外延法(MBE)、有机金属化学气相沉积法(metalorganic chemical vapor deposition，MOCVD)、前述方法的组合或类似方法而形成。尽管在如图4所示的实施例中，缓冲层3301为单层结构，但在其他一些实施例中，缓冲层3301也可以是多层结构。
接着，在缓冲层3301上外延形成通道层3302。在一些实施例中，通道层3302包括未掺杂的III-V族半导体材料。举例而言，通道层3302可以是由未掺杂的氮化镓(GaN)所形成，但本发明并非以此为限。在一些其他的实施例中，通道层3302包括AlGaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他适当的III-V族材料或上述的组合。在一些实施例中，可使用分子束外延法(MBE)、氢化物气相外延法(HVPE)、有机金属化学气相沉积法(MOCVD)、其他适当的方法或上述方法的组合形成通道层3302。
之后，在通道层3302上外延形成阻障层3303。在一些实施例中，阻障层3303包含未掺杂的III-V族半导体材料。举例而言，阻障层3303是由未掺杂的氮化镓铝(AlxGa1-xN，其中0<x<1)所形成，但本发明并不以此为限。在一些其他的实施例中，阻障层3303亦可包含GaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他适当的III-V族材料或上述的组合。举例而言，可使用分子束外延法(MBE)、有机金属化学气相沉积法(MOCVD)、氢化物气相外延法(HVPE)、其他适当的方法或上述方法的组合形成阻障层3303于通道层3302之上。
在一些实施例中，通道层3302与阻障层3303包括相异的材料，以于通道层3302与阻障层3303之间形成一异质界面。藉由异质材料的能隙差(band gap)，可使二维电子气(two-dimensional electron gas，2DEG)(未显示)形成于此异质界面上。根据一些实施例所形成的半导体结构，例如高电子迁移率晶体管(HEMT)，可利用二维电子气作为导电载流子。在一些实施例中，通道层3302可为氮化镓(GaN)层，而形成于通道层3302上的阻障层3303可为氮化镓铝(AlGaN)层，其中氮化镓层与氮化镓铝层可具有掺杂物(例如n型掺杂物或p型掺杂物)或不具有掺杂物。
另外，在一些实施例中，外延层330为含氮化镓的复合层。但本发明并不以此为限。再者，除了前述的缓冲层3301、通道层3302以及阻障层3303之外，外延层330亦可包含其他层膜。例如，在一些其他实施例中，在缓冲层3301和通道层3302之间可形成碳掺杂层(carbon-doped layer)，以提升半导体结构的击穿电压。
接着，在外延层330上形成介电层360(例如，第一介电层3601、第二介电层3602)以及位于介电层中的晶体管结构340。在一些实施例中，晶体管结构340为高电子迁移率晶体管(HEMT)。
在一些实施例中，晶体管结构340包含栅极结构340G、源极结构340S和漏极结构340D分别形成于栅极结构340G的相对两侧。
在一些实施例中，栅极结构340G包含彼此电连接的栅极电极340GE、栅极接触件340GC及栅极金属层指状部340GMF，其中栅极电极340GE形成于阻障层3303上，而栅极金属层指状部340GMF形成于栅极电极340GE上并藉由栅极接触件340GC与其电连接。在其他实施例中，栅极电极340GE与阻障层3303之间可包含可选的(optional)掺杂化合物半导体层340GP，其细节将在后续进一步描述。
源极结构340S包含彼此电连接的源极电极340SE、源极接触件340SC、及源极金属层指状部340SMF，而漏极结构340D包含彼此电连接的漏极电极340DE、漏极接触件340DC、及漏极金属层指状部340DMF。在一些实施例中，位于栅极电极340GE的两侧的源极电极340SE与漏极电极340DE穿过阻障层3303而与通道层3302接触。
在一些实施例中，栅极电极340GE的材料可为导电材料，例如金属、金属氮化物或半导体材料。在一些实施例中，金属可为金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、类似材料、前述的组合或前述的多层。半导体材料可为多晶硅或多晶锗。上述的导电材料可藉由例如化学气相沉积法(chemical vapor deposition，CVD)、溅射(sputtering)、电阻加热蒸镀法、电子束蒸镀法、或其它合适的沉积方式形成于阻障层3303上，再经由图案化工艺来形成栅极电极340GE。
在一些实施例中，在形成栅极电极340GE之前，可先形成掺杂化合物半导体层340GP于阻障层3303上，才接续将栅极电极340GE形成在掺杂化合物半导体层340GP上。藉由形成掺杂化合物半导体层340GP于栅极电极340GE与阻障层3303之间，可抑制栅极电极340GE下方的二维电子气(2DEG)的产生，以达成半导体结构的常关状态。在一些实施例中，掺杂化合物半导体层340GP的材料可以是以p型掺杂或n型掺杂的氮化镓(GaN)。形成掺杂化合物半导体层340GP的步骤可包含藉由外延成长工艺在阻障层3303上沉积掺杂化合物半导体层(未绘示)并对其执行图案化工艺，以形成掺杂化合物半导体层340GP对应于预定形成栅极电极340GE的位置。
形成于栅极电极340GE的两侧的源极电极340SE与漏极电极340DE可包含相同于栅极电极340GE的材料且可于同一沉积工艺中形成，故此处不再赘述。在一些实施例中，如图4所示，源极电极340SE与漏极电极340DE穿过阻障层3303而与通道层3302接触。
在一些实施例中，栅极金属层指状部340GMF、栅极接触件340GC、源极接触件340SC、源极金属层指状部340SMF、漏极接触件340DC、及漏极金属层指状部340DMF可藉由沉积工艺与图案化工艺所形成，其材料包含导电材料，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、硅化镍(nickelsilicide，NiSi)、硅化钴(cobalt silicide，CoSi)、碳化钽(tantalumcarbide，TaC)、硅氮化钽(tantalum silicide nitride，TaSiN)、碳氮化钽(tantalum carbide nitride，TaCN)、铝化钛(titanium aluminide，TiAl)，铝氮化钛(titanium aluminide nitride，TiAlN)、金属氧化物、金属合金、其他适合的导电材料或前述的组合。
在一些实施例中，栅极电极340GE形成于第一介电层3601中与第一介电层3601上，而栅极金属层指状部340GMF形成于第一介电层3601上的第二介电层3602上。并且，位于栅极结构340G的两侧的源极接触件340SC与漏极接触件340DC皆穿过形成于第一介电层3601上的第二介电层3602而分别与源极电极340SE与漏极电极340DE接触，而源极金属层指状部340SMF与漏极金属层指状部340DMF形成于第二介电层3602上且分别电连接至源极接触件340SC与漏极接触件340DC。
在一些实施例中，第一介电层3601、第二介电层3602可分别包含一或多种单层或多层介电材料，例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，TEOS)、磷硅玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、低介电常数介电材料、及/或其他适合的介电材料。低介电常数介电材料可包含但不限于氟化石英玻璃(fluorinated silica glass，FSG)、氢倍半硅氧烷(hydrogensilsesquioxane，HSQ)、掺杂碳的氧化硅、非晶质氟化碳(fluorinated carbon)、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，BCB)、或聚酰亚胺(polyimide)。
在一些实施例中，可使用旋转涂布工艺(spin coating)、化学气相沉积(CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、高密度等离子体化学气相沉积(high density plasma CVD，HDPCVD)、其他合适的方法或前述的组合，将上述介电材料沉积于外延层330(例如阻障层3303)以形成第一介电层3601与第二介电层3602。
此外，虽于图4中仅绘制单层金属层以示意图3中芯片的顶部金属层，然亦有可有多层金属层以及多层介电层位于该顶部金属层之下，而本发明并不以此为限，因此可依实际需求调整金属层及介电层数目。此外，为方便表示，图4中栅极金属层指状部340GMF与源极金属层指状部340SMF绘示为相同平面，然其也可为不同平面，并且可依实际需求调整。
接着，可继续参照图4，芯片300还包含于基板310与导电胶320之间的背金属层350。详细而言，背金属层350位于阻隔层310B与导电胶200之间。
在一些实施例中，背金属层350的材料包含金属，例如银(Ag)、铜(Cu)、钛镍银(TiNiAg)、其合金或适合的材料等等。在一些实施例中，背金属层350的形成包含电镀(plating)或溅射(sputtering)等等。
藉由在黏晶之前设置背金属层350于基板下，可使封装后的芯片容易散热，也可用于信号接地。
接着，请参照图5。图5是根据本发明其他实施例，绘示出动态导通电阻与漏极到源极电压的关系图。
图5为使用具有挡墙结构102a的芯片座102，测试各种胶的动态导通电阻的关系图。实施例1、2使用导电胶(例如银胶)而比较例1使用非导电胶(例如环氧胶)。可看的出实施例1、2随着电压的增加，并不会大幅增加其动态导通电阻，因此属于稳定的状态。相较之下，比较例1随着电压的增加，大幅升高其动态导通电阻，因此属于不稳定的状态。
由于随着电压的增加，缓冲层的漏电流也会随之增加，使得动态导通电阻增加。在使用导电胶(例如实施例1、2)的情况下，在关断状态可使得晶种层中的电荷可随着导电胶被导引到引线框架中，而在开启状态时由于晶种层中的并没有累积过多的电荷，而可抑制基板电流的产生，因此可使动态导通电阻大幅下降。
综上所述，本发明实施例提供的挡墙结构能够使导电胶到达预定的位置，使其在高压时能够大幅降低动态导通电阻，具有稳定的状态。此外，本发明实施例提供的挡墙结构还能防止电磁干扰芯片内部元件的信号等等。此外，本发明实施例采用基板背面(backside)电性接地，藉此提升半导体结构的击穿电压(breakdown voltage)，并且减少横向漏电流产生的风险。
以上概述数个实施例，以便在本发明所属技术领域中相关技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中相关技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中相关技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。
Claims (18)
1.一种封装结构，其特征在于，包括：
一芯片，所述芯片包括：
一基板；
一晶种层，于所述基板上；
一外延层，于所述晶种层上；以及
一晶体管结构，于所述外延层上；
一引线框架，包括一芯片座与一挡墙结构，其中所述芯片座用以承载所述芯片且所述挡墙结构围绕所述芯片；以及
一导电胶，设于所述芯片与所述引线框架之间，
其中所述导电胶的顶面高于或等于所述晶种层的底面。
2.根据权利要求1所述的封装结构，其特征在于，所述导电胶位于所述芯片与所述芯片座之间且位于所述芯片与所述挡墙结构之间。
3.根据权利要求2所述的封装结构，其特征在于，所述挡墙结构不低于所述芯片与所述挡墙结构之间的所述导电胶。
4.根据权利要求1所述的封装结构，其特征在于，所述挡墙结构露出所述芯片的上部。
5.根据权利要求1所述的封装结构，其特征在于，所述挡墙结构一体成形于所述芯片座上。
6.根据权利要求1所述的封装结构，其特征在于，挡墙结构高于所述晶种层的顶面。
7.根据权利要求1所述的封装结构，其特征在于，所述导电胶电连接所述引线框架与所述晶种层。
8.根据权利要求1所述的封装结构，其特征在于，所述引线框架与所述晶体管结构藉由一导线电连接。
9.根据权利要求1所述的封装结构，其特征在于，所述晶体管结构的顶部的一金属层包括一接垫部与作为主动区的一指状部，其中所述接垫部与所述引线框架藉由一导线电连接。
10.根据权利要求1所述的封装结构，其特征在于，所述芯片还包括一背金属层于所述基板与所述导电胶之间。
11.根据权利要求1所述的封装结构，其特征在于，所述基板包括一陶瓷基材以及一对阻隔层，所述对阻隔层分别设于所述陶瓷基材的上下表面。
12.根据权利要求1所述的封装结构，其特征在于，于上视图中，所述挡墙结构与所述芯片之间的间距为10-20微米。
13.根据权利要求1所述的封装结构，其特征在于，于上视图中，所述挡墙结构的宽度为30-40微米。
14.一种封装结构，其特征在于，包括：
一引线框架，包括具有一挡墙结构的一芯片座，所述挡墙结构定义出一围束区；以及
一芯片，藉由一导电胶黏着于所述芯片座中，其中所述导电胶局限于所述围束区内，
其中所述芯片包括：
一基板；
一晶种层，于所述基板上；
一外延层，于所述晶种层上；以及
一晶体管结构，于所述外延层上，
其中所述导电胶的顶面高于或等于所述晶种层的底面。
15.根据权利要求14所述的封装结构，其特征在于，所述导电胶的高度不超过所述挡墙结构的高度。
16.根据权利要求14所述的封装结构，其特征在于，所述挡墙结构为环绕所述芯片的一方框结构。
17.根据权利要求14所述的封装结构，其特征在于，所述挡墙结构垂直于所述芯片座的上表面。
18.根据权利要求14所述的封装结构，其特征在于，所述芯片的面积为所述围束区的面积的80％-95％。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010298156.8A CN113540007B (zh) | 2020-04-16 | 封装结构 |
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| Publication Number | Publication Date |
|---|---|
| CN113540007A CN113540007A (zh) | 2021-10-22 |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103681542A (zh) * | 2012-09-04 | 2014-03-26 | 英飞凌科技股份有限公司 | 芯片封装和用于制作芯片封装的方法 |
| CN205428910U (zh) * | 2016-02-17 | 2016-08-03 | 江苏友润微电子有限公司 | 一种半导体贴片式分立器件用引线框架 |
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103681542A (zh) * | 2012-09-04 | 2014-03-26 | 英飞凌科技股份有限公司 | 芯片封装和用于制作芯片封装的方法 |
| CN205428910U (zh) * | 2016-02-17 | 2016-08-03 | 江苏友润微电子有限公司 | 一种半导体贴片式分立器件用引线框架 |
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