JP2019504179A - 銅メッキボックスダムを有するセラミック封入基板の調製方法 - Google Patents
銅メッキボックスダムを有するセラミック封入基板の調製方法 Download PDFInfo
- Publication number
- JP2019504179A JP2019504179A JP2018510126A JP2018510126A JP2019504179A JP 2019504179 A JP2019504179 A JP 2019504179A JP 2018510126 A JP2018510126 A JP 2018510126A JP 2018510126 A JP2018510126 A JP 2018510126A JP 2019504179 A JP2019504179 A JP 2019504179A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic
- box dam
- copper
- copper plating
- independent wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 title claims abstract description 27
- 238000007747 plating Methods 0.000 claims abstract description 66
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 63
- 229910052802 copper Inorganic materials 0.000 claims abstract description 63
- 239000010949 copper Substances 0.000 claims abstract description 63
- 239000010408 film Substances 0.000 claims abstract description 34
- 238000000206 photolithography Methods 0.000 claims abstract description 21
- 238000009713 electroplating Methods 0.000 claims abstract description 14
- 238000001465 metallisation Methods 0.000 claims abstract description 14
- 239000010409 thin film Substances 0.000 claims abstract description 14
- 230000008719 thickening Effects 0.000 claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 238000005516 engineering process Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 238000004381 surface treatment Methods 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 238000001771 vacuum deposition Methods 0.000 claims description 3
- 238000004458 analytical method Methods 0.000 abstract description 5
- 238000007650 screen-printing Methods 0.000 description 6
- 238000005476 soldering Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
- H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Electroplating Methods And Accessories (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
【課題】 銅メッキボックスダムを有するセラミック封入基板の調製方法を提供する。【解決手段】 銅メッキボックスダムを有するセラミック封入基板の調製方法は薄膜金属化、ドライフィルム接着、フォトリソグラフィ、電気銅メッキ、フラット化の方式を採用しセラミック底台１０配線層を製造し、ドライフィルム接着、フォトリソグラフィ、電気メッキを厚くする技術を繰り返すことで独立配線１２周辺の銅メッキボックスダム３０を製造し、銅メッキボックスダム３０を有するセラミック封入基板を得る。前記方法で製造された配線はサイズ精度が高く、配線解析度が高く、表面フラット度が高い等の長所を備える。【選択図】 図７
Description
本発明はマイクロ電子封入領域技術に関し、銅メッキボックスダムを有するセラミック封入基板の調製方法に関する。
気密性及び信頼性に対する要求が高いセンサー、チップ振動器、共振器、電源型半導体、レーザー器等のオプトエレクトロニクスデバイスの封入において、現在は一般的にセラミック基板封入が採用されている。
その常用構造は、配線層を有するセラミック底台上に、金属ボックスダムを設置する。
金属ボックスダムとセラミック底台の包囲は、密封チャンバーを形成し、ここにデバイスチップを入れ、封入接着剤、イナートガスを入れ、或いは直接真空にし、こうして信頼性が高い気密封入を実現する。
その常用構造は、配線層を有するセラミック底台上に、金属ボックスダムを設置する。
金属ボックスダムとセラミック底台の包囲は、密封チャンバーを形成し、ここにデバイスチップを入れ、封入接着剤、イナートガスを入れ、或いは直接真空にし、こうして信頼性が高い気密封入を実現する。
既存のセラミック基板の底台配線は、一般には厚膜スクリーン印刷方式で製造される。
底台上下表面配線層の導通孔も、スクリーン印刷金属スラリー注入の方式で充填を行い、金属ボックスダムは、ソルダリング或いは粘接の方式でセラミック底台上に固定される。
この種のセラミック基板封入構造には、以下の欠陥が存在する。
一、厚膜スクリーン印刷方式で製造する配線の解析度が高くなく、位置合わせ精度が低く、表面がラフで、デバイスチップの固定溶接に不利で、デバイス微小化の発展に不利である。
二、スクリーン印刷注入方式で製造する導通孔には孔隙が存在し、デバイス電気的連接の信頼性を低下させる。
三、金属ボックスダムは、ソルダリングなどを採用し、セラミック底台と連接され、溶接層には気隙が生じやすく、気密性が低下し、しかもソルダリング技術は高温製造工程に属するため、溶接過程中の熱応力は、基板を変形させてしまい、基板の信頼性と気密性を低下させ、製品の合格率に影響を与える。
四、有機物粘接方式などを採用し、金属ボックスダムを設置すると、ボックスダムとセラミック基板の結合は堅固でなく、気泡が生じやすく、こうして封入の気密性に影響を与え、しかも有機粘結材料は光照射（特に紫外線）、熱作用において劣化し、粘結性を失い、信頼性が大きく損なうというリスクが存在する。
底台上下表面配線層の導通孔も、スクリーン印刷金属スラリー注入の方式で充填を行い、金属ボックスダムは、ソルダリング或いは粘接の方式でセラミック底台上に固定される。
この種のセラミック基板封入構造には、以下の欠陥が存在する。
一、厚膜スクリーン印刷方式で製造する配線の解析度が高くなく、位置合わせ精度が低く、表面がラフで、デバイスチップの固定溶接に不利で、デバイス微小化の発展に不利である。
二、スクリーン印刷注入方式で製造する導通孔には孔隙が存在し、デバイス電気的連接の信頼性を低下させる。
三、金属ボックスダムは、ソルダリングなどを採用し、セラミック底台と連接され、溶接層には気隙が生じやすく、気密性が低下し、しかもソルダリング技術は高温製造工程に属するため、溶接過程中の熱応力は、基板を変形させてしまい、基板の信頼性と気密性を低下させ、製品の合格率に影響を与える。
四、有機物粘接方式などを採用し、金属ボックスダムを設置すると、ボックスダムとセラミック基板の結合は堅固でなく、気泡が生じやすく、こうして封入の気密性に影響を与え、しかも有機粘結材料は光照射（特に紫外線）、熱作用において劣化し、粘結性を失い、信頼性が大きく損なうというリスクが存在する。
前記先行技術には、厚膜スクリーン印刷方式で製造する配線の解析度が高くなく、位置合わせ精度が低く、表面がラフで、デバイスチップの固定溶接に不利で、デバイス微小化の発展に不利で、スクリーン印刷注入方式で製造する導通孔には孔隙が存在し、デバイス電気的連接の信頼性を低下させ、金属ボックスダムは、ソルダリングなどを採用し、セラミック底台と連接され、溶接層には気隙が生じやすく、気密性が低下し、しかもソルダリング技術は高温製造工程に属するため、溶接過程中の熱応力は、基板を変形させてしまい、基板の信頼性と気密性を低下させ、製品の合格率に影響を与え、有機物粘接方式などを採用し、金属ボックスダムを設置すると、ボックスダムとセラミック基板の結合は堅固でなく、気泡が生じやすく、こうして封入の気密性に影響を与え、しかも有機粘結材料は光照射（特に紫外線）、熱作用において劣化し、粘結性を失い、信頼性が大きく損なうというリスクが存在する欠点がある。
本発明は基板配線がラフで、解析度が低く、導通孔の充填が不良で、ソルダリング或いは粘接ボックスダム方式に信頼性及び気密性不良の問題が存在する従来の技術の欠点を解決する銅メッキボックスダムを有するセラミック封入基板の調製方法に関する。
本発明による銅メッキボックスダムを有するセラミック封入基板の調製方法は、以下のステップを有する。
（１）薄膜金属化：セラミック板表面に対して薄膜金属化を行う。
（２）セラミック底台上の独立配線及び環状銅メッキ層を製造する：金属化されたセラミック板表面に、順番にドライフィルム接着、フォトリソグラフィ、電気銅メッキを行い、多数の独立配線及び環状銅メッキ層を有するセラミック底台を得る。各独立配線は間隔を開け、しかも各独立配線の周辺には、１個の環状銅メッキ層を対応して分布させ、環状銅メッキ層と独立配線は、間隔を開ける。
（３）フラット化：ドライフィルム、独立配線及び環状銅メッキ層１３を有するセラミック底台表面に対してフラット化を行う。
（４）電気メッキを厚くする：フラット化後のセラミック底台に対して、ドライフィルム接着、フォトリソグラフィ、電気銅メッキを繰り返し行い、これにより独立配線周辺の環状銅メッキ層は、電気メッキを厚くすることで、必要な高さまで拡大し、銅メッキボックスダムを形成し、銅メッキボックスダムとセラミック底台は封入チャンバーを包囲して形成し、一体式連接構造を形成する。
（１）薄膜金属化：セラミック板表面に対して薄膜金属化を行う。
（２）セラミック底台上の独立配線及び環状銅メッキ層を製造する：金属化されたセラミック板表面に、順番にドライフィルム接着、フォトリソグラフィ、電気銅メッキを行い、多数の独立配線及び環状銅メッキ層を有するセラミック底台を得る。各独立配線は間隔を開け、しかも各独立配線の周辺には、１個の環状銅メッキ層を対応して分布させ、環状銅メッキ層と独立配線は、間隔を開ける。
（３）フラット化：ドライフィルム、独立配線及び環状銅メッキ層１３を有するセラミック底台表面に対してフラット化を行う。
（４）電気メッキを厚くする：フラット化後のセラミック底台に対して、ドライフィルム接着、フォトリソグラフィ、電気銅メッキを繰り返し行い、これにより独立配線周辺の環状銅メッキ層は、電気メッキを厚くすることで、必要な高さまで拡大し、銅メッキボックスダムを形成し、銅メッキボックスダムとセラミック底台は封入チャンバーを包囲して形成し、一体式連接構造を形成する。
好ましくは、該ステップ（１）中において、マグネトロンスパッタリング或いは真空蒸着の方式を採用し、セラミック板表面に対して薄膜金属化を行う。
好ましくは、さらに以下のステップを有する。
（５）ドライフィルム除去、エッチング：ドライフィルム除去とエッチング技術を通して、セラミック底台上に、相互に隔てる独立配線と銅メッキボックスダムを得る。
（６）表面処理：セラミック底台上の独立配線及び銅メッキボックスダムに対して、無電解ニッケル浸漬ゴールド或いは無電解ニッケル浸漬シルバー表面処理を行う。
（５）ドライフィルム除去、エッチング：ドライフィルム除去とエッチング技術を通して、セラミック底台上に、相互に隔てる独立配線と銅メッキボックスダムを得る。
（６）表面処理：セラミック底台上の独立配線及び銅メッキボックスダムに対して、無電解ニッケル浸漬ゴールド或いは無電解ニッケル浸漬シルバー表面処理を行う。
好ましくは、該独立配線及び環状銅メッキ層は、通過薄膜金属化、ドライフィルム接着、フォトリソグラフィ、電気銅メッキの方式を通して、セラミック板の上下表面に製造される。
セラミック板上下表面の独立配線の間には、導通孔を設置し、垂直電気的連接を実現する。
導通孔は、金属充填を採用し、セラミック板、独立配線、環状銅メッキ層は、セラミック底台を構成する。
セラミック板上下表面の独立配線の間には、導通孔を設置し、垂直電気的連接を実現する。
導通孔は、金属充填を採用し、セラミック板、独立配線、環状銅メッキ層は、セラミック底台を構成する。
好ましくは、該環状銅メッキ層は、セラミック底台上表面独立配線の周辺に対応して分布し、独立配線とは、間隔を開ける。
好ましくは、該銅メッキボックスダムは、上述のセラミック底台に対して、ドライフィルム接着、フォトリソグラフィ、電気メッキを再度行い、これにより上述の環状銅メッキ層は、単独で電気メッキを厚くされ形成される。
好ましくは、該銅メッキボックスダムの高さは、０．１ｍｍ-１ｍｍである。
本発明と従来の技術を比較すると、以下の通り明らかな長所と有益な効果がある。
本発明は、薄膜金属化、ドライフィルム接着、フォトリソグラフィ、電気銅メッキ、フラット化の方式を採用し、セラミック底台配線層を製造し、ドライフィルム接着、フォトリソグラフィ、電気メッキを厚くする技術を繰り返すことで、独立配線周辺の銅メッキボックスダムを製造し、銅メッキボックスダムを有するセラミック封入基板を得る。
前記方法により製造される配線層は、サイズ精度が高く，配線解析度が高く、表面はフラット性が高い等の長所を備える。
配線層間の導通孔は、電気銅メッキ完全充填を採用するため、信頼性が高い。
環状銅メッキ層は、電気メッキを多数回厚くすることで、銅メッキボックスダムを形成し、銅メッキボックスダムとセラミック底台は、一体式成型連接に属するため、気泡は生じず、連接は堅固で良好で、信頼性は高く、気密性は良好で、しかも技術は制御しやすく、製品の一致性も高い。
本発明は、薄膜金属化、ドライフィルム接着、フォトリソグラフィ、電気銅メッキ、フラット化の方式を採用し、セラミック底台配線層を製造し、ドライフィルム接着、フォトリソグラフィ、電気メッキを厚くする技術を繰り返すことで、独立配線周辺の銅メッキボックスダムを製造し、銅メッキボックスダムを有するセラミック封入基板を得る。
前記方法により製造される配線層は、サイズ精度が高く，配線解析度が高く、表面はフラット性が高い等の長所を備える。
配線層間の導通孔は、電気銅メッキ完全充填を採用するため、信頼性が高い。
環状銅メッキ層は、電気メッキを多数回厚くすることで、銅メッキボックスダムを形成し、銅メッキボックスダムとセラミック底台は、一体式成型連接に属するため、気泡は生じず、連接は堅固で良好で、信頼性は高く、気密性は良好で、しかも技術は制御しやすく、製品の一致性も高い。
（一実施形態）
本発明による銅メッキボックスダムを有するセラミック封入基板の調製方法は、以下のステップを有する。
（１）薄膜金属化：セラミック板１１表面に対して薄膜金属化を行う。
本実施形態中では、マグネトロンスパッタリング或いは真空蒸着の方式を採用し、セラミック板１１に対して表面薄膜金属化を行う。
本発明による銅メッキボックスダムを有するセラミック封入基板の調製方法は、以下のステップを有する。
（１）薄膜金属化：セラミック板１１表面に対して薄膜金属化を行う。
本実施形態中では、マグネトロンスパッタリング或いは真空蒸着の方式を採用し、セラミック板１１に対して表面薄膜金属化を行う。
（２）セラミック底台１０上の独立配線１２及び環状銅メッキ層１３を製造する：
金属化されたセラミック板１１表面に、順番にドライフィルム接着２０、フォトリソグラフィ、電気銅メッキを行い、多数の独立配線１２及び環状銅メッキ層１３を有するセラミック底台１０を得る。各独立配線１２は間隔を開け、しかも各独立配線１２の周辺には、１個の環状銅メッキ層１３を対応して分布させ、環状銅メッキ層１３と独立配線１２は、間隔を開ける。
図１は、ドライフィルム接着２０後の拡大断面図である。
図２は、フォトリソグラフィ後の拡大断面図である。
図３は、電気銅メッキ後の拡大断面図である。
本実施形態中では、独立配線１２及び環状銅メッキ層１３は、通過薄膜金属化、ドライフィルム接着、フォトリソグラフィ、電気銅メッキの方式を通して、セラミック板１１の上下表面に製造される。
セラミック板１１上下表面の独立配線１２の間には、導通孔１４を設置し、垂直電気的連接を実現する。
導通孔１４は、金属充填を採用し、セラミック板１１、独立配線１２、環状銅メッキ層１３は、セラミック底台１０を構成する。
環状銅メッキ層１３は、セラミック底台１０上表面独立配線１２の周辺に対応して分布し、独立配線１２とは、間隔を開ける。
金属化されたセラミック板１１表面に、順番にドライフィルム接着２０、フォトリソグラフィ、電気銅メッキを行い、多数の独立配線１２及び環状銅メッキ層１３を有するセラミック底台１０を得る。各独立配線１２は間隔を開け、しかも各独立配線１２の周辺には、１個の環状銅メッキ層１３を対応して分布させ、環状銅メッキ層１３と独立配線１２は、間隔を開ける。
図１は、ドライフィルム接着２０後の拡大断面図である。
図２は、フォトリソグラフィ後の拡大断面図である。
図３は、電気銅メッキ後の拡大断面図である。
本実施形態中では、独立配線１２及び環状銅メッキ層１３は、通過薄膜金属化、ドライフィルム接着、フォトリソグラフィ、電気銅メッキの方式を通して、セラミック板１１の上下表面に製造される。
セラミック板１１上下表面の独立配線１２の間には、導通孔１４を設置し、垂直電気的連接を実現する。
導通孔１４は、金属充填を採用し、セラミック板１１、独立配線１２、環状銅メッキ層１３は、セラミック底台１０を構成する。
環状銅メッキ層１３は、セラミック底台１０上表面独立配線１２の周辺に対応して分布し、独立配線１２とは、間隔を開ける。
（３）フラット化：ドライフィルム２０、独立配線１２及び環状銅メッキ層１３を有するセラミック底台１０表面に対してフラット化を行い、フラット化はサンドベルト方式で実現する。
（４）電気メッキを厚くする：フラット化後のセラミック底台１０に対して、ドライフィルム接着２０、フォトリソグラフィ、電気銅メッキを繰り返し行い、これにより独立配線１２周辺の環状銅メッキ層１３は、電気メッキを厚くすることで、必要な高さまで拡大し、銅メッキボックスダム３０を形成し、銅メッキボックスダム３０とセラミック底台１０は封入チャンバー１０１を包囲して形成し、一体式連接構造を形成する。
図４は、ドライフィルム接着２０後の拡大断面図である。
図５は、フォトリソグラフィ後の拡大断面図である。
図６は、少なくとも一度のドライフィルム接着２０、フォトリソグラフィ、電気銅メッキを繰り返した後の拡大断面図である。
本実施形態中では、銅メッキボックスダム３０は、上述のセラミック底台１０に対して、ドライフィルム接着、フォトリソグラフィ、電気メッキを再度行い、これにより上述の環状銅メッキ層１３は、単独で電気メッキを厚くされ形成され、銅メッキボックスダム３０の高さは、０．１ｍｍ-１ｍｍである。
図４は、ドライフィルム接着２０後の拡大断面図である。
図５は、フォトリソグラフィ後の拡大断面図である。
図６は、少なくとも一度のドライフィルム接着２０、フォトリソグラフィ、電気銅メッキを繰り返した後の拡大断面図である。
本実施形態中では、銅メッキボックスダム３０は、上述のセラミック底台１０に対して、ドライフィルム接着、フォトリソグラフィ、電気メッキを再度行い、これにより上述の環状銅メッキ層１３は、単独で電気メッキを厚くされ形成され、銅メッキボックスダム３０の高さは、０．１ｍｍ-１ｍｍである。
さらに以下のステップを有する：
（５）ドライフィルム除去、エッチング：図７〜図９に示す通り、ドライフィルム除去とエッチング技術を通して、セラミック底台１０上に、相互に隔てる独立配線１２と銅メッキボックスダム３０を得る。
（５）ドライフィルム除去、エッチング：図７〜図９に示す通り、ドライフィルム除去とエッチング技術を通して、セラミック底台１０上に、相互に隔てる独立配線１２と銅メッキボックスダム３０を得る。
（６）表面処理：セラミック底台１０上の独立配線１２及び銅メッキボックスダム３０に対して、無電解ニッケル浸漬ゴールド或いは無電解ニッケル浸漬シルバー表面処理を行う。
本発明の方法で得られた完成品に対して信頼性と気密性テストを行う。
信頼性と気密性のテスト方法は、従来の技術であるため、ここでは、信頼性と気密性のテスト方法に対して、詳述しない。
テストにより、信頼性は、米国軍ＭＩＬ-ＳＴＤ-８８３の要求を満たし、気密性実験テストで得られた漏洩率の数値は、５．９Ｘ１０-９ Ｐａ．ｍ３／ｓより小さく、優良レベルを達成した。
信頼性と気密性のテスト方法は、従来の技術であるため、ここでは、信頼性と気密性のテスト方法に対して、詳述しない。
テストにより、信頼性は、米国軍ＭＩＬ-ＳＴＤ-８８３の要求を満たし、気密性実験テストで得られた漏洩率の数値は、５．９Ｘ１０-９ Ｐａ．ｍ３／ｓより小さく、優良レベルを達成した。
本発明の設計の重点は以下の通りである。
本発明は、薄膜金属化、ドライフィルム接着、フォトリソグラフィ、電気銅メッキ、フラット化の方式を採用し、セラミック底台配線層を製造し、ドライフィルム接着、フォトリソグラフィ、電気メッキを厚くする技術を繰り返すことで、独立配線周辺の銅メッキボックスダムを製造し、銅メッキボックスダムを有するセラミック封入基板を得る。
前記方法により製造される配線層は、サイズ精度が高く，配線解析度が高く、表面はフラット性が高い等の長所を備える。
配線層間の導通孔は、電気銅メッキ完全充填を採用するため、信頼性が高い。
環状銅メッキ層は、電気メッキを多数回厚くすることで、銅メッキボックスダムを形成し、銅メッキボックスダムとセラミック底台は、一体式成型連接に属するため、気泡は生じず、連接は堅固で良好で、信頼性は高く、気密性は良好で、しかも技術は制御しやすく、製品の一致性も高い。
本発明は、薄膜金属化、ドライフィルム接着、フォトリソグラフィ、電気銅メッキ、フラット化の方式を採用し、セラミック底台配線層を製造し、ドライフィルム接着、フォトリソグラフィ、電気メッキを厚くする技術を繰り返すことで、独立配線周辺の銅メッキボックスダムを製造し、銅メッキボックスダムを有するセラミック封入基板を得る。
前記方法により製造される配線層は、サイズ精度が高く，配線解析度が高く、表面はフラット性が高い等の長所を備える。
配線層間の導通孔は、電気銅メッキ完全充填を採用するため、信頼性が高い。
環状銅メッキ層は、電気メッキを多数回厚くすることで、銅メッキボックスダムを形成し、銅メッキボックスダムとセラミック底台は、一体式成型連接に属するため、気泡は生じず、連接は堅固で良好で、信頼性は高く、気密性は良好で、しかも技術は制御しやすく、製品の一致性も高い。
前述した本発明の実施形態は本発明を限定するものではなく、よって、本発明により保護される範囲は後述される特許請求の範囲を基準とする。
１０ セラミック底台、
１１ セラミック板、
１２ 独立配線、
１３ 環状銅メッキ層、
１４ 導通孔、
１０１ 封入チャンバー、
２０ ドライフィルム、
３０ 銅メッキボックスダム。
１１ セラミック板、
１２ 独立配線、
１３ 環状銅メッキ層、
１４ 導通孔、
１０１ 封入チャンバー、
２０ ドライフィルム、
３０ 銅メッキボックスダム。
Claims (7)
- 銅メッキボックスダムを有するセラミック封入基板の調製方法であって、以下のステップを有し、
（１）薄膜金属化：セラミック板表面に対して薄膜金属化を行い、
（２）セラミック底台上の独立配線及び環状銅メッキ層を製造：金属化されたセラミック板表面に、順番にドライフィルム接着、フォトリソグラフィ、電気銅メッキを行い、多数の独立配線及び環状銅メッキ層を有するセラミック底台を得て、各独立配線は間隔を開け、しかも各独立配線の周辺には、１個の環状銅メッキ層を対応して分布させ、環状銅メッキ層と独立配線は、間隔を開け、
（３）フラット化：ドライフィルム、独立配線及び環状銅メッキ層を有するセラミック底台表面に対してフラット化を行い、
（４）電気メッキを厚くする：フラット化後のセラミック底台に対して、ドライフィルム接着、フォトリソグラフィ、電気銅メッキを繰り返し行い、これにより独立配線周辺の環状銅メッキ層は、電気メッキを厚くすることで、必要な高さまで拡大し、銅メッキボックスダムを形成し、銅メッキボックスダムとセラミック底台は封入チャンバーを包囲して形成し、一体式連接構造を形成する
ことを特徴とする、
銅メッキボックスダムを有するセラミック封入基板の調製方法。 - 前記ステップ（１）中において、マグネトロンスパッタリング或いは真空蒸着の方式を採用し、セラミック板表面に対して薄膜金属化を行う
ことを特徴とする、
請求項１に記載の銅メッキボックスダムを有するセラミック封入基板の調製方法。 - 前記銅メッキボックスダムを有するセラミック封入基板の調製方法は、さらに以下のステップを有し、
（５）ドライフィルム除去、エッチング：ドライフィルム除去とエッチング技術を通して、セラミック底台上に、相互に隔てる独立配線と銅メッキボックスダムを得て、
（６）表面処理：セラミック底台上の独立配線及び銅メッキボックスダムに対して、無電解ニッケル浸漬ゴールド或いは無電解ニッケル浸漬シルバー表面処理を行う
ことを特徴とする、
請求項１に記載の銅メッキボックスダムを有するセラミック封入基板の調製方法。 - 前記独立配線及び環状銅メッキ層は、薄膜金属化、ドライフィルム接着、フォトリソグラフィ、電気銅メッキの方式を通して、セラミック板の上下表面に製造され、セラミック板上下表面の独立配線の間には、導通孔を設置し、垂直電気的連接を実現し、導通孔は、金属充填を採用し、セラミック板、独立配線、環状銅メッキ層は、セラミック底台を構成する
ことを特徴とする、
請求項１に記載の銅メッキボックスダムを有するセラミック封入基板の調製方法。 - 前記環状銅メッキ層は、セラミック底台上表面独立配線の周辺に対応して分布し、独立配線とは、間隔を開ける
ことを特徴とする、
請求項１に記載の銅メッキボックスダムを有するセラミック封入基板の調製方法。 - 前記銅メッキボックスダムは、前記セラミック底台に対して、ドライフィルム接着、フォトリソグラフィ、電気メッキを再度行い、これにより上述の環状銅メッキ層は、単独で電気メッキを厚くされ形成される
ことを特徴とする、
請求項１に記載の銅メッキボックスダムを有するセラミック封入基板の調製方法。 - 前記銅メッキボックスダムの高さは、０．１ｍｍ-１ｍｍである
ことを特徴とする、
請求項１に記載の銅メッキボックスダムを有するセラミック封入基板の調製方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2016/108770 WO2018102998A1 (zh) | 2016-12-07 | 2016-12-07 | 一种带镀铜围坝的陶瓷封装基板制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2019504179A true JP2019504179A (ja) | 2019-02-14 |
Family
ID=62491750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018510126A Pending JP2019504179A (ja) | 2016-12-07 | 2016-12-07 | 銅メッキボックスダムを有するセラミック封入基板の調製方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10297498B2 (ja) |
| JP (1) | JP2019504179A (ja) |
| KR (1) | KR102068426B1 (ja) |
| WO (1) | WO2018102998A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11309251B2 (en) * | 2017-07-31 | 2022-04-19 | AdTech Ceramics Company | Selective metallization of integrated circuit packages |
| CN110012597B (zh) * | 2019-04-12 | 2020-11-27 | 中国科学院电工研究所 | 一种陶瓷覆铜电路板及其制备方法 |
| CN113192845B (zh) * | 2021-03-30 | 2024-03-12 | 国瓷赛创电气(铜陵)有限公司 | 金属围坝的曝光显影方法及金属围坝和陶瓷基板 |
| CN113889561A (zh) * | 2021-09-30 | 2022-01-04 | 深圳市电通材料技术有限公司 | 一种封装基板制作方法及封装基板 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299496A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007027279A (ja) * | 2005-07-13 | 2007-02-01 | Shinko Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2007158069A (ja) * | 2005-12-06 | 2007-06-21 | Shinko Electric Ind Co Ltd | 半導体パッケージの外部接続構造及びその製造方法 |
| JP2007201361A (ja) * | 2006-01-30 | 2007-08-09 | Shinko Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2013128113A (ja) * | 2011-12-19 | 2013-06-27 | Tong Hsing Electronic Industries Ltd | 半導体の気密封止パッケージ構造及びその製造方法 |
| JP2013175542A (ja) * | 2012-02-24 | 2013-09-05 | Seiko Epson Corp | 電子デバイスの製造方法、電子デバイス、電子機器、および配線基板 |
| JP2013219614A (ja) * | 2012-04-10 | 2013-10-24 | Seiko Epson Corp | 電子デバイス、電子機器、ベース基板の製造方法および電子デバイスの製造方法 |
| JP2016160504A (ja) * | 2015-03-03 | 2016-09-05 | 学校法人関東学院 | 無電解Ｎｉ／Ａｕめっき皮膜の形成方法及びその形成方法で得られた無電解Ｎｉ／Ａｕめっき皮膜 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506738B1 (ko) * | 2003-11-03 | 2005-08-08 | 삼성전기주식회사 | 리크를 방지할 수 있는 세라믹 패키지 밀봉 구조, 리크를방지할 수 있는 세라믹 패키지 및 상기 세라믹 패키지의제조 방법 |
| US7335608B2 (en) * | 2004-09-22 | 2008-02-26 | Intel Corporation | Materials, structures and methods for microelectronic packaging |
| CN102143654A (zh) * | 2010-01-29 | 2011-08-03 | 旭硝子株式会社 | 元件搭载用基板及其制造方法 |
| CN102709439B (zh) * | 2012-05-08 | 2014-11-05 | 东莞市凯昶德电子科技股份有限公司 | Led陶瓷支架的制备方法 |
| CN103515487A (zh) * | 2012-06-21 | 2014-01-15 | 位速科技股份有限公司 | 制造应用于发光晶片的陶瓷封装基板 |
| US8815647B2 (en) * | 2012-09-04 | 2014-08-26 | Infineon Technologies Ag | Chip package and a method for manufacturing a chip package |
| US9497861B2 (en) * | 2012-12-06 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for package with interposers |
| JP6450612B2 (ja) * | 2015-03-11 | 2019-01-09 | 日本特殊陶業株式会社 | 電子部品装置およびその製造方法 |
| CN105826458B (zh) * | 2016-04-26 | 2018-02-16 | 东莞市凯昶德电子科技股份有限公司 | 一种带金属围坝的dpc陶瓷基板制备方法 |
| CN105845582A (zh) * | 2016-04-28 | 2016-08-10 | 东莞市凯昶德电子科技股份有限公司 | 一种igbt封装用陶瓷基板的制备方法 |
| CN106783755B (zh) * | 2016-11-11 | 2019-12-13 | 东莞市国瓷新材料科技有限公司 | 一种带镀铜围坝的陶瓷封装基板制备方法 |
| CN107369741A (zh) * | 2017-07-13 | 2017-11-21 | 东莞市凯昶德电子科技股份有限公司 | 带一体式金属围坝的led支架模组及其制备方法 |
| US10707161B2 (en) * | 2017-08-07 | 2020-07-07 | UTAC Headquarters Pte. Ltd. | Cavity wall structure for semiconductor packaging |
-
2016
- 2016-12-07 JP JP2018510126A patent/JP2019504179A/ja active Pending
- 2016-12-07 US US15/744,833 patent/US10297498B2/en active Active
- 2016-12-07 KR KR1020187005609A patent/KR102068426B1/ko active IP Right Grant
- 2016-12-07 WO PCT/CN2016/108770 patent/WO2018102998A1/zh active Application Filing
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299496A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007027279A (ja) * | 2005-07-13 | 2007-02-01 | Shinko Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2007158069A (ja) * | 2005-12-06 | 2007-06-21 | Shinko Electric Ind Co Ltd | 半導体パッケージの外部接続構造及びその製造方法 |
| JP2007201361A (ja) * | 2006-01-30 | 2007-08-09 | Shinko Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2013128113A (ja) * | 2011-12-19 | 2013-06-27 | Tong Hsing Electronic Industries Ltd | 半導体の気密封止パッケージ構造及びその製造方法 |
| JP2013175542A (ja) * | 2012-02-24 | 2013-09-05 | Seiko Epson Corp | 電子デバイスの製造方法、電子デバイス、電子機器、および配線基板 |
| JP2013219614A (ja) * | 2012-04-10 | 2013-10-24 | Seiko Epson Corp | 電子デバイス、電子機器、ベース基板の製造方法および電子デバイスの製造方法 |
| JP2016160504A (ja) * | 2015-03-03 | 2016-09-05 | 学校法人関東学院 | 無電解Ｎｉ／Ａｕめっき皮膜の形成方法及びその形成方法で得られた無電解Ｎｉ／Ａｕめっき皮膜 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20190013239A1 (en) | 2019-01-10 |
| US10297498B2 (en) | 2019-05-21 |
| WO2018102998A1 (zh) | 2018-06-14 |
| KR20190068489A (ko) | 2019-06-18 |
| KR102068426B1 (ko) | 2020-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106783755B (zh) | 一种带镀铜围坝的陶瓷封装基板制备方法 | |
| JP2023111931A (ja) | 超小型電子アセンブリの封止 | |
| JP2019504179A (ja) | 銅メッキボックスダムを有するセラミック封入基板の調製方法 | |
| CN110729979B (zh) | 一种薄膜体声波滤波器晶圆级封装方法及其结构 | |
| CN102749167B (zh) | 一种含有硅通孔的压力传感器封装结构 | |
| GB2493246A (en) | Miniaturized electrical component comprising an MEMS and an ASIC and production method | |
| JP2007110117A (ja) | イメージセンサのウエハレベルチップスケールパッケージ及びその製造方法 | |
| TWI480985B (zh) | 一種半導體氣密封裝結構及其製造方法 | |
| KR20140086375A (ko) | 글라스 기반 프로브 카드용 스페이스 트랜스포머의 제조방법 및 이에 의해 제조된 글라스 기반 프로브 카드용 스페이스 트랜스포머 | |
| WO2021128958A1 (zh) | 数字电路的封装结构及封装方法 | |
| JP6942310B2 (ja) | 埋込型半導体パッケージおよびその方法 | |
| CN101866861A (zh) | 高可靠功率混合集成电路的集成方法 | |
| CN103681619B (zh) | 一种硅基气密性密封结构及其制造方法 | |
| WO2017041280A1 (zh) | 一种具有过渡基板的led器件及其封装方法 | |
| CN115662988A (zh) | 一种高功率集成微电路模块的封装外壳及其封装方法 | |
| CN103887256A (zh) | 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法 | |
| WO2022151919A1 (zh) | 气密性射频mems器件的制作方法及气密性射频mems器件 | |
| CN102751204B (zh) | 一种扇出型圆片级芯片封装方法 | |
| CN105742255A (zh) | 金属圆片级凹槽埋孔型表面声滤波芯片封装结构及方法 | |
| JP2018506171A (ja) | 簡易に製造可能な電気部品及び電気部品の製造方法 | |
| TW201240044A (en) | Packaging substrate with well structure filled with insulator and manufacturing method | |
| TWI620280B (zh) | 帶鍍銅圍壩的陶瓷封裝基板製備方法 | |
| TWI395318B (zh) | 使用嵌入式晶片載板之薄型立體堆疊封裝結構 | |
| CN105762085A (zh) | 金属圆片埋孔型表面声滤波芯片封装结构及制造方法 | |
| CN106373939B (zh) | 一种封装基板的结构及其封装方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20180622 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20180622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190312 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190606 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190709 |