KR20190068489A - 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법 - Google Patents

구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법 Download PDF

Info

Publication number
KR20190068489A
KR20190068489A KR1020187005609A KR20187005609A KR20190068489A KR 20190068489 A KR20190068489 A KR 20190068489A KR 1020187005609 A KR1020187005609 A KR 1020187005609A KR 20187005609 A KR20187005609 A KR 20187005609A KR 20190068489 A KR20190068489 A KR 20190068489A
Authority
KR
South Korea
Prior art keywords
copper plating
ceramic
plating layer
independent circuit
dry film
Prior art date
Application number
KR1020187005609A
Other languages
English (en)
Other versions
KR102068426B1 (ko
Inventor
자오후이 우
Original Assignee
동관 차이나 어드밴스드 세라믹 테크놀로지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동관 차이나 어드밴스드 세라믹 테크놀로지 컴퍼니 리미티드 filed Critical 동관 차이나 어드밴스드 세라믹 테크놀로지 컴퍼니 리미티드
Publication of KR20190068489A publication Critical patent/KR20190068489A/ko
Application granted granted Critical
Publication of KR102068426B1 publication Critical patent/KR102068426B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
    • H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

본 발명은 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법에 관한 것으로서, 더욱 자세하게는 박막 금속화, 드라이 필름 압착, 노광 및 현상, 구리도금과 레벨링의 방식으로 세라믹 받침대 회로층을 제작하고, 여기에 다시 드라이 필름 압착, 노광 및 현상, 도금 작업을 반복 진행하여 도금층 두께 보강 작업을 함으로써 독립회로 주변의 구리도금 둘레 댐을 형성하고, 이를 통해 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판을 완성하게 되며, 본 방법으로 제작한 회로는 사이즈의 정밀도, 회로의 분석도, 표면의 레벨링 등이 높아지는 효과를 얻을 수 있게 된다.

Description

구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법
본 발명은 마이크로일렉트로니스 패키징 영역의 기술에 관한 것으로서, 특히 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법을 말한다.
현재 패키징에 대해 비교적 높은 기밀성과 안정성을 필요로 하는 센서, 수정발진기, 공진기, 공률형 반도체, 레이저기기 등과 같은 광학기계 부품의 경우, 일반적으로 세라믹을 사용해 기판 패키징을 진행하고 있다. 자주 사용되는 구조는 회로층을 갖춘 받침대 상에 금속 둘레 댐을 설치하고, 금속 둘레 댐과 세라믹 받침대를 서로 둘러싸게 하여 밀봉 챔버를 형성하게 되며, 여기에 기기 칩을 넣은 후 다시 패키징용 아교를 채워 넣고 기체를 비활성화 시키거나 추출하여 진공 상태가 되도록 하고 있다. 이러한 방식으로 안정성이 높은 기밀성 패키징 구조를 완성하게 된다.
기존의 세라믹 기판의 받침대회로는 일반적으로 두꺼운 필림에 스크린 인쇄 방식으로 제작을 하고, 받침대 상하 표면 회로층의 전도구멍도 스크린 인쇄를 통해 금속 슬러리를 채우는 방식으로 충전을 진행하고, 금속 둘레 댐은 경납땜 혹은 접착 방식으로 세라믹 받침대 상에 고정 설치되었다. 그러나 이러한 세라믹 기판 패키징 구조는 다음과 같은 단점을 가지고 있다. 첫째는 두꺼운 필름에 스크린 인쇄 방식으로 제작된 회로의 분석도가 높지 않으며, 위치 조절 정밀도가 낮고 표면이 거칠어 기기 칩의 다이 본딩 와이어에 도움이 되지 않으며, 또한 기기의 초소형화의 발전 추세에도 도움이 되지 않는다. 둘째는 스크린 인쇄를 통해 슬러리를 채우는 방식으로 제작된 전도구멍에는 틈이 존재하기 때문에 기기의 전기적 연결의 안정성이 낮아지게 된다. 셋째는 금속 둘레 댐은 경납땜 혹은 접착 방식으로 연결되기 때문에, 경납땜의 경우 쉽게 공기의 틈이 형성되어 기밀성이 낮아지는 문제가 발생할 뿐만 아니라 경납땜 자체가 고온에서 진행되는 제조 공정이라 경납땜의 과정 중의 열응력으로 인해 기판이 위로 굽어져 올라와 변형이 생기는 문제가 발생하고, 그 결과 기판의 안정성과 기밀성이 낮아져 제품의 격률에 영향을 미치게 된다. 넷째는 유기물 접착 연결 방식으로 금속 둘레 댐을 형성하게 되면, 둘레 댐과 세라믹 기판의 결합이 견고해 지지 못하고 기포가 생기기 쉬우며 그로 인해 패키징 기밀성에 영향을 미치게 되고 또한 유기물 접착 재료는 빛 노출(특히 적외선 빛), 열 작용에 의해 노화 현상이 발생하여 접착성을 잃게 되고 안정성이 극대로 유실되는 위험을 가지고 있다.
상술된 내용에 입각하여 기존의 기술이 가진 단점을 해결하기 위한 본 발명의 주요 목적은 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법을 제공하는 데 있으며, 이를 통해 종래의 기판이 가지고 있는 회로가 거칠고 분석도가 낮으며, 전도구멍의 충전 상태가 불량하고, 경납땜 혹은 접착 방식으로 완성된 둘레 댐이 안정성과 기밀성이 떨어지는 문제를 해결할 수 있다.
상술된 목적을 실현하기 위해, 본 발명에서는 다음과 같은 기술 방안을 사용한다.
구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법은 다음과 같은 순서를 포함하고 있다.
(1)박막 금속화: 세라믹판 표면에 박막 금속화를 진행한다.
(2)세라믹 받침대 상의 독립회로와 고리형 구리도금층 제작: 금속화된 세라믹판 표면에 순서에 의하여 드라이 필름 압착, 노광 및 현상, 구리도금 작업을 진행하여 다수 개의 독립회로와 고리형 구리도금층을 갖춘 세라믹 받침대를 완성하고, 각 독립회로의 간격은 떨어져 있으며, 또한 각 독립회로의 주변에는 이와 대응되어 고리형 구리도금층이 형성되고, 고리형 구리도금층과 독립회로의 간격은 떨어져 있다.
(3)레벨링: 드라이 필름, 독립회로 및 고리형 구리도금층을 갖추고 있는 세라믹 받침대 표면에 레벨링을 진행한다.
(4)도금층 두께 보강: 레벨링 작업 후의 세라믹 받침대에 드라이 필름 압착, 노광 및 현상, 구리도금 작업을 반복적으로 진행하며, 이러한 도금층 두께 보강 작업을 통해 독립회로 주변의 고리형 구리도금층을 필요한 높이까지 증가시켜 구리도금 둘레 댐을 형성하고, 구리도금 둘레 댐과 세라믹 받침대를 서로 둘러싸게 하여 패키징 챔버를 형성하여 일체식 연결 구조를 형성하게 된다.
비교적 권장하는 방안은 상술된 순서(1)에서 마그네트론 스퍼터링 혹은 진공 증착의 방식으로 세라믹판 표면에 대해 박막 금속화를 진행하는 것이다.
비교적 권장하는 방안은 더 나아가 아래와 같은 순서를 포함하고 있다.
(5)드라이 필름 제거, 에칭: 드라이 필름 제거와 에칭 작업을 통해 세라믹 받침대 상에 서로 떨어져 있는 독립회로와 구리도금 둘레 댐을 얻는다.
(6)표면 처리: 세라믹 받침대 상의 독립회로와 구리도금 둘레 댐에 대해 화학 금 혹은 화학 은 표면 처리를 진행한다.
비교적 권장하는 방안은 상술된 독립회로와 고리형 구리도금층은 박막 금속화, 드라이 필름 압착、노광 및 현상, 구리도금의 방식으로 세라믹판의 상하 표면에 형성되고, 세라믹판 상하 표면의 독립회로의 사이에는 전도구멍이 설치되어 수직 전기적 연결을 구현하며, 해당 전도구멍은 금속 충전을 사용하고, 세라믹판, 독립회로, 고리형 구리도금층은 세라믹 받침대로 구성된다.
비교적 권장하는 방안은 상술된 고리형 구리도금층은 세라믹 받침대 상 표면의 독립회로 주변에 대응되어 분포하며 독립회로와 간격을 두고 떨어져 있다.
비교적 권장하는 방안은 상술된 구리도금 둘레 댐은 상술된 세라믹 받침대에 대해 다시 한 번 드라이 필름 압착, 노광 및 현상, 도금 작업을 진행하여 상술된 고리형 구리도금층이 단독으로 도금층 두께 보강 작업이 될 수 있도록 한다.
비교적 권장하는 방안은 상술된 구리도금 둘레 댐의 높이는 0.1mm-1mm로 한다.
본 발명은 종래의 기술과 비교했을 때 뚜렷한 장점과 유익한 효과를 얻을 수 있으며, 구체적으로 설명해 보면 아래 내용과 같다.
본 발명은 박막 금속화, 드라이 필름 압착, 노광 및 현상, 구리도금과 레벨링 방식으로 세라믹 받침대 회로층을 형성하며, 다시 드라이 필름 압착, 노광 및 현상, 도금층 두께 보강 작업을 통해 독립회로 주변의 구리도금 둘레 댐을 형성하여 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판을 얻게 된다. 이러한 방법으로 제작된 회로층은 사이즈의 정밀도, 회로의 분석도, 표면의 레벨링 등이 높아지는 효과를 얻을 수 있게 된다. 회로층 사이의 전도구멍은 구리도금으로 완벽하게 충전이 되어지기 때문에 안정성이 높아진다. 고리형 구리도금층은 여러 차례의 도금층 두께 보강 작업을 통해 구리도금 둘레 댐으로 형성되고, 해당 구리도금 둘레 댐과 세라믹 받침대는 일체형 성형 방식으로 연결되어 기포가 생성되지 않기 때문에 연결 상태가 매우 견고해지고, 안정성과 기밀성이 더욱 높아지며 제작과정 역시 매우 쉽게 제어가 되어 제품의 일치성도 좋아진다.
본 발명은 종래의 기술과 비교했을 때 뚜렷한 장점과 유익한 효과를 얻을 수 있으며, 구체적으로 설명해 보면 아래 내용과 같다.
본 발명은 박막 금속화, 드라이 필름 압착, 노광 및 현상, 구리도금과 레벨링 방식으로 세라믹 받침대 회로층을 형성하며, 다시 드라이 필름 압착, 노광 및 현상, 도금층 두께 보강 작업을 통해 독립회로 주변의 구리도금 둘레 댐을 형성하여 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판을 얻게 된다. 이러한 방법으로 제작된 회로층은 사이즈의 정밀도, 회로의 분석도, 표면의 레벨링 등이 높아지는 효과를 얻을 수 있게 된다. 회로층 사이의 전도구멍은 구리도금으로 완벽하게 충전이 되어지기 때문에 안정성이 높아진다. 고리형 구리도금층은 여러 차례의 도금층 두께 보강 작업을 통해 구리도금 둘레 댐으로 형성되고, 해당 구리도금 둘레 댐과 세라믹 받침대는 일체형 성형 방식으로 연결되어 기포가 생성되지 않기 때문에 연결 상태가 매우 견고해지고, 안정성과 기밀성이 더욱 높아지며 제작과정 역시 매우 쉽게 제어가 되어 제품의 일치성도 좋아진다.
도 1은 본 발명의 비교적 우수한 실시예의 제작 공정의 제1상태 단면도이다.
도 2는 본 발명의 비교적 우수한 실시예의 제작 공정의 제2상태 단면도이다.
도 3은 본 발명의 비교적 우수한 실시예의 제작 공정의 제3상태 단면도이다.
도 4는 본 발명의 비교적 우수한 실시예의 제작 공정의 제4상태 단면도이다.
도 5는 본 발명의 비교적 우수한 실시예의 제작 공정의 제5상태 단면도이다.
도 6은 본 발명의 비교적 우수한 실시예의 제작 공정의 제6상태 단면도이다.
도 7은 본 발명의 비교적 우수한 실시예의 제작 공정의 제7상태 단면도이다.
도 8은 본 발명의 비교적 우수한 실시예 중의 단일 완성품을 나타낸 입체도이다.
도 9는 본 발명의 비교적 우수한 실시예 중의 전체 보드를 나타낸 입체 사시도이다.
본 발명의 목적, 효과 및 구조적 특징을 더욱 명확하게 설명하기 위해, 비교적 우수한 실시예와 도면을 예로 들어 설명하면 다음과 같다.
본 발명인 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법은 다음과 같은 순서를 포함하고 있다.
(1)박막 금속화: 세라믹판(11,ceramic board) 표면에 박막 금속화를 진행한다. 본 실시예에서는 마그네트론 스퍼터링 혹은 진공 증착의 방식으로 세라믹판(11) 표면에 대해 박막 금속화를 진행하였다.
(2)세라믹 받침대(10,ceramic base) 상의 독립회로(12,individual circuits)와 고리형 구리도금층(13,circular copper-plated parapets) 제작: 금속화된 세라믹판(11) 표면에 순서에 의하여 드라이 필름 압착(20), 노광 및 현상, 구리도금 작업을 진행하여 다수 개의 독립회로(12)와 고리형 구리도금층(13)을 갖춘 세라믹 받침대(10)를 완성하고, 각 독립회로(12)의 간격은 떨어져 있으며, 또한 각 독립회로(12)의 주변에는 이와 대응되어 고리형 구리도금층(13)이 형성되고, 고리형 구리도금층(13)과 독립회로(12)의 간격은 떨어져 있다. 도 1은 드라이 필름 압착(20) 후의 확대 단면도이고, 도 2는 노광 및 현상 후의 확대 단면도이고, 도 3은 구리도금 후의 확대 단면도이다. 또한 본 실시예에서는 상술된 독립회로(12)와 고리형 구리도금층(13)은 박막 금속화, 드라이 필름 압착, 노광 및 현상, 구리도금의 방식으로 세라믹판(11)의 상하 표면에 형성되고, 세라믹판(11) 상하 표면의 독립회로(12)의 사이에는 전도구멍(14)이 설치되어 수직 전기적 연결을 구현하며, 해당 전도구멍(14)은 금속 충전을 사용하고, 세라믹판(11), 독립회로(12), 고리형 구리도금층(13)은 세라믹 받침대(10)로 구성된다. 상술된 고리형 구리도금층(13)은 세라믹 받침대(10) 상 표면의 독립회로(12) 주변에 대응되어 분포하며 독립회로(12)와 간격을 두고 떨어져 있다.
(3)레벨링: 드라이 필름(20), 독립회로(12) 및 고리형 구리도금층(13)을 갖추고 있는 세라믹 받침대(10) 표면에 레벨링을 진행한다. 레벨링은 연마 밴드를 사용해 구현할 수 있다.
(4)도금층 두께 보강: 레벨링 작업 후의 세라믹 받침대(10)에 드라이 필름(20) 압착, 노광 및 현상, 구리도금 작업을 반복적으로 진행하며, 이러한 도금층 두께 보강 작업을 통해 독립회로(12) 주변의 고리형 구리도금층(13)을 필요한 높이까지 증가시켜 구리도금 둘레 댐(30)을 형성하고, 구리도금 둘레 댐(30)과 세라믹 받침대(10)를 서로 둘러싸게 하여 패키징 챔버(101)를 형성하여 일체식 연결 구조를 형성하게 된다. 도 4는 드라이 필름(20) 압착 후의 확대 단면도이다. 도 5는 노광 및 현상 후의 확대 단면도이다. 도 6은 드라이 필름(20) 압착, 노광 및 현상, 구리도금 작업을 최소한 한 번 반복한 후의 확대 단면도이다. 본 실시예에서는 상술된 구리도금 둘레 댐(30)은 상술된 세라믹 받침대(10)에 대해 다시 한 번 드라이 필름 압착, 노광 및 현상, 도금 작업을 진행하여 상술된 고리형 구리도금층(13)이 단독으로 도금층 두께 보강 작업이 될 수 있도록 한다. 상술된 구리도금 둘레 댐(30,copper-plated dam)의 높이는 0.1mm-1mm이다.
본 발명은 더 나아가 아래와 같은 순서를 포함한다.
(5)드라이 필름 제거, 에칭: 도 7 내지 도 9에 나타난 바와 같이, 드라이 필름 제거와 에칭 작업을 통해 세라믹 받침대(10) 상에 서로 떨어져 있는 독립회로(12)와 구리도금 둘레 댐(30)을 얻는다.
(6)표면 처리: 세라믹 받침대(10) 상의 독립회로(12)와 구리도금 둘레 댐(30)에 대해 화학 금(immersion gold) 혹은 화학 은(immersion silver) 표면 처리를 진행한다.
본 발명에서 설명한 방법으로 제조한 완성품에 대해 안정성과 기밀성 테스트를 진행하며, 안정성과 기밀성 테스트 방법은 기존의 기술과 동일하여 여기에서는 이와 관련된 상세한 테스트 방법은 상세한 기술을 생략하기로 한다. 테스트 결과, 안정성은 미국군 측의 MIL-STD-883요구사항에 부합되었으며, 기밀성 테스트로 얻은 누설률의 수치는 5.9X10-9 Pa.m3/s보다 작아 우량 등급에 도달하였다.
본 발명의 설계 중점은 박막 금속화, 드라이 필름 압착, 노광 및 현상, 구리도금과 레벨링 방식으로 세라믹 받침대 회로층을 형성하며, 다시 드라이 필름 압착, 노광 및 현상, 도금층 두께 보강 작업을 통해 독립회로 주변의 구리도금 둘레 댐을 형성하여 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판을 얻게 된다. 이러한 방법으로 제작된 회로층은 사이즈의 정밀도, 회로의 분석도, 표면의 레벨링 등이 높아지는 효과를 얻을 수 있게 된다. 회로층 사이의 전도구멍은 구리도금으로 완벽하게 충전이 되어지기 때문에 안정성이 높아진다. 고리형 구리도금층은 여러 차례의 도금층 두께 보강 작업을 통해 구리도금 둘레 댐으로 형성되고, 해당 구리도금 둘레 댐과 세라믹 받침대는 일체형 성형 방식으로 연결되어 기포가 생성되지 않기 때문에 연결 상태가 매우 견고해지고, 안정성과 기밀성이 더욱 높아지며 제작과정 역시 매우 쉽게 제어가 되어 제품의 일치성도 좋아진다.
상술한 내용은 또한 본 발명의 구체적인 실시예로 결코 이에 본 발명의 범위를 제한하는 것은 아니다. 본 발명의 신청범위 내에서 가한 어떠한 첨가나 수정도 본 발명의 범위에 속함을 밝혀둔다.
10 세라믹 받침대 11 세라믹판
12 독립회로 13 고리형 구리도금층
14 전도구멍 101 패키징 챔버
20 드라이 필름 30 구리도금 둘레 댐

Claims (7)

  1. 본 발명은 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법에 관한 것으로서, 다음과 같은 순서를 포함하고 있다:
    (1)박막 금속화: 세라믹판 표면에 박막 금속화를 진행하며;
    (2)세라믹 받침대 상의 독립회로와 고리형 구리도금층 제작: 금속화된 세라믹판 표면에 순서에 의하여 드라이 필름 압착, 노광 및 현상, 구리도금 작업을 진행하여 다수 개의 독립회로와 고리형 구리도금층을 갖춘 세라믹 받침대를 완성하고, 각 독립회로의 간격은 떨어져 있으며, 또한 각 독립회로의 주변에는 이와 대응되어 고리형 구리도금층이 형성되고, 고리형 구리도금층과 독립회로의 간격은 떨어져 있으며;
    (3)레벨링: 드라이 필름, 독립회로 및 고리형 구리도금층을 갖추고 있는 세라믹 받침대 표면에 레벨링을 진행하며;
    (4)도금층 두께 보강: 레벨링 작업 후의 세라믹 받침대에 드라이 필름 압착, 노광 및 현상, 구리도금 작업을 반복적으로 진행하며, 이러한 도금층 두께 보강 작업을 통해 독립회로 주변의 고리형 구리도금층을 필요한 높이까지 증가시켜 구리도금 둘레 댐을 형성하고, 구리도금 둘레 댐과 세라믹 받침대를 서로 둘러싸게 하여 패키징 챔버를 형성하여 일체식 연결 구조를 형성하게 되는 것을 특징으로 하는 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법.
  2. 제 1항에 있어서,
    상술된 순서(1)에서 마그네트론 스퍼터링 혹은 진공 증착의 방식으로 세라믹판 표면에 대해 박막 금속화를 진행하는 것을 특징으로 하는 세라믹 패키징 기판 제조 방법.
  3. 제 1항에 있어서,
    상술한 방법은,
    (5)드라이 필름 제거, 에칭: 드라이 필름 제거와 에칭 작업을 통해 세라믹 받침대 상에 서로 떨어져 있는 독립회로와 구리도금 둘레 댐을 얻으며;
    (6)표면 처리: 세라믹 받침대 상의 독립회로와 구리도금 둘레 댐에 대해 화학 금 혹은 화학 은 표면 처리를 진행하는 순서를 더 포함하는 것을 특징으로 하는 세라믹 패키징 기판 제조 방법.
  4. 제 1항에 있어서,
    상술된 독립회로와 고리형 구리도금층은 박막 금속화, 드라이 필름 압착、노광 및 현상, 구리도금의 방식으로 세라믹판의 상하 표면에 형성되고, 세라믹판 상하 표면의 독립회로의 사이에는 전도구멍이 설치되어 수직 전기적 연결을 구현하며, 해당 전도구멍은 금속 충전을 사용하고, 세라믹판, 독립회로, 고리형 구리도금층은 세라믹 받침대로 구성되는 것을 특징으로 하는 세라믹 패키징 기판 제조 방법.
  5. 제 1항에 있어서,
    상술된 고리형 구리도금층은 세라믹 받침대 상 표면의 독립회로 주변에 대응되어 분포하며 독립회로와 간격을 두고 떨어져 있는 것을 특징으로 하는 세라믹 패키징 기판 제조 방법.
  6. 제 1항에 있어서,
    상술된 구리도금 둘레 댐은 상술된 세라믹 받침대에 대해 다시 한 번 드라이 필름 압착, 노광 및 현상, 도금 작업을 진행하여 상술된 고리형 구리도금층이 단독으로 도금층 두께 보강 작업이 될 수 있도록 하는 것을 특징으로 하는 세라믹 패키징 기판 제조 방법.
  7. 제 1항에 있어서,
    상술된 구리도금 둘레 댐의 높이는 0.1mm-1mm로 하는 것을 특징으로 하는 세라믹 패키징 기판 제조 방법.


KR1020187005609A 2016-12-07 2016-12-07 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법 KR102068426B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2016/108770 WO2018102998A1 (zh) 2016-12-07 2016-12-07 一种带镀铜围坝的陶瓷封装基板制备方法

Publications (2)

Publication Number Publication Date
KR20190068489A true KR20190068489A (ko) 2019-06-18
KR102068426B1 KR102068426B1 (ko) 2020-01-20

Family

ID=62491750

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187005609A KR102068426B1 (ko) 2016-12-07 2016-12-07 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법

Country Status (4)

Country Link
US (1) US10297498B2 (ko)
JP (1) JP2019504179A (ko)
KR (1) KR102068426B1 (ko)
WO (1) WO2018102998A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309251B2 (en) * 2017-07-31 2022-04-19 AdTech Ceramics Company Selective metallization of integrated circuit packages
CN110012597B (zh) * 2019-04-12 2020-11-27 中国科学院电工研究所 一种陶瓷覆铜电路板及其制备方法
CN113192845B (zh) * 2021-03-30 2024-03-12 国瓷赛创电气(铜陵)有限公司 金属围坝的曝光显影方法及金属围坝和陶瓷基板
CN113889561A (zh) * 2021-09-30 2022-01-04 深圳市电通材料技术有限公司 一种封装基板制作方法及封装基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158069A (ja) * 2005-12-06 2007-06-21 Shinko Electric Ind Co Ltd 半導体パッケージの外部接続構造及びその製造方法
JP2013128113A (ja) * 2011-12-19 2013-06-27 Tong Hsing Electronic Industries Ltd 半導体の気密封止パッケージ構造及びその製造方法
JP2013219614A (ja) * 2012-04-10 2013-10-24 Seiko Epson Corp 電子デバイス、電子機器、ベース基板の製造方法および電子デバイスの製造方法
CN105845582A (zh) * 2016-04-28 2016-08-10 东莞市凯昶德电子科技股份有限公司 一种igbt封装用陶瓷基板的制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299496A (ja) * 2001-03-30 2002-10-11 Fujitsu Ltd 半導体装置及びその製造方法
KR100506738B1 (ko) * 2003-11-03 2005-08-08 삼성전기주식회사 리크를 방지할 수 있는 세라믹 패키지 밀봉 구조, 리크를방지할 수 있는 세라믹 패키지 및 상기 세라믹 패키지의제조 방법
US7335608B2 (en) * 2004-09-22 2008-02-26 Intel Corporation Materials, structures and methods for microelectronic packaging
JP2007027279A (ja) * 2005-07-13 2007-02-01 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2007201361A (ja) * 2006-01-30 2007-08-09 Shinko Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
CN102143654A (zh) * 2010-01-29 2011-08-03 旭硝子株式会社 元件搭载用基板及其制造方法
JP5987347B2 (ja) * 2012-02-24 2016-09-07 セイコーエプソン株式会社 電子デバイスの製造方法
CN102709439B (zh) * 2012-05-08 2014-11-05 东莞市凯昶德电子科技股份有限公司 Led陶瓷支架的制备方法
CN103515487A (zh) * 2012-06-21 2014-01-15 位速科技股份有限公司 制造应用于发光晶片的陶瓷封装基板
US8815647B2 (en) * 2012-09-04 2014-08-26 Infineon Technologies Ag Chip package and a method for manufacturing a chip package
US9497861B2 (en) * 2012-12-06 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package with interposers
JP2016160504A (ja) * 2015-03-03 2016-09-05 学校法人関東学院 無電解Ｎｉ／Ａｕめっき皮膜の形成方法及びその形成方法で得られた無電解Ｎｉ／Ａｕめっき皮膜
JP6450612B2 (ja) * 2015-03-11 2019-01-09 日本特殊陶業株式会社 電子部品装置およびその製造方法
CN105826458B (zh) * 2016-04-26 2018-02-16 东莞市凯昶德电子科技股份有限公司 一种带金属围坝的dpc陶瓷基板制备方法
CN106783755B (zh) * 2016-11-11 2019-12-13 东莞市国瓷新材料科技有限公司 一种带镀铜围坝的陶瓷封装基板制备方法
CN107369741A (zh) * 2017-07-13 2017-11-21 东莞市凯昶德电子科技股份有限公司 带一体式金属围坝的led支架模组及其制备方法
US10707161B2 (en) * 2017-08-07 2020-07-07 UTAC Headquarters Pte. Ltd. Cavity wall structure for semiconductor packaging

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158069A (ja) * 2005-12-06 2007-06-21 Shinko Electric Ind Co Ltd 半導体パッケージの外部接続構造及びその製造方法
JP2013128113A (ja) * 2011-12-19 2013-06-27 Tong Hsing Electronic Industries Ltd 半導体の気密封止パッケージ構造及びその製造方法
JP2013219614A (ja) * 2012-04-10 2013-10-24 Seiko Epson Corp 電子デバイス、電子機器、ベース基板の製造方法および電子デバイスの製造方法
CN105845582A (zh) * 2016-04-28 2016-08-10 东莞市凯昶德电子科技股份有限公司 一种igbt封装用陶瓷基板的制备方法

Also Published As

Publication number Publication date
KR102068426B1 (ko) 2020-01-20
JP2019504179A (ja) 2019-02-14
WO2018102998A1 (zh) 2018-06-14
US10297498B2 (en) 2019-05-21
US20190013239A1 (en) 2019-01-10

Similar Documents

Publication Publication Date Title
CN106783755B (zh) 一种带镀铜围坝的陶瓷封装基板制备方法
US7196408B2 (en) Fan out type wafer level package structure and method of the same
US6710461B2 (en) Wafer level packaging of micro electromechanical device
JP5763682B2 (ja) Ｍｅｍｓ及びａｓｉｃを備える小型化した電気的デバイス及びその製造方法
KR102068426B1 (ko) 구리도금 둘레 댐을 갖춘 세라믹 패키징 기판 제조 방법
JP6987795B2 (ja) モジュール及び複数のモジュールを製造するための方法
TWI517310B (zh) Manufacturing method of electronic device package
JP2008277927A (ja) 表面実装用の圧電発振器
JP6736829B2 (ja) トランスデューサ装置およびその製造方法
JP2016208014A (ja) 半導体素子パッケージ及びその製造方法
CN107845610B (zh) 基板结构及其制作方法
TWI620280B (zh) 帶鍍銅圍壩的陶瓷封裝基板製備方法
JP2017108226A (ja) トランスデューサ装置及びその製造方法
CN109415200A (zh) 具有薄层覆盖物的组件和其产生方法
JP2015088987A (ja) パッケージの製造方法およびパッケージ
JP2015080108A (ja) パッケージの製造方法
JP2013191600A (ja) 多数個取り配線基板
JP2010087926A (ja) 電子部品用容器体および電子部品用容器体の製造方法
JP2017126865A (ja) 電子部品の製造方法及び電子部品
JP2006156558A (ja) 多数個取り配線基板、電子部品収納用パッケージおよび電子装置
JP6859634B2 (ja) 中空パッケージの製造方法
TW490771B (en) Integrated high frequency module and its wafer level manufacture and package method
TWI620274B (zh) 基板結構之製作方法
TWI358898B (ko)
JP2015088519A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant