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DE102020114002A1
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Tsung-Shu Lin
Tsung-Yu Chen
Wensen Hung
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109Indium [In] as principal constituent
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    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
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    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29309Indium [In] as principal constituent
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    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29317Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29324Aluminium [Al] as principal constituent
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    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339Silver [Ag] as principal constituent
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    • H01L2224/29298Fillers
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    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347Copper [Cu] as principal constituent
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    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/29001Core members of the layer connector
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    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/29386Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/29393Base material with a principal constituent of the material being a solid not provided for in groups H01L2224/293 - H01L2224/29391, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
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    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399Material
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399Material
    • H01L2224/834Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83417Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/83424Aluminium [Al] as principal constituent
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399Material
    • H01L2224/834Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447Copper [Cu] as principal constituent
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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Abstract

Es wird eine Struktur mit einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist und mit diesem elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist und mit diesem elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist; und einer Kappe bereitgestellt. Der Halbleiter-Die ist seitlich mit der ersten isolierenden Verkapselung verkapselt. Der Halbleiter-Die und die erste isolierende Verkapselung sind seitlich mit der zweiten isolierenden Verkapselung verkapselt. Eine Oberseite der ersten isolierenden Verkapselung ist im Wesentlichen auf gleicher Höhe mit einer Oberseite der zweiten isolierenden Verkapselung und einer Oberfläche des Halbleiter-Dies. Die Kappe ist auf dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung angeordnet.

Description

  • Hintergrund
  • Die Halbleiterindustrie hat auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein rasches Wachstum erfahren. Zum größten Teil ist diese Verbesserung der Integrationsdichte auf mehrmalige Verringerungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach Miniaturisierung, höherer Geschwindigkeit und größerer Bandbreite sowie nach geringerem Energieverbrauch und kürzerer Wartezeit in letzter Zeit stärker geworden ist, ist ein Bedarf an Verfahren zum schnelleren und thermisch verbesserten Packaging für Halbleiter-Dies entstanden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 7 sind Schnittansichten, die einen Prozessablauf zum Herstellen einer Package-Struktur gemäß einigen Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
    • Die 8 bis 12 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
    • Die 13A bis 13G sind Draufsichten, die verschiedene Verstärkungsstrukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
    • Die 14 und 15 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen alternativen Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
    • Die 16A bis 16E sind Draufsichten, die verschiedene Verstärkungsstrukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
    • Die 17 und 21 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es können auch noch weitere Strukturelemente und Prozesse verwendet werden. Zum Beispiel können Prüfstrukturen zur Unterstützung bei der Verifikationsprüfung einer 3D-Verkappung oder von 3DIC-Vorrichtungen verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Verkappung oder 3DIC-Vorrichtungen ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
  • Die 1 bis 7 sind Schnittansichten, die einen Prozessablauf zum Herstellen einer Package-Struktur gemäß einigen Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
  • In 1 wird ein Interposer-Wafer W mit Interposern INT bereitgestellt, die in einer Matrix angeordnet sind. Der Interposer-Wafer W kann ein Silizium-Interposer-Wafer mit mehreren Interposern oder ein anderer geeigneter Halbleiter-Interposer-Wafer sein. Der Interposer-Wafer W kann Folgendes aufweisen: ein Substrat 110; Kontakthügel-Pads 112, die auf einer Oberseite des Substrats 110 angeordnet sind; Kontakthügel-Pads 114, die auf einer Unterseite des Substrats 110 angeordnet sind; und Halbleiter-Durchkontaktierungen (TSVs) 116, die das Substrat 110 durchdringen, wobei die Kontakthügel-Pads 112 über die TSVs 116 elektrisch mit den Kontakthügel-Pads 114 verbunden sind. Halbleiter-Dies 120a und Halbleiter-Dies 120b werden auf eine Oberfläche des Interposer-Wafers W montiert, sodass die Halbleiter-Dies 120a und die Halbleiter-Dies 120b mit den Interposern INT des Interposer-Wafers W elektrisch verbunden werden. Bei einigen Ausführungsformen werden die Halbleiter-Dies 120a und die Halbleiter-Dies 120b über leitfähige Kontakthügel 122a und leitfähige Kontakthügel 122b mit den Kontakthügel-Pads 112 des Interposer-Wafers W elektrisch verbunden. Die leitfähigen Kontakthügel 122a sind zwischen den Halbleiter-Dies 120a und den Kontakthügel-Pads 112 angeordnet, und die leitfähigen Kontakthügel 122b sind zwischen den Halbleiter-Dies 120b und den Kontakthügel-Pads 112 angeordnet. Bei einer Ausführungsform können die leitfähigen Kontakthügel 122a auf den Halbleiter-Dies 120a hergestellt werden, bevor die Halbleiter-Dies 120a auf die Interposer-Wafer W montiert werden, und die leitfähigen Kontakthügel 122b können auf den Halbleiter-Dies 120b hergestellt werden, bevor die Halbleiter-Dies 120b auf die Interposer-Wafer W montiert werden. Die leitfähigen Kontakthügel 122a können mit einem Waferebene-Bondhügel-Herstellungsprozess hergestellt werden, der an Halbleiterwafern mit den in der Matrix angeordneten Halbleiter-Dies 120a durchgeführt wird, und die leitfähigen Kontakthügel 122b können mit einem weiteren Waferebene-Bondhügel-Herstellungsprozess hergestellt werden, der an Halbleiterwafern mit den in der Matrix angeordneten Halbleiter-Dies 120b durchgeführt wird. Bei einigen Ausführungsformen sind die Halbleiter-Dies 120a Logik-Dies, System-on-a-Chip(SoC)-Dies oder andere geeignete Halbleiter-Dies, und die Halbleiter-Dies 120b sind HBM-Würfel (HBM: Speicher mit hoher Bandbreite), die jeweils gestapelte Speicher-Dies oder andere geeignete Halbleiter-Dies umfassen.
  • Bei einigen Ausführungsformen sind die leitfähigen Kontakthügel 122a und die leitfähigen Kontakthügel 122b Mikrobumps. Die leitfähigen Kontakthügel 122a und die leitfähigen Kontakthügel 122b können jeweils eine Kupfer(Cu)-Säule sein, die mit einer Nickel(Ni)-Kappe bedeckt ist, wobei die Nickelkappe durch Lötmaterial mit dem Kontakthügel-Pads 112 elektrisch verbunden werden kann. Das Lötmaterial ist zum Beispiel ein Sn-Ag-Lötmaterial oder ein anderes geeignetes Lötmaterial.
  • Nachdem die Halbleiter-Dies 120a und die Halbleiter-Dies 120b mittels der leitfähigen Kontakthügel 122a und der leitfähigen Kontakthügel 122b auf den Interposer-Wafer W montiert und mit diesem elektrisch verbunden worden sind, werden Unterfüllungen UF1 über dem Interposer-Wafer W hergestellt, um Spalte zwischen den Halbleiter-Dies 120b und dem Interposer-Wafer W sowie Spalte zwischen den Halbleiter-Dies 120b und dem Interposer-Wafer W zu füllen. Die leitfähigen Kontakthügel 122a und die leitfähigen Kontakthügel 122b werden mit den Unterfüllungen UF1 seitlich verkapselt und geschützt, sodass eine Beschädigung der leitfähigen Kontakthügel 122a und der leitfähigen Kontakthügel 122b durch eine CTE-Diskrepanz (CTE: Wärmeausdehnungskoeffizient) zwischen dem Interposer-Wafer W und den Halbleiter-Dies 120a und 120b vermieden werden kann. Dadurch kann die Zuverlässigkeit der leitfähigen Kontakthügel 122a und der leitfähigen Kontakthügel 122b verbessert werden.
  • In den 2 und 3 wird ein Isoliermaterial 130 über dem Interposer-Wafer W aufgebracht, um die Halbleiter-Dies 120a und die Halbleiter-Dies 120b zu bedecken. Das Isoliermaterial 130 kann mit einem Umspritzungsprozess oder einem Abscheidungsprozess aufgebracht werden, an den sich ein Entfernungsprozess anschließt. Bei einigen Ausführungsformen wird ein Isoliermaterial 130, wie etwa ein Epoxidharz, mit einem Umspritzungsprozess so auf den Interposer-Wafer W aufgebracht, dass es Rückseiten und Seitenwände der Halbleiter-Dies 120a und 120b bedeckt, und dann wird ein Schleifprozess, ein CMP-Prozess (CMP: chemisch-mechanische Polierung) oder ein anderer geeigneter Entfernungsprozess durchgeführt, um Teile des Epoxidharzes zu entfernen, bis die Rückseiten der Halbleiter-Dies 120a und 120b freiliegen. Bei alternativen Ausführungsformen wird ein Isoliermaterial 130, wie etwa TEOS-Oxid (TEOS: Tetraethylorthosilicat), durch chemische Aufdampfung (CVD) so auf den Interposer-Wafer W aufgebracht, dass es Rückseiten und Seitenwände der Halbleiter-Dies 120a und 120b bedeckt, und dann wird ein Schleifprozess, ein CMP-Prozess oder ein anderer geeigneter Entfernungsprozess durchgeführt, um Teile des TEOS-Oxids zu entfernen, bis die Rückseiten der Halbleiter-Dies 120a und 120b freiliegen. Nach dem Durchführen des vorstehenden Entfernungsprozesses, der in 3 gezeigt ist, wird eine isolierende Verkapselung 130a hergestellt, um die Halbleiter-Dies 120a und 120b seitlich zu verkapseln, und eine Oberseite der isolierenden Verkapselung 130a ist im Wesentlichen auf gleicher Höhe mit den Rückseiten der Halbleiter-Dies 120a und 120b.
  • Bei einigen Ausführungsformen werden während des Entfernens des Isoliermaterials 130 die Halbleiter-Dies 120a und 120b teilweise entfernt, sodass eine Dicke der Halbleiter-Dies 120a und 120b reduziert wird.
  • Ein Waferebene-Bondhügel-Herstellungsprozess kann durchgeführt werden, sodass leitfähige Kontakthügel 140 über den Kontakthügel-Pads 114 des Interposer-Wafers W entstehen. Bei einigen Ausführungsformen wird der Waferebene-Bondhügel-Herstellungsprozess zum Herstellen der leitfähigen Kontakthügel 140 vor der Herstellung der isolierenden Verkapselung 130a durchgeführt. Bei alternativen Ausführungsformen wird der Waferebene-Bondhügel-Herstellungsprozess zum Herstellen der leitfähigen Kontakthügel 140 nach der Herstellung der isolierenden Verkapselung 130a durchgeführt.
  • Nach dem Herstellen der leitfähigen Verkapselung 130a und der leitfähigen Kontakthügel 140 entsteht ein neu konfigurierter Wafer Wi, der den Interposer-Wafer W, die Halbleiter-Dies 120a und 120b, die Unterfüllungen UF1, die isolierende Verkapselung 130a und die leitfähigen Kontakthügel 140 umfasst.
  • In den 3 und 4 wird dann ein Wafer-Trennungsprozess entlang Ritzgräben SL durchgeführt, sodass der neu konfigurierte Wafer W1 in mehrere vereinzelte Strukturen SS zertrennt wird. Die vereinzelten Strukturen SS können jeweils einen Interposer INT, mindestens einen Halbleiter-Die 120a, mindestens einen Halbleiter-Die 120b, leitfähige Kontakthügel 122a, leitfähige Kontakthügel 122b, eine Unterfüllung UF1, eine isolierende Verkapselung 130a' und leitfähige Kontakthügel 140 aufweisen. Die leitfähigen Kontakthügel 122a sind elektrisch zwischen den Halbleiter-Die 120a und den Interposer INT geschaltet. Die leitfähigen Kontakthügel 122b sind elektrisch zwischen den Halbleiter-Die 120b und den Interposer INT geschaltet. Die Unterfüllung UF1 verkapselt die leitfähigen Kontakthügel 122a und 122b seitlich. Die Unterfüllung UF1 kann außerdem Seitenwände der Halbleiter-Dies 120a und 120b bedecken. Die isolierende Verkapselung 130a' verkapselt die Halbleiter-Dies 120a und 120b seitlich, wobei Seitenwände der isolierenden Verkapselung 130a' im Wesentlichen zu Seitenwänden des Interposers INT ausgerichtet sind. Außerdem sind die leitfähigen Kontakthügel 122a und 122b auf einer Fläche (z. B. einer Oberseite) des Interposers INT angeordnet, und die leitfähigen Kontakthügel 140 sind auf einer anderen Fläche (z. B. einer Unterseite) des Interposers INT angeordnet.
  • In 5 wird ein Verdrahtungssubstrat 150 mit darauf hergestellten leitfähigen Anschlüssen 152 bereitgestellt. Bei einigen Ausführungsformen weist das Verdrahtungssubstrat 150 Folgendes auf: eine dielektrische Kernschicht; Aufbau- oder mehrschichtige dielektrische Schichten, die über gegenüberliegenden Flächen der dielektrischen Kernschicht aufeinandergestapelt sind; leitfähige Verdrahtungsschichten, die in die Aufbau- oder mehrschichtigen dielektrischen Schichten eingebettet sind; und leitfähige Durchkontaktierungen, die die dielektrische Kernschicht und die Aufbau- oder mehrschichtigen dielektrischen Schichten durchdringen. Die leitfähigen Anschlüsse 152 werden auf einer Unterseite des Verdrahtungssubstrats 150 hergestellt und werden mit der untersten leitfähigen Verdrahtungsschicht des Verdrahtungssubstrats 150 elektrisch verbunden.
  • Mindestens eine der vereinzelten Strukturen SS, die von dem in 3 gezeigten neu konfigurierten Wafer W1 getrennt worden sind, können aufgenommen werden und auf einer Oberseite des Verdrahtungssubstrats 150 platziert werden. Die vereinzelte Struktur SS wird über die leitfähigen Kontakthügel 140 mit den leitfähigen Verdrahtungen des Verdrahtungssubstrats 150 elektrisch verbunden. Nachdem die mindestens eine vereinzelte Struktur SS auf das Verdrahtungssubstrat 150 montiert worden ist, kann eine Unterfüllung UF2 hergestellt werden, um einen Spalt zwischen dem Verdrahtungssubstrat 150 und dem Interposer INT der vereinzelten Struktur SS zu füllen. Die leitfähigen Kontakthügel 140 werden mit den Unterfüllungen UF2 seitlich verkapselt und geschützt, sodass eine Beschädigung der leitfähigen Kontakthügel 140 durch eine CTE-Diskrepanz zwischen dem Interposer-Wafer W und dem Verdrahtungssubstrat 150 vermieden werden kann. Dadurch kann die Zuverlässigkeit der leitfähigen Kontakthügel 140 verbessert werden.
  • Bei einigen Ausführungsformen füllt die Unterfüllung UF2 nicht nur den Spalt zwischen dem Verdrahtungssubstrat 150 und dem Interposer INT der vereinzelten Struktur SS, sondern sie bedeckt auch Seitenwände der vereinzelten Struktur SS. Wie in 5 gezeigt ist, füllt die Unterfüllung UF2 nicht nur den Spalt zwischen dem Verdrahtungssubstrat 150 und dem Interposer INT der vereinzelten Struktur SS, sondern sie bedeckt auch Seitenwände des Interposers INT und Seitenwände der isolierenden Verkapselung 130a'.
  • In 6 wird ein Isoliermaterial über dem Verdrahtungssubstrat 150 aufgebracht, um die Unterfüllung UF2 und die auf das Verdrahtungssubstrat 150 montierte vereinzelte Struktur SS zu bedecken. Das Isoliermaterial kann mit einem Umspritzungsprozess oder einem Abscheidungsprozess aufgebracht werden, an den sich ein Entfernungsprozess anschließt. Bei einigen Ausführungsformen wird ein Isoliermaterial, wie etwa ein Epoxidharz, mit einem Umspritzungsprozess so auf dem Interposer-Wafer W hergestellt, dass es Rückseiten und Seitenwände der vereinzelten Struktur SS bedeckt, und dann wird ein Schleifprozess, ein CMP-Prozess oder ein anderer geeigneter Entfernungsprozess durchgeführt, um Teile des Epoxidharzes zu entfernen, bis die Rückseiten der Halbleiter-Dies 120a und 120b in der vereinzelten Struktur SS freiliegen. Bei alternativen Ausführungsformen wird ein Isoliermaterial, wie etwa TEOS-Oxid, durch CVD so auf dem Interposer-Wafer W abgeschieden, dass es Rückseiten und Seitenwände der vereinzelten Struktur SS bedeckt, und dann wird ein Schleifprozess, ein CMP-Prozess oder ein anderer geeigneter Entfernungsprozess durchgeführt, um Teile des TEOS-Oxids zu entfernen, bis die Rückseiten der Halbleiter-Dies 120a und 120b in der vereinzelten Struktur SS freiliegen. Nach dem Durchführen des vorstehenden Entfernungsprozesses wird eine isolierende Verkapselung 160 hergestellt, und eine Oberseite der isolierenden Verkapselung 160 ist im Wesentlichen auf gleicher Höhe mit den Rückseiten der Halbleiter-Dies 120a und 120b in der vereinzelten Struktur SS.
  • Wie außerdem in 6 gezeigt ist, ist eine Oberseite der isolierenden Verkapselung 160 im Wesentlichen auf gleicher Höhe mit der Oberseite der isolierenden Verkapselung 130a' und den Oberseiten der Halbleiter-Dies 120a und 120b, und Seitenwände der isolierenden Verkapselung 160 sind im Wesentlichen auf gleicher Höhe mit Seitenwänden des Verdrahtungssubstrats 150. Bei einigen alternativen Ausführungsformen ist die Oberseite der isolierenden Verkapselung 160 im Wesentlichen auf gleicher Höhe mit der Oberseite der isolierenden Verkapselung 130a' und den Oberseiten der Halbleiter-Dies 120a und 120b, und Seitenwände der isolierenden Verkapselung 160 sind mit einem seitlichen Abstand von Seitenwänden des Verdrahtungssubstrats 150 beabstandet.
  • In 7 werden nach der Herstellung der isolierenden Verkapselung 160 ein thermisches Grenzflächenmaterial (TIM) 170 und ein Klebstoff 180 so aufgebracht, dass sie die vereinzelte Struktur SS und die isolierende Verkapselung 160 bedecken. Das thermische Grenzflächenmaterial 170 kann die Oberseite der vereinzelten Struktur SS und einen Teil der Oberseite der isolierenden Verkapselung 160 bedecken, und der Klebstoff 180 kann den restlichen Teil der Oberseite der isolierenden Verkapselung 160 bedecken. Das thermische Grenzflächenmaterial 170 kann ein metallisches TIM, wie etwa eine Indium(In)-Schicht oder -Film, eine Indiumfolie, ein Indiumlot, eine Silber(Ag)-Paste, eine Silberlegierung oder eine Kombination davon sein. Das thermische Grenzflächenmaterial 170 kann auch ein Polymer-basiertes TIM mit wärmeleitenden Füllstoffen sein. Geeignete wärmeleitende Füllmaterialien sind Aluminiumoxid, Bornitrid, Aluminiumnitrid, Aluminium, Kupfer, Silber, Indium, eine Kombination davon oder dergleichen. Das thermische Grenzflächenmaterial 170 kann ein Film- oder Schicht-basiertes Material sein, wie etwa eine Schicht mit einer synthetisch hergestellten Kohlenstoff-Nanoröhren(CNT)-Struktur, die in die Schicht integriert ist, eine wärmeleitende Schicht mit vertikal orientierten Grafit-Füllstoffen oder dergleichen, und das Material für den Klebstoff 180 kann ein wärmeleitender Klebstoff oder ein Epoxid-basierter Klebstoff oder dergleichen sein. Dann wird eine Kappe 190 an dem thermischen Grenzflächenmaterial 170 und dem Klebstoff 180 befestigt. Die Kappe 190 wird mittels des thermischen Grenzflächenmaterials 170 mit den Rückseiten der Halbleiter-Dies 120a und 120b in der vereinzelten Struktur SS thermisch verbunden und wird mittels des Klebstoffs 180 an die Oberseite der isolierenden Verkapselung 160 angeklebt. Das Material für die Kappe 190 kann Kupfer, Aluminium, Cobalt, mit Kupfer beschichtetes Nickel, nichtrostender Stahl, Wolfram, Silberdiamant, Aluminium-Siliziumcarbid oder dergleichen sein. Außerdem kann die Kappe 190 als eine Wärmesenke dienen und funktionieren.
  • Bei einigen alternativen Ausführungsformen, die in den Figuren nicht dargestellt sind, werden die Oberseite der vereinzelten Struktur SS und die Oberseite der isolierenden Verkapselung 160 mit dem thermischen Grenzflächenmaterial 170 bedeckt, und es wird kein Klebstoff 180 aufgebracht. Mit anderen Worten, die Kappe 190 wird mittels des thermischen Grenzflächenmaterials 170 an der vereinzelten Struktur SS und der isolierenden Verkapselung 160 befestigt.
  • Wie in 7 gezeigt ist, wird nach dem Herstellen der Kappe 190 eine Chip-on-Wafer-on-Substrate(CoWoS)-Package-Struktur P1 hergestellt. Die CoWoS-Package-Struktur P1 umfasst Folgendes: ein Verdrahtungssubstrat 150; einen Interposer INT, der auf dem Verdrahtungssubstrat 150 angeordnet ist und mit diesem elektrisch verbunden ist; Halbleiter-Dies 120a und 120b, die auf dem Interposer INT angeordnet sind und mit diesem elektrisch verbunden sind; eine erste isolierende Verkapselung 130a', die auf dem Interposer INT angeordnet ist; eine zweite isolierende Verkapselung 160, die auf dem Verdrahtungssubstrat 150 angeordnet ist; und eine Kappe 190. Die Halbleiter-Dies 120a und 120b werden mit der ersten isolierenden Verkapselung 130a' seitlich verkapselt. Die Halbleiter-Dies 120a und 120b und die erste isolierende Verkapselung 130a' werden mit der zweiten isolierenden Verkapselung 160 seitlich verkapselt. Seitenwände der Kappe 190 sind im Wesentlichen zu Seitenwänden der zweiten isolierenden Verkapselung 160 und Seitenwänden des Verdrahtungssubstrats 150 ausgerichtet. Die Kappe 190 ist auf den Halbleiter-Dies 120a und 120b, der ersten isolierenden Verkapselung 130a' und der zweiten isolierenden Verkapselung 160 angeordnet. Bei einigen Ausführungsformen weist die CoWoS-Package-Struktur P1 weiterhin einen Klebstoff 180 und ein thermisches Grenzflächenmaterial 170 auf, wobei der Klebstoff 180 zwischen der zweiten isolierenden Verkapselung 160 und der Kappe 190 angeordnet ist und das thermische Grenzflächenmaterial 170 zwischen den Halbleiter-Dies 120a und 120b und der Kappe 190 angeordnet ist. Bei einigen Ausführungsformen ist eine erste Oberseite der ersten isolierenden Verkapselung 130a' im Wesentlichen auf gleicher Höhe mit einer zweiten Oberseite der zweiten isolierenden Verkapselung 160. Bei einigen Ausführungsformen weist die CoWoS-Package-Struktur P1 weiterhin eine Unterfüllung UF2 auf, die zwischen dem Interposer INT und dem Verdrahtungssubstrat 150 angeordnet ist, wobei die Unterfüllung UF2 seitlich mit der zweiten isolierenden Verkapselung 160 verkapselt ist.
  • Wie weiterhin in 7 gezeigt ist, kann die Kappe 190 eine metallische Platte mit einer günstigen Wärmeleitfähigkeit und Strukturfestigkeit sein. Ein Mindestabstand D zwischen der Kappe 190 und dem Verdrahtungssubstrat 150 ist größer als eine maximale Dicke T1 der zweiten isolierenden Verkapselung 160. Bei einigen Ausführungsformen ist der Mindestabstand D zwischen der Kappe 190 und dem Verdrahtungssubstrat 150 im Wesentlichen gleich einer Summe aus der maximalen Dicke T1 der zweiten Verkapselung 160 und einer Dicke T2 des thermischen Grenzflächenmaterials 170. Der Mindestabstand D zwischen der Kappe 190 und dem Verdrahtungssubstrat 150 kann etwa 800 µm bis etwa 1200 µm betragen, die maximale Dicke T2 der zweiten Verkapselung 160 kann etwa 600 µm bis etwa 900 µm betragen, und die Dicke T1 des thermischen Grenzflächenmaterials 170 kann etwa 50 µm bis etwa 300 µm betragen.
  • Da die vereinzelte Struktur SS seitlich mit der isolierenden Verkapselung 160 verkapselt ist, kann eine Verformung der CoWoS-Package-Struktur P1 beherrscht werden. Außerdem können das Problem der Schichtablösung des Klebstoffs 180 sowie das Problem der Rissbildung der leitfähigen Kontakthügel 122a und 122b, das durch die Verformung der CoWoS-Package-Struktur P1 entsteht, minimiert werden.
  • Die 8 bis 12 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
  • In den 7 und 8 ist eine CoWoS-Package-Struktur P2, die in 8 gezeigt ist, der in 7 gezeigten CoWoS-Package-Struktur P1 ähnlich, mit der Ausnahme, dass die CoWoS-Package-Struktur P2 außerdem eine erste Metallschicht M1, die zwischen dem thermischen Grenzflächenmaterial 170 und dem Halbleiter-Die 120a angeordnet ist, und eine zweite Metallschicht M2 aufweist, die zwischen dem thermischen Grenzflächenmaterial 170 und der Kappe 190 angeordnet ist. Bei der vorliegenden Ausführungsform bedeckt die erste Metallschicht M1 die Rückseite des Halbleiter-Dies 120a und Teile der isolierenden Verkapselung 130a', während die Rückseiten der Halbleiter-Dies 120b und die Oberseite der isolierenden Verkapselung 130a' nicht von der ersten Metallschicht M1 bedeckt sind. Bei der vorliegenden Ausführungsform bedeckt die zweite Metallschicht M2 einen Teil des thermischen Grenzflächenmaterials 170 und ist direkt über der ersten Metallschicht M1 angeordnet, wobei die zweite Metallschicht M2 den Klebstoff 180 nicht bedeckt. Das Material für die erste Metallschicht M1 und die zweite Metallschicht M2 ist zum Beispiel ein leitfähiges Material oder Metall, wie etwa Gold, Indium, Kupfer, Silber, eine Titan-Gold-Legierung, Blei, Zinn, Nickel-Vanadium oder eine Kombination davon.
  • Der Bedeckungsgrad der ersten Metallschicht M1 und der zweiten Metallschicht M2 kann entsprechend den Entwurfsanforderungen modifiziert werden. Entsprechend den Entwurfsanforderungen kann die erste Metallschicht M1 nicht nur die Rückseite des Halbleiter-Dies 120a, sondern auch die Rückseiten der Halbleiter-Dies 120b bedecken.
  • In den 7 und 9 ist eine CoWoS-Package-Struktur P3, die in 9 gezeigt ist, der in 7 gezeigten CoWoS-Package-Struktur P1 ähnlich, mit der Ausnahme, dass die CoWoS-Package-Struktur P3 außerdem eine erste Metallschicht M1', die zwischen dem thermischen Grenzflächenmaterial 170 und dem Halbleiter-Die 120a angeordnet ist, und eine zweite Metallschicht M2' aufweist, die zwischen dem thermischen Grenzflächenmaterial 170 und der Kappe 190 angeordnet ist. Bei der vorliegenden Ausführungsform bedeckt die erste Metallschicht M1' vollständig die Oberseite der isolierenden Verkapselung 130a', die Oberseite der isolierenden Verkapselung 160 und die Halbleiter-Dies 120a und 120b. Bei der vorliegenden Ausführungsform bedeckt die zweite Metallschicht M2' vollständig die Oberseite des thermischen Grenzflächenmaterials 170 und die Oberseite des Klebstoffs 180. Mit anderen Worten, das thermische Grenzflächenmaterial 170 und der Klebstoff 180 sind durch die erste Metallschicht M1' von der vereinzelten Struktur SS und der isolierenden Verkapselung 160 beabstandet, während das thermische Grenzflächenmaterial 170 und der Klebstoff 180 durch die zweite Metallschicht M2' von der Kappe 190 beabstandet sind. Das Material für die erste Metallschicht M1' und die zweite Metallschicht M2' ist zum Beispiel ein leitfähiges Material oder Metall, wie etwa Gold, Indium, Kupfer, Silber, eine Titan-Gold-Legierung, Blei, Zinn, Nickel-Vanadium oder eine Kombination davon.
  • Die vorgenannten Metallschichten M1, M2, M1' und M2' können außerdem das Wärmeableitungsverhalten der CoWoS-Package-Strukturen P2 und P3 verbessern.
  • In 10 ist eine Package-Struktur gezeigt, die die CoWoS-Package-Struktur P1, eine Unterfüllung UF3 und eine Leiterplatte 200 (z. B. eine gedruckte Leiterplatte) umfasst. Die CoWoS-Package-Struktur P1 ist auf der Leiterplatte 200 angeordnet und ist durch die leitfähigen Anschlüsse 152 mit der Leiterplatte 200 elektrisch verbunden. Die Unterfüllung UF3 füllt einen Spalt zwischen der CoWoS-Package-Struktur P1 und der Leiterplatte 200, um die leitfähigen Anschlüsse 152 zu verkapseln. Die leitfähigen Anschlüsse 152 sind mit der Unterfüllung UF3 seitlich verkapselt und dadurch geschützt, sodass eine Beschädigung der leitfähigen Anschlüsse 152 durch eine CTE-Diskrepanz zwischen der CoWoS-Package-Struktur P1 und der Leiterplatte 200 vermieden werden kann. Dadurch kann die Zuverlässigkeit der leitfähigen Anschlüsse 152 verbessert werden.
  • Bei einigen Ausführungsformen füllt die Unterfüllung UF3 nicht nur den Spalt zwischen der CoWoS-Package-Struktur P1 und der Leiterplatte 200, sondern sie bedeckt auch Seitenwände der CoWoS-Package-Struktur P1 sowie Seitenwände des Verdrahtungssubstrats 150. Wie in 10 gezeigt ist, füllt die Unterfüllung UF3 nicht nur den Spalt zwischen der CoWoS-Package-Struktur P1 und der Leiterplatte 200, sondern sie bedeckt auch Seitenwände des Verdrahtungssubstrats 150.
  • In 10 ist zwar gezeigt, dass die CoWoS-Package-Struktur P1 auf die Leiterplatte 200 montiert wird, aber die vorliegende Ausführungsform ist nicht darauf beschränkt. Es können auch andere Arten von CoWoS-Package-Strukturen, wie etwa die in 8 gezeigte CoWoS-Package-Struktur P2 oder die in 9 gezeigte CoWoS-Package-Struktur P3, auf die Leiterplatte 200 montiert werden.
  • In 11 ist eine Package-Struktur gezeigt, die eine CoWoS-Package-Struktur P4, eine Leiterplatte 200 (z. B. eine gedruckte Leiterplatte) und eine Kontaktleiste 300, die zwischen dem Verdrahtungssubstrat 150 der CoWoS-Package-Struktur P4 und der Leiterplatte 200 angeordnet ist, umfasst, wobei das Verdrahtungssubstrat 150 der CoWoS-Package-Struktur P4 durch die Kontaktleiste 300 mit der Leiterplatte 200 elektrisch verbunden ist. Die in 11 gezeigte Package-Struktur weist keine Unterfüllung zwischen der Leiterplatte 200 und der Kontaktleiste 300 auf.
  • Wie in 11 gezeigt ist, ist die CoWoS-Package-Struktur P4 gegenüber der in 7 gezeigten CoWoS-Package-Struktur P1 modifiziert. Die CoWoS-Package-Struktur P4 ist der CoWoS-Package-Struktur P1 ähnlich, mit der Ausnahme, dass die CoWoS-Package-Struktur P4 keine leitfähigen Anschlüsse (d. h., die in 7 gezeigten leitfähigen Anschlüsse 152) aufweist. Die Kontaktleiste 300 weist mehrere leitfähige Stifte 310 auf, die in Kontakt mit Leitungen in dem Verdrahtungssubstrat 150 und der Leiterplatte 200 sind. Bei einigen Ausführungsformen weist die Kontaktleiste 300 Pogo-Pins auf, die in einer Matrix angeordnet sind, wobei die Pogo-Pins in Kontakt mit den Leitungen in dem Verdrahtungssubstrat 150 und der Leiterplatte 200 sind und mit diesen elektrisch verbunden sind.
  • In 11 ist zwar gezeigt, dass die CoWoS-Package-Struktur P4 auf die Leiterplatte 200 montiert wird, aber die vorliegende Ausführungsform ist nicht darauf beschränkt. Es können auch andere Arten von CoWoS-Package-Strukturen mittels der Kontaktleiste 300 auf die Leiterplatte 200 montiert werden. Bei einigen Ausführungsformen kann eine CoWoS-Package-Struktur, die gegenüber der in 8 gezeigten CoWoS-Package-Struktur P2 modifiziert ist, mittels der Kontaktleiste 300 auf die Leiterplatte 200 montiert werden, wobei die gegenüber der CoWoS-Package-Struktur P2 modifizierte CoWoS-Package-Struktur keine leitfähigen Anschlüsse (z. B. die in 8 gezeigten leitfähigen Anschlüsse 152) aufweist. Bei einigen alternativen Ausführungsformen kann eine CoWoS-Package-Struktur, die gegenüber der in 9 gezeigten CoWoS-Package-Struktur P3 modifiziert ist, mittels der Kontaktleiste 300 auf die Leiterplatte 200 montiert werden, wobei die gegenüber der CoWoS-Package-Struktur P3 modifizierte CoWoS-Package-Struktur keine leitfähigen Anschlüsse (z. B. die in 9 gezeigten leitfähigen Anschlüsse 152) aufweist.
  • In den 7 und 12 ist eine CoWoS-Package-Struktur P5, die in 12 gezeigt ist, der in 7 gezeigten CoWoS-Package-Struktur P1 ähnlich, mit der Ausnahme, dass die CoWoS-Package-Struktur P5 außerdem eine Verstärkungsstruktur 165 aufweist, die in die isolierende Verkapselung 160 eingebettet ist. Die Verstärkungsstruktur 165 ist auf dem Verdrahtungssubstrat 150 angeordnet und umschließt die vereinzelte Struktur SS. Die Verstärkungsstruktur 165 ist durch die isolierende Verkapselung 160 von der vereinzelten Struktur SS beabstandet. Die Verstärkungsstruktur 165 ist in Kontakt mit dem Klebstoff 180 und wird von diesem bedeckt. Außerdem ist eine Dicke der Verstärkungsstruktur 165 im Wesentlichen gleich der Dicke (d. h., der in 7 gezeigten Dicke T2) der isolierenden Verkapselung 160.
  • Die 13A bis 13G sind Draufsichten, die verschiedene Verstärkungsstrukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
  • In den 13A bis 13G sind verschiedene Verstärkungsstrukturen 165 dargestellt. Bei einigen Ausführungsformen, die in 13A gezeigt sind, umfasst die Verstärkungsstruktur 165 eine einzige ringförmige Struktur, und die Halbleiter-Dies 120a und 120b werden von der einzigen ringförmigen Struktur umschlossen. Bei einigen weiteren Ausführungsformen, die in 13B gezeigt sind, umfasst die Verstärkungsstruktur 165 ein Paar C-förmige Strukturen, und die Halbleiter-Dies 120a und 120b werden von dem Paar C-förmige Strukturen umschlossen. Bei einigen alternativen Ausführungsformen, die in 13C gezeigt sind, umfasst die Verstärkungsstruktur 165 eine Gruppe von stabförmigen Strukturen, die ein Paar horizontale stabförmige Strukturen und ein Paar vertikale stabförmige Strukturen umfassen, und die Halbleiter-Dies 120a und 120b werden von der Gruppe von stabförmigen Strukturen umschlossen. Bei einigen Ausführungsformen, die in 13D gezeigt sind, umfasst die Verstärkungsstruktur 165 eine innere ringförmige Struktur und eine äußere ringförmige Struktur, die die innere ringförmige Struktur umschließt, und die Halbleiter-Dies 120a und 120b werden von der inneren und der äußeren ringförmigen Struktur umschlossen. Bei einigen weiteren Ausführungsformen, die in 13E gezeigt sind, umfasst die Verstärkungsstruktur 165 ein Paar vertikale stabförmige Strukturen, und die Halbleiter-Dies 120a und 120b sind zwischen dem Paar vertikale stabförmige Strukturen angeordnet. Bei einigen alternativen Ausführungsformen, die in 13F gezeigt sind, umfasst die Verstärkungsstruktur 165 ein Paar horizontale stabförmige Strukturen, und die Halbleiter-Dies 120a und 120b sind zwischen dem Paar horizontale stabförmige Strukturen angeordnet. Bei einigen alternativen Ausführungsformen, die in 13G gezeigt sind, umfasst die Verstärkungsstruktur 165 ein Paar L-förmige Strukturen, und die Halbleiter-Dies 120a und 120b sind zwischen dem Paar L-förmige Strukturen angeordnet.
  • In der vorliegenden Erfindung sind die Form, die Aufteilung und die Abmessungen der Verstärkungsstruktur 165 nicht beschränkt. Es können auch andere Arten von Verstärkungsstrukturen verwendet werden, die in den 13A bis 13G nicht dargestellt sind.
  • Die 14 und 15 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen alternativen Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
  • In den 12 und 14 ist eine Package-Struktur P6, die in 14 gezeigt ist, der in 12 gezeigten Package-Struktur P5 ähnlich, mit der Ausnahme, dass die Package-Struktur P6 außerdem Schrauben 400 aufweist, die die Kappe 190 und den Klebstoff 180 durchdringen, wobei die Kappe 190 mittels der Schrauben 400 an der Verstärkungsstruktur 165 befestigt ist.
  • In 15 ist die in 14 gezeigte Package-Struktur P6 der in 12 gezeigten Package-Struktur P5 ähnlich, mit der Ausnahme, dass die Package-Struktur P6 außerdem Schrauben 500 aufweist, die die Kappe 190, den Klebstoff 180 und die Verstärkungsstruktur 165 durchdringen, wobei die Kappe 190 mittels der Schrauben 500 an der Verstärkungsstruktur 165 und dem Verdrahtungssubstrat 150 befestigt ist.
  • Die 16A bis 16E sind Draufsichten, die verschiedene Verstärkungsstrukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
  • In den 16A bis 16E sind verschiedene Verstärkungsstrukturen 165 dargestellt, die mittels der Schrauben 400 oder 500 befestigt sind. Bei einigen Ausführungsformen, die in 16A gezeigt sind, umfasst die Verstärkungsstruktur 165 eine einzige ringförmige Struktur, die mittels der Schrauben 400 oder 500 befestigt ist, und die Halbleiter-Dies 120a und 120b werden von der einzigen ringförmigen Struktur umschlossen. Bei einigen weiteren Ausführungsformen, die in 16B gezeigt sind, umfasst die Verstärkungsstruktur 165 ein Paar C-förmige Strukturen, die mittels der Schrauben 400 oder 500 befestigt sind, und die Halbleiter-Dies 120a und 120b werden von dem Paar C-förmige Strukturen umschlossen. Bei einigen alternativen Ausführungsformen, die in 16C gezeigt sind, umfasst die Verstärkungsstruktur 165 eine Gruppe von stabförmigen Strukturen, die ein Paar horizontale stabförmige Strukturen und ein Paar vertikale stabförmige Strukturen umfassen, die mittels der Schrauben 400 oder 500 befestigt sind, und die Halbleiter-Dies 120a und 120b werden von der Gruppe von stabförmigen Strukturen umschlossen. Bei einigen anderen Ausführungsformen, die in 16D gezeigt sind, umfasst die Verstärkungsstruktur 165 ein Paar vertikale stabförmige Strukturen, die mittels der Schrauben 400 oder 500 befestigt sind, und die Halbleiter-Dies 120a und 120b sind zwischen dem Paar vertikale stabförmige Strukturen angeordnet. Bei einigen alternativen Ausführungsformen, die in 16E gezeigt sind, umfasst die Verstärkungsstruktur 165 ein Paar horizontale stabförmige Strukturen, die mittels der Schrauben 400 oder 500 befestigt sind, und die Halbleiter-Dies 120a und 120b sind zwischen dem Paar horizontale stabförmige Strukturen angeordnet.
  • In der vorliegenden Erfindung sind die Form, die Aufteilung und die Abmessungen der Verstärkungsstruktur 165 nicht beschränkt. Es können auch andere Arten von Verstärkungsstrukturen verwendet werden, die in den 16A bis 16E nicht dargestellt sind.
  • Die 17 bis 21 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen.
  • In 17 ist eine Package-Struktur P8, die in 17 gezeigt ist, der in 11 gezeigten Package-Struktur P4 ähnlich, mit der Ausnahme, dass die Package-Struktur P8 außerdem eine Verstärkungsstruktur 165, die in die isolierende Verkapselung 160 eingebettet ist, und Schrauben 600 aufweist, die die Kappe 190, den Klebstoff 180, die Verstärkungsstruktur 165, das Verdrahtungssubstrat 150, die Kontaktleiste 300 und die Leiterplatte 200 durchdringen.
  • In 18 ist eine Package-Struktur P9 der in 17 gezeigten Package-Struktur P8 ähnlich, mit der Ausnahme, dass die Package-Struktur P9 außerdem eine Kappe 190a aufweist, die ein besseres Wärmeableitungsverhalten hat. Die Kappe 190a kann als eine Wärmesenke dienen und funktionieren. Die Kappe 190a kann eine Grundplatte 192 und mehrere Wärmeableitungsfinnen 194 aufweisen, die aus der Grundplatte 192 nach oben herausragen.
  • In 19 ist eine Package-Struktur P10 der in 17 gezeigten Package-Struktur P8 ähnlich, mit der Ausnahme, dass die Kappe 190 mittels eines thermischen Grenzflächenmaterials 170a an der isolierenden Verkapselung 160, der Verstärkungsstruktur 165 und der vereinzelten Struktur SS befestigt ist. Mit anderen Worten, die Oberseite der vereinzelten Struktur SS und die Oberseite der isolierenden Verkapselung 160 sind vollständig mit dem thermischen Grenzflächenmaterial 170a bedeckt, und der in 17 gezeigte Klebstoff 180 wird nicht aufgebracht.
  • In 20 ist eine Package-Struktur P11 der in 18 gezeigten Package-Struktur P9 ähnlich, mit der Ausnahme, dass die Kappe 190a mittels des thermischen Grenzflächenmaterials 170a an der isolierenden Verkapselung 160, der Verstärkungsstruktur 165 und der vereinzelten Struktur SS befestigt ist. Mit anderen Worten, die Oberseite der vereinzelten Struktur SS und die Oberseite der isolierenden Verkapselung 160 sind vollständig mit dem thermischen Grenzflächenmaterial 170a bedeckt, und der in 18 gezeigte Klebstoff 180 wird nicht aufgebracht.
  • In 21 ist eine Package-Struktur P12 der in 7 gezeigten CoWoS-Package-Struktur P1 ähnlich, mit der Ausnahme, dass die Package-Struktur P12 eine thermisch verbesserte Kappe 190b aufweist, wobei die Kappe 190b einen Einlass 191, einen Auslass 193 und Strömungskanäle 195 aufweist, wobei die Strömungskanäle 195 mit dem Einlass 191 und dem Auslass 193 verbunden sind, und ein Kühlmittel C über den Einlass 191 in den Strömungskanal 195 gelangt und den Strömungskanal 195 über den Auslass 193 verlässt. Bei einigen Ausführungsformen sind Seitenwände der isolierenden Verkapselung 130a' im Wesentlichen zu den Seitenwänden des Interposers INT ausgerichtet.
  • Wie außerdem in 21 gezeigt ist, kann die Package-Struktur P12 weiterhin einen wasserdichten Ring 197 (z. B. einen O-Ring) aufweisen, der zwischen der Kappe 190b und der isolierenden Verkapselung 160 angeordnet ist, sodass das Kühlmittel C in dem Strömungskanal 195 eingeschlossen werden kann. Außerdem kann die Package-Struktur P12 weiterhin ein rückseitiges Metall 198 und ein Lötmaterial 199 auf dem rückseitigen Metall 198 aufweisen, wobei das rückseitige Metall 198 die vereinzelte Struktur SS und Teile der isolierenden Verkapselung 160 bedeckt und das Lötmaterial 199 auf dem rückseitigen Metall 198 angeordnet ist und zwischen das rückseitige Metall 198 und die Kappe 190b geschichtet ist. Die Kappe 190b wird mittels des rückseitigen Metalls 198 und des Lötmaterials 199 auf der vereinzelten Struktur SS befestigt und wird mittels des Klebstoffs 180 an die isolierende Verkapselung 160 angeklebt.
  • Da bei den vorstehenden Ausführungsformen die vereinzelte Struktur SS seitlich mit der isolierenden Verkapselung 160 verkapselt wird, wird eine Verformung der Package-Strukturen P1 bis P12 fachgerecht beherrscht. Außerdem können das Problem der Schichtablösung, das bei den Package-Strukturen P1 bis P12 auftrat, sowie das Problem der Rissbildung der leitfähigen Kontakthügel (d. h., der Kontakthügel 122a und 122b) minimiert werden. Die isolierende Verkapselung 160 in den Package-Strukturen P1 bis P12 stellt eine vorteilhafte Abstützung für die Kappe 190, 190a oder 190b bereit, und daher können die Herstellungsausbeuten der Package-Strukturen P1 bis P12 steigen.
  • Gemäß einigen Ausführungsformen der Erfindung wird eine Struktur mit einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist und mit diesem elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist und mit diesem elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist; und einer Kappe bereitgestellt. Der Halbleiter-Die ist seitlich mit der ersten isolierenden Verkapselung verkapselt. Der Halbleiter-Die und die erste isolierende Verkapselung sind seitlich mit der zweiten isolierenden Verkapselung verkapselt. Eine Oberseite der ersten isolierenden Verkapselung ist im Wesentlichen auf gleicher Höhe mit einer Oberseite der zweiten isolierenden Verkapselung und einer Oberfläche des Halbleiter-Dies. Die Kappe ist auf dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung angeordnet. Bei einigen Ausführungsformen weist die Struktur weiterhin einen Klebstoff, der zwischen der zweiten isolierenden Verkapselung und der Kappe angeordnet ist; und ein thermisches Grenzflächenmaterial auf, das zwischen dem Halbleiter-Die und der Kappe angeordnet ist. Bei einigen Ausführungsformen weist die Struktur weiterhin eine erste Metallschicht, die zwischen dem thermischen Grenzflächenmaterial und dem Halbleiter-Die angeordnet ist; und eine zweite Metallschicht auf, die zwischen dem thermischen Grenzflächenmaterial und der Kappe angeordnet ist. Bei einigen Ausführungsformen weist die Kappe einen Einlass, einen Auslass und Strömungskanäle auf, wobei die Strömungskanäle mit dem Einlass und dem Auslass verbunden sind und ein Kühlmittel über den Einlass in den Strömungskanal gelangt und den Strömungskanal über den Auslass verlässt. Bei einigen Ausführungsformen sind Seitenwände der ersten isolierenden Verkapselung im Wesentlichen zu Seitenwänden des Interposers ausgerichtet. Bei einigen Ausführungsformen ist eine erste Oberseite der ersten isolierenden Verkapselung im Wesentlichen auf gleicher Höhe mit einer zweiten Oberseite der zweiten isolierenden Verkapselung. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Unterfüllung auf, die zwischen dem Interposer und dem Verdrahtungssubstrat angeordnet ist, wobei die Unterfüllung seitlich mit der zweiten isolierenden Verkapselung verkapselt ist. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Verstärkungsstruktur auf, die in die zweite isolierende Verkapselung eingebettet ist. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Leiterplatte und eine Kontaktleiste auf, die zwischen dem Verdrahtungssubstrat und der Leiterplatte angeordnet ist, wobei das Verdrahtungssubstrat über die Kontaktleiste mit der Leiterplatte elektrisch verbunden ist.
  • Gemäß einigen weiteren Ausführungsformen der Erfindung wird eine Struktur mit einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist; einer Unterfüllung, die zwischen das Verdrahtungssubstrat und den Interposer gefüllt ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist; und einer Wärmesenke bereitgestellt. Der Interposer ist über erste leitfähige Kontakthügel mit dem Verdrahtungssubstrat elektrisch verbunden. Der Halbleiter-Die ist über zweite leitfähige Kontakthügel mit dem Interposer elektrisch verbunden. Die erste isolierende Verkapselung verkapselt den Halbleiter-Die und die zweiten leitfähigen Kontakthügel seitlich. Die Unterfüllung verkapselt die ersten leitfähigen Kontakthügel seitlich. Die zweite isolierende Verkapselung verkapselt die erste isolierende Verkapselung und die Unterfüllung seitlich. Die Wärmesenke ist mittels eines thermischen Grenzflächenmaterials an dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung befestigt. Bei einigen Ausführungsformen weist die Struktur weiterhin einen Klebstoff auf, der zwischen der zweiten isolierenden Verkapselung und der Kappe angeordnet ist, wobei der Klebstoff das thermische Grenzflächenmaterial umschließt und kontaktiert. Bei einigen Ausführungsformen sind Seitenwände der ersten isolierenden Verkapselung im Wesentlichen zu Seitenwänden des Interposers ausgerichtet und eine erste Oberseite der ersten isolierenden Verkapselung ist im Wesentlichen auf gleicher Höhe mit einer zweiten Oberseite der zweiten isolierenden Verkapselung. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Leiterplatte auf, wobei das Verdrahtungssubstrat mit der Leiterplatte elektrisch verbunden ist. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Kontaktleiste auf, die zwischen dem Verdrahtungssubstrat und der Leiterplatte angeornet ist, wobei das Verdrahtungssubstrat über die Kontaktleiste mit der Leiterplatte elektrisch verbunden ist. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Verstärkungsstruktur auf, die in die zweite isolierende Verkapselung eingebettet ist. Bei einigen Ausführungsformen ist die Wärmesenke mittels Schrauben an der Verstärkungsstruktur befestigt. Bei einigen Ausführungsformen ist die Wärmesenke mittels Schrauben an der Verstärkungsstruktur und dem Verdrahtungssubstrat befestigt.
  • Gemäß einigen weiteren Ausführungsformen der Erfindung wird eine Struktur mit einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist und mit diesem elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist und mit diesem elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist; und einer Kappe bereitgestellt. Der Halbleiter-Die ist seitlich mit der ersten isolierenden Verkapselung verkapselt. Der Halbleiter-Die und die erste isolierende Verkapselung sind seitlich mit der zweiten isolierenden Verkapselung verkapselt. Die Kappe ist auf dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung angeordnet, wobei ein Mindestabstand zwischen der Kappe und dem Verdrahtungssubstrat größer als eine maximale Dicke der zweiten isolierenden Verkapselung ist. Bei einigen Ausführungsformen weist die Struktur weiterhin ein thermisches Grenzflächenmaterial auf, das zwischen dem Halbleiter-Die und der Kappe angeordnet ist. Bei einigen Ausführungsformen ist der Mindestabstand zwischen der Kappe und dem Verdrahtungssubstrat im Wesentlichen gleich einer Summe aus der maximalen Dicke der zweiten isolierenden Verkapselung und einer Dicke des thermischen Grenzflächenmaterials.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Struktur mit: einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist und mit diesem elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist und mit diesem elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist, wobei der Halbleiter-Die seitlich mittels der ersten isolierenden Verkapselung verkapselt ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist, wobei der Halbleiter-Die und die erste isolierende Verkapselung seitlich mittels der zweiten isolierenden Verkapselung verkapselt sind; und einer Kappe, die auf dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung angeordnet ist, wobei eine Oberseite der ersten isolierenden Verkapselung im Wesentlichen auf gleicher Höhe mit einer Oberseite der zweiten isolierenden Verkapselung und einer Oberfläche des Halbleiter-Dies ist.
  2. Struktur nach Anspruch 1, die weiterhin Folgendes aufweist: einen Klebstoff, der zwischen der zweiten isolierenden Verkapselung und der Kappe angeordnet ist; und ein thermisches Grenzflächenmaterial, das zwischen dem Halbleiter-Die und der Kappe angeordnet ist.
  3. Struktur nach Anspruch 2, die weiterhin Folgendes aufweist: eine erste Metallschicht, die zwischen dem thermischen Grenzflächenmaterial und dem Halbleiter-Die angeordnet ist; und eine zweite Metallschicht, die zwischen dem thermischen Grenzflächenmaterial und der Kappe angeordnet ist.
  4. Struktur nach einem der vorhergehenden Ansprüche, wobei die Kappe einen Einlass, einen Auslass und Strömungskanäle aufweist, wobei die Strömungskanäle mit dem Einlass und dem Auslass verbunden sind und ein Kühlmittel über den Einlass in den Strömungskanal gelangt und den Strömungskanal über den Auslass verlässt.
  5. Struktur nach einem der vorhergehenden Ansprüche, wobei Seitenwände der ersten isolierenden Verkapselung im Wesentlichen zu Seitenwänden des Interposers ausgerichtet sind.
  6. Struktur nach einem der vorhergehenden Ansprüche, wobei eine erste Oberseite der ersten isolierenden Verkapselung im Wesentlichen auf gleicher Höhe mit einer zweiten Oberseite der zweiten isolierenden Verkapselung ist.
  7. Struktur nach einem der vorhergehenden Ansprüche, die weiterhin eine Unterfüllung aufweist, die zwischen dem Interposer und dem Verdrahtungssubstrat angeordnet ist, wobei die Unterfüllung seitlich mittels der zweiten isolierenden Verkapselung verkapselt ist.
  8. Struktur nach einem der vorhergehenden Ansprüche, die weiterhin eine Verstärkungsstruktur aufweist, die in die zweite isolierende Verkapselung eingebettet ist.
  9. Struktur nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: eine Leiterplatte; und eine Kontaktleiste, die zwischen dem Verdrahtungssubstrat und der Leiterplatte angeordnet ist, wobei das Verdrahtungssubstrat über die Kontaktleiste mit der Leiterplatte elektrisch verbunden ist.
  10. Struktur mit: einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist, wobei der Interposer über erste leitfähige Kontakthügel mit dem Verdrahtungssubstrat elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist, wobei der Halbleiter-Die über zweite leitfähige Kontakthügel mit dem Interposer elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist, wobei die erste isolierende Verkapselung den Halbleiter-Die und die zweiten leitfähigen Kontakthügel seitlich verkapselt; einer Unterfüllung, die zwischen das Verdrahtungssubstrat und den Interposer gefüllt ist, wobei die Unterfüllung die ersten leitfähigen Kontakthügel seitlich verkapselt; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist, wobei die zweite isolierende Verkapselung die erste isolierende Verkapselung und die Unterfüllung seitlich verkapselt; und einer Wärmesenke, die mittels eines thermischen Grenzflächenmaterials an dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung befestigt ist.
  11. Struktur nach Anspruch 10, die weiterhin einen Klebstoff aufweist, der zwischen der zweiten isolierenden Verkapselung und der Kappe angeordnet ist, wobei der Klebstoff das thermische Grenzflächenmaterial umschließt und kontaktiert.
  12. Struktur nach Anspruch 10 oder 11, wobei Seitenwände der ersten isolierenden Verkapselung im Wesentlichen zu Seitenwänden des Interposers ausgerichtet sind und eine erste Oberseite der ersten isolierenden Verkapselung im Wesentlichen auf gleicher Höhe mit einer zweiten Oberseite der zweiten isolierenden Verkapselung ist.
  13. Struktur nach einem der Ansprüche 10 bis 12, die weiterhin eine Leiterplatte aufweist, wobei das Verdrahtungssubstrat mit der Leiterplatte elektrisch verbunden ist.
  14. Struktur nach Anspruch 13, die weiterhin eine Kontaktleiste aufweist, die zwischen dem Verdrahtungssubstrat und der Leiterplatte angeordnet ist, wobei das Verdrahtungssubstrat über die Kontaktleiste mit der Leiterplatte elektrisch verbunden ist.
  15. Struktur nach einem der Ansprüche 10 bis 14, die weiterhin eine Verstärkungsstruktur aufweist, die in die zweite isolierende Verkapselung eingebettet ist.
  16. Struktur nach Anspruch 15, wobei die Wärmesenke mittels Schrauben an der Verstärkungsstruktur befestigt ist.
  17. Struktur nach Anspruch 15 oder 16, wobei die Wärmesenke mittels Schrauben an der Verstärkungsstruktur und dem Verdrahtungssubstrat befestigt ist.
  18. Struktur mit: einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist und mit diesem elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist und mit diesem elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist, wobei der Halbleiter-Die seitlich mittels der ersten isolierenden Verkapselung verkapselt ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist, wobei der Halbleiter-Die und die erste isolierende Verkapselung seitlich mittels der zweiten isolierenden Verkapselung verkapselt sind; und einer Kappe, die auf dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung angeordnet ist, wobei ein Mindestabstand zwischen der Kappe und dem Verdrahtungssubstrat größer als eine maximale Dicke der zweiten isolierenden Verkapselung ist.
  19. Struktur nach Anspruch 18, die weiterhin ein thermisches Grenzflächenmaterial aufweist, das zwischen dem Halbleiter-Die und der Kappe angeordnet ist.
  20. Struktur nach Anspruch 19, wobei der Mindestabstand zwischen der Kappe und dem Verdrahtungssubstrat im Wesentlichen gleich einer Summe aus der maximalen Dicke der zweiten isolierenden Verkapselung und einer Dicke des thermischen Grenzflächenmaterials ist.
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