DE102020114002A1 - Package-struktur - Google Patents
Package-struktur Download PDFInfo
- Publication number
- DE102020114002A1 DE102020114002A1 DE102020114002.9A DE102020114002A DE102020114002A1 DE 102020114002 A1 DE102020114002 A1 DE 102020114002A1 DE 102020114002 A DE102020114002 A DE 102020114002A DE 102020114002 A1 DE102020114002 A1 DE 102020114002A1
- Authority
- DE
- Germany
- Prior art keywords
- insulating encapsulation
- wiring substrate
- interposer
- semiconductor die
- disposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
- H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
- H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
- H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
- H01L2023/4037—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink
- H01L2023/405—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink heatsink to package
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
- H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
- H01L2023/4075—Mechanical elements
- H01L2023/4087—Mounting accessories, interposers, clamping or screwing parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13083—Three-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13139—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29109—Indium [In] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29139—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29199—Material of the matrix
- H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29309—Indium [In] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29317—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/29324—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29339—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29347—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/29393—Base material with a principal constituent of the material being a solid not provided for in groups H01L2224/293 - H01L2224/29391, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/83424—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83447—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83455—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83457—Cobalt [Co] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/8346—Iron [Fe] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/83484—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/83486—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/83498—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/83499—Material of the matrix
- H01L2224/835—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/83538—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/83539—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83399—Material
- H01L2224/83498—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/83598—Fillers
- H01L2224/83599—Base material
- H01L2224/83693—Base material with a principal constituent of the material being a solid not provided for in groups H01L2224/836 - H01L2224/83691, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Geometry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Es wird eine Struktur mit einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist und mit diesem elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist und mit diesem elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist; und einer Kappe bereitgestellt. Der Halbleiter-Die ist seitlich mit der ersten isolierenden Verkapselung verkapselt. Der Halbleiter-Die und die erste isolierende Verkapselung sind seitlich mit der zweiten isolierenden Verkapselung verkapselt. Eine Oberseite der ersten isolierenden Verkapselung ist im Wesentlichen auf gleicher Höhe mit einer Oberseite der zweiten isolierenden Verkapselung und einer Oberfläche des Halbleiter-Dies. Die Kappe ist auf dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung angeordnet.
Description
- Hintergrund
- Die Halbleiterindustrie hat auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein rasches Wachstum erfahren. Zum größten Teil ist diese Verbesserung der Integrationsdichte auf mehrmalige Verringerungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach Miniaturisierung, höherer Geschwindigkeit und größerer Bandbreite sowie nach geringerem Energieverbrauch und kürzerer Wartezeit in letzter Zeit stärker geworden ist, ist ein Bedarf an Verfahren zum schnelleren und thermisch verbesserten Packaging für Halbleiter-Dies entstanden.
- Figurenliste
- Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
- Die
1 bis7 sind Schnittansichten, die einen Prozessablauf zum Herstellen einer Package-Struktur gemäß einigen Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - Die
8 bis12 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - Die
13A bis13G sind Draufsichten, die verschiedene Verstärkungsstrukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - Die
14 und15 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen alternativen Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - Die
16A bis16E sind Draufsichten, die verschiedene Verstärkungsstrukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - Die
17 und21 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - Detaillierte Beschreibung
- Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
- Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
- Es können auch noch weitere Strukturelemente und Prozesse verwendet werden. Zum Beispiel können Prüfstrukturen zur Unterstützung bei der Verifikationsprüfung einer 3D-Verkappung oder von 3DIC-Vorrichtungen verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Verkappung oder 3DIC-Vorrichtungen ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
- Die
1 bis7 sind Schnittansichten, die einen Prozessablauf zum Herstellen einer Package-Struktur gemäß einigen Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - In
1 wird ein Interposer-Wafer W mit Interposern INT bereitgestellt, die in einer Matrix angeordnet sind. Der Interposer-Wafer W kann ein Silizium-Interposer-Wafer mit mehreren Interposern oder ein anderer geeigneter Halbleiter-Interposer-Wafer sein. Der Interposer-Wafer W kann Folgendes aufweisen: ein Substrat110 ; Kontakthügel-Pads112 , die auf einer Oberseite des Substrats110 angeordnet sind; Kontakthügel-Pads114 , die auf einer Unterseite des Substrats110 angeordnet sind; und Halbleiter-Durchkontaktierungen (TSVs)116 , die das Substrat110 durchdringen, wobei die Kontakthügel-Pads112 über die TSVs116 elektrisch mit den Kontakthügel-Pads114 verbunden sind. Halbleiter-Dies120a und Halbleiter-Dies120b werden auf eine Oberfläche des Interposer-Wafers W montiert, sodass die Halbleiter-Dies120a und die Halbleiter-Dies120b mit den Interposern INT des Interposer-Wafers W elektrisch verbunden werden. Bei einigen Ausführungsformen werden die Halbleiter-Dies120a und die Halbleiter-Dies120b über leitfähige Kontakthügel122a und leitfähige Kontakthügel122b mit den Kontakthügel-Pads112 des Interposer-Wafers W elektrisch verbunden. Die leitfähigen Kontakthügel122a sind zwischen den Halbleiter-Dies120a und den Kontakthügel-Pads112 angeordnet, und die leitfähigen Kontakthügel122b sind zwischen den Halbleiter-Dies120b und den Kontakthügel-Pads112 angeordnet. Bei einer Ausführungsform können die leitfähigen Kontakthügel122a auf den Halbleiter-Dies120a hergestellt werden, bevor die Halbleiter-Dies120a auf die Interposer-Wafer W montiert werden, und die leitfähigen Kontakthügel122b können auf den Halbleiter-Dies120b hergestellt werden, bevor die Halbleiter-Dies120b auf die Interposer-Wafer W montiert werden. Die leitfähigen Kontakthügel122a können mit einem Waferebene-Bondhügel-Herstellungsprozess hergestellt werden, der an Halbleiterwafern mit den in der Matrix angeordneten Halbleiter-Dies120a durchgeführt wird, und die leitfähigen Kontakthügel122b können mit einem weiteren Waferebene-Bondhügel-Herstellungsprozess hergestellt werden, der an Halbleiterwafern mit den in der Matrix angeordneten Halbleiter-Dies120b durchgeführt wird. Bei einigen Ausführungsformen sind die Halbleiter-Dies120a Logik-Dies, System-on-a-Chip(SoC)-Dies oder andere geeignete Halbleiter-Dies, und die Halbleiter-Dies120b sind HBM-Würfel (HBM: Speicher mit hoher Bandbreite), die jeweils gestapelte Speicher-Dies oder andere geeignete Halbleiter-Dies umfassen. - Bei einigen Ausführungsformen sind die leitfähigen Kontakthügel
122a und die leitfähigen Kontakthügel122b Mikrobumps. Die leitfähigen Kontakthügel122a und die leitfähigen Kontakthügel122b können jeweils eine Kupfer(Cu)-Säule sein, die mit einer Nickel(Ni)-Kappe bedeckt ist, wobei die Nickelkappe durch Lötmaterial mit dem Kontakthügel-Pads112 elektrisch verbunden werden kann. Das Lötmaterial ist zum Beispiel ein Sn-Ag-Lötmaterial oder ein anderes geeignetes Lötmaterial. - Nachdem die Halbleiter-Dies
120a und die Halbleiter-Dies120b mittels der leitfähigen Kontakthügel122a und der leitfähigen Kontakthügel122b auf den Interposer-Wafer W montiert und mit diesem elektrisch verbunden worden sind, werden Unterfüllungen UF1 über dem Interposer-Wafer W hergestellt, um Spalte zwischen den Halbleiter-Dies120b und dem Interposer-Wafer W sowie Spalte zwischen den Halbleiter-Dies120b und dem Interposer-Wafer W zu füllen. Die leitfähigen Kontakthügel122a und die leitfähigen Kontakthügel122b werden mit den Unterfüllungen UF1 seitlich verkapselt und geschützt, sodass eine Beschädigung der leitfähigen Kontakthügel122a und der leitfähigen Kontakthügel122b durch eine CTE-Diskrepanz (CTE: Wärmeausdehnungskoeffizient) zwischen dem Interposer-Wafer W und den Halbleiter-Dies120a und120b vermieden werden kann. Dadurch kann die Zuverlässigkeit der leitfähigen Kontakthügel122a und der leitfähigen Kontakthügel122b verbessert werden. - In den
2 und3 wird ein Isoliermaterial130 über dem Interposer-Wafer W aufgebracht, um die Halbleiter-Dies120a und die Halbleiter-Dies120b zu bedecken. Das Isoliermaterial130 kann mit einem Umspritzungsprozess oder einem Abscheidungsprozess aufgebracht werden, an den sich ein Entfernungsprozess anschließt. Bei einigen Ausführungsformen wird ein Isoliermaterial130 , wie etwa ein Epoxidharz, mit einem Umspritzungsprozess so auf den Interposer-Wafer W aufgebracht, dass es Rückseiten und Seitenwände der Halbleiter-Dies120a und120b bedeckt, und dann wird ein Schleifprozess, ein CMP-Prozess (CMP: chemisch-mechanische Polierung) oder ein anderer geeigneter Entfernungsprozess durchgeführt, um Teile des Epoxidharzes zu entfernen, bis die Rückseiten der Halbleiter-Dies120a und120b freiliegen. Bei alternativen Ausführungsformen wird ein Isoliermaterial130 , wie etwa TEOS-Oxid (TEOS: Tetraethylorthosilicat), durch chemische Aufdampfung (CVD) so auf den Interposer-Wafer W aufgebracht, dass es Rückseiten und Seitenwände der Halbleiter-Dies120a und120b bedeckt, und dann wird ein Schleifprozess, ein CMP-Prozess oder ein anderer geeigneter Entfernungsprozess durchgeführt, um Teile des TEOS-Oxids zu entfernen, bis die Rückseiten der Halbleiter-Dies120a und120b freiliegen. Nach dem Durchführen des vorstehenden Entfernungsprozesses, der in3 gezeigt ist, wird eine isolierende Verkapselung130a hergestellt, um die Halbleiter-Dies120a und120b seitlich zu verkapseln, und eine Oberseite der isolierenden Verkapselung130a ist im Wesentlichen auf gleicher Höhe mit den Rückseiten der Halbleiter-Dies120a und120b . - Bei einigen Ausführungsformen werden während des Entfernens des Isoliermaterials
130 die Halbleiter-Dies120a und120b teilweise entfernt, sodass eine Dicke der Halbleiter-Dies120a und120b reduziert wird. - Ein Waferebene-Bondhügel-Herstellungsprozess kann durchgeführt werden, sodass leitfähige Kontakthügel
140 über den Kontakthügel-Pads114 des Interposer-Wafers W entstehen. Bei einigen Ausführungsformen wird der Waferebene-Bondhügel-Herstellungsprozess zum Herstellen der leitfähigen Kontakthügel140 vor der Herstellung der isolierenden Verkapselung130a durchgeführt. Bei alternativen Ausführungsformen wird der Waferebene-Bondhügel-Herstellungsprozess zum Herstellen der leitfähigen Kontakthügel140 nach der Herstellung der isolierenden Verkapselung130a durchgeführt. - Nach dem Herstellen der leitfähigen Verkapselung
130a und der leitfähigen Kontakthügel140 entsteht ein neu konfigurierter Wafer Wi, der den Interposer-Wafer W, die Halbleiter-Dies120a und120b , die Unterfüllungen UF1, die isolierende Verkapselung130a und die leitfähigen Kontakthügel140 umfasst. - In den
3 und4 wird dann ein Wafer-Trennungsprozess entlang Ritzgräben SL durchgeführt, sodass der neu konfigurierte Wafer W1 in mehrere vereinzelte Strukturen SS zertrennt wird. Die vereinzelten Strukturen SS können jeweils einen Interposer INT, mindestens einen Halbleiter-Die120a , mindestens einen Halbleiter-Die120b , leitfähige Kontakthügel122a , leitfähige Kontakthügel122b , eine Unterfüllung UF1, eine isolierende Verkapselung130a' und leitfähige Kontakthügel140 aufweisen. Die leitfähigen Kontakthügel122a sind elektrisch zwischen den Halbleiter-Die120a und den Interposer INT geschaltet. Die leitfähigen Kontakthügel122b sind elektrisch zwischen den Halbleiter-Die120b und den Interposer INT geschaltet. Die Unterfüllung UF1 verkapselt die leitfähigen Kontakthügel122a und122b seitlich. Die Unterfüllung UF1 kann außerdem Seitenwände der Halbleiter-Dies120a und120b bedecken. Die isolierende Verkapselung130a' verkapselt die Halbleiter-Dies120a und120b seitlich, wobei Seitenwände der isolierenden Verkapselung130a' im Wesentlichen zu Seitenwänden des Interposers INT ausgerichtet sind. Außerdem sind die leitfähigen Kontakthügel122a und122b auf einer Fläche (z. B. einer Oberseite) des Interposers INT angeordnet, und die leitfähigen Kontakthügel140 sind auf einer anderen Fläche (z. B. einer Unterseite) des Interposers INT angeordnet. - In
5 wird ein Verdrahtungssubstrat150 mit darauf hergestellten leitfähigen Anschlüssen152 bereitgestellt. Bei einigen Ausführungsformen weist das Verdrahtungssubstrat150 Folgendes auf: eine dielektrische Kernschicht; Aufbau- oder mehrschichtige dielektrische Schichten, die über gegenüberliegenden Flächen der dielektrischen Kernschicht aufeinandergestapelt sind; leitfähige Verdrahtungsschichten, die in die Aufbau- oder mehrschichtigen dielektrischen Schichten eingebettet sind; und leitfähige Durchkontaktierungen, die die dielektrische Kernschicht und die Aufbau- oder mehrschichtigen dielektrischen Schichten durchdringen. Die leitfähigen Anschlüsse152 werden auf einer Unterseite des Verdrahtungssubstrats150 hergestellt und werden mit der untersten leitfähigen Verdrahtungsschicht des Verdrahtungssubstrats150 elektrisch verbunden. - Mindestens eine der vereinzelten Strukturen SS, die von dem in
3 gezeigten neu konfigurierten Wafer W1 getrennt worden sind, können aufgenommen werden und auf einer Oberseite des Verdrahtungssubstrats150 platziert werden. Die vereinzelte Struktur SS wird über die leitfähigen Kontakthügel140 mit den leitfähigen Verdrahtungen des Verdrahtungssubstrats150 elektrisch verbunden. Nachdem die mindestens eine vereinzelte Struktur SS auf das Verdrahtungssubstrat150 montiert worden ist, kann eine Unterfüllung UF2 hergestellt werden, um einen Spalt zwischen dem Verdrahtungssubstrat150 und dem Interposer INT der vereinzelten Struktur SS zu füllen. Die leitfähigen Kontakthügel140 werden mit den Unterfüllungen UF2 seitlich verkapselt und geschützt, sodass eine Beschädigung der leitfähigen Kontakthügel140 durch eine CTE-Diskrepanz zwischen dem Interposer-Wafer W und dem Verdrahtungssubstrat150 vermieden werden kann. Dadurch kann die Zuverlässigkeit der leitfähigen Kontakthügel140 verbessert werden. - Bei einigen Ausführungsformen füllt die Unterfüllung UF2 nicht nur den Spalt zwischen dem Verdrahtungssubstrat
150 und dem Interposer INT der vereinzelten Struktur SS, sondern sie bedeckt auch Seitenwände der vereinzelten Struktur SS. Wie in5 gezeigt ist, füllt die Unterfüllung UF2 nicht nur den Spalt zwischen dem Verdrahtungssubstrat150 und dem Interposer INT der vereinzelten Struktur SS, sondern sie bedeckt auch Seitenwände des Interposers INT und Seitenwände der isolierenden Verkapselung130a' . - In
6 wird ein Isoliermaterial über dem Verdrahtungssubstrat150 aufgebracht, um die Unterfüllung UF2 und die auf das Verdrahtungssubstrat150 montierte vereinzelte Struktur SS zu bedecken. Das Isoliermaterial kann mit einem Umspritzungsprozess oder einem Abscheidungsprozess aufgebracht werden, an den sich ein Entfernungsprozess anschließt. Bei einigen Ausführungsformen wird ein Isoliermaterial, wie etwa ein Epoxidharz, mit einem Umspritzungsprozess so auf dem Interposer-Wafer W hergestellt, dass es Rückseiten und Seitenwände der vereinzelten Struktur SS bedeckt, und dann wird ein Schleifprozess, ein CMP-Prozess oder ein anderer geeigneter Entfernungsprozess durchgeführt, um Teile des Epoxidharzes zu entfernen, bis die Rückseiten der Halbleiter-Dies120a und120b in der vereinzelten Struktur SS freiliegen. Bei alternativen Ausführungsformen wird ein Isoliermaterial, wie etwa TEOS-Oxid, durch CVD so auf dem Interposer-Wafer W abgeschieden, dass es Rückseiten und Seitenwände der vereinzelten Struktur SS bedeckt, und dann wird ein Schleifprozess, ein CMP-Prozess oder ein anderer geeigneter Entfernungsprozess durchgeführt, um Teile des TEOS-Oxids zu entfernen, bis die Rückseiten der Halbleiter-Dies120a und120b in der vereinzelten Struktur SS freiliegen. Nach dem Durchführen des vorstehenden Entfernungsprozesses wird eine isolierende Verkapselung160 hergestellt, und eine Oberseite der isolierenden Verkapselung160 ist im Wesentlichen auf gleicher Höhe mit den Rückseiten der Halbleiter-Dies120a und120b in der vereinzelten Struktur SS. - Wie außerdem in
6 gezeigt ist, ist eine Oberseite der isolierenden Verkapselung160 im Wesentlichen auf gleicher Höhe mit der Oberseite der isolierenden Verkapselung130a' und den Oberseiten der Halbleiter-Dies120a und120b , und Seitenwände der isolierenden Verkapselung160 sind im Wesentlichen auf gleicher Höhe mit Seitenwänden des Verdrahtungssubstrats150 . Bei einigen alternativen Ausführungsformen ist die Oberseite der isolierenden Verkapselung160 im Wesentlichen auf gleicher Höhe mit der Oberseite der isolierenden Verkapselung130a' und den Oberseiten der Halbleiter-Dies120a und120b , und Seitenwände der isolierenden Verkapselung160 sind mit einem seitlichen Abstand von Seitenwänden des Verdrahtungssubstrats150 beabstandet. - In
7 werden nach der Herstellung der isolierenden Verkapselung160 ein thermisches Grenzflächenmaterial (TIM)170 und ein Klebstoff180 so aufgebracht, dass sie die vereinzelte Struktur SS und die isolierende Verkapselung160 bedecken. Das thermische Grenzflächenmaterial170 kann die Oberseite der vereinzelten Struktur SS und einen Teil der Oberseite der isolierenden Verkapselung160 bedecken, und der Klebstoff180 kann den restlichen Teil der Oberseite der isolierenden Verkapselung160 bedecken. Das thermische Grenzflächenmaterial170 kann ein metallisches TIM, wie etwa eine Indium(In)-Schicht oder -Film, eine Indiumfolie, ein Indiumlot, eine Silber(Ag)-Paste, eine Silberlegierung oder eine Kombination davon sein. Das thermische Grenzflächenmaterial170 kann auch ein Polymer-basiertes TIM mit wärmeleitenden Füllstoffen sein. Geeignete wärmeleitende Füllmaterialien sind Aluminiumoxid, Bornitrid, Aluminiumnitrid, Aluminium, Kupfer, Silber, Indium, eine Kombination davon oder dergleichen. Das thermische Grenzflächenmaterial170 kann ein Film- oder Schicht-basiertes Material sein, wie etwa eine Schicht mit einer synthetisch hergestellten Kohlenstoff-Nanoröhren(CNT)-Struktur, die in die Schicht integriert ist, eine wärmeleitende Schicht mit vertikal orientierten Grafit-Füllstoffen oder dergleichen, und das Material für den Klebstoff180 kann ein wärmeleitender Klebstoff oder ein Epoxid-basierter Klebstoff oder dergleichen sein. Dann wird eine Kappe190 an dem thermischen Grenzflächenmaterial170 und dem Klebstoff180 befestigt. Die Kappe190 wird mittels des thermischen Grenzflächenmaterials170 mit den Rückseiten der Halbleiter-Dies120a und120b in der vereinzelten Struktur SS thermisch verbunden und wird mittels des Klebstoffs180 an die Oberseite der isolierenden Verkapselung160 angeklebt. Das Material für die Kappe190 kann Kupfer, Aluminium, Cobalt, mit Kupfer beschichtetes Nickel, nichtrostender Stahl, Wolfram, Silberdiamant, Aluminium-Siliziumcarbid oder dergleichen sein. Außerdem kann die Kappe190 als eine Wärmesenke dienen und funktionieren. - Bei einigen alternativen Ausführungsformen, die in den Figuren nicht dargestellt sind, werden die Oberseite der vereinzelten Struktur SS und die Oberseite der isolierenden Verkapselung
160 mit dem thermischen Grenzflächenmaterial170 bedeckt, und es wird kein Klebstoff180 aufgebracht. Mit anderen Worten, die Kappe190 wird mittels des thermischen Grenzflächenmaterials170 an der vereinzelten Struktur SS und der isolierenden Verkapselung160 befestigt. - Wie in
7 gezeigt ist, wird nach dem Herstellen der Kappe190 eine Chip-on-Wafer-on-Substrate(CoWoS)-Package-Struktur P1 hergestellt. Die CoWoS-Package-Struktur P1 umfasst Folgendes: ein Verdrahtungssubstrat150 ; einen Interposer INT, der auf dem Verdrahtungssubstrat150 angeordnet ist und mit diesem elektrisch verbunden ist; Halbleiter-Dies120a und120b , die auf dem Interposer INT angeordnet sind und mit diesem elektrisch verbunden sind; eine erste isolierende Verkapselung130a' , die auf dem Interposer INT angeordnet ist; eine zweite isolierende Verkapselung160 , die auf dem Verdrahtungssubstrat150 angeordnet ist; und eine Kappe190 . Die Halbleiter-Dies120a und120b werden mit der ersten isolierenden Verkapselung130a' seitlich verkapselt. Die Halbleiter-Dies120a und120b und die erste isolierende Verkapselung130a' werden mit der zweiten isolierenden Verkapselung160 seitlich verkapselt. Seitenwände der Kappe190 sind im Wesentlichen zu Seitenwänden der zweiten isolierenden Verkapselung160 und Seitenwänden des Verdrahtungssubstrats150 ausgerichtet. Die Kappe190 ist auf den Halbleiter-Dies120a und120b , der ersten isolierenden Verkapselung130a' und der zweiten isolierenden Verkapselung160 angeordnet. Bei einigen Ausführungsformen weist die CoWoS-Package-Struktur P1 weiterhin einen Klebstoff180 und ein thermisches Grenzflächenmaterial170 auf, wobei der Klebstoff180 zwischen der zweiten isolierenden Verkapselung160 und der Kappe190 angeordnet ist und das thermische Grenzflächenmaterial170 zwischen den Halbleiter-Dies120a und120b und der Kappe190 angeordnet ist. Bei einigen Ausführungsformen ist eine erste Oberseite der ersten isolierenden Verkapselung130a' im Wesentlichen auf gleicher Höhe mit einer zweiten Oberseite der zweiten isolierenden Verkapselung160 . Bei einigen Ausführungsformen weist die CoWoS-Package-Struktur P1 weiterhin eine Unterfüllung UF2 auf, die zwischen dem Interposer INT und dem Verdrahtungssubstrat150 angeordnet ist, wobei die Unterfüllung UF2 seitlich mit der zweiten isolierenden Verkapselung160 verkapselt ist. - Wie weiterhin in
7 gezeigt ist, kann die Kappe190 eine metallische Platte mit einer günstigen Wärmeleitfähigkeit und Strukturfestigkeit sein. Ein Mindestabstand D zwischen der Kappe190 und dem Verdrahtungssubstrat150 ist größer als eine maximale Dicke T1 der zweiten isolierenden Verkapselung160 . Bei einigen Ausführungsformen ist der Mindestabstand D zwischen der Kappe190 und dem Verdrahtungssubstrat150 im Wesentlichen gleich einer Summe aus der maximalen Dicke T1 der zweiten Verkapselung160 und einer Dicke T2 des thermischen Grenzflächenmaterials170 . Der Mindestabstand D zwischen der Kappe190 und dem Verdrahtungssubstrat150 kann etwa 800 µm bis etwa 1200 µm betragen, die maximale Dicke T2 der zweiten Verkapselung160 kann etwa 600 µm bis etwa 900 µm betragen, und die Dicke T1 des thermischen Grenzflächenmaterials170 kann etwa 50 µm bis etwa 300 µm betragen. - Da die vereinzelte Struktur SS seitlich mit der isolierenden Verkapselung
160 verkapselt ist, kann eine Verformung der CoWoS-Package-Struktur P1 beherrscht werden. Außerdem können das Problem der Schichtablösung des Klebstoffs180 sowie das Problem der Rissbildung der leitfähigen Kontakthügel122a und122b , das durch die Verformung der CoWoS-Package-Struktur P1 entsteht, minimiert werden. - Die
8 bis12 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - In den
7 und8 ist eine CoWoS-Package-Struktur P2, die in8 gezeigt ist, der in7 gezeigten CoWoS-Package-Struktur P1 ähnlich, mit der Ausnahme, dass die CoWoS-Package-Struktur P2 außerdem eine erste Metallschicht M1, die zwischen dem thermischen Grenzflächenmaterial170 und dem Halbleiter-Die120a angeordnet ist, und eine zweite Metallschicht M2 aufweist, die zwischen dem thermischen Grenzflächenmaterial170 und der Kappe190 angeordnet ist. Bei der vorliegenden Ausführungsform bedeckt die erste Metallschicht M1 die Rückseite des Halbleiter-Dies120a und Teile der isolierenden Verkapselung130a' , während die Rückseiten der Halbleiter-Dies120b und die Oberseite der isolierenden Verkapselung130a' nicht von der ersten Metallschicht M1 bedeckt sind. Bei der vorliegenden Ausführungsform bedeckt die zweite Metallschicht M2 einen Teil des thermischen Grenzflächenmaterials170 und ist direkt über der ersten Metallschicht M1 angeordnet, wobei die zweite Metallschicht M2 den Klebstoff180 nicht bedeckt. Das Material für die erste Metallschicht M1 und die zweite Metallschicht M2 ist zum Beispiel ein leitfähiges Material oder Metall, wie etwa Gold, Indium, Kupfer, Silber, eine Titan-Gold-Legierung, Blei, Zinn, Nickel-Vanadium oder eine Kombination davon. - Der Bedeckungsgrad der ersten Metallschicht M1 und der zweiten Metallschicht M2 kann entsprechend den Entwurfsanforderungen modifiziert werden. Entsprechend den Entwurfsanforderungen kann die erste Metallschicht M1 nicht nur die Rückseite des Halbleiter-Dies
120a , sondern auch die Rückseiten der Halbleiter-Dies120b bedecken. - In den
7 und9 ist eine CoWoS-Package-Struktur P3, die in9 gezeigt ist, der in7 gezeigten CoWoS-Package-Struktur P1 ähnlich, mit der Ausnahme, dass die CoWoS-Package-Struktur P3 außerdem eine erste Metallschicht M1', die zwischen dem thermischen Grenzflächenmaterial170 und dem Halbleiter-Die120a angeordnet ist, und eine zweite Metallschicht M2' aufweist, die zwischen dem thermischen Grenzflächenmaterial170 und der Kappe190 angeordnet ist. Bei der vorliegenden Ausführungsform bedeckt die erste Metallschicht M1' vollständig die Oberseite der isolierenden Verkapselung130a' , die Oberseite der isolierenden Verkapselung160 und die Halbleiter-Dies120a und120b . Bei der vorliegenden Ausführungsform bedeckt die zweite Metallschicht M2' vollständig die Oberseite des thermischen Grenzflächenmaterials170 und die Oberseite des Klebstoffs180 . Mit anderen Worten, das thermische Grenzflächenmaterial170 und der Klebstoff180 sind durch die erste Metallschicht M1' von der vereinzelten Struktur SS und der isolierenden Verkapselung160 beabstandet, während das thermische Grenzflächenmaterial170 und der Klebstoff180 durch die zweite Metallschicht M2' von der Kappe190 beabstandet sind. Das Material für die erste Metallschicht M1' und die zweite Metallschicht M2' ist zum Beispiel ein leitfähiges Material oder Metall, wie etwa Gold, Indium, Kupfer, Silber, eine Titan-Gold-Legierung, Blei, Zinn, Nickel-Vanadium oder eine Kombination davon. - Die vorgenannten Metallschichten M1, M2, M1' und M2' können außerdem das Wärmeableitungsverhalten der CoWoS-Package-Strukturen P2 und P3 verbessern.
- In
10 ist eine Package-Struktur gezeigt, die die CoWoS-Package-Struktur P1, eine Unterfüllung UF3 und eine Leiterplatte200 (z. B. eine gedruckte Leiterplatte) umfasst. Die CoWoS-Package-Struktur P1 ist auf der Leiterplatte200 angeordnet und ist durch die leitfähigen Anschlüsse152 mit der Leiterplatte200 elektrisch verbunden. Die Unterfüllung UF3 füllt einen Spalt zwischen der CoWoS-Package-Struktur P1 und der Leiterplatte200 , um die leitfähigen Anschlüsse152 zu verkapseln. Die leitfähigen Anschlüsse152 sind mit der Unterfüllung UF3 seitlich verkapselt und dadurch geschützt, sodass eine Beschädigung der leitfähigen Anschlüsse152 durch eine CTE-Diskrepanz zwischen der CoWoS-Package-Struktur P1 und der Leiterplatte200 vermieden werden kann. Dadurch kann die Zuverlässigkeit der leitfähigen Anschlüsse152 verbessert werden. - Bei einigen Ausführungsformen füllt die Unterfüllung UF3 nicht nur den Spalt zwischen der CoWoS-Package-Struktur P1 und der Leiterplatte
200 , sondern sie bedeckt auch Seitenwände der CoWoS-Package-Struktur P1 sowie Seitenwände des Verdrahtungssubstrats150 . Wie in10 gezeigt ist, füllt die Unterfüllung UF3 nicht nur den Spalt zwischen der CoWoS-Package-Struktur P1 und der Leiterplatte200 , sondern sie bedeckt auch Seitenwände des Verdrahtungssubstrats150 . - In
10 ist zwar gezeigt, dass die CoWoS-Package-Struktur P1 auf die Leiterplatte200 montiert wird, aber die vorliegende Ausführungsform ist nicht darauf beschränkt. Es können auch andere Arten von CoWoS-Package-Strukturen, wie etwa die in8 gezeigte CoWoS-Package-Struktur P2 oder die in9 gezeigte CoWoS-Package-Struktur P3, auf die Leiterplatte200 montiert werden. - In
11 ist eine Package-Struktur gezeigt, die eine CoWoS-Package-Struktur P4, eine Leiterplatte200 (z. B. eine gedruckte Leiterplatte) und eine Kontaktleiste300 , die zwischen dem Verdrahtungssubstrat150 der CoWoS-Package-Struktur P4 und der Leiterplatte200 angeordnet ist, umfasst, wobei das Verdrahtungssubstrat150 der CoWoS-Package-Struktur P4 durch die Kontaktleiste300 mit der Leiterplatte200 elektrisch verbunden ist. Die in11 gezeigte Package-Struktur weist keine Unterfüllung zwischen der Leiterplatte200 und der Kontaktleiste300 auf. - Wie in
11 gezeigt ist, ist die CoWoS-Package-Struktur P4 gegenüber der in7 gezeigten CoWoS-Package-Struktur P1 modifiziert. Die CoWoS-Package-Struktur P4 ist der CoWoS-Package-Struktur P1 ähnlich, mit der Ausnahme, dass die CoWoS-Package-Struktur P4 keine leitfähigen Anschlüsse (d. h., die in7 gezeigten leitfähigen Anschlüsse152 ) aufweist. Die Kontaktleiste300 weist mehrere leitfähige Stifte310 auf, die in Kontakt mit Leitungen in dem Verdrahtungssubstrat150 und der Leiterplatte200 sind. Bei einigen Ausführungsformen weist die Kontaktleiste300 Pogo-Pins auf, die in einer Matrix angeordnet sind, wobei die Pogo-Pins in Kontakt mit den Leitungen in dem Verdrahtungssubstrat150 und der Leiterplatte200 sind und mit diesen elektrisch verbunden sind. - In
11 ist zwar gezeigt, dass die CoWoS-Package-Struktur P4 auf die Leiterplatte200 montiert wird, aber die vorliegende Ausführungsform ist nicht darauf beschränkt. Es können auch andere Arten von CoWoS-Package-Strukturen mittels der Kontaktleiste300 auf die Leiterplatte200 montiert werden. Bei einigen Ausführungsformen kann eine CoWoS-Package-Struktur, die gegenüber der in8 gezeigten CoWoS-Package-Struktur P2 modifiziert ist, mittels der Kontaktleiste300 auf die Leiterplatte200 montiert werden, wobei die gegenüber der CoWoS-Package-Struktur P2 modifizierte CoWoS-Package-Struktur keine leitfähigen Anschlüsse (z. B. die in8 gezeigten leitfähigen Anschlüsse152 ) aufweist. Bei einigen alternativen Ausführungsformen kann eine CoWoS-Package-Struktur, die gegenüber der in9 gezeigten CoWoS-Package-Struktur P3 modifiziert ist, mittels der Kontaktleiste300 auf die Leiterplatte200 montiert werden, wobei die gegenüber der CoWoS-Package-Struktur P3 modifizierte CoWoS-Package-Struktur keine leitfähigen Anschlüsse (z. B. die in9 gezeigten leitfähigen Anschlüsse152 ) aufweist. - In den
7 und12 ist eine CoWoS-Package-Struktur P5, die in12 gezeigt ist, der in7 gezeigten CoWoS-Package-Struktur P1 ähnlich, mit der Ausnahme, dass die CoWoS-Package-Struktur P5 außerdem eine Verstärkungsstruktur165 aufweist, die in die isolierende Verkapselung160 eingebettet ist. Die Verstärkungsstruktur165 ist auf dem Verdrahtungssubstrat150 angeordnet und umschließt die vereinzelte Struktur SS. Die Verstärkungsstruktur165 ist durch die isolierende Verkapselung160 von der vereinzelten Struktur SS beabstandet. Die Verstärkungsstruktur165 ist in Kontakt mit dem Klebstoff180 und wird von diesem bedeckt. Außerdem ist eine Dicke der Verstärkungsstruktur165 im Wesentlichen gleich der Dicke (d. h., der in7 gezeigten Dicke T2) der isolierenden Verkapselung160 . - Die
13A bis13G sind Draufsichten, die verschiedene Verstärkungsstrukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - In den
13A bis13G sind verschiedene Verstärkungsstrukturen165 dargestellt. Bei einigen Ausführungsformen, die in13A gezeigt sind, umfasst die Verstärkungsstruktur165 eine einzige ringförmige Struktur, und die Halbleiter-Dies120a und120b werden von der einzigen ringförmigen Struktur umschlossen. Bei einigen weiteren Ausführungsformen, die in13B gezeigt sind, umfasst die Verstärkungsstruktur165 ein Paar C-förmige Strukturen, und die Halbleiter-Dies120a und120b werden von dem Paar C-förmige Strukturen umschlossen. Bei einigen alternativen Ausführungsformen, die in13C gezeigt sind, umfasst die Verstärkungsstruktur165 eine Gruppe von stabförmigen Strukturen, die ein Paar horizontale stabförmige Strukturen und ein Paar vertikale stabförmige Strukturen umfassen, und die Halbleiter-Dies120a und120b werden von der Gruppe von stabförmigen Strukturen umschlossen. Bei einigen Ausführungsformen, die in13D gezeigt sind, umfasst die Verstärkungsstruktur165 eine innere ringförmige Struktur und eine äußere ringförmige Struktur, die die innere ringförmige Struktur umschließt, und die Halbleiter-Dies120a und120b werden von der inneren und der äußeren ringförmigen Struktur umschlossen. Bei einigen weiteren Ausführungsformen, die in13E gezeigt sind, umfasst die Verstärkungsstruktur165 ein Paar vertikale stabförmige Strukturen, und die Halbleiter-Dies120a und120b sind zwischen dem Paar vertikale stabförmige Strukturen angeordnet. Bei einigen alternativen Ausführungsformen, die in13F gezeigt sind, umfasst die Verstärkungsstruktur165 ein Paar horizontale stabförmige Strukturen, und die Halbleiter-Dies120a und120b sind zwischen dem Paar horizontale stabförmige Strukturen angeordnet. Bei einigen alternativen Ausführungsformen, die in13G gezeigt sind, umfasst die Verstärkungsstruktur165 ein Paar L-förmige Strukturen, und die Halbleiter-Dies120a und120b sind zwischen dem Paar L-förmige Strukturen angeordnet. - In der vorliegenden Erfindung sind die Form, die Aufteilung und die Abmessungen der Verstärkungsstruktur
165 nicht beschränkt. Es können auch andere Arten von Verstärkungsstrukturen verwendet werden, die in den13A bis13G nicht dargestellt sind. - Die
14 und15 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen alternativen Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - In den
12 und14 ist eine Package-Struktur P6, die in14 gezeigt ist, der in12 gezeigten Package-Struktur P5 ähnlich, mit der Ausnahme, dass die Package-Struktur P6 außerdem Schrauben400 aufweist, die die Kappe190 und den Klebstoff180 durchdringen, wobei die Kappe190 mittels der Schrauben400 an der Verstärkungsstruktur165 befestigt ist. - In
15 ist die in14 gezeigte Package-Struktur P6 der in12 gezeigten Package-Struktur P5 ähnlich, mit der Ausnahme, dass die Package-Struktur P6 außerdem Schrauben500 aufweist, die die Kappe190 , den Klebstoff180 und die Verstärkungsstruktur165 durchdringen, wobei die Kappe190 mittels der Schrauben500 an der Verstärkungsstruktur165 und dem Verdrahtungssubstrat150 befestigt ist. - Die
16A bis16E sind Draufsichten, die verschiedene Verstärkungsstrukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - In den
16A bis16E sind verschiedene Verstärkungsstrukturen165 dargestellt, die mittels der Schrauben400 oder500 befestigt sind. Bei einigen Ausführungsformen, die in16A gezeigt sind, umfasst die Verstärkungsstruktur165 eine einzige ringförmige Struktur, die mittels der Schrauben400 oder500 befestigt ist, und die Halbleiter-Dies120a und120b werden von der einzigen ringförmigen Struktur umschlossen. Bei einigen weiteren Ausführungsformen, die in16B gezeigt sind, umfasst die Verstärkungsstruktur165 ein Paar C-förmige Strukturen, die mittels der Schrauben400 oder500 befestigt sind, und die Halbleiter-Dies120a und120b werden von dem Paar C-förmige Strukturen umschlossen. Bei einigen alternativen Ausführungsformen, die in16C gezeigt sind, umfasst die Verstärkungsstruktur165 eine Gruppe von stabförmigen Strukturen, die ein Paar horizontale stabförmige Strukturen und ein Paar vertikale stabförmige Strukturen umfassen, die mittels der Schrauben400 oder500 befestigt sind, und die Halbleiter-Dies120a und120b werden von der Gruppe von stabförmigen Strukturen umschlossen. Bei einigen anderen Ausführungsformen, die in16D gezeigt sind, umfasst die Verstärkungsstruktur165 ein Paar vertikale stabförmige Strukturen, die mittels der Schrauben400 oder500 befestigt sind, und die Halbleiter-Dies120a und120b sind zwischen dem Paar vertikale stabförmige Strukturen angeordnet. Bei einigen alternativen Ausführungsformen, die in16E gezeigt sind, umfasst die Verstärkungsstruktur165 ein Paar horizontale stabförmige Strukturen, die mittels der Schrauben400 oder500 befestigt sind, und die Halbleiter-Dies120a und120b sind zwischen dem Paar horizontale stabförmige Strukturen angeordnet. - In der vorliegenden Erfindung sind die Form, die Aufteilung und die Abmessungen der Verstärkungsstruktur
165 nicht beschränkt. Es können auch andere Arten von Verstärkungsstrukturen verwendet werden, die in den16A bis16E nicht dargestellt sind. - Die
17 bis21 sind Schnittansichten, die verschiedene Package-Strukturen gemäß einigen weiteren Ausführungsformen der vorliegenden Erfindung schematisch darstellen. - In
17 ist eine Package-Struktur P8, die in17 gezeigt ist, der in11 gezeigten Package-Struktur P4 ähnlich, mit der Ausnahme, dass die Package-Struktur P8 außerdem eine Verstärkungsstruktur165 , die in die isolierende Verkapselung160 eingebettet ist, und Schrauben600 aufweist, die die Kappe190 , den Klebstoff180 , die Verstärkungsstruktur165 , das Verdrahtungssubstrat150 , die Kontaktleiste300 und die Leiterplatte200 durchdringen. - In
18 ist eine Package-Struktur P9 der in17 gezeigten Package-Struktur P8 ähnlich, mit der Ausnahme, dass die Package-Struktur P9 außerdem eine Kappe190a aufweist, die ein besseres Wärmeableitungsverhalten hat. Die Kappe190a kann als eine Wärmesenke dienen und funktionieren. Die Kappe190a kann eine Grundplatte192 und mehrere Wärmeableitungsfinnen194 aufweisen, die aus der Grundplatte192 nach oben herausragen. - In
19 ist eine Package-Struktur P10 der in17 gezeigten Package-Struktur P8 ähnlich, mit der Ausnahme, dass die Kappe190 mittels eines thermischen Grenzflächenmaterials170a an der isolierenden Verkapselung160 , der Verstärkungsstruktur165 und der vereinzelten Struktur SS befestigt ist. Mit anderen Worten, die Oberseite der vereinzelten Struktur SS und die Oberseite der isolierenden Verkapselung160 sind vollständig mit dem thermischen Grenzflächenmaterial170a bedeckt, und der in17 gezeigte Klebstoff180 wird nicht aufgebracht. - In
20 ist eine Package-Struktur P11 der in18 gezeigten Package-Struktur P9 ähnlich, mit der Ausnahme, dass die Kappe190a mittels des thermischen Grenzflächenmaterials170a an der isolierenden Verkapselung160 , der Verstärkungsstruktur165 und der vereinzelten Struktur SS befestigt ist. Mit anderen Worten, die Oberseite der vereinzelten Struktur SS und die Oberseite der isolierenden Verkapselung160 sind vollständig mit dem thermischen Grenzflächenmaterial170a bedeckt, und der in18 gezeigte Klebstoff180 wird nicht aufgebracht. - In
21 ist eine Package-StrukturP12 der in7 gezeigten CoWoS-Package-Struktur P1 ähnlich, mit der Ausnahme, dass die Package-StrukturP12 eine thermisch verbesserte Kappe190b aufweist, wobei die Kappe190b einen Einlass191 , einen Auslass193 und Strömungskanäle195 aufweist, wobei die Strömungskanäle195 mit dem Einlass191 und dem Auslass193 verbunden sind, und ein Kühlmittel C über den Einlass191 in den Strömungskanal195 gelangt und den Strömungskanal195 über den Auslass193 verlässt. Bei einigen Ausführungsformen sind Seitenwände der isolierenden Verkapselung130a' im Wesentlichen zu den Seitenwänden des Interposers INT ausgerichtet. - Wie außerdem in
21 gezeigt ist, kann die Package-StrukturP12 weiterhin einen wasserdichten Ring197 (z. B. einen O-Ring) aufweisen, der zwischen der Kappe190b und der isolierenden Verkapselung160 angeordnet ist, sodass das Kühlmittel C in dem Strömungskanal195 eingeschlossen werden kann. Außerdem kann die Package-StrukturP12 weiterhin ein rückseitiges Metall198 und ein Lötmaterial199 auf dem rückseitigen Metall198 aufweisen, wobei das rückseitige Metall198 die vereinzelte Struktur SS und Teile der isolierenden Verkapselung160 bedeckt und das Lötmaterial199 auf dem rückseitigen Metall198 angeordnet ist und zwischen das rückseitige Metall198 und die Kappe190b geschichtet ist. Die Kappe190b wird mittels des rückseitigen Metalls198 und des Lötmaterials199 auf der vereinzelten Struktur SS befestigt und wird mittels des Klebstoffs180 an die isolierende Verkapselung160 angeklebt. - Da bei den vorstehenden Ausführungsformen die vereinzelte Struktur SS seitlich mit der isolierenden Verkapselung
160 verkapselt wird, wird eine Verformung der Package-Strukturen P1 bis P12 fachgerecht beherrscht. Außerdem können das Problem der Schichtablösung, das bei den Package-Strukturen P1 bis P12 auftrat, sowie das Problem der Rissbildung der leitfähigen Kontakthügel (d. h., der Kontakthügel122a und122b ) minimiert werden. Die isolierende Verkapselung160 in den Package-Strukturen P1 bis P12 stellt eine vorteilhafte Abstützung für die Kappe190 ,190a oder190b bereit, und daher können die Herstellungsausbeuten der Package-Strukturen P1 bis P12 steigen. - Gemäß einigen Ausführungsformen der Erfindung wird eine Struktur mit einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist und mit diesem elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist und mit diesem elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist; und einer Kappe bereitgestellt. Der Halbleiter-Die ist seitlich mit der ersten isolierenden Verkapselung verkapselt. Der Halbleiter-Die und die erste isolierende Verkapselung sind seitlich mit der zweiten isolierenden Verkapselung verkapselt. Eine Oberseite der ersten isolierenden Verkapselung ist im Wesentlichen auf gleicher Höhe mit einer Oberseite der zweiten isolierenden Verkapselung und einer Oberfläche des Halbleiter-Dies. Die Kappe ist auf dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung angeordnet. Bei einigen Ausführungsformen weist die Struktur weiterhin einen Klebstoff, der zwischen der zweiten isolierenden Verkapselung und der Kappe angeordnet ist; und ein thermisches Grenzflächenmaterial auf, das zwischen dem Halbleiter-Die und der Kappe angeordnet ist. Bei einigen Ausführungsformen weist die Struktur weiterhin eine erste Metallschicht, die zwischen dem thermischen Grenzflächenmaterial und dem Halbleiter-Die angeordnet ist; und eine zweite Metallschicht auf, die zwischen dem thermischen Grenzflächenmaterial und der Kappe angeordnet ist. Bei einigen Ausführungsformen weist die Kappe einen Einlass, einen Auslass und Strömungskanäle auf, wobei die Strömungskanäle mit dem Einlass und dem Auslass verbunden sind und ein Kühlmittel über den Einlass in den Strömungskanal gelangt und den Strömungskanal über den Auslass verlässt. Bei einigen Ausführungsformen sind Seitenwände der ersten isolierenden Verkapselung im Wesentlichen zu Seitenwänden des Interposers ausgerichtet. Bei einigen Ausführungsformen ist eine erste Oberseite der ersten isolierenden Verkapselung im Wesentlichen auf gleicher Höhe mit einer zweiten Oberseite der zweiten isolierenden Verkapselung. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Unterfüllung auf, die zwischen dem Interposer und dem Verdrahtungssubstrat angeordnet ist, wobei die Unterfüllung seitlich mit der zweiten isolierenden Verkapselung verkapselt ist. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Verstärkungsstruktur auf, die in die zweite isolierende Verkapselung eingebettet ist. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Leiterplatte und eine Kontaktleiste auf, die zwischen dem Verdrahtungssubstrat und der Leiterplatte angeordnet ist, wobei das Verdrahtungssubstrat über die Kontaktleiste mit der Leiterplatte elektrisch verbunden ist.
- Gemäß einigen weiteren Ausführungsformen der Erfindung wird eine Struktur mit einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist; einer Unterfüllung, die zwischen das Verdrahtungssubstrat und den Interposer gefüllt ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist; und einer Wärmesenke bereitgestellt. Der Interposer ist über erste leitfähige Kontakthügel mit dem Verdrahtungssubstrat elektrisch verbunden. Der Halbleiter-Die ist über zweite leitfähige Kontakthügel mit dem Interposer elektrisch verbunden. Die erste isolierende Verkapselung verkapselt den Halbleiter-Die und die zweiten leitfähigen Kontakthügel seitlich. Die Unterfüllung verkapselt die ersten leitfähigen Kontakthügel seitlich. Die zweite isolierende Verkapselung verkapselt die erste isolierende Verkapselung und die Unterfüllung seitlich. Die Wärmesenke ist mittels eines thermischen Grenzflächenmaterials an dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung befestigt. Bei einigen Ausführungsformen weist die Struktur weiterhin einen Klebstoff auf, der zwischen der zweiten isolierenden Verkapselung und der Kappe angeordnet ist, wobei der Klebstoff das thermische Grenzflächenmaterial umschließt und kontaktiert. Bei einigen Ausführungsformen sind Seitenwände der ersten isolierenden Verkapselung im Wesentlichen zu Seitenwänden des Interposers ausgerichtet und eine erste Oberseite der ersten isolierenden Verkapselung ist im Wesentlichen auf gleicher Höhe mit einer zweiten Oberseite der zweiten isolierenden Verkapselung. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Leiterplatte auf, wobei das Verdrahtungssubstrat mit der Leiterplatte elektrisch verbunden ist. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Kontaktleiste auf, die zwischen dem Verdrahtungssubstrat und der Leiterplatte angeornet ist, wobei das Verdrahtungssubstrat über die Kontaktleiste mit der Leiterplatte elektrisch verbunden ist. Bei einigen Ausführungsformen weist die Struktur weiterhin eine Verstärkungsstruktur auf, die in die zweite isolierende Verkapselung eingebettet ist. Bei einigen Ausführungsformen ist die Wärmesenke mittels Schrauben an der Verstärkungsstruktur befestigt. Bei einigen Ausführungsformen ist die Wärmesenke mittels Schrauben an der Verstärkungsstruktur und dem Verdrahtungssubstrat befestigt.
- Gemäß einigen weiteren Ausführungsformen der Erfindung wird eine Struktur mit einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist und mit diesem elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist und mit diesem elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist; und einer Kappe bereitgestellt. Der Halbleiter-Die ist seitlich mit der ersten isolierenden Verkapselung verkapselt. Der Halbleiter-Die und die erste isolierende Verkapselung sind seitlich mit der zweiten isolierenden Verkapselung verkapselt. Die Kappe ist auf dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung angeordnet, wobei ein Mindestabstand zwischen der Kappe und dem Verdrahtungssubstrat größer als eine maximale Dicke der zweiten isolierenden Verkapselung ist. Bei einigen Ausführungsformen weist die Struktur weiterhin ein thermisches Grenzflächenmaterial auf, das zwischen dem Halbleiter-Die und der Kappe angeordnet ist. Bei einigen Ausführungsformen ist der Mindestabstand zwischen der Kappe und dem Verdrahtungssubstrat im Wesentlichen gleich einer Summe aus der maximalen Dicke der zweiten isolierenden Verkapselung und einer Dicke des thermischen Grenzflächenmaterials.
- Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
Claims (20)
- Struktur mit: einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist und mit diesem elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist und mit diesem elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist, wobei der Halbleiter-Die seitlich mittels der ersten isolierenden Verkapselung verkapselt ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist, wobei der Halbleiter-Die und die erste isolierende Verkapselung seitlich mittels der zweiten isolierenden Verkapselung verkapselt sind; und einer Kappe, die auf dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung angeordnet ist, wobei eine Oberseite der ersten isolierenden Verkapselung im Wesentlichen auf gleicher Höhe mit einer Oberseite der zweiten isolierenden Verkapselung und einer Oberfläche des Halbleiter-Dies ist.
- Struktur nach
Anspruch 1 , die weiterhin Folgendes aufweist: einen Klebstoff, der zwischen der zweiten isolierenden Verkapselung und der Kappe angeordnet ist; und ein thermisches Grenzflächenmaterial, das zwischen dem Halbleiter-Die und der Kappe angeordnet ist. - Struktur nach
Anspruch 2 , die weiterhin Folgendes aufweist: eine erste Metallschicht, die zwischen dem thermischen Grenzflächenmaterial und dem Halbleiter-Die angeordnet ist; und eine zweite Metallschicht, die zwischen dem thermischen Grenzflächenmaterial und der Kappe angeordnet ist. - Struktur nach einem der vorhergehenden Ansprüche, wobei die Kappe einen Einlass, einen Auslass und Strömungskanäle aufweist, wobei die Strömungskanäle mit dem Einlass und dem Auslass verbunden sind und ein Kühlmittel über den Einlass in den Strömungskanal gelangt und den Strömungskanal über den Auslass verlässt.
- Struktur nach einem der vorhergehenden Ansprüche, wobei Seitenwände der ersten isolierenden Verkapselung im Wesentlichen zu Seitenwänden des Interposers ausgerichtet sind.
- Struktur nach einem der vorhergehenden Ansprüche, wobei eine erste Oberseite der ersten isolierenden Verkapselung im Wesentlichen auf gleicher Höhe mit einer zweiten Oberseite der zweiten isolierenden Verkapselung ist.
- Struktur nach einem der vorhergehenden Ansprüche, die weiterhin eine Unterfüllung aufweist, die zwischen dem Interposer und dem Verdrahtungssubstrat angeordnet ist, wobei die Unterfüllung seitlich mittels der zweiten isolierenden Verkapselung verkapselt ist.
- Struktur nach einem der vorhergehenden Ansprüche, die weiterhin eine Verstärkungsstruktur aufweist, die in die zweite isolierende Verkapselung eingebettet ist.
- Struktur nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: eine Leiterplatte; und eine Kontaktleiste, die zwischen dem Verdrahtungssubstrat und der Leiterplatte angeordnet ist, wobei das Verdrahtungssubstrat über die Kontaktleiste mit der Leiterplatte elektrisch verbunden ist.
- Struktur mit: einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist, wobei der Interposer über erste leitfähige Kontakthügel mit dem Verdrahtungssubstrat elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist, wobei der Halbleiter-Die über zweite leitfähige Kontakthügel mit dem Interposer elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist, wobei die erste isolierende Verkapselung den Halbleiter-Die und die zweiten leitfähigen Kontakthügel seitlich verkapselt; einer Unterfüllung, die zwischen das Verdrahtungssubstrat und den Interposer gefüllt ist, wobei die Unterfüllung die ersten leitfähigen Kontakthügel seitlich verkapselt; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist, wobei die zweite isolierende Verkapselung die erste isolierende Verkapselung und die Unterfüllung seitlich verkapselt; und einer Wärmesenke, die mittels eines thermischen Grenzflächenmaterials an dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung befestigt ist.
- Struktur nach
Anspruch 10 , die weiterhin einen Klebstoff aufweist, der zwischen der zweiten isolierenden Verkapselung und der Kappe angeordnet ist, wobei der Klebstoff das thermische Grenzflächenmaterial umschließt und kontaktiert. - Struktur nach
Anspruch 10 oder11 , wobei Seitenwände der ersten isolierenden Verkapselung im Wesentlichen zu Seitenwänden des Interposers ausgerichtet sind und eine erste Oberseite der ersten isolierenden Verkapselung im Wesentlichen auf gleicher Höhe mit einer zweiten Oberseite der zweiten isolierenden Verkapselung ist. - Struktur nach einem der
Ansprüche 10 bis12 , die weiterhin eine Leiterplatte aufweist, wobei das Verdrahtungssubstrat mit der Leiterplatte elektrisch verbunden ist. - Struktur nach
Anspruch 13 , die weiterhin eine Kontaktleiste aufweist, die zwischen dem Verdrahtungssubstrat und der Leiterplatte angeordnet ist, wobei das Verdrahtungssubstrat über die Kontaktleiste mit der Leiterplatte elektrisch verbunden ist. - Struktur nach einem der
Ansprüche 10 bis14 , die weiterhin eine Verstärkungsstruktur aufweist, die in die zweite isolierende Verkapselung eingebettet ist. - Struktur nach
Anspruch 15 , wobei die Wärmesenke mittels Schrauben an der Verstärkungsstruktur befestigt ist. - Struktur nach
Anspruch 15 oder16 , wobei die Wärmesenke mittels Schrauben an der Verstärkungsstruktur und dem Verdrahtungssubstrat befestigt ist. - Struktur mit: einem Verdrahtungssubstrat; einem Interposer, der auf dem Verdrahtungssubstrat angeordnet ist und mit diesem elektrisch verbunden ist; einem Halbleiter-Die, der auf dem Interposer angeordnet ist und mit diesem elektrisch verbunden ist; einer ersten isolierenden Verkapselung, die auf dem Interposer angeordnet ist, wobei der Halbleiter-Die seitlich mittels der ersten isolierenden Verkapselung verkapselt ist; einer zweiten isolierenden Verkapselung, die auf dem Verdrahtungssubstrat angeordnet ist, wobei der Halbleiter-Die und die erste isolierende Verkapselung seitlich mittels der zweiten isolierenden Verkapselung verkapselt sind; und einer Kappe, die auf dem Halbleiter-Die, der ersten isolierenden Verkapselung und der zweiten isolierenden Verkapselung angeordnet ist, wobei ein Mindestabstand zwischen der Kappe und dem Verdrahtungssubstrat größer als eine maximale Dicke der zweiten isolierenden Verkapselung ist.
- Struktur nach
Anspruch 18 , die weiterhin ein thermisches Grenzflächenmaterial aufweist, das zwischen dem Halbleiter-Die und der Kappe angeordnet ist. - Struktur nach
Anspruch 19 , wobei der Mindestabstand zwischen der Kappe und dem Verdrahtungssubstrat im Wesentlichen gleich einer Summe aus der maximalen Dicke der zweiten isolierenden Verkapselung und einer Dicke des thermischen Grenzflächenmaterials ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/877,504 | 2020-05-19 | ||
US16/877,504 US11282825B2 (en) | 2020-05-19 | 2020-05-19 | Package structure |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102020114002A1 true DE102020114002A1 (de) | 2021-11-25 |
Family
ID=76921465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102020114002.9A Pending DE102020114002A1 (de) | 2020-05-19 | 2020-05-26 | Package-struktur |
Country Status (5)
Country | Link |
---|---|
US (2) | US11282825B2 (de) |
KR (1) | KR102417459B1 (de) |
CN (1) | CN113178432A (de) |
DE (1) | DE102020114002A1 (de) |
TW (1) | TWI729919B (de) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210059417A (ko) * | 2019-11-15 | 2021-05-25 | 삼성전자주식회사 | 보강 구조물을 갖는 반도체 패키지 |
US11282825B2 (en) * | 2020-05-19 | 2022-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure |
KR20220008097A (ko) * | 2020-07-13 | 2022-01-20 | 삼성전자주식회사 | 반도체 패키지 |
US11604211B1 (en) * | 2021-08-30 | 2023-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Testing device and method for integrated circuit package |
US11751334B2 (en) * | 2021-10-22 | 2023-09-05 | Nanya Technology Corporation | Semiconductor device with interface structure and method for fabricating the same |
US20230238360A1 (en) * | 2022-01-21 | 2023-07-27 | Mediatek Inc. | Semiconductor package assembly and electronic device |
US20240063079A1 (en) * | 2022-08-19 | 2024-02-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package with Improved Heat Dissipation Efficiency and Method for Forming the Same |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6486562B1 (en) | 1999-06-07 | 2002-11-26 | Nec Corporation | Circuit device with bonding strength improved and method of manufacturing the same |
WO2015183884A2 (en) | 2014-05-27 | 2015-12-03 | Invensas Corporation | Integrated circuit assemblies with reinforcement frames, and methods of manufacture |
US20160037680A1 (en) | 2014-08-04 | 2016-02-04 | National Center For Advanced Packaging Co., Ltd. | Heat dissipation solution for advanced chip packages |
DE102017122096A1 (de) | 2016-11-14 | 2018-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gehäusetrukturen und Ausbildungsverfahren |
US20180190638A1 (en) | 2016-12-30 | 2018-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | CoWoS Structures and Method of Forming the Same |
US20200027837A1 (en) | 2018-07-19 | 2020-01-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming chip package structure |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5866943A (en) * | 1997-06-23 | 1999-02-02 | Lsi Logic Corporation | System and method for forming a grid array device package employing electomagnetic shielding |
KR101817159B1 (ko) * | 2011-02-17 | 2018-02-22 | 삼성전자 주식회사 | Tsv를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법 |
KR20130015885A (ko) * | 2011-08-05 | 2013-02-14 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
KR20130094107A (ko) * | 2012-02-15 | 2013-08-23 | 삼성전자주식회사 | 열 분산기를 갖는 반도체 패키지 및 그 형성 방법 |
US9034695B2 (en) * | 2012-04-11 | 2015-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated thermal solutions for packaging integrated circuits |
US9991190B2 (en) | 2012-05-18 | 2018-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging with interposer frame |
US9287194B2 (en) | 2013-03-06 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging devices and methods for semiconductor devices |
US10418298B2 (en) * | 2013-09-24 | 2019-09-17 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming dual fan-out semiconductor package |
US10163754B2 (en) | 2013-12-26 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lid design for heat dissipation enhancement of die package |
US10037974B2 (en) | 2016-03-08 | 2018-07-31 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method of manufacturing the same |
US9960150B2 (en) * | 2016-06-13 | 2018-05-01 | Micron Technology, Inc. | Semiconductor device assembly with through-mold cooling channel formed in encapsulant |
US10770405B2 (en) * | 2017-05-31 | 2020-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermal interface material having different thicknesses in packages |
US10978373B2 (en) | 2018-06-19 | 2021-04-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device methods of manufacture |
KR102566974B1 (ko) | 2018-07-11 | 2023-08-16 | 삼성전자주식회사 | 반도체 패키지 |
US11282825B2 (en) * | 2020-05-19 | 2022-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure |
-
2020
- 2020-05-19 US US16/877,504 patent/US11282825B2/en active Active
- 2020-05-26 DE DE102020114002.9A patent/DE102020114002A1/de active Pending
- 2020-08-05 KR KR1020200098062A patent/KR102417459B1/ko active IP Right Grant
- 2020-08-21 TW TW109128535A patent/TWI729919B/zh active
- 2020-09-01 CN CN202010904589.3A patent/CN113178432A/zh active Pending
-
2022
- 2022-01-25 US US17/584,308 patent/US20220149030A1/en active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6486562B1 (en) | 1999-06-07 | 2002-11-26 | Nec Corporation | Circuit device with bonding strength improved and method of manufacturing the same |
WO2015183884A2 (en) | 2014-05-27 | 2015-12-03 | Invensas Corporation | Integrated circuit assemblies with reinforcement frames, and methods of manufacture |
US20160037680A1 (en) | 2014-08-04 | 2016-02-04 | National Center For Advanced Packaging Co., Ltd. | Heat dissipation solution for advanced chip packages |
DE102017122096A1 (de) | 2016-11-14 | 2018-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gehäusetrukturen und Ausbildungsverfahren |
US20180190638A1 (en) | 2016-12-30 | 2018-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | CoWoS Structures and Method of Forming the Same |
US20200027837A1 (en) | 2018-07-19 | 2020-01-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming chip package structure |
Also Published As
Publication number | Publication date |
---|---|
CN113178432A (zh) | 2021-07-27 |
KR20210143626A (ko) | 2021-11-29 |
US20220149030A1 (en) | 2022-05-12 |
KR102417459B1 (ko) | 2022-07-07 |
US20210366889A1 (en) | 2021-11-25 |
TW202145461A (zh) | 2021-12-01 |
TWI729919B (zh) | 2021-06-01 |
US11282825B2 (en) | 2022-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102020114002A1 (de) | Package-struktur | |
DE102018116743B4 (de) | Halbleiter-Bauelement und Verfahren | |
DE102019130567B4 (de) | Package mit brücken-die zum verbinden und verfahren zu dessen herstellung | |
DE102019103993B4 (de) | Package mit Dummy-Dies zum reduzieren von Wölbungen im Package und Herstellungsverfahren dafür | |
DE102018116729B3 (de) | Halbleiter-Bauelement-Package und Verfahren | |
DE102018130035B4 (de) | Package und verfahren | |
DE102016100274B4 (de) | Verfahren und packages für struktur eines dreidimensionalen chip-stackings | |
DE102019115952B4 (de) | Halbleiter-packages | |
DE102016100378B4 (de) | Verringerung einer rissbildung durch einstellen einer öffnungsgrösse in pop-packages | |
DE102019109690A1 (de) | Halbleiterstrukturen und Verfahren zu deren Herstellung | |
DE102012100796B4 (de) | Verfahren zur Herstellung einer Halbleiterstruktur | |
DE102019115275A1 (de) | Halbleiter-Interconnect-Struktur und Verfahren | |
DE102019109592B4 (de) | Die-stapel und deren ausbildungsverfahren | |
DE102020104147A1 (de) | Halbleiter-bauelemente und verfahren zu deren herstellung | |
DE102019117763A1 (de) | Seitenwandschutz für metallkontakthügel | |
DE10234208A1 (de) | Waferlevel-Stapelchippackung und Herstellungsverfahren hierfür | |
DE102018117689A1 (de) | Unterstützen von Info-Packages zum Reduzieren von Durchbiegung | |
DE102016101089B4 (de) | Mehrfachaufprallprozess zum Bonden | |
DE102020108542A1 (de) | Verstärkungs-package unter verwendung von verstärkungs-patches | |
DE102020119295A1 (de) | Halbleiterbauelemente und verfahren zur herstellung | |
DE102020113988A1 (de) | Integrierter-schaltkreis-package und verfahren | |
DE102020128415A1 (de) | Multi-level-stapelung von wafern und chips | |
DE102020133291A1 (de) | Packaged-halbleitervorrichtung mit flüssigkeitsgekühlter kappe und verfahren zu deren herstellung | |
DE102019126582A1 (de) | Ipd-module mit flexiblem verbindungsschema bei der kapselung | |
DE102017123326B4 (de) | Halbleiter-Packages und Verfahren zu deren Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0023460000 Ipc: H01L0023420000 |
|
R016 | Response to examination communication |