KR102417459B1 - 패키지 구조물 - Google Patents

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KR102417459B1
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원선 훙
쭝위 천
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/29299—Base material
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    • H01L2224/29299—Base material
    • H01L2224/29393—Base material with a principal constituent of the material being a solid not provided for in groups H01L2224/293 - H01L2224/29391, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/83424—Aluminium [Al] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
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Abstract

배선 기판, 배선 기판 상에 배치되고 이에 전기적으로 연결된 인터포저, 인터포저 상에 배치되고 이에 전기적으로 연결된 반도체 다이, 인터포저 상에 배치된 제 1 절연 인캡슐레이션, 배선 기판 상에 배치된 제 2 절연 인캡슐레이션 및 리드를 포함하는 구조물이 제공된다. 반도체 다이는 제 1 절연 인캡슐레이션에 의해 횡측으로 캡슐화된다. 반도체 다이 및 제 1 절연 인캡슐레이션은 제 2 절연 인캡슐레이션에 의해 횡측으로 캡슐화된다. 제 1 절연 인캡슐레이션의 최상면은 제 2 절연 인캡슐레이션의 최상면 및 반도체 다이의 표면과 실질적으로 동일 높이에 있다. 리드는 반도체 다이, 제 1 절연 인캡슐레이션 및 제 2 절연 인캡슐레이션 상에 배치된다.

Description

패키지 구조물{PACKAGE STRUCTURE}
본 발명은 패키지 구조물에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 이러한 직접 밀도의 향상은 최소 피처 크기의 반복된 축소로 인한 것으로, 이는 주어진 영역에 더욱 많은 컴포넌트들이 집적될 수 있도록 한다. 소형화, 높은 속도 및 큰 대역폭은 물론 낮은 전력 소비 및 레이턴시에 대한 요구가 최근 증가함에 따라, 반도체 다이의 더 작고 열적으로 향상된 패키징 기술에 대한 필요성이 증가하였다.
본 개시의 일부 실시예들에 따르면, 배선 기판, 배선 기판 상에 배치되고 이에 전기적으로 연결된 인터포저, 인터포저 상에 배치되고 이에 전기적으로 연결된 반도체 다이, 인터포저 상에 배치된 제 1 절연 인캡슐레이션, 및 배선 기판 상에 배치된 제 2 절연 인캡슐레이션 및 리드를 포함하는 구조물이 제공된다. 반도체 다이는 제 1 절연 인캡슐레이션에 의해 횡측으로 캡슐화된다. 반도체 다이 및 제 1 절연 인캡슐레이션은 제 2 절연 인캡슐레이션에 의해 횡측으로 캡슐화된다. 제 1 절연 인캡슐레이션의 최상면은 제 2 절연 인캡슐레이션의 최상면 및 반도체 다이의 표면과 실질적으로 동일 높이에 있다. 리드는 반도체 다이, 제 1 절연 인캡슐레이션 및 제 2 절연 인캡슐레이션 상에 배치된다. 일부 실시예들에서, 구조물은 제 2 절연 인캡슐레이션과 리드 사이에 배치된 접착제; 및 반도체 다이와 리드 사이에 배치된 열 전달 물질을 더 포함한다. 일부 실시예들에서, 구조물은 열 전달 물질과 반도체 다이 사이에 배치된 제 1 금속 층; 및 열 전달 물질과 리드 사이에 배치된 제 2 금속 층을 더 포함한다. 일부 실시예들에서, 리드는 입구, 출구 및 유동 채널을 포함하고, 유동 채널은 입구 및 출구와 연통되고, 냉각제가 입구를 통해 유동 채널로 들어가고 출구를 통해 유동 채널을 빠져나간다. 일부 실시예들에서, 제 1 절연 인캡슐레이션의 측벽은 인터포저의 측벽과 실질적으로 정렬된다. 일부 실시예들에서, 제 1 절연 인캡슐레이션의 제 1 최상면은 제 2 절연 인캡슐레이션의 제 2 최상면과 실질적으로 동일 높이에 있다. 일부 실시예들에서, 구조물은 인터포저와 배선 기판 사이에 배치된 언더필을 더 포함하며, 언더필은 제 2 절연 인캡슐레이션에 의해 횡측으로 캡슐화된다. 일부 실시예들에서, 구조물은 제 2 절연 인캡슐레이션 내에 매립된 보강 구조물을 더 포함한다. 일부 실시예들에서, 구조물은 회로 보드 및 배선 기판과 회로 보드 사이에 배치된 소켓 보드를 더 포함하고, 배선 기판은 소켓 보드를 통해 회로 보드에 전기적으로 연결된다.
본 개시의 일부 다른 실시예들에 따르면, 배선 기판, 배선 기판 상에 배치된 인터포저, 인터포저 상에 배치된 반도체 다이, 인터포저 상에 배치된 제 1 절연 인캡슐레이션, 배선 기판과 인터포저 사이에 충전된 언더필, 배선 기판 상에 배치된 제 2 절연 인캡슐레이션 및 히트 싱크를 포함하는 구조물이 제공된다. 인터포저는 제 1 전도성 범프를 통해 배선 기판에 전기적으로 연결된다. 반도체 다이는 제 2 전도성 범프를 통해 인터포저에 전기적으로 연결된다. 제 1 절연 인캡슐레이션은 반도체 다이 및 제 2 전도성 범프를 횡측으로 캡슐화한다. 언더필은 제 1 전도성 범프를 횡측으로 캡슐화한다. 제 2 절연 인캡슐레이션은 제 1 절연 인캡슐레이션 및 언더필을 횡측으로 캡슐화한다. 히트 싱크는 열 전달 물질을 통해 반도체 다이, 제 1 절연 인캡슐레이션 및 제 2 절연 인캡슐레이션에 부착된다. 일부 실시예들에서, 구조물은 제 2 절연 인캡슐레이션과 히트 싱크 사이에 배치된 접착제를 더 포함하고, 접착제는 열 전달 물질을 둘러싸고 이에 접촉한다. 일부 실시예들에서, 제 1 절연 인캡슐레이션의 측벽은 인터포저의 측벽과 실질적으로 정렬되고, 제 1 절연 인캡슐레이션의 제 1 최상면은 제 2 절연 인캡슐레이션의 제 2 최상면과 실질적으로 동일 높이에 있다. 일부 실시예들에서, 구조물은 회로 보드를 더 포함하며, 배선 기판은 회로 보드에 전기적으로 연결된다. 일부 실시예들에서, 구조물은 배선 기판과 회로 보드 사이에 배치된 소켓 보드를 더 포함하고, 배선 기판은 소켓 보드를 통해 회로 보드에 전기적으로 연결된다. 일부 실시예들에서, 구조물은 제 2 절연 인캡슐레이션 내에 매립된 보강 구조물을 더 포함한다. 일부 실시예들에서, 히트 싱크는 나사를 통해 보강 구조물에 고정된다. 일부 실시예들에서, 히트 싱크는 나사를 통해 보강 구조물 및 배선 기판에 고정된다.
본 개시의 일부 다른 실시예들에 따르면, 배선 기판, 배선 기판 상에 배치되고 이에 전기적으로 연결된 인터포저, 인터포저 상에 배치되고 이에 전기적으로 연결된 반도체 다이, 인터포저 상에 배치된 제 1 절연 인캡슐레이션, 배선 기판 상에 배치된 제 2 절연 인캡슐레이션 및 리드를 포함하는 구조물이 제공된다. 반도체 다이는 제 1 절연 인캡슐레이션에 의해 횡측으로 캡슐화된다. 반도체 다이 및 제 1 절연 인캡슐레이션은 제 2 절연 인캡슐레이션에 의해 횡측으로 캡슐화된다. 리드는 반도체 다이, 제 1 절연 인캡슐레이션 및 제 2 절연 인캡슐레이션 상에 배치되고, 리드와 배선 기판 사이의 최소 거리는 제 2 절연 인캡슐레이션의 최대 두께보다 크다. 일부 실시예들에서, 구조물은 반도체 다이와 리드 사이에 배치된 열 전달 물질을 더 포함한다. 일부 실시예들에서, 리드와 배선 기판 사이의 최소 거리는 제 2 절연 인캡슐레이션의 최대 두께와 열 전달 물질의 두께의 합과 실질적으로 동일하다.
아래에서 언급되는 실시예들에서, 개별화 구조물(SS)이 절연 인캡슐레이션(160)에 의해 횡측으로 캡슐화되기 때문에, 패키지 구조물(P1-P12)의 휨이 적절히 제어될 수 있다. 또한, 패키지 구조물(P1-P12)에서 발생하는 박리 문제 및 전도성 범프(즉, 범프(122a, 122b))의 크랙 문제가 최소화될 수 있다. 패키지 구조물(P1-P12) 내의 절연 인캡슐레이션(160)은 리드(190, 190a 또는 190b)에 대해 유리한 지지를 제공하고, 따라서 패키지 구조물(P1-P12)의 제조 수율이 증가할 수 있다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 7은 본 개시의 일부 실시예들에 따른 패키지 구조물을 제조하기 위한 공정 흐름을 개략적으로 도시하는 단면도이다.
도 8 내지 도 12는 본 개시의 일부 다른 실시예들에 따른 다양한 패키지 구조물을 개략적으로 도시하는 단면도이다.
도 13a 내지 도 13g는 본 개시의 일부 다른 실시예들에 따른 다양한 보강 구조물을 개략적으로 도시하는 평면도이다.
도 14 및 도 15는 본 개시의 일부 대안적인 실시예들에 따른 다양한 패키지 구조물을 개략적으로 도시하는 단면도이다.
도 16a 내지 도 16e는 본 개시의 일부 다른 실시예들에 따른 다양한 보강 구조물을 개략적으로 도시하는 평면도이다.
도 17 내지 도 21은 본 개시의 일부 다른 실시예들에 따른 다양한 패키지 구조물을 개략적으로 도시하는 단면도이다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
다른 피처 및 공정이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는, 재배선 층 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에서도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 포함하는 테스트 방법과 함께 사용될 수 있다.
도 1 내지 도 7은 본 개시의 일부 실시예들에 따른 패키지 구조물을 제조하기 위한 공정 흐름을 개략적으로 도시하는 단면도이다.
도 1을 참조하면, 어레이로 배열된 인터포저(INT)를 포함하는 인터포저 웨이퍼(W)가 제공된다. 인터포저 웨이퍼(W)는 다수의 실리콘 인터포저를 포함하는 실리콘 인터포저 웨이퍼 또는 다른 적절한 반도체 인터포저 웨이퍼일 수 있다. 인터포저 웨이퍼(W)는 기판(110), 기판(110)의 윗면에 배치된 범프 패드(112), 기판(110)의 아랫면에 배치된 범프 패드(114) 및 기판(110)을 관통하는 반도체 관통 비아(through semiconductor via; TSV)(116)를 포함할 수 있고, 여기서 범프 패드(112)는 TSV(116)를 통해 범프 패드(114)에 전기적으로 연결된다. 반도체 다이(120a) 및 반도체 다이(120b)가 인터포저 웨이퍼(W)의 표면에 제공되고 장착되어 반도체 다이(120a) 및 반도체 다이(120b)는 인터포저 웨이퍼(W)의 인터포저(INT)에 전기적으로 연결된다. 일부 실시예들에서, 반도체 다이(120a) 및 반도체 다이(120b)는 전도성 범프(122a) 및 전도성 범프(122b)를 통해 인터포저 웨이퍼(W)의 범프 패드(112)에 전기적으로 연결된다. 전도성 범프(122a)는 반도체 다이(120a)와 범프 패드(112) 사이에 위치하고, 전도성 범프(122b)는 반도체 다이(120b)와 범프 패드(112) 사이에 위치한다. 일부 실시예들에서, 전도성 범프(122a)는 반도체 다이(120a)가 인터포저 웨이퍼(W) 상에 장착되기 전에 반도체 다이(120a) 상에 형성될 수 있고, 전도성 범프(122b)는 반도체 다이(120b)가 인터포저 웨이퍼(W) 상에 장착되기 전에 반도체 다이(120b) 상에 형성될 수 있다. 전도성 범프(122a)는 어레이로 배열된 반도체 다이(120a)를 포함하는 반도체 웨이퍼 상에 수행되는 웨이퍼 레벨 범핑 공정을 통해 형성될 수 있고, 전도성 범프(122b)는 어레이로 배열된 반도체 다이(120b)를 포함하는 반도체 웨이퍼 상에 수행되는 다른 웨이퍼 레벨 범핑 공정을 통해 형성될 수 있다. 일부 실시예들에서, 반도체 다이(120a)는 로직 다이, 시스템 온 칩(System-on-Chip; SoC) 다이 또는 다른 적절한 반도체 다이를 포함하고, 반도체 다이(120b)는 각각 적층된 메모리 다이 또는 다른 적합한 반도체 다이를 갖는 고 대역폭 메모리(High Bandwidth Memory; HBM) 큐브를 포함한다.
일부 실시예들에서, 전도성 범프(122a) 및 전도성 범프(122b)는 마이크로 범프를 포함한다. 전도성 범프(122a) 및 전도성 범프(122b)는 각각 니켈(Ni) 캡으로 커버되는 구리(Cu) 기둥을 포함할 수 있고, 니켈(Ni) 캡은 솔더 물질을 통해 범프 패드(112)에 전기적으로 연결될 수 있다. 예를 들어, 솔더 물질은 Sn-Ag 솔더 물질 또는 다른 적절한 솔더 물질을 포함한다.
반도체 다이(120a) 및 반도체 다이(120b)가 전도성 범프(122a) 및 전도성 범프(122b)를 통해 인터포저 웨이퍼(W) 상에 장착되고 전기적으로 연결된 후, 반도체 다이(120a)와 인터포저 웨이퍼(W) 사이의 갭은 물론 반도체 다이(120b)와 인터포저 웨이퍼(W) 사이의 갭을 충전하기 위해 인터포저 웨이퍼(W) 위에 언더필(UF1)이 형성된다. 전도성 범프(122a) 및 전도성 범프(122b)는 언더필(UF1)에 의해 횡측으로 캡슐화되고 보호되어서, 인터포저 웨이퍼(W)와 반도체 다이(120a 및 120b) 사이의 열 팽창 계수(Coefficient of Thermal Expansion; CTE) 불일치로 인한 전도성 범프(122a) 및 전도성 범프(122b)의 손상이 방지될 수 있다. 이에 따라, 전도성 범프(122a) 및 전도성 범프(122b)의 신뢰성이 향상될 수 있다.
도 2 및 도 3을 참조하면, 반도체 다이(120a) 및 반도체 다이(120b)를 커버하기 위해 인터포저 웨이퍼(W) 위에 절연 물질(130)이 형성된다. 절연 물질(130)은 오버 몰딩 공정 또는 증착 공정에 이어 제거 공정에 의해 형성될 수 있다. 일부 실시예들에서, 오버 몰딩 공정을 통해 반도체 다이(120a 및 120b)의 후면 및 측벽을 커버하기 위해 인터포저 웨이퍼(W) 상에 에폭시 수지와 같은 절연 물질(130)이 형성되고, 그 후, 반도체 다이(120a 및 120b)의 후면이 드러날 때까지 에폭시 수지의 일부를 제거하기 위해 그라인딩 공정, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정 또는 다른 적절한 제거 공정이 수행된다. 일부 대안적인 실시예들에서, 화학 기상 증착(chemical vapor deposition; CVD) 공정을 통해 반도체 다이(120a 및 120b)의 후면 및 측벽을 커버하기 위해 인터포저 웨이퍼(W) 상에 테트라에톡시실란(tetraethoxysilane; TEOS) 형성 산화물과 같은 절연 물질(130)이 형성되고, 그 후, 반도체 다이(120a 및 120b)의 후면이 드러날 때까지 TEOS 형성 산화물의 일부를 제거하기 위해 그라인딩 공정, CMP 공정 또는 다른 적절한 제거 공정이 수행된다. 위에서 언급한 제거 공정을 수행한 후, 도 3에 도시된 바와 같이, 절연 인캡슐레이션(insulating encapsulation)(130a)이 반도체 다이(120a 및 120b)를 횡측으로 캡슐화하도록 형성되고, 절연 인캡슐레이션(130a)의 최상면은 반도체 다이(120a 및 120b)의 후면과 실질적으로 동일 높이에 있다.
일부 실시예들에서, 절연 물질(130)의 제거 공정 동안, 절연 물질(130), 반도체 다이(120a) 및 반도체 다이(120b)는 부분적으로 제거되어 반도체 다이(120a) 및 반도체 다이(120b)의 두께는 감소된다.
인터포저 웨이퍼(W)의 범프 패드(114) 위에 전도성 범프(140)가 형성되도록 웨이퍼 레벨 범핑 공정이 수행될 수 있다. 일부 실시예들에서, 전도성 범프(140)를 형성하기 위한 웨이퍼 레벨 범핑 공정은 절연 인캡슐레이션(130a)의 형성 전에 수행된다. 일부 대안적인 실시예들에서, 전도성 범프(140)를 형성하기 위한 웨이퍼 레벨 범핑 공정은 절연 인캡슐레이션(130a)의 형성 후에 수행된다.
절연 인캡슐레이션(130a) 및 전도성 범프(140)를 형성한 후, 인터포저 웨이퍼(W), 반도체 다이(120a), 반도체 다이(120b), 언더필(UF1), 절연 인캡슐레이션(130a) 및 전도성 범프(140)를 포함하는 재구성된 웨이퍼(W1)가 형성된다.
도 3 및 도 4를 참조하면, 재구성된 웨이퍼(W1)가 다수의 개별화 구조물(SS)로 개별화되도록 웨이퍼 쏘잉 공정이 스크라이브 라인(SL)을 따라 수행된다. 개별화 구조물(SS)은 각각 인터포저(INT), 적어도 하나의 반도체 다이(120a), 적어도 하나의 반도체 다이(120b), 전도성 범프(122a), 전도성 범프(122b), 언더필(UF1), 절연 인캡슐레이션(130a') 및 전도성 범프(140)를 포함할 수 있다. 전도성 범프(122a)는 반도체 다이(120a)와 인터포저(INT) 사이에 전기적으로 연결된다. 전도성 범프(122b)는 반도체 다이(120b)와 인터포저(INT) 사이에 전기적으로 연결된다. 언더필(UF1)은 전도성 범프(122a 및 122b)를 횡측으로 캡슐화한다. 언더필(UF1)은 반도체 다이(120a 및 120b)의 측벽을 더 커버할 수 있다. 절연 인캡슐레이션(130a')은 반도체 다이(120a 및 120b)를 횡측으로 캡슐화하며, 절연 인캡슐레이션(130a')의 측벽은 인터포저(INT)의 측벽과 실질적으로 정렬된다. 또한, 전도성 범프(122a 및 122b)는 인터포저(INT)의 표면(예를 들어, 윗면) 상에 배치되고, 전도성 범프(140)는 인터포저(INT)의 다른 표면(예를 들어, 아랫면) 상에 배치된다.
도 5를 참조하면, 전도성 단자(152)가 형성된 배선 기판(150)이 제공된다. 일부 실시예들에서, 배선 기판(150)은 유전체 코어 층, 유전체 코어 층의 반대 표면 위에 적층된 빌드 업 또는 적층된 유전체 층, 빌드 업 또는 적층된 유전체 층 내에 매립된 전도성 배선 층, 유전체 코어 층 및 빌드 업 또는 적층된 유전체 층을 관통하는 전도성 비아를 포함한다. 전도성 단자(150)는 배선 기판(150)의 아랫면 상에 형성되며, 배선 기판(150)의 최하부 전도성 배선 층에 전기적으로 연결된다.
도 3에 도시된 재구성된 웨이퍼(W1)로부터 개별화된 개별화 구조물(SS) 중 적어도 하나가 픽업되어 배선 기판(150)의 윗면 상에 배치될 수 있다. 개별화 구조물(SS)은 전도성 범프(140)를 통해 배선 기판(150)의 전도성 배선에 전기적으로 연결된다. 적어도 하나의 개별화 구조물(SS)이 배선 기판(150) 상에 장착된 후, 배선 기판(150)과 개별화 구조물(SS)의 인터포저(INT) 사이의 갭을 충전하기 위해 언더필(UF2)이 형성될 수 있다. 전도성 범프(140)는 언더필(UF2)에 의해 횡측으로 캡슐화되고 보호되어서, 인터포저(INT)와 배선 기판(150) 사이의 CTE 불일치로 인한 전도성 범프(140)의 손상이 방지될 수 있다. 이에 따라, 전도성 범프(140)의 신뢰성이 향상될 수 있다.
일부 실시예들에서, 언더필(UF2)은 배선 기판(150)과 개별화 구조물(SS)의 인터포저(INT) 사이의 갭을 충전할 뿐만 아니라 개별화 구조물(SS)의 측벽도 커버한다. 도 5에 도시된 바와 같이, 언더필(UF2)은 배선 기판(150)과 개별화 구조물(SS)의 인터포저(INT) 사이의 갭을 충전할 뿐만 아니라 인터포저(INT)의 측벽과 절연 인캡슐레이션(130a')의 측벽도 커버한다.
도 6을 참조하면, 언더필(UF2) 및 배선 기판(150) 상에 장착된 개별화 구조물(SS)을 커버하기 위해 절연 물질이 배선 기판(150) 위에 형성된다. 절연 물질은 오버 몰딩 공정 또는 증착 공정에 이어 제거 공정에 의해 형성될 수 있다. 일부 실시예들에서, 오버 몰딩 공정을 통해 개별화된 구조물(SS)의 후면 및 측벽을 커버하기 위해 인터포저 웨이퍼(W) 상에 에폭시 수지와 같은 절연 물질이 형성되고, 그 후, 개별화된 구조물(SS)에서 반도체 다이(120a 및 120b)의 후면이 드러날 때까지 에폭시 수지의 일부를 제거하기 위해 그라인딩 공정, 화학적 기계적 연마(CMP) 공정 또는 다른 적절한 제거 공정이 수행된다. 일부 대안적인 실시예들에서, 화학 기상 증착(CVD) 공정을 통해 개별화 구조물(SS)의 후면 및 측벽을 커버하기 위해 인터포저 웨이퍼(W) 상에 테트라에톡시실란(TEOS) 형성 산화물과 같은 절연 물질이 형성되고, 그 후, 개별화 구조물(SS)에서 반도체 다이(120a 및 120b)의 후면이 드러날 때까지 TEOS 형성 산화물의 일부를 제거하기 위해 그라인딩 공정, CMP 공정 또는 다른 적절한 제거 공정이 수행된다. 위에서 언급한 제거 공정을 수행한 후, 절연 인캡슐레이션(160)이 형성되고, 절연 인캡슐레이션(160)의 최상면은 개별화 구조물(SS)에서 반도체 다이(120a 및 120b)의 후면과 실질적으로 동일 높이에 있다.
또한, 도 6에 도시된 바와 같이, 절연 인캡슐레이션(160)의 최상면은 절연 인캡슐레이션(130a')의 최상면 및 반도체 다이(120a 및 120b)의 최상면과 실질적으로 동일 높이에 있고, 절연 인캡슐레이션(160)의 측벽은 배선 기판(150)의 측벽과 실질적으로 정렬된다. 일부 대안적인 실시예들에서, 절연 인캡슐레이션(160)의 최상면은 절연 인캡슐레이션(130a')의 최상면 및 반도체 다이(120a 및 120b)의 최상면과 실질적으로 동일 높이에 있고, 절연 인캡슐레이션(160)의 측벽은 배선 기판(150)의 측벽으로부터 측 방향 거리를 유지한다.
도 7을 참조하면, 절연 인캡슐레이션(160)을 형성한 후, 개별화 구조물(SS) 및 절연 인캡슐레이션(160)을 커버하기 위해 열 전달 물질(thermal interface material; TIM)(170) 및 접착제(180)가 도포된다. 열 전달 물질(170)은 개별화 구조물(SS)의 최상면 및 절연 인캡슐레이션(160)의 최상면의 일부를 커버할 수 있고, 접착제(180)는 절연 인캡슐레이션(160)의 최상면의 나머지 부분을 커버할 수 있다. 열 전달 물질(170)의 물질은 인듐(In) 시트 또는 필름, 인듐 포일, 인듐 솔더, 은(Ag) 페이스트, 은 합금 또는 이들의 조합과 같은 금속성 TIM을 포함할 수 있다. 열 전달 물질(170)은 열 전도성 충전제를 갖는 중합체 기반 TIM일 수도 있다. 적용 가능한 열 전도성 충전제 물질은 알루미늄 산화물, 붕소 질화물, 알루미늄 질화물, 알루미늄, 구리, 은, 인듐, 또는 이들의 조합 등을 포함할 수 있다. 열 전달 물질(170)은 시트에 통합된 합성 탄소 나노 튜브(carbon nano-tube; CNT) 구조를 갖는 시트, 수직으로 배향된 흑연 충전제를 갖는 열 전도성 시트 등과 같은 필름 기반 또는 시트 기반 물질을 포함할 수 있고, 접착제(180)의 물질은 열 전도성 접착제 또는 에폭시 기반 접착제 등을 포함할 수 있다. 그런 다음, 열 전달 물질(170) 및 접착제(180) 위에 리드(lid)(190)가 제공되어 부착된다. 리드(190)는 열 전달 물질(170)을 통해 개별화 구조물(SS)에서 반도체 다이(120a 및 120b)의 후면에 열적으로 결합되고, 리드(190)는 접착제(180)를 통해 절연 인캡슐레이션(160)의 최상면에 접착된다. 리드(190)의 물질은 구리, 알루미늄, 코발트, 니켈로 코팅된 구리, 스테인리스 강, 텅스텐, 은 다이아몬드, 알루미늄 실리콘 탄화물 등을 포함할 수 있다. 또한, 리드(190)는 히트 싱크로서의 역할을 하고 기능 할 수 있다.
도면에 도시되지 않은 일부 대안적인 실시예들에서, 개별화 구조물(SS)의 최상면 및 절연 인캡슐레이션(160)의 최상면은 열 전달 물질(170)에 의해 커버되고, 접착제(180)의 형성은 생략된다. 다시 말해서, 리드(190)는 열 전달 물질(170)을 통해 개별화 구조물(SS) 및 절연 인캡슐레이션(160)에 부착된다.
도 7에 도시된 바와 같이, 리드(190)를 형성한 후, 칩 온 웨이퍼 온 기판(Chip-on-Wafer-on-Substrate; CoWoS) 패키지 구조물(P1)이 형성된다. CoWoS 패키지 구조물(P1)은 배선 기판(150), 배선 기판(150) 상에 배치되고 이에 전기적으로 연결된 인터포저(INT), 인터포저(INT) 상에 배치되고 이에 전기적으로 연결된 반도체 다이(120a 및 120b), 인터포저(INT) 상에 배치된 제 1 절연 인캡슐레이션(130a'), 배선 기판(150) 상에 배치된 제 2 절연 인캡슐레이션(160)을 포함하고, 리드(190)가 제공된다. 반도체 다이(120a 및 120b)는 제 1 절연 인캡슐레이션(130a')에 의해 횡측으로 캡슐화된다. 반도체 다이(120a 및 120b) 및 제 1 절연 인캡슐레이션(130a')은 제 2 절연 인캡슐레이션(160)에 의해 횡측으로 캡슐화된다. 리드(190)의 측벽은 제 2 절연 인캡슐레이션(160)의 측벽 및 배선 기판(150)의 측벽과 실질적으로 정렬된다. 리드(190)는 반도체 다이(120a 및 120b), 제 1 절연 인캡슐레이션(130a') 및 제 2 절연 인캡슐레이션(160) 상에 배치된다. 일부 실시예들에서, CoWoS 패키지 구조물(P1)은 접착제(180) 및 열 전달 물질(170)을 더 포함하고, 접착제는 제 2 절연 인캡슐레이션(160)과 리드(190) 사이에 배치되고, 열 전달 물질(170)은 반도체 다이(120a 및 120b)와 리드(190) 사이에 배치된다. 일부 실시예들에서, 제 1 절연 인캡슐레이션(130a')의 제 1 최상면은 제 2 절연 인캡슐레이션(160)의 제 2 최상면과 실질적으로 동일 높이에 있다. 일부 실시예들에서, CoWoS 패키지 구조물(P1)은 인터포저(INT)와 배선 기판(150) 사이에 배치된 언더필(UF2)을 더 포함하며, 언더필(UF2)은 제 2 절연 인캡슐레이션(160)에 의해 횡측으로 캡슐화된다.
도 7에 도시된 바와 같이, 리드(190)는 양호한 열 전도성 및 구조적 강도를 갖는 금속판일 수 있다. 리드(190)와 배선 기판(150) 사이의 최소 거리(D)는 제 2 절연 인캡슐레이션(160)의 최대 두께(T2)보다 크다. 일부 실시예들에서, 리드(190)와 배선 기판(150) 사이의 최소 거리(D)는 제 2 절연 인캡슐레이션(160)의 최대 두께(T2)와 열 전달 물질(170)의 두께(T1)의 합과 실질적으로 동일하다. 리드(190)와 배선 기판(150) 사이의 최소 거리(D)는 약 800 마이크로 미터 내지 약 1200 마이크로 미터의 범위일 수 있고, 제 2 절연 인캡슐레이션(160)의 최대 두께(T2)는 약 600 마이크로 미터 내지 약 900 마이크로 미터의 범위일 수 있으며, 열 전달 물질(170)의 두께(T1)는 약 50 마이크로 미터 내지 약 300 마이크로 미터의 범위일 수 있다.
개별화 구조물(SS)이 절연 인캡슐레이션(160)에 의해 횡측으로 캡슐화되기 때문에, CoWoS 패키지 구조물(P1)의 휨이 제어된다. 또한, CoWoS 패키지 구조물(P1)의 휨으로 인한 전도성 범프(122a 및 122b)의 크랙 문제뿐만 아니라 접착제(180)의 박리 문제가 최소화될 수 있다.
도 8 내지 도 12는 본 개시의 일부 다른 실시예들에 따른 다양한 패키지 구조물을 개략적으로 도시하는 단면도이다.
도 7 및 도 8을 참조하면, 도 8에 도시된 CoWoS 패키지 구조물(P2)은, CoWoS 패키지 구조물(P2)이 열 전달 물질(170)과 반도체 다이(120a) 사이에 배치된 제 1 금속 층(M1) 및 열 전달 물질(170)과 리드(190) 사이에 배치된 제 2 금속 층(M2)을 더 포함한다는 점을 제외하고는, 도 7에 도시된 CoWoS 패키지 구조물(P1)과 유사하다. 본 실시예에서, 제 1 금속 층(M1)은 반도체 다이(120a)의 후면 및 절연 인캡슐레이션(130a')의 일부를 커버하고, 반도체 다이(120b)의 후면 및 절연 인캡슐레이션(160)의 최상면은 제 1 금속 층(M1)에 의해 커버되지 않는다. 본 실시예에서, 제 2 금속 층(M2)은 열 전달 물질(170)의 일부를 커버하고, 제 1 금속 층(M1) 바로 위에 위치하며, 제 2 금속 층(M2)은 접착제(180)를 커버하지 않는다. 예를 들어, 제 1 금속 층(M1) 및 제 2 금속 층(M2)의 물질은 금, 인듐, 구리, 은, 티타늄 금 합금, 납, 주석, 니켈 바나듐 또는 이들의 조합과 같은 전도성 물질 또는 금속을 포함한다.
제 1 금속 층(M1) 및 제 2 금속 층(M2)의 커버리지는 설계 요건에 따라 수정될 수 있다. 설계 요건에 따라, 제 1 금속 층(M1)은 반도체 다이(120a)의 후면을 커버할 뿐만 아니라 반도체 다이(120b)의 후면도 커버할 수 있다.
도 7 및 도 9를 참조하면, 도 9에 도시된 CoWoS 패키지 구조물(P3)은, CoWoS 패키지 구조물(P3)이 열 전달 물질(170)과 반도체 다이(120a) 사이에 배치된 제 1 금속 층(M1') 및 열 전달 물질(170)과 리드(190) 사이에 배치된 제 2 금속 층(M2')을 더 포함한다는 점을 제외하고는, 도 7에 도시된 CoWoS 패키지 구조물(P1)과 유사하다. 본 실시예에서, 제 1 금속 층(M1')은 절연 인캡슐레이션(130a')의 최상면, 절연 인캡슐레이션(160)의 최상면 및 반도체 다이(120 및 120b)의 후면을 전체적으로 커버한다. 본 실시예에서, 제 2 금속 층(M2')은 열 전달 물질(170)의 최상면 및 접착제(180)의 최상면을 완전히 커버한다. 다시 말해서, 열 전달 물질(170) 및 접착제(180)는 제 1 금속 층(M1')에 의해 개별화 구조물(SS) 및 절연 인캡슐레이션(160)으로부터 이격되는 반면, 열 전달 물질(170) 및 접착제(180)는 제 2 금속 층(M2')에 의해 리드(190)로부터 이격된다. 예를 들어, 제 1 금속 층(M1') 및 제 2 금속 층(M2')의 물질은 금, 인듐, 구리, 은, 티타늄 금 합금, 납, 주석, 니켈 바나듐 또는 이들의 조합과 같은 전도성 물질 또는 금속을 포함한다.
위에 언급된 금속 층(M1, M2, M1', M2')은 CoWoS 패키지 구조물(P2 및 P3)의 방열 성능을 더욱 향상시킬 수 있다.
도 10을 참조하면, CoWoS 패키지 구조물(P1), 언더필(UF3) 및 회로 보드(200)(예를 들어, 인쇄 회로 보드)를 포함하는 패키지 구조물이 도시되어 있다. CoWoS 패키지 구조물(P1)은 전도성 단자(152)를 통해 회로 보드(200) 상에 배치되고 이에 전기적으로 연결된다. 언더필(UF3)은 CoWoS 패키지 구조물(P1)과 회로 보드(200) 사이의 갭을 충전하여 전도성 단자(152)를 캡슐화한다. 전도성 단자(152)는 언더필(UF3)에 의해 횡측으로 캡슐화되고 보호되어서, CoWoS 패키지 구조물(P1)과 회로 보드(200) 사이의 열 팽창 계수(CTE) 불일치로 인한 전도성 단자(152)의 손상이 방지될 수 있다. 이에 따라, 전도성 단자(152)의 신뢰성이 향상될 수 있다.
일부 실시예들에서, 언더필(UF3)은 CoWoS 패키지 구조물(P1)과 회로 보드(200) 사이의 갭을 충전할 뿐만 아니라 CoWoS 패키지 구조물(P1)의 측벽도 커버한다. 도 10에 도시된 바와 같이, 언더필(UF3)은 CoWoS 패키지 구조물(P1)과 회로 보드(200) 사이의 갭을 충전할 뿐만 아니라 배선 기판(150)의 측벽도 커버한다.
비록 도 10은 CoWoS 패키지 구조물(P1)이 회로 보드 상에 장착되는 것을 도시하지만, 본 실시예는 이에 제한되지 않는다. 도 8에 도시된 CoWoS 패키지 구조물(P2) 또는 도 9에 도시된 CoWoS 패키지 구조물(P3)과 같은 다른 유형의 CoWoS 패키지 구조물이 회로 보드(200) 상에 장착될 수 있다.
도 11을 참조하면, CoWoS 패키지 구조물(P4), 회로 보드(200)(예를 들어, 인쇄 회로 보드) 및 CoWoS 패키지 구조물(P4)의 배선 기판(150)과 회로 보드(200) 사이에 배치된 소켓 보드(300)를 포함하는 패키지 구조물이 도시되어 있으며, 여기서 CoWoS 패키지 구조물(P4)의 배선 기판(150)은 소켓 보드(300)를 통해 회로 보드(200)에 전기적으로 연결된다. 또한, 도면에 도시된 패키지 구조물은 회로 보드(200)와 소켓 보드(300) 사이에 위치된 언더필을 포함하지 않는다.
도 11에 도시된 바와 같이, CoWoS 패키지 구조물(P4)은 도 7에 도시된 CoWoS 패키지 구조물(P1)로부터 수정된다. CoWoS 패키지 구조물(P4)은, CoWoS 패키지 구조물(P4)이 전도성 단자(152)(즉, 도 7에 도시된 전도성 단자(152))를 포함하지 않는다는 점을 제외하고는, CoWoS 패키지 구조물(P1)과 유사하다. 소켓 보드(300)는 배선 기판(150) 및 회로 보드(200)의 배선과 접촉하는 다수의 전도성 핀(310)을 포함한다. 일부 실시예들에서, 소켓 보드(300)는 어레이로 배열된 포고 핀을 포함하고, 포고 핀은 배선 기판(150) 및 회로 보드(200)의 배선과 접촉하고 이에 전기적으로 연결된다.
비록 도 11은 CoWoS 패키지 구조물(P4)이 회로 보드 상에 장착되는 것을 도시하지만, 본 실시예는 이에 제한되지 않는다. 다른 유형의 CoWoS 패키지 구조물이 소켓 보드(300)를 통해 회로 보드(200) 상에 장착될 수 있다. 일부 다른 실시예에서, 도 8에 도시된 CoWoS 패키지 구조물(P2)로부터 수정된 CoWoS 패키지 구조물이 소켓 보드(300)를 통해 회로 보드(200) 상에 장착될 수 있고, CoWoS 패키지 구조물(P2)로부터 수정된 CoWoS 패키지 구조물은 전도성 단자(즉, 도 8에 도시된 전도성 단자(152))를 포함하지 않는다. 일부 대안적인 실시예에서, 도 9에 도시된 CoWoS 패키지 구조물(P3)로부터 수정된 CoWoS 패키지 구조물이 소켓 보드(300)를 통해 회로 보드(200) 상에 장착될 수 있고, CoWoS 패키지 구조물(P3)로부터 수정된 CoWoS 패키지 구조물은 전도성 단자(즉, 도 9에 도시된 전도성 단자(152))를 포함하지 않는다.
도 7 및 도 12를 참조하면, 도 12에 도시된 CoWoS 패키지 구조물(P5)은, CoWoS 패키지 구조물(P5)이 절연 인캡슐레이션(160) 내에 매립된 보강 구조물(165)을 더 포함한다는 점을 제외하고는, 도 7에 도시된 CoWoS 패키지 구조물(P1)과 유사하다. 보강 구조물(165)은 배선 기판(150) 상에 배치되고, 개별화 구조물(SS)을 둘러싼다. 보강 구조물(165)은 절연 인캡슐레이션(160)에 의해 개별화 구조물(SS)로부터 이격된다. 보강 구조물(165)은 접착제(180)와 접촉하고 이에 의해 커버된다. 또한, 보강 구조물(165)의 두께는 절연 인캡슐레이션(160)의 두께(즉, 도 7에 도시된 두께(T2))와 실질적으로 동일하다.
도 13a 내지 도 13g는 본 개시의 일부 다른 실시예들에 따른 다양한 보강 구조물을 개략적으로 도시하는 평면도이다.
도 13a 내지 도 13g를 참조하면, 다양한 보강 구조물(165)이 도시되어 있다. 일부 실시예들에서, 도 13a에 도시된 바와 같이, 보강 구조물(165)은 단일 링형 패턴을 포함하고, 반도체 다이(120a 및 120b)는 단일 링형 패턴에 의해 둘러싸인다. 일부 다른 실시예들에서, 도 13b에 도시된 바와 같이, 보강 구조물(165)은 한 쌍의 C 형 패턴을 포함하고, 반도체 다이(120a 및 120b)는 한 쌍의 C 형 패턴에 의해 둘러싸인다. 일부 대안적인 실시예들에서, 도 13c에 도시된 바와 같이, 보강 구조물(165)은 한 쌍의 수평 막대형 패턴 및 한 쌍의 수직 막대형 패턴을 포함하는 막대형 패턴 그룹을 포함하고, 반도체 다이(120a 및 120b)는 막대형 패턴 그룹에 의해 둘러싸인다. 일부 실시예들에서, 도 13d에 도시된 바와 같이, 보강 구조물(165)은 내부 링형 패턴 및 내부 링형 패턴을 둘러싸는 외부 링형 패턴을 포함하고, 반도체 다이(120a 및 120b)는 내부 링형 패턴 및 외부 링형 패턴에 의해 둘러싸인다. 일부 다른 실시예들에서, 도 13e에 도시된 바와 같이, 보강 구조물(165)은 한 쌍의 수직 막대형 패턴을 포함하고, 반도체 다이(120a 및 120b)는 한 쌍의 수직 막대형 패턴 사이에 위치된다. 일부 대안적인 실시예들에서, 도 13f에 도시된 바와 같이, 보강 구조물(165)은 한 쌍의 수평 막대형 패턴을 포함하고, 반도체 다이(120a 및 120b)는 한 쌍의 수평 막대형 패턴 사이에 위치된다. 일부 대안적인 실시예들에서, 도 13g에 도시된 바와 같이, 보강 구조물(165)은 한 쌍의 L 형 패턴을 포함하고, 반도체 다이(120a 및 120b)는 한 쌍의 L 형 패턴 사이에 위치된다.
보강 구조물(165)의 형상, 분포 및 치수는 본 개시에서 제한되지 않는다. 도 13a 내지 도 13g에 도시되지 않은 다른 유형의 보강 구조물도 적용될 수 있다.
도 14 및 도 15는 본 개시의 일부 대안적인 실시예들에 따른 다양한 패키지 구조물을 개략적으로 도시하는 단면도이다.
도 12 및 도 14를 참조하면, 도 14에 도시된 패키지 구조물(P6)은, 패키지 구조물(P6)이 리드(190) 및 접착제(180)를 관통하는 나사(400)를 더 포함한다는 점을 제외하고는, 도 12에 도시된 패키지 구조물(P5)과 유사하며, 여기서 리드(190)는 나사(400)를 통해 보강 구조물(165)에 고정된다.
도 15를 참조하면, 도 14에 도시된 패키지 구조물(P6)은, 패키지 구조물(P6)이 리드(190), 접착제(180) 및 보강 구조물(165)을 관통하는 나사(500)를 더 포함한다는 점을 제외하고는, 도 12에 도시된 패키지 구조물(P5)과 유사하며, 여기서 리드(190)는 나사(500)를 통해 보강 구조물(165) 및 배선 기판(150)에 고정된다.
도 16a 내지 도 16e는 본 개시의 일부 다른 실시예들에 따른 다양한 보강 구조물을 개략적으로 도시하는 평면도이다.
도 16a 내지 도 16e를 참조하면, 나사(400 또는 500)에 의해 고정된 다양한 보강 구조물(165)이 도시되어있다. 일부 실시예들에서, 도 16a에 도시된 바와 같이, 보강 구조물(165)은 나사(400 또는 500)에 의해 고정된 단일 링형 패턴을 포함하고, 반도체 다이(120a 및 120b)는 단일 링형 패턴에 의해 둘러싸인다. 일부 다른 실시예들에서, 도 16b에 도시된 바와 같이, 보강 구조물(165)은 나사(400 또는 500)에 의해 고정된 한 쌍의 C 형 패턴을 포함하고, 반도체 다이(120a 및 120b)는 한 쌍의 C 형 패턴에 의해 둘러싸인다. 일부 대안적인 실시예들에서, 도 16c에 도시된 바와 같이, 보강 구조물(165)은 한 쌍의 수평 막대형 패턴 및 한 쌍의 수직 막대형 패턴을 포함하는 막대형 패턴 그룹을 포함하고, 반도체 다이(120a 및 120b)는 막대형 패턴 그룹에 의해 둘러싸인다. 일부 다른 실시예들에서, 도 16d에 도시된 바와 같이, 보강 구조물(165)은 나사(400 또는 500)에 의해 고정된 한 쌍의 수직 막대형 패턴을 포함하고, 반도체 다이(120a 및 120b)는 한 쌍의 수직 막대형 패턴 사이에 위치된다. 일부 대안적인 실시예들에서, 도 16e에 도시된 바와 같이, 보강 구조물(165)은 나사(400 또는 500)에 의해 고정된 한 쌍의 수평 막대형 패턴을 포함하고, 반도체 다이(120a 및 120b)는 한 쌍의 수평 막대형 패턴 사이에 위치된다.
보강 구조물(165)의 형상, 분포 및 치수는 본 개시에서 제한되지 않는다. 도 16a 내지 도 16e에 도시되지 않은 다른 유형의 보강 구조물도 적용될 수 있다.
도 17 내지 도 21은 본 개시의 일부 다른 실시예들에 따른 다양한 패키지 구조물을 개략적으로 도시하는 단면도이다.
도 17을 참조하면, 도 17에 도시된 패키지 구조물(P8)은, 패키지 구조물(P8)이 절연 인캡슐레이션(160) 내에 매립된 보강 구조물(165) 및 리드(190), 접착제(180), 보강 구조물(165), 배선 기판(150), 소켓 보드(300) 및 회로 보드(200)를 관통하는 나사(600)를 더 포함한다는 점을 제외하고는, 도 11에 도시된 패키지 구조물(P4)과 유사하다.
도 18을 참조하면, 도 18에 도시된 패키지 구조물(P9)은, 패키지 구조물(P9)이 향상된 방열 성능을 갖는 리드(190a)를 포함한다는 점을 제외하고는, 도 17에 도시된 패키지 구조물(P8)과 유사하다. 리드(190a)는 히트 싱크로서의 역할을 하고 기능 할 수 있다. 리드(190a)는 밑판(192) 및 밑판(192)으로부터 위쪽으로 돌출된 다수의 방열 핀(194)을 포함할 수 있다.
도 19를 참조하면, 도 19에 도시된 패키지 구조물(P10)은, 리드(190)가 열 전달 물질(170a)을 통해 절연 인캡슐레이션(160), 보강 구조물(165) 및 개별화 구조물(SS)에 부착되는 점을 제외하고는, 도 17에 도시된 패키지 구조물(P8)과 유사하다. 다시 말해서, 개별화 구조물(SS)의 최상면 및 절연 인캡슐레이션(160)의 최상면은 열 전달 물질(170a)에 의해 완전히 커버되고, 도 17에 도시된 접착제(180)의 형성은 생략된다.
도 20을 참조하면, 도 20에 도시된 패키지 구조물(P11)은, 리드(190a)가 열 전달 물질(170a)을 통해 절연 인캡슐레이션(160), 보강 구조물(165) 및 개별화 구조물(SS)에 부착되는 점을 제외하고는, 도 18에 도시된 패키지 구조물(P9)과 유사하다. 다시 말해서, 개별화 구조물(SS)의 최상면 및 절연 인캡슐레이션(160)의 최상면은 열 전달 물질(170a)에 의해 완전히 커버되고, 도 18에 도시된 접착제(180)의 형성은 생략된다.
도 21을 참조하면, 도 21에 도시된 패키지 구조물(P12)은, 패키지 구조물(P12)이 열 강화 리드(190b)를 포함하고, 리드(190b)는 입구(191), 출구(193) 및 유동 채널(195)을 포함하고, 유동 채널(195)은 입구(191) 및 출구(193)와 연통되고, 냉각제(C)가 입구(191)를 통해 유동 채널(195)로 들어가고 출구(193)를 통해 유동 채널(195)을 빠져나간다는 점을 제외하고는, 도 7에 도시된 CoWoS 패키지 구조물(P1)과 유사하다. 일부 실시예들에서, 절연 인캡슐레이션(130a')의 측벽은 인터포저(INT)의 측벽과 실질적으로 정렬된다.
도 21에 도시된 바와 같이, 패키지 구조물(P12)은 냉각제(C)가 유동 채널(195) 내에 한정될 수 있도록 리드(190b)와 절연 인캡슐레이션(160) 사이에 배치된 방수 링(197)(예를 들어, O 링)을 더 포함할 수 있다. 또한, 패키지 구조물(P12)은 후면 금속(198) 및 후면 금속(198) 상의 솔더 물질(199)을 더 포함할 수 있고, 후면 금속(198)은 개별화 구조물(SS) 및 절연 인캡슐레이션(160)의 일부를 커버하고, 솔더 물질(199)은 후면 금속(198) 상에 배치되며, 솔더 물질은 후면 금속(198)과 리드(190b) 사이에 끼워져 있다. 리드(190b)는 후면 금속(198) 및 솔더 물질(199)을 통해 개별화 구조물(SS) 상에 부착되고, 리드(190b)는 접착제(180)를 통해 절연 인캡슐레이션(160)과 접착된다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 구조물에 있어서,
배선 기판;
상기 배선 기판 상에 배치되고 이에 전기적으로 연결된 인터포저;
상기 인터포저 상에 배치되고 이에 전기적으로 연결된 반도체 다이;
상기 인터포저 상에 배치된 제 1 절연 인캡슐레이션(insulating encapsulation) - 상기 반도체 다이는 상기 제 1 절연 인캡슐레이션에 의해 횡측으로 캡슐화됨 - ;
상기 배선 기판 상에 배치된 제 2 절연 인캡슐레이션 - 상기 반도체 다이 및 상기 제 1 절연 인캡슐레이션은 상기 제 2 절연 인캡슐레이션에 의해 횡측으로 캡슐화됨 - ; 및
상기 반도체 다이, 상기 제 1 절연 인캡슐레이션 및 상기 제 2 절연 인캡슐레이션 상에 배치된 리드(lid) - 상기 제 1 절연 인캡슐레이션의 최상면은 상기 제 2 절연 인캡슐레이션의 최상면 및 상기 반도체 다이의 표면과 실질적으로 동일 높이에 있음 -
를 포함하는 구조물.
실시예 2. 실시예 1에 있어서,
상기 제 2 절연 인캡슐레이션과 상기 리드 사이에 배치된 접착제; 및
상기 반도체 다이와 상기 리드 사이에 배치된 열 전달 물질(thermal interface material)
을 더 포함하는 구조물.
실시예 3. 실시예 2에 있어서,
상기 열 전달 물질과 상기 반도체 다이 사이에 배치된 제 1 금속 층; 및
상기 열 전달 물질과 상기 리드 사이에 배치된 제 2 금속 층
을 더 포함하는 구조물.
실시예 4. 실시예 1에 있어서,
상기 리드는 입구, 출구 및 유동 채널을 포함하고, 상기 유동 채널은 상기 입구 및 상기 출구와 연통되고, 냉각제가 상기 입구를 통해 상기 유동 채널로 들어가고 상기 출구를 통해 상기 유동 채널을 빠져나가는 것인, 구조물.
실시예 5. 실시예 1에 있어서,
상기 제 1 절연 인캡슐레이션의 측벽은 상기 인터포저의 측벽과 실질적으로 정렬되는 것인, 구조물.
실시예 6. 실시예 1에 있어서,
상기 제 1 절연 인캡슐레이션의 제 1 최상면은 상기 제 2 절연 인캡슐레이션의 제 2 최상면과 실질적으로 동일 높이에 있는 것인, 구조물.
실시예 7. 실시예 1에 있어서,
상기 인터포저와 상기 배선 기판 사이에 배치된 언더필
을 더 포함하며, 상기 언더필은 상기 제 2 절연 인캡슐레이션에 의해 횡측으로 캡슐화되는 것인, 구조물.
실시예 8. 실시예 1에 있어서,
상기 제 2 절연 인캡슐레이션 내에 매립된 보강 구조물
을 더 포함하는 구조물.
실시예 9. 실시예 1에 있어서,
회로 보드; 및
상기 배선 기판과 상기 회로 보드 사이에 배치된 소켓 보드
를 더 포함하고, 상기 배선 기판은 상기 소켓 보드를 통해 상기 회로 보드에 전기적으로 연결되는 것인, 구조물.
실시예 10. 구조물에 있어서,
배선 기판;
상기 배선 기판 상에 배치된 인터포저 - 상기 인터포저는 제 1 전도성 범프를 통해 상기 배선 기판에 전기적으로 연결됨 - ;
상기 인터포저 상에 배치된 반도체 다이 - 상기 반도체 다이는 제 2 전도성 범프를 통해 상기 인터포저에 전기적으로 연결됨 - ;
상기 인터포저 상에 배치된 제 1 절연 인캡슐레이션 - 상기 제 1 절연 인캡슐레이션은 상기 반도체 다이 및 상기 제 2 전도성 범프를 횡측으로 캡슐화함 - ;
상기 배선 기판과 상기 인터포저 사이에 충전된 언더필 - 상기 언더필은 상기 제 1 전도성 범프를 횡측으로 캡슐화함 - ;
상기 배선 기판 상에 배치된 제 2 절연 인캡슐레이션 - 상기 제 2 절연 인캡슐레이션은 상기 제 1 절연 인캡슐레이션 및 상기 언더필을 횡측으로 캡슐화함 - ; 및
열 전달 물질을 통해 상기 반도체 다이, 상기 제 1 절연 인캡슐레이션 및 상기 제 2 절연 인캡슐레이션에 부착된 히트 싱크
를 포함하는 구조물.
실시예 11. 실시예 10에 있어서,
상기 제 2 절연 인캡슐레이션과 상기 히트 싱크 사이에 배치된 접착제
를 더 포함하고, 상기 접착제는 상기 열 전달 물질을 둘러싸고 이에 접촉하는 것인, 구조물.
실시예 12. 실시예 10에 있어서,
상기 제 1 절연 인캡슐레이션의 측벽은 상기 인터포저의 측벽과 실질적으로 정렬되고, 상기 제 1 절연 인캡슐레이션의 제 1 최상면은 상기 제 2 절연 인캡슐레이션의 제 2 최상면과 실질적으로 동일 높이에 있는 것인, 구조물.
실시예 13. 실시예 10에 있어서,
회로 보드
를 더 포함하고, 상기 배선 기판은 상기 회로 보드에 전기적으로 연결되는 것인, 구조물.
실시예 14. 실시예 13에 있어서,
상기 배선 기판과 상기 회로 보드 사이에 배치된 소켓 보드
를 더 포함하고, 상기 배선 기판은 상기 소켓 보드를 통해 상기 회로 보드에 전기적으로 연결되는 것인, 구조물.
실시예 15. 실시예 10에 있어서,
상기 제 2 절연 인캡슐레이션 내에 매립된 보강 구조물
을 더 포함하는 구조물.
실시예 16. 실시예 15에 있어서,
상기 히트 싱크는 나사를 통해 상기 보강 구조물에 고정되는 것인, 구조물.
실시예 17. 실시예 15에 있어서,
상기 히트 싱크는 나사를 통해 상기 보강 구조물 및 상기 배선 기판에 고정되는 것인, 구조물.
실시예 18. 구조물에 있어서,
배선 기판;
상기 배선 기판 상에 배치되고 이에 전기적으로 연결된 인터포저;
상기 인터포저 상에 배치되고 이에 전기적으로 연결된 반도체 다이;
상기 인터포저 상에 배치된 제 1 절연 인캡슐레이션 - 상기 반도체 다이는 상기 제 1 절연 인캡슐레이션에 의해 횡측으로 캡슐화됨 - ;
상기 배선 기판 상에 배치된 제 2 절연 인캡슐레이션 - 상기 반도체 다이 및 상기 제 1 절연 인캡슐레이션은 상기 제 2 절연 인캡슐레이션에 의해 횡측으로 캡슐화됨 - ; 및
상기 반도체 다이, 상기 제 1 절연 인캡슐레이션 및 상기 제 2 절연 인캡슐레이션 상에 배치된 리드 - 상기 리드와 상기 배선 기판 사이의 최소 거리는 상기 제 2 절연 인캡슐레이션의 최대 두께보다 큼 -
를 포함하는 구조물.
실시예 19. 실시예 18에 있어서,
상기 반도체 다이와 상기 리드 사이에 배치된 열 전달 물질
을 더 포함하는 구조물.
실시예 20. 실시예 19에 있어서,
상기 리드와 상기 배선 기판 사이의 최소 거리는 상기 제 2 절연 인캡슐레이션의 최대 두께와 상기 열 전달 물질의 두께의 합과 실질적으로 동일한 것인, 구조물.

Claims (10)

  1. 구조물에 있어서,
    배선 기판;
    상기 배선 기판 상에 배치되고 이에 전기적으로 연결된 인터포저;
    상기 인터포저 상에 배치되고 이에 전기적으로 연결된 반도체 다이;
    상기 인터포저 상에 배치된 제 1 절연 인캡슐레이션(insulating encapsulation) - 상기 반도체 다이는 상기 제 1 절연 인캡슐레이션에 의해 횡측으로 캡슐화됨 - ;
    상기 배선 기판 상에 배치된 제 2 절연 인캡슐레이션 - 상기 반도체 다이 및 상기 제 1 절연 인캡슐레이션은 상기 제 2 절연 인캡슐레이션에 의해 횡측으로 캡슐화됨 - ; 및
    상기 반도체 다이, 상기 제 1 절연 인캡슐레이션 및 상기 제 2 절연 인캡슐레이션 상에 배치된 리드(lid) - 상기 제 1 절연 인캡슐레이션의 최상면은 상기 제 2 절연 인캡슐레이션의 최상면 및 상기 반도체 다이의 표면과 동일 높이에 있음 -
    를 포함하는 구조물.
  2. 제 1 항에 있어서,
    상기 제 2 절연 인캡슐레이션과 상기 리드 사이에 배치된 접착제; 및
    상기 반도체 다이와 상기 리드 사이에 배치된 열 전달 물질(thermal interface material)
    을 더 포함하는 구조물.
  3. 제 1 항에 있어서,
    상기 리드는 입구, 출구 및 유동 채널을 포함하고, 상기 유동 채널은 상기 입구 및 상기 출구와 연통되고, 냉각제가 상기 입구를 통해 상기 유동 채널로 들어가고 상기 출구를 통해 상기 유동 채널을 빠져나가는 것인, 구조물.
  4. 제 1 항에 있어서,
    상기 인터포저와 상기 배선 기판 사이에 배치된 언더필
    을 더 포함하며, 상기 언더필은 상기 제 2 절연 인캡슐레이션에 의해 횡측으로 캡슐화되는 것인, 구조물.
  5. 제 1 항에 있어서,
    상기 제 2 절연 인캡슐레이션 내에 매립된 보강 구조물
    을 더 포함하는 구조물.
  6. 제 1 항에 있어서,
    회로 보드; 및
    상기 배선 기판과 상기 회로 보드 사이에 배치된 소켓 보드
    를 더 포함하고, 상기 배선 기판은 상기 소켓 보드를 통해 상기 회로 보드에 전기적으로 연결되는 것인, 구조물.
  7. 구조물에 있어서,
    배선 기판;
    상기 배선 기판 상에 배치된 인터포저 - 상기 인터포저는 제 1 전도성 범프를 통해 상기 배선 기판에 전기적으로 연결됨 - ;
    상기 인터포저 상에 배치된 반도체 다이 - 상기 반도체 다이는 제 2 전도성 범프를 통해 상기 인터포저에 전기적으로 연결됨 - ;
    상기 인터포저 상에 배치된 제 1 절연 인캡슐레이션 - 상기 제 1 절연 인캡슐레이션은 상기 반도체 다이 및 상기 제 2 전도성 범프를 횡측으로 캡슐화함 - ;
    상기 배선 기판과 상기 인터포저 사이에 충전된 언더필 - 상기 언더필은 상기 제 1 전도성 범프를 횡측으로 캡슐화함 - ;
    상기 배선 기판 상에 배치된 제 2 절연 인캡슐레이션 - 상기 제 2 절연 인캡슐레이션은 상기 제 1 절연 인캡슐레이션 및 상기 언더필을 횡측으로 캡슐화함 - ; 및
    열 전달 물질(thermal interface material)을 통해 상기 반도체 다이, 상기 제 1 절연 인캡슐레이션 및 상기 제 2 절연 인캡슐레이션에 부착된 히트 싱크
    를 포함하는 구조물.
  8. 제 7 항에 있어서,
    상기 제 2 절연 인캡슐레이션과 상기 히트 싱크 사이에 배치된 접착제
    를 더 포함하고, 상기 접착제는 상기 열 전달 물질을 둘러싸고 이에 접촉하는 것인, 구조물.
  9. 제 7 항에 있어서,
    상기 제 1 절연 인캡슐레이션의 측벽은 상기 인터포저의 측벽과 정렬되고, 상기 제 1 절연 인캡슐레이션의 제 1 최상면은 상기 제 2 절연 인캡슐레이션의 제 2 최상면과 동일 높이에 있는 것인, 구조물.
  10. 구조물에 있어서,
    배선 기판;
    상기 배선 기판 상에 배치되고 이에 전기적으로 연결된 인터포저;
    상기 인터포저 상에 배치되고 이에 전기적으로 연결된 반도체 다이;
    상기 인터포저 상에 배치된 제 1 절연 인캡슐레이션 - 상기 반도체 다이는 상기 제 1 절연 인캡슐레이션에 의해 횡측으로 캡슐화됨 - ;
    상기 배선 기판 상에 배치된 제 2 절연 인캡슐레이션 - 상기 반도체 다이 및 상기 제 1 절연 인캡슐레이션은 상기 제 2 절연 인캡슐레이션에 의해 횡측으로 캡슐화됨 - ; 및
    상기 반도체 다이, 상기 제 1 절연 인캡슐레이션 및 상기 제 2 절연 인캡슐레이션 상에 배치된 리드 - 상기 리드와 상기 배선 기판 사이의 최소 거리는 상기 제 2 절연 인캡슐레이션의 최대 두께보다 큼 -
    를 포함하는 구조물.
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