KR102401804B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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Abstract

본 발명은 반도체 소자 제조 방법으로서, 복수의 제 1 반도체 다이를 제공하는 단계; 상기 제 1 반도체 다이의 제 1 표면 위 및 상기 제 1 반도체 다이 둘레에 봉지재(encapsulant)를 증착하는 단계; 상기 봉지재 위 및 상기 제 1 표면과 마주하는 제 1 반도체 다이의 제 2 표면 위에 절연층을 형성하는 단계; 상기 절연층 위에 제 1 전도층을 형성하는 단계; 및 상기 제 1 반도체 다이 위에 제 2 반도체 다이를 배치하고 상기 제 1 전도층에 전기적으로 전기적으로 접속하는 단계를 포함하는 반도체 소자 제조 방법 및 반도체 소자를 제공한다.

Description

반도체 소자 및 그 제조 방법{A METHOD OF MAKING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 소자 및 미세 피치 인터커넥트(fine pitch interconnect)들을 가지는 얇은 필름 인터커넥트 구조물을 포함하는 팬-아웃(Fan-out) 매립형 웨이퍼 레벨 볼 그리드 어레이(Fo-eWLB)를 형성하는 방법에 관한 것이다.
본 출원은 2012년 3월 8일에 출원된 미국 가 출원 제 61/608,402호의 이익을 청구하며, 상기 미국의 가 출원은 인용에 의해 포함된다.
반도체 소자들은 보통 현대 전자 제품들에서 찾아 볼 수 있다. 반도체 소자들은 전자 구성요소들의 개수 및 밀도에서 변화한다. 개별 반도체 소자들은 일반적으로 하나의 타입의 전기 구성요소, 예를 들면 발광 다이오드(LED), 소형 신호 트랜지스터, 레지스터, 커패시터, 인덕터, 및 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함한다. 집적식 반도체 소자들은 통상적으로 수백 개 내지 수백만 개의 전기 구성요소들을 포함한다. 집적식 반도체 소자들의 예들은 마이크로제어기들, 마이크로프로세서들, 전하-결합 소자(CCD)들, 태양 전지들, 및 디지털 마이크로-미러 소자(DMD)들을 포함한다.
반도체 소자들은 신호 프로세싱, 고속 계산들, 전자기 신호 전송 및 수신, 전자 소자들의 제어, 태양광을 전기로 변환, 텔레비젼 디스플레이들을 위한 시각적 투사 생성과 같은 넓은 범위의 기능들을 수행한다. 반도체 소자들은 엔터테인먼트, 통신, 전력 변환, 네트워크들, 컴퓨터들, 및 소비자 제품들의 분야에서 찾아볼 수 있다. 반도체 소자들은 또한 군사적 어플리케이션, 항공, 자동차, 산업적 제어기, 및 사무실 장비에서 찾아볼 수 있다.
반도체 소자들은 반도체 재료들의 전기적 특성들을 이용한다. 반도체 재료의 원자 구조는 반도체 재료의 전기 전도율이 전기장, 또는 기본 전류의 적용에 의해 또는 도핑(doping) 프로세스를 통하여 조종되는 것을 허용한다. 도핑은 반도체 소자의 전도율을 조종 및 제어하기 위해 불순물을 반도체 재료로 도입한다.
반도체 소자는 능동형 및 수동형 전기 구조물들을 포함한다. 이중극 및 전계 효과 트랜지스터들을 포함하는, 능동형 구조물들은 전류의 흐름을 제어한다. 전기장 또는 기본 전류의 도핑 및 어플리케이션의 레벨을 변화시킴으로써, 트랜지스터는 전류의 유동을 증진하거나 제한한다. 레지스터들, 커패시터들, 및 인덕터들을 포함하는 수동형 구조물들은 다양한 전기적 기능들을 수행하기 위해 필요한 전압과 전류 사이의 관계를 형성한다. 능동형 및 수동형 구조물들은 회로들을 형성하기 위해 전기적으로 접속되며, 이는 반도체 소자가 고속 계산들 및 다른 유용한 기능들을 수행하는 것을 가능하게 한다.
반도체 소자들은 일반적으로 두 개의 복잡한 제조 프로세스들, 즉 잠재적으로 각각 수백 개의 단계들을 포함하는 프론트-엔드(front-end) 제조, 및 백-엔드(back-end) 제조를 이용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에 복수의 다이의 형성을 포함한다. 각각의 반도체 다이는 통상적으로 동일하고 전기적으로 접속된 능동형 및 수동형 구성요소들에 의해 형성된 회로들을 포함한다. 백-엔드 제조는 마무리된 웨이퍼로부터 개개의 반도체 다이를 싱귤레이팅(singulating)하고 구조적 지지 및 환경 격리를 제공하도록 다이를 패키징(packaging)하는 것을 포함한다. 본 명세서에서 사용된 용어 "반도체 다이"는 단어의 단수 및 복수 형태 모두를 의미하고 따라서 단일 반도체 소자 및 다수의 반도체 소자 모두를 의미할 수 있다.
반도체 제조의 하나의 목적은 더 작은 반도체 소자들을 생산하는 것이다. 소자들의 작을 수록 통상적으로 더 적은 전력을 소모하고, 더 높은 성능을 가지며, 더 효율적으로 생산될 수 있다. 또한, 반도체 소자들이 작을 수록, 더 작은 풋프린트를 가져서 더 작은 최종 제품들에 대해 바람직하다. 더 작은 반도체 다이 크기는 프론트-엔드 프로세스에서의 개선에 의해 달성될 수 있는데, 이는 더 작고, 더 높은 밀도의 능동형 및 수동형 구성요소들을 구비한 반도체 다이를 초래한다. 백-엔드 프로세스들은 전기적 인터커넥션(interconnection) 및 패키징 재료들에서의 개선에 의해 더 작은 풋프린트를 구비한 반도체 소자 패키지들을 초래할 수 있다.
반도체 제조의 다른 목적은 더 높은 성능의 반도체 소자들을 생산하는 것이다. 소자 성능에서의 증가는 더 빠른 속도들로 작동할 수 있는 전기적 인터페이스들을 형성함으로써 수행될 수 있다. 더 높은 작동 속도들은 반도체 소자 패키지 내의 신호 경로 길이들을 짧게 함으로써 달성될 수 있다. 더 큰 집적 및 더 작고, 더 빠른 속도 반도체 소자의 목적을 달성하는 하나의 접근은 패키지-온-패키지(package-on-package)(PoP)를 포함하는 3차원(3D) 패키징 기술들에 초점을 맞추는 것이다. 반도체 구조물 내의 소자들과 외부 소자들 사이의 전기적 인터커넥션은 전도성 쓰루 실리콘 비아(through silicon via; TSV)들 또는 쓰루 홀 비아(through hole via; THV)들로 달성될 수 있다.
THV 기판의 수직 z-방향 인터커넥트는 공간을 소모하고, 패키지의 전체 높이를 증가시키고, 더 높은 제조 비용들을 부과한다. THV 기판의 두께는 신호 경로 길이 및 전체 패키지 두께가 감소될 수 있는 정도를 제한한다. THV 기판에서의 신호 경로 길이는 반도체 소자의 속도 및 전기적 성능을 제한한다. 종래의 THV 기판은 250 마이크로미터(㎛) 내지 350 ㎛ 두께이다. THV 기판의 두께는 뒤틀림(warpage) 및 감소된 열적 성능을 초래한다. 또한, THV 기판 내의 비아들은 종종 THV 기판에서 달성될 수 있는 비아 피치를 제한하는 레이저 드릴링에 의해 종종 형성된다.
종래의 THV 기판은 100 ㎛ 또는 그 이상의 비아 피치를 가진다. THV 기판 내의 최소의 달성가능한 비아 피치는 고 밀도 반도체 소자들을 장착하기에 불충분하고 3D 반도체 구조에서의 반도체 소자 집적의 융통성(flexibility)을 제한한다.
상기 과제를 해결하기 위하여 본 발명은 반도체 소자를 제조하는 방법에 있어서, 복수의 제 1 반도체 다이를 제공하는 단계; 상기 제 1 반도체 다이의 제 1 표면 위 및 상기 제 1 반도체 다이의 둘레에 봉지재를 증착시키는 단계; 상기 봉지재 위 및 상기 제 1 표면과 마주하는 상기 제 1 반도체 다이의 제 2 표면 위에 절연층을 형성시키는 단계; 상기 절연층 위에 제 1 전도층을 형성시키는 단계; 및 상기 제 1 반도체 다이 위에 제 2 반도체 다이를 배치하고, 상기 제 1 전도층에 전기적으로 연결시키는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이때, 수직 전도성 비아들을 형성하도록 상기 제 1 전도층 위에 제 2 전도층을 형성시키는 단계를 더 포함하는 것에도 그 특징이 있다.
게다가, 상기 수직 전도성 비아들 사이의 피치(pitch)는 50 마이크로미터 미만인 것에도 그 특징이 있다.
뿐만 아니라, 상기 제 1 반도체 다이의 풋프린트 외부의 상기 제 1 전도층 위에 범프를 형성시키는 단계를 더 포함하는 것에도 그 특징이 있다.
더불어, 상기 제 1 반도체 다이의 제 2 표면 위에 상기 제 2 반도체 다이를 배치하는 단계를 더 포함하는 것에도 그 특징이 있다.
또한, 반도체 소자를 제조하는 방법에 있어서, 제 1 반도체 다이를 제공하는 단계; 상기 제 1 반도체 다이 위에 봉지재를 증착시키는 단계; 상기 제 1 반도체 다이 위에 개구들을 포함하는 절연층을 형성시키는 단계; 상기 제 1 반도체 다이 위에 제 1 전도층을 형성시키는 단계; 및 상기 제 1 반도체 다이 위에 제 2 반도체 다이를 배치하고, 상기 제 1 전도층에 전기적으로 연결시키는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
여기서, 상기 절연층의 개구들 사이의 피치는 50 마이크로미터 미만인 것에도 그 특징이 있다.
더불어, 상기 제 1 반도체 다이를 통하여 실리콘 관통 비아(TSV)를 형성시키는 단계를 더 포함하는 것에도 그 특징이 있다.
이와 함께, 상기 제 1 반도체 다이의 후면 위에 상기 제 2 반도체 다이를 배치시키는 단계를 더 포함하는 것에도 그 특징이 있다.
나아가, 상기 제 1 반도체 다이의 풋프린트 외부의 상기 제 1 전도층 위에 범프를 형성시키는 단계를 더 포함하는 것에도 그 특징이 있다.
그리고, 본 발명은 반도체 소자에 있어서, 제 1 반도체 다이; 상기 제 1 반도체 다이 위에 형성된 개구들을 포함하는 제 1 절연층; 상기 제 1 반도체 다이에 형성된 제 1 전도층; 및 상기 제 1 반도체 다이 위에 배치된 제 2 반도체 다이를 포함하는 반도체 소자를 제공한다.
이때, 상기 제 1 반도체 다이 및 상기 제 2 반도체 다이는 상기 제 1 전도층을 통하여 전기적으로 연결되는 것에도 그 특징이 있다.
게다가, 상기 제 1 반도체 다이의 풋프린트 외부의 상기 제 1 전도층 위에 형성된 범프를 더 포함하는 것에도 그 특징이 있다.
뿐만 아니라, 상기 제 1 반도체 다이의 액티브 표면 위에 배치되는 상기 제 2 반도체 다이를 더 포함하는 것에도 그 특징이 있다.
아울러, 상기 제 1 반도체 다이를 통하여 형성된 실리콘 관통 비아(TSV)를 더 포함하는 것에도 그 특징이 있다.
도 1은 표면에 상이한 타입의 패키지들이 장착된 인쇄 회로 기판(PCB)을 도시한 도면.
도 2a 내지 도 2c는 PCB에 장착된 대표하는 반도체 패키지들을 더 상세하게 도시한 도면.
도 3a 내지 도 3c는 소 스트리트(saw street)에 의해 분리된 복수의 반도체 다이를 구비한 반도체 웨이퍼를 도시한 도면.
도 4a 내지 도 4n은 얇은 필름 인터커넥트 구조물의 마주하는 측부들로 장착된 반도체 다이 및 미세 피치 인터커넥트들을 가지는 얇은 필름 인터커넥트 구조를 포함하는 Fo-eWLB를 형성하는 프로세스를 도시한 도면.
도 5a 내지 도 5n은 TSV 반도체 다이 위에 장착된 반도체 다이 및 미세 피치 인터커넥트들을 가지는 얇은 필름 인터커넥트 구조물을 포함하는 Fo-eWLB를 형성하는 프로세스를 도시한 도면.
도 6a 내지 도 6g는 Fo-eWLB를 형성하는 프로세스의 대안적인 일 실시예를 도시한 도면.
최근 감소된 패키지 높이 및 더욱 미세한 피치형 인터커넥트를 구비한 얇은 인터커넥트 구조에 대한 요구가 존재한다. 따라서, 일 실시예에서, 본 발명은 복수의 제 1 반도체 다이를 제공하는 단계, 제 1 반도체 다이의 제 1 표면 위 및 제 1 반도체 다이 둘레에 봉지재(encapsulant)를 증착하는 단계, 봉지재 위 및 제 1 표면과 마주하는 제 1 반도체 다이의 제 2 표면 위에 절연층을 형성하는 단계, 절연층 위에 제 1 전도층을 형성하는 단계, 및 제 1 반도체 다이 위에 그리고 제 1 전도층으로 전기적으로 접속된 제 2 반도체 다이를 배치하는 단계를 포함하는 반도체 소자의 제조 방법이다.
다른 실시예에서, 본 발명은 복수의 제 1 반도체 다이를 제공하는 단계, 제 1 반도체 다이 위에 봉지재를 증착하는 단계, 제 1 반도체 다이 위에 개구를 포함하는 절연층을 형성하는 단계, 제 1 반도체 다이 위에 제 1 전도층을 형성하는 단계, 및 제 1 반도체 다이 위에 그리고 제 1 전도층에 전기적으로 접속된 제 2 반도체 다이를 배치하는 단계를 포함하는 반도체 소자의 제조 방법이다.
다른 실시예에서, 본 발명은 제 1 반도체 다이를 제공하는 단계, 제 1 반도체 다이 위에 제 1 절연층을 형성하는 단계, 제 1 반도체 다이 위에 제 1 전도층을 형성하는 단계, 및 제 1 반도체 다이 위에 제 2 반도체 다이를 배치하는 단계를 포함하는 반도체 소자의 제조 방법이다.
다른 실시예에서, 본 발명은 복수의 제 1 반도체 다이 및 제 1 반도체 다이 위에 형성된 개구를 포함하는 제 1 절연층을 포함하는 반도체 소자이다. 제 1 전도층은 제 1 반도체 다이에 형성된다. 제 2 반도체 다이는 제 1 반도체 다이 위에 배치된다.
본 발명은 도면들을 참조하여 아래 설명에서 하나 또는 둘 이상의 실시예들을 설명하며, 여기에서 동일한 도면부호들은 동일하거나 유사한 요소들을 나타낸다. 본 발명이 본 발명의 목적을 달성하기 위한 최상의 모드의 관점에서 설명되었지만, 아래의 설명 및 도면들에 의해 지지되는 첨부된 청구범위 및 이들의 균등예에 의해 한정된 바와 같이 본 발명의 사상 및 범위 내에 포함될 수 있는 대안예, 변형예 및 균등예를 포함하는 것으로 의도됨이 당업자에 의해 인정될 것이다.
반도체 소자들은 일반적으로 두 개의 복잡한 제조 프로세스들; 프론트-엔드 제조 및 백-엔드 제조를 이용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에 복수의 다이의 형성을 포함한다. 웨이퍼 상의 각각의 다이는 능동형 및 수동형 전기 구성요소들을 포함하며, 이 전기 구성요소들은 기능성 전기 회로들을 형성하도록 전기적으로 접속된다. 트랜지스터들 및 다이오드들과 같은 능동형 전기 구성요소들은 전류의 흐름을 제어하는 능력을 가진다. 커패시터들, 인덕터들, 레지스터들, 및 트랜스포머들과 같은 수동형 전기 구성요소들은 전기 회로 기능들을 수행하기에 필요한 전압과 전류 사이의 관계를 형성한다.
수동형 및 능동형 구성요소들은 도핑, 증착, 포토리쏘그래피, 에칭, 및 평탄화를 포함하는 일련의 프로세스 단계들에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기술들에 의해 반도체 재료 내로 불순물을 도입한다. 도핑 프로세스는 능동형 소자들 내의 반도체 재료의 전기 전도율을 수정하고, 반도체 재료를 절연체, 컨덕터로 변환하거나, 전기장 또는 기본 전류에 반응하여 반도체 재료 전도율을 동적으로 변화시킨다. 트랜지스터가 전기장 또는 기본 전류의 인가시 전류의 유동을 증진하거나 제한하는 것을 가능하게 하기에 필요한 것으로서 배치된 다양한 타입 및 정도의 도핑의 구역을 트랜지스터들이 포함한다.
능동형 및 수동형 구성요소들은 상이한 전기 특성들을 구비한 재료들의 층들에 의해 형성된다. 층들은 증착되는 재료의 타입에 의해 부분적으로 결정된 다양한 증착 기술들에 의해 형성될 수 있다. 예를 들면, 얇은 필름 증착은 화학적 증기 증착(CVD), 물리적 증기 증착(PVD), 전해 도금, 및 무전해 도금 프로세스들을 포함할 수 있다. 각각의 층은 일반적으로 능동형 구성요소들, 수동형 구성요소들, 또는 구성요소들 사이의 전기 접속들의 부분을 형성하기 위해 패턴화된다.
패턴화될 층 위에 감광 재료, 예를 들면, 포토레지스트의 증착을 포함하는 포토리쏘그래피를 이용하여 층들이 패턴화될 수 있다. 패턴은 빛을 이용하여 포토마스크로부터 포토레지스트로 전사된다(transfer). 일 실시예에서, 패턴화될 하부 층의 부분들을 노출하는, 빛이 가해지는 포토레지스트 패턴의 부분이 용매를 이용하여 제거된다. 다른 실시예에서, 포트레지스트 패턴의 부분은 빛이 가해지지 않으며, 패턴화될 하부 층의 부분들을 노출하는, 네가티브 포토레지스트가 용매를 이용하여 제거된다. 패턴화된 층 뒤에 남아 있는 포토레지스터의 나머지가 제거된다.
대안적으로, 무전해 및 전해 도금과 같은 기술들을 이용하여 이전의 증착/에칭 프로세스에 의해 형성된 보이드들 또는 영역들 내로 재료를 직접 증착함으로써 소정의 타입의 재료들이 패턴화된다.
패턴화는 반도체 웨이퍼 표면 상의 상부 층들의 부분들이 제거되는 기본 작업이다. 반도체 웨이퍼의 부분들은 포토리쏘그래피, 포토마스킹, 마스킹, 산화물 또는 금속 제거, 포토그래피 및 스텐실링(stenciling), 및 마이크로리쏘그래피를 이용하여 제거될 수 있다. 포토그쏘그래피는 레티클 또는 포토마스크 내의 패턴을 형성하는 단계 및 반도체 웨이퍼의 표면 층들 내로 패턴을 전사하는 단계를 포함한다. 포토리쏘그래피는 두-단계 프로세스에서 반도체 웨이퍼의 표면 상에 능동형 및 수동형 구성요소들의 수평 치수들을 형성한다. 첫번째로, 레티클 또는 마스트들 상의 패턴은 포토레지스트의 층 내로 전사된다. 포토레지스트는 빛에 노출될 때 구조 및 특성들에서의 변화를 겪는 감광성 재료이다. 포토레지스트의 구조 및 특성들을 변경하는 프로세스는 네가티브-액팅 포토레지스트 또는 포지티브-액팅 포토레지스트로서 발생한다. 두번째로, 포토레지스트 층은 웨이퍼 표면 내로 전사한다. 에칭이 포토레지스트에 의해 덮이지 않은 반도체 웨이퍼의 상부 층들의 부분을 제거할 때 전사가 발생한다. 포토레지스트들의 화학적 성질은 포토레지스트가 실질적으로 온전하게 남아 있고 포토레지스트에 의해 덮이지 않은 반도체 웨이퍼의 상부 층들의 부분이 제거되는 동안 화학적 에칭 용액들에 의한 제거에 저항하도록 하는 것이다. 포토레지스트의 형성, 노출, 및 제거의 프로세스뿐만 아니라 반도체 웨이퍼의 일 부분을 제거하는 프로레스는 사용된 특별한 레지스트 및 원하는 결과들에 따라 수정될 수 있다.
네가티브-액팅 포토레지스트들에서, 포토레지스트가 빛에 노출되고 중합으로서 알려진 프로세스에서 가용 상태로부터 불용 상태(insoluble)로 변화된다. 중합에서, 미중합 재료가 빛 또는 에너지 소스에 노출되고 폴리머는 에칭-내성인 교차 결합된 재료를 형성한다. 대부분의 네가티브 레지스트들에서, 폴리머들은 폴리이소프렌들이다. 화학적 용매들 또는 디벨로퍼(developer)들을 이용한 가용 부분들(즉, 빛에 노출되지 않은 부분들)의 제거에 의해 레티클 상의 불투명한 패턴에 대응하는 레지스트 층에 구멍이 남는다. 불투명한 구역들에 패턴이 존재하는 마스크는 클리어-필드 마스크(clear-field mask)라고 불린다.
포지티브-액팅 포토레지스트들에서, 포토레지스트가 빛에 노출되고 광 가용화로서 알려진 프로세스에서 상대적인 비용성 상태(nonsoluble condition)로부터 더 가용성이 커진 상태로 변화된다. 광 가용화에서, 상대적인 불용성 레지스트는 적절한 빛 에너지에 노출되어 가용성이 커진 상태로 변환된다. 레지스트의 광 가용화 부분은 디벨로프먼트 프로세스(developement process)에서 용매에 의해 제거될 수 있다. 기본 포지티브 포토레지스트 폴리머는 또한 페놀-포름알데히드 노볼락 수지로 지칭되는 페놀-포름알데히드 폴리머이다. 화학 용매들 또는 디벨로퍼들을 이용한 가용 부분들(즉, 빛에 노출된 부분들)을 제거함으로써 레티클 상의 투명한 패턴에 대응하는 레지스트 층 내에 홀이 남는다. 투명한 부분들 내에 패턴이 존재하는 마스크는 다크-필드 마스크(dark-field mask)라고 불린다.
포토레지스트에 의해 덮히지 않은 반도체 웨이퍼의 상부 부분의 제거 후, 패턴화된 층의 뒤에 남아 있는 포토레지스트의 나머지가 제거된다. 대안적으로, 소정의 타입들의 재료들은 무전해 및 전해 도금과 같은 기술들을 이용하여 이전의 증착/에칭 프로세스에 의해 형성된 영역들 또는 보이드들 내로 재료를 직접 증착함으로써 패턴화된다.
존재하는 패턴 위에 얇은 필름 재료를 증착하는 것은 하부 패턴이 과대하게 되어(exaggerate) 비 균일한 평면을 생성할 수 있다. 균일한 평면은 더 작고 더 밀집되게 패킹된 능동형 및 수동형 구성요소들을 생산하기 위해 요구된다. 평탄화는 웨이퍼의 표면으로부터 재료를 제거하고 균일한 평면을 생산하기 위해 사용될 수 있다. 평탄화는 폴리싱 패드를 이용한 웨이퍼의 표면을 폴리싱하는 것을 포함한다. 연마성 재료 및 부식성 화학물은 폴리싱 동안 웨이퍼의 표면으로 부가된다. 화학물의 연마 및 부식 작용의 조합된 기계적 작용은 임의의 불균일한 형태(topography)를 제거하여, 균일한 평면을 초래한다.
백-엔드 제조는 마무리된 웨이퍼를 개개의 반도체 다이로 절단하거나 싱귤레이트화하고 이어서 구조적 지지 및 환경 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이트하기 위해, 웨이퍼는 소 스트리트들 또는 스크라이브(scribe)들로 지칭되는 웨이퍼의 비 기능 구역들을 따라 스코어링(score)되어 분리된다. 웨이퍼는 레이저 커팅 도구 또는 소 블레이드를 이용하여 싱귤레이트된다. 싱귤레이션 후, 개개의 반도체 다이는 다른 시스템 구성요소들과의 인터커넥션을 위한 핀들 또는 접촉 패드들을 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드들은 이어서 패키지 내의 접촉 패드들에 연결된다. 전기 접속들은 솔더 범프들, 스터드 범프들, 전도성 페이스트, 또는 와이어본드들로 이루어질 수 있다. 봉지재 또는 다른 몰딩 재료는 물리적 지지 및 전기 절연을 제공하도록 패키지 위에 증착된다. 마무리된 패키지는 이어서 전기 시스템 내로 삽입되고 반도체 소자의 기능성이 다른 시스템 구성요소들에 이용가능하게 된다.
도 1은 그 표면상에 장착된 복수의 반도체 패키지들을 구비한 칩 캐리어 기판 또는 인쇄 회로 기판(PCB)(52)을 가지는 전자 소자(50)를 도시한다. 전자 소자(50)는 어플리케이션에 따라 하나의 타입의 반도체 패키지, 또는 다수 타입의 반도체 패키지들을 가질 수 있다. 설명의 목적을 위해 상이한 타입의 반도체 패키지들이 도 1에 도시된다.
전자 소자(50)는 하나 또는 둘 이상의 전자 기능들을 수행하도록 반도체 패키지들을 이용하는 독립형 시스템일 수 있다. 대안적으로, 전자 소자(50)는 대형 시스템의 부구성요소(subcomponent)일 수 있다. 예를 들면, 전자 소자(50)는 휴대폰, 개인 휴대정보 단말기(PDA), 디지털 비디오 카메라(DVC), 또는 다른 전자 통신 소자의 부품일 수 있다. 대안적으로, 전자 소자(50)는 그래픽 카드, 네트워크 터페이스 카드, 또는 컴퓨터 내로 삽입될 수 있는 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 미이크로프로세서들, 메모리들, 주문형 집적 회로들(ACIS), 로직 회로들, 아날로그 회로들, RF 회로들, 개별 소자들, 또는 다른 반도체 다이 또는 전기 구성요소들을 포함할 수 있다. 소형화 및 중량 감소는 시장에 의해 인정받기 위한 제품들에 필수적이다. 반도체 소자들 사이의 거리는 더 높은 밀도를 달성하도록 감소되어야 한다.
도 1에서, PCB(52)는 PCB 상에 장착된 반도체 패키지들의 구조적 지지 및 전기적 인터커넥트를 위한 일반 기판을 제공한다. 전도성 신호 트레이스(54)들은 증발, 전해 도금, 무전해 도금, 스크린 프린팅, 또는 다른 적절한 금속 증착 프로세스를 이용하여 표면상에 또는 PCB(52)의 층들 내에 형성된다. 신호 트레이스(54)들은 반도체 패키지들, 장착된 구성요소들, 및 다른 외부 시스템 구성요소들의 각각 사이의 전기적 소통을 제공한다. 트레이스(54)들은 또한 반도체 패키지들의 각각으로 동력 및 접지 연결을 제공한다.
소정의 실시예들에서, 반도체 소자는 두 개의 패키징 레벨들을 가진다. 제 1 레벨 패키징은 반도체 다이를 중간 캐리어로 기계적 및 전기적 부착을 위한 기술이다. 제 2 레벨 패키징은 중간 캐리어를 PCB로 기계적 및 전기적으로 부착하는 것을 포함한다. 다른 실시예들에서, 반도체 소자는 단지 다이가 PCB로 기계적 및 전기적으로 직접 장착되는 제 1 레벨 패키징을 가질 수 있다.
설명의 목적을 위해, 본드 와이어 패키지(56) 및 필립칩(58)을 포함하는 수 개의 타입들의 제 1 레벨 패키지가 PCB(52) 상에 보여진다. 부가적으로, 볼 그리드 어레이(BGA)(60), 범프 칩 캐리어(BCC)(62), 듀얼 인-라인 패키지(DIP)(64), 랜드 그리드 어레이(LGA)(66), 다중-칩 모듈(MCM)(68), 쿼드 플랫 비 리드형 패키지(quad flat non-leaded package)(QFN; 70), 및 쿼드 플랫 패키지(72)를 포함하는 수 개의 타입들의 제 2 레벨 패키징이 PCB(52) 상에 장착된 것으로 도시된다. 시스템 요구에 따라, 제 1 및 제 2 레벨 패키징 스타일들의 임의의 조합뿐만 아니라 다른 전자 구성요소들로 구성된 반도체 패키지의 임의의 조합이 PCB(52)에 접속될 수 있다. 소정의 실시예들에서, 전자 소자(50)는 단일 부착 반도체 패키지를 포함하지만, 다른 실시예들은 다수의 인터커넥트된 패키지들을 요구한다. 단일 기판 위에 하나 또는 둘 이상의 반도체 패키지들을 조합함으로써, 제조자들은 미리-제조된 구성요소들을 전자 소자들 및 시스템들 내로 결합할 수 있다. 반도체 패키지들이 정교한 기능성을 포함하기 때문에, 전자 소자들은 비싸지 않은 구성요소들 및 스트림라인식 제조 프로세스를 이용하여 제조될 수 있다. 결과적인 소자들은 불량이 적게 발생하고 제조하기에 비싸지 않아서 소비자들에게 저 비용으로 제공된다.
도 2a 내지 도 2c는 예시적인 반도체 패키지들을 보여준다. 도 2a는 PCB(52) 상에 장착된 DIP(64)의 추가 상세를 도시한다. 반도체 다이(74)는 능동형 소자들, 수동형 소자들, 전도층들, 및 다이 내에 형성된 유전체 층들로서 실시된 아날로그 또는 디지털 회로들을 포함하는 능동 구역을 포함하고 다이의 전기 설계에 따라 전기적으로 인터커넥트된다. 예를 들면, 회로는 하나 또는 둘 이상의 트랜지스터들, 다이오드들, 인덕터들, 커패시터들, 레지스터들, 및 반도체 다이(74)의 능동 구역 내에 형성된 다른 회로 요소들을 포함할 수 있다. 접촉 패드(76)들은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 또는 은(Ag)와 같은 하나 또는 둘 이상의 전도성 재료 층들이고 반도체 다이(74) 내에 형성된 전기 요소들에 전기적으로 접속된다. DIP(64)의 조립 동안, 반도체 다이(74)는 열적 에폭시 또는 에폭시 수지와 같은 접착제 재료 또는 금-실리콘 공융 층(eutectic layer)을 이용하여 중간 캐리어(78)에 장착된다. 패키지 바디는 폴리머 또는 세라믹과 같은 절연성 패키징 재료를 포함한다. 전도체 리드들(80) 및 본드 와이어들(82)은 반도체 다이(74)와 PCB(52) 사이의 전기적 인터커넥트를 제공한다. 봉지재(84)는 수분 및 입자들이 패키지 내로 들어가서 반도체 다이(74) 또는 본드 와이어(82)들을 오염시키는 것을 방지함으로써 환경적 보호를 위해 패키지 위에 증착된다.
도 2b는 PCB(52) 상에 장착된 BCC(62)를 더 상세하게 도시한다. 반도체 다이(88)는 언더필(underfill) 또는 에폭시-수지 접착 재료(92)를 이용하여 캐리어(90) 위에 장착된다. 본드 와이어(94)들은 접촉 패드(96 및 98)들 사이에 제 1 레벨 패키징 인터코넥트를 제공한다. 몰딩 화합물 또는 봉지재(100)는 소자들을 위한 물리적 지지 및 전기 절연을 제공하도록 반도체 다이(88) 및 본드 와이어(94)들 위에 증착된다. 접촉 패드(102)들은 산화를 방지하도록 전해 도금 또는 무전해 도금과 같은 적절한 금속 증착 프로세스를 이용하여 PCB(52)의 표면 위에 형성된다. 접촉 패드(102)들은 PCB(52) 내의 하나 또는 둘 이상의 전도성 신호 트레이스(54)들에 전기적으로 접속된다. 범프(104)들은 BCC(62)의 접촉 패드(98)들과 PCB(52)의 접촉 패드(102)들 사이에 형성된다.
도 2c에서, 반도체 다이(58)는 플립칩 스타일 제 1 레벨 패키징을 구비한 중간 캐래어(106)에 정면이 하방으로 장착된다. 반도체 다이(58)의 능동 구역(108)은 다이의 전기적 설계에 따라 형성된 능동형 소자들, 수동형 소자들, 전도층들, 및 유전체 층들로서 실시된 아날로그 또는 디지털 회로들을 포함한다. 예를 들면, 회로는 하나 또는 둘 이상의 트랜지스터들, 다이오드들, 인덕터들, 커패시터들, 레지스터들, 및 능동형 구역(108) 내에 다른 회로 요소들을 포함할 수 있다. 반도체 다이(58)는 범프(110)들을 통하여 캐리어(106)로 전기적으로 그리고 기계적을 연결된다.
BGA(60)는 범프(112)들을 이용하는 BGA 스타일의 제 2 레벨 패키징을 구비한 PCB(52)에 전기적으로 그리고 기계적으로 연결된다. 반도체 다이(58)는 범프(110)들, 신호 라인(114)들, 및 범프(112)들을 통하여 PCB(52) 내의 전도성 신호 트레이스(54)들에 전기적으로 접속된다. 몰딩 화합물 또는 봉지재(116)는 소자를 위한 물리적 지지 및 전기 절연을 제공하도록 반도체 다이(58) 및 캐리어(106) 위에 증착된다. 플립칩 반도체 소자는 신호 전파 거리를 감소하고 커패시턴스를 낮추고, 그리고 전체 회로 성능을 개선하기 위하여 반도체 다이(58) 상의 능동형 소자들로부터 PCB(52) 상의 전도 트랙들 까지의 짧은 전기 전도 경로를 제공한다. 다른 실시예에서, 반도체 다이(58)는 중간 캐리어(106) 없이 플립칩 스타일 제 1 레벨 패키징을 이용하여 PCB(52)에 직접 기계적 및 전기적으로 연결될 수 있다.
도 3a는 구조적 지지를 위해 실리콘, 게르마늄, 비화 갈륨, 인화 인듐, 또는 탄화 실리콘과 같은 베이스 기판 재료(122)를 구비한 반도체 웨이퍼(120)를 보여준다. 복수의 반도체 다이 또는 구성요소(124)들은 위에서 설명된 비-능동형, 인터(inter)- 다이 웨이퍼 영역 또는 소 스트리트(126)에 의해 분리된 웨이퍼(120) 상에 형성된다. 소 스트리트(126)는 반도체 웨이퍼(120)를 개개의 반도체 다이(124) 내로 싱귤레이트하도록 커팅 영역들을 제공한다.
도 3b는 반도체 웨이퍼(120)의 일 부분의 횡단면도를 보여준다. 각각의 반도체 다이(124)는 배면(128) 및 능동 소자들로서 실시되는 아날로그 또는 디지털 회로들, 수동형 소자들, 전도층들 및 다이 내에 형성되고 다이의 기능 및 전기 설계에 따라 전기적으로 인터커넥트된 유전체 층들을 포함하는 액티브 표면(active surface; 130)을 가진다. 예를 들면, 회로는 하나 또는 둘 이상의 트랜지스터들, 다이오드들, 및 액티브 표면(130) 내에 형성된 다른 회로 요소들을 포함할 수 있어, 디지털 신호 프로세서(DSP), ASIC, 메모리, 또는 다른 신호 프로세싱 회로와 같은 아놀로그 회로들 또는 디지털 신호들을 실시한다. 반도체 다이(124)는 개별 소자들을 포함할 수 있다. 개별 소자들은 트랜지스터들 및 다이오드들과 같은 능동형 소자들 또는 RF 신호 프로세싱을 위한 인덕터들, 커패시터들, 및 레지스터들과 같은 수동형 소자들일 수 있다. 반도체 다이(124)는 또한 패키지형 반도체 다이를 포함할 수 있다. 일 실시예에서, 반도체 다이(124)는 플립칩 타입 소자이다.
전기 전도층(132)은 PVD, CVD, 전기 도금, 무전해 도금 프로세스, 또는 다른 적절한 금속 증착 프로세스를 이용하여 액티브 표면(130) 위에 형성된다. 전도층(132)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적절한 전기 전도성 재료의 하나 또는 둘 이상의 층들일 수 있다. 전도층(132)은 액티브 표면(130) 상의 회로들에 전기적으로 연결되는 접촉 패드들로서 작동한다. 전도층(132)은 도 3b에 도시된 바와 같이, 반도체 다이(124)의 에지로부터 제 1 거리에 나란히 배치된 접촉 패드들로서 형성될 수 있다. 대안적으로, 전도층(132)은 접촉 패드들의 제 1 열이 다이의 에지로부터 제 1 거리에 배치되고 제 1 열과 교대로 배치되는 접촉 패드들의 제 2 열이 다이의 에지로부터 제 2 거리에 배치되도록 다수의 열들에서 오프셋되는 접촉 패드들로서 형성될 수 있다.
도 3c에서, 반도체 웨이퍼(120)는 소 블레이드 또는 레이저 커팅 툴(134)을 이용하여 소 스트리트(126)를 통하여 개개의 반도체 다이(124) 내로 싱귤레이트된다.
도 4a 내지 도 4m은 얇은 필름 인터커넥트 구조의 마주하는 측부들로 장착된 미세 피치 인터커넥트들 및 반도체 다이를 가지는 얇은 필름 인터커넥트 구조를 포함하는, Fo-eWLB를 형성하는 프로세스를 도시한다. 도 4a는 구조적 지지를 위한 실리콘, 게르마늄, 비화 갈륨, 인화 인듐, 탄화 실리콘, 레진 산화 베릴륨, 유리, 또는 다른 적절한 저-비용, 강성 재료와 같은 일시적 또는 전기 방식용(sacrifiocial) 베이스 재료를 포함하는 기판 또는 캐리어(150)의 일 부분을 보여준다. 인터페이스 층 또는 양면 테이프(152)는 일시적 접착 본딩 필름, 에칭-중단 층, 또는 해제 층으로서 캐리어(150) 위에 형성된다.
도 4b에서, 도 3c로부터 반도체 다이(124)는 예를 들면 캐리어를 향하여 배향된 액티브 표면(130)을 픽 앤 플레이스 작동(pick and place operation)을 이용하여 인터페이스 층(152)으로 그리고 캐리어(150) 위에 장착된다.
도 4c에서, 봉지재 또는 몰딩 화합물(154)은 페이스트 프린팅, 압축 몰딩, 트랜스퍼 몰딩, 액체 봉지재 몰딩, 진공 박리, 필름-보조 몰딩, 또는 다른 적절한 어플리케이터를 이용하여 인터페이스 층(152) 및 캐리어(150) 위 및 반도체 다이(124) 위 및 둘레에 증착된다. 봉지재(154)는 반도체 다이(124)의 배면(128) 위에 형성되고 후속 백그라인딩 단계에서 얇아질 수 있다. 봉지재가 배면(128)과 동일 평면이 되도록 봉지재(154)가 또한 증착될 수 있어 배면을 덮지 않는다. 봉지재(154)는 필러(filler)를 구비한 에폭시 수지, 필러를 구비한 에폭시 아크릴레이트, 또는 적절한 필러를 구비한 폴리머와 같은 폴리머 복합 재료일 수 있다. 봉지재(154)는 비 전도성이고 물리적 지지를 제공하며, 외부 요소들 및 오염물들로부터 반도체 소자를 환경적으로 보호한다.
도 4d는 봉지재(154)에 의해 덮여진 복합 기판 또는 재구성된 웨이퍼(156)를 보여준다. 도 4d에서, 봉지재(154)의 표면(158)은 표면을 평탄화하고 봉지재의 두께를 감소하도록 그라인더(160)에 의해 선택적인 그라인딩 작업을 겪는다. 화학적 에칭은 또한 봉지재(154)를 제거하고 평탄화하기 위해 사용될 수 있다. 도 4e는 반도체 다이(124)의 배면(128)을 노출하기 위해 제거된 봉지재(154)의 일 부분을 보여준다.
도 4e에서, 캐리어(150) 및 인터페이스 층(152)은 반도체 다이의 주변 둘레봉지재(154) 및 반도체 다이(124)의 액티브 표면(130) 위에 인터커넥트 구조물의 형성을 용이하게 하도록 화학적 에칭, 기계적 필링(peeling), 화학 기계적 평탄화(CMP), 기계적 그라인딩, 열적 베이크(thermal bake), UV 라이트, 레이저 스캐닝, 또는 습식 스트라이핑에 의해 복합 기판(156)으로부터 제거된다.
도 4f에서, 절연성 또는 부동화 층(170)은 반도체 다이(124) 및 봉지재(154) 위에 형성된다. 절연층(170)은 필러 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈 펜트옥사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 또는 유사한 절연 및 구조적 특성들을 가지는 다른 재료를 구비하거나 구비하지 않은 저온 경화성 폴리머 유전체 레지스트(즉, 260℃ 미만에서의 경화)의 하나 또는 둘 이상의 층들을 포함한다. 절연층(170)은 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 소결, 열적 산화, 또는 다른 적절한 프로세스를 이용하여 증착된다. 절연층(170)은 10 ㎛ 미만의 두께를 가지며 통상적으로 4 ㎛ 만큼 얇다. 전도층(132) 위에 개구들을 형성하도록 노출 또는 디벨로프 프로세스, 레이저 다이렉트 어블레이션(laser direct ablation; LDA), 에칭, 또는 다른 적절한 프로세스에 의해 절연층(170)의 일 부분이 제거된다. 개구들은 후속 전기적 인터커넥트를 위해 반도체 다이(124)의 전도층(132)을 노출한다.
도 4g에서, 전기 전도층(172)은 절연층(170) 위에, 반도체 다이(124) 위에 패턴화 및 증착되고 개구들을 채우고 시드 층들을 포함하는 하나 또는 둘 이상의 층들로서의 전도층(132)과 접촉하도록 절연층(170) 내의 개구들 내에 배치된다. 전도층(172)의 하나 또는 둘 이상의 층들은 Al, Cu, Sn, Ni, Au, Ag, 티타늄(Ti)/Cu, 티타늄 텅스텐(TiW)/Cu, Ti/니켈 바나듐(NiV)/Cu, TiW/NiV/Cu, 또는 다른 적절한 전기 전도성 재료를 포함한다. 전도층(172)의 증착은 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적절한 프로세스를 사용한다. 전도층(172)은 15 ㎛ 미만의 두께를 가지며 통상적으로 3 ㎛ 만큼 얇다. 전도층(172)은 반도체 다이(124)로부터 반도체 다이(124)에 대한 외부 지점으로 전기 연결을 팬-아웃(fan-out) 및 연장하도록 RDL로서 작동한다.
도 4h에서, 절연성 또는 부동화 층(174)은 절연층(170) 및 전도층(172) 위에 형성된다. 절연층(174)은 필러, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연 및 구조적 특성들을 가지는 다른 재료를 구비하거나 구비하지 않은 저온 경화성 폴리머 유전체 레지스트(즉, 260 ℃ 미만에서 경화)의 하나 또는 둘 이상의 층들을 포함한다. 절연층(174)은 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 소결, 열적 산화, 또는 다른 적절한 프로세스를 이용하여 증착된다. 절연층(174)은 10 ㎛ 미만의 두께를 가지며, 통상적으로 4 ㎛ 만큼 얇다. 절연층(174)의 일 부분은 노출 또는 디벨로프먼트 프로세스, LDA, 에칭, 또는 절연층 내에 개구들을 형성하기 위한 다른 적절한 프로세스에 의해 제거되는데, 개구들은 후속하는 전기 인터커넥션을 위해 전도층(172)의 부분들을 노출한다.
도 4i에서, 전기 전도층(176)은 절연층(174) 위, 전도층(172) 위에 패턴화 및 증착되고 시드 층들을 포함하는 하나 또는 둘 이상의 층들로서 절연층(174) 내에 개구 내에 배치되고, 개구들을 채우고 전도층(172)과 접촉하여 전기적으로 연결한다. 전도층(176)의 하나 또는 둘 이상의 층들은 Al, Cu, Sn, Ni, Au, Ag, Ti/Cu, TiW/Cu, Ti/NiV/Cu, TiW/NiV/Cu, 또는 다른 적절한 전기 전도성 재료를 포함한다. 전도층(176)의 증착은 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적절한 프로세스를 사용한다. 전도층(176)은 15 ㎛ 보다 작은 두께를 가지며 통상적으로 3 ㎛ 만큼 얇다. 일 실시예에서, 전도층(176)의 증착은 시드 층 및 리쏘그래피을 이용한 선택적인 도금을 포함한다. 전도층(176)은 반도체 다이(124)로부터 반도체 다이(124)에 대한 외부 지점들로 전기 접속을 팬-아웃 및 연장하도록 RDL로서 작동한다.
전도층(172 및 176)들과 함께 절연층(170 및 174)들은 얇은 필름(178)을 형성한다. 얇은 필름(178)은 인터커넥트 구조를 구성한다. 선택적인 일 실시예에서, 얇은 필름(178)은 전도층(172)과 같이 단지 하나의 전도층을 포함할 수 있다. 다른 선택적인 실시예에서, 얇은 필름(178)은 전도층(172 및 176)들 및 전도층(172 및 176)들에 유사한 부가 전도층들과 같은, 두 개 또는 세 개 이상의 RDL 층들을 포함한다. 얇은 필름(178)은 특별한 반도체 소자를 위해 요구되는 인터커넥트 밀도 및 전기적 루팅을 위해 필요한 많은 절연성및 전도층들을 포함할 수 있다.
얇은 필름(178)은 그 위에 반도체 다이(124)가 배치되는 표면(180) 및 표면(180)과 마주하는 표면(182)를 포함한다. 얇은 필름(178)은 50 ㎛ 미만의 두께를 가지며 이는 통상적으로 250 내지 350 ㎛의 두께를 가지는 종래의 THV 기판 보다 더 얇다. 얇은 필름(178)은 10 ㎛ 미만의 두께로 각각 형성될 수 있는 절연성 및 전도성 재료의 층들로 형성된다. 절연성 및 전도성 재료의 얇은 층들은 수평 및 수직 인터커넥트들이 얇은 층들 내의 인접한 수평 및 수직 인터커넥트들에 매우 근접하게 형성되는 것을 허용한다(예를 들면 50 ㎛ 미만의 피치로). 인접한 인터커넥트들에 매우 근접하게 형성된 수평 및 수직 인터커넥트들에 의해, 더 높은 밀도의 인터커넥트들이 인터커넥트 구조물 내에 달성된다. 얇은 필름(178)이 더 높은 밀도의 인터커넥트들을 포함하기 때문에, 얇은 필름(178)은 반도체 소자들의 3D 반도체 구조물 내로의 집적에서의 더 많은 가연성을 제공한다. 고 밀도 인터커넥트 구조물은 변화하는 범프 피치, 예를 들면 다수의 제조 소스들로부터의 반도체 다이를 구비한 반도체 다이를 수용한다.
전도층(172 및 176)들은 얇은 필름(178)을 통하여 수평 및 수직 인터커넥션들 또는 수직 전도성 비아(184)들을 형성한다. 수평 및 수직 인터커넥션들은 얇은 필름(178)을 통하여 전기 신호들을 루팅하기 위한 또는 반도체 다이 또는 구성요소를 접속하기 위해 필요한 만큼 서로 근접하게 형성된다. 예를 들면, 전도층(172 및 176)들은 전도성 트레이스들을 포함할 수 있다. 제 1 전도성 트레이스는 제 2 전도성 트레이스에 매우 근접하게 형성된다(예를 들면, 전도성 트레이스들 사이의 피치는 50 ㎛ 미만이다). 전도성 트레이스들 사이의 미세한(fine) 피치는 더 많은 전도성 트레이스들 사이의 공간이 얇은 필름(178) 내에 형성되는 것을 허용하며, 반면, 각각의 얇은 필름 층의 얇음(THINNESS)은 종래의 THV 기판에 비해 인터커넥트 구조물의 두께를 감소시킨다.
전도층(172 및 176)들은 또한 내부에 제 1 수직 전도성 비아가 제 2 수직 전도성 비아에 매우 근접하게 형성되는(예를 들면, 수직 전도성 비아들 사이의 피치는 50 ㎛ 미만이다) 수직 전도성 비아(184)들이 형성된다. 전도층(172)은 수직 전도성 비아(184)들의 제 1 부분을 포함하고 전도층(176)은 수직 전도성 비아(184)의 제 2 부분을 포함한다. 수직 전도성 비아(184)들은 표면(180)으로부터 얇은 필름(178)의 표면(182)으로 연장할 수 있거나 수직 전도성 비아(184)들이 얇은 필름(178)을 통하여 부분적으로 형성될 수 있다. 수직 전도성 비아(184)들 사이의 피치(P)는 50 ㎛ 미만이다. 얇은 필름(178)내의 수직 전도성 비아(184)들 사이의 피치(P)는 통상적으로 100 ㎛ 또는 그 이상인 종래의 쓰루-홀 비아(THV) 기판 내의 전도성 비아들 사이의 피치보다 미세하다.
얇은 필름(178)에서 미세한 피치 수평 및 수직 인터커넥션들은 더 높은 인터커넥트 밀도 및 입력/출력(I/O) 단자 카운트를 제공한다. 얇은 필름(178)은 플립칩 배향에서 얇은 필름(178)의 표면(180 및 182)들 모두 또는 어느 하나가 장착되도록 고 밀도 반도체를 허용하는 인터커넥트 피치를 제공한다. 반도체 다이는 얇은 필름(178) 상의 페이스-투-페이스(face-to-face) 배향으로 장착될 수 있다. 얇은 필름(178)은 I/O 단자 카운트를 더 증가시키도록 팬-아웃 설게에서 반도체 다이(124)의 풋프린트를 넘어 연장한다. 얇은 필름(18)의 얇음은 전체 반도체 소자 패키지를 더 작고 더 얇게 되는 것을 허용하여, 비틀림을 감소하고 소자의 속도를 증가시킨다. 또한, 고 밀도 인터커넥트들은 3D 반도체 구조물당 더 많은 전기 신호들을 수용하며 반도체 소자 및 구성요소 타입들의 더 큰 다양성을 가지고 인터커넥트 구조물의 호환성을 개선한다.
도 4j에서, 선택적 절연성 또는 부동화 층(186)은 절연층(174) 및 전도 층(176) 위에 형성된다. 절연층(186)은 필러, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연 및 구조적 특성들을 가지는 다른 재료를 구비하거나 구비하지 않는 저온 경화성 폴리머 유전체 레지스트(즉, 260 ℃ 미만에서 경화됨)의 하나 또는 둘 이상의 층들을 포함한다. 절연층(186)은 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 소결, 열적 산화, 또는 다른 적절한 프로세스를 이용하여 증착된다. 절연층(186)의 일 부분은 노출 또는 디벨로프먼트 프로세스, LDA, 에칭, 또는 절연층 내에 개구들을 형성하기 위한 다른 적절한 프로세스에 의해 제거되며, 이 개구들은 후속하는 전기 인터커넥션을 위한 전도층(176)의 부분들을 노출한다.
도 4j는 또한 절연층(186)의 개구들 내의, 전도층(176) 위에 증착된 전기 전도성 범프 재료를 보여준다. 범프(188)들은 전도층(176) 위에 형성된다. 대안적으로, 얇은 필름(178)이 전도층(172)과 같은 하나의 RDL 층을 포함하는 경우, 범프(188)들은 단일 RDL 층 위에 형성된다. 범프(188)들은 전도층(172 또는 176) 또는 부가 전도 층 위에 형성될 수 있다. 범프(188)들은 반도체 다이(124)의 풋프린트 외부의 얇은 필름(178)의 영역 위에 형성된다. 범프(188)들은 또한 반도체 다이(124)의 풋프린트 바로 아래 또는 이 풋프린트와 겹쳐져서 얇은 필름(178)의 영역 내에 형성될 수 있다.
범프(188)들이 증발, 전해 도금, 무전해 도금, 볼 드롭(ball drop), 또는 스크린 프린팅 프로세스를 이용하여 형성된다. 범프 재료는 선택적인 플럭스 용액(flux solution)을 구비한, Al, Sn, Ni, Au, Ag, lead (Pb), Bi, Cu, 납땜(solder), 및 이들의 조합물일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고연 납땜(high-lead solder), 또는 무연 납땜(lead-free solder)일 수 있다. 범프 재료는 적절한 부착 또는 본딩 프로세스를 이용하여 전도층(176)으로 본딩된다. 일 실시예에서, 범프 재료는 구형 볼들 또는 범프(188)들을 형성하도록 범프 재료의 용융점 위로 범프 재료를 가열함으로써 환류된다. 소정의 어플리케이션들에서, 범프(188)들은 전도층(176)에 대한 전기 접촉을 개선하도록 두번 환류한다. 일 실시예에서, 범프(188)들은 습식 층, 배리어 층, 및 접착 층을 가지는 언더 범프 금속 피복(under bump metallization; UBM) 위에 형성된다. 범프들은 또한 전도층(176)으로 압축 본딩될 수 있다. 범프(188)들은 전도층(176) 위에 형성될 수 있는 하나의 타입의 인터커넥트 구조물을 나타낸다. 인터커넥트 구조물은 또한 본드 와이어들, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기적 인터커넥트를 사용할 수 있다.
도 4j는 범프(188)들이 얇은 필름(178)의 전도층(176) 위에 형성되지 않는 얇은 필름(178)의 구역(190)을 보여준다. 대안적으로, 범프(188)들은 구역(190) 내의 전도층(176) 위에 형성되고 후속적으로 구역(190)으로부터 제거된다. 다른 선택적인 실시예에서, 몇몇의 범프(188)들이 형성되고 얇은 필름(178)의 구역(190) 내에 남아 있다. 구역(190)은 특별한 반도체 소자를 위한 인터커넥트 요구들에 따라 범프(188)들이 형성되거나 범프(188)들이 형성되지 않는다. 얇은 필름(178)의 구역(190)은 얇은 필름(178)의 표면(182) 위에 장착되도록 제 2 반도체 다이 또는 구성요소를 위한 접속 사이트를 제공한다. 일 실시예에서, 구역(190)은 그 위에 반도체 다이(124)가 배치되는 얇은 필름(178)의 영역으로부터 바로 마주하게 얇은 필름(178)의 표면(180)을 포함한다.
절연층(170, 174, 및 186)들 뿐만 아니라 전도층(172, 176)들과 함께, 전도성 범프(188)들은 인터커넥트 구조물(192)을 형성한다. 인터커넥트 구조물(192) 내에 포함된 절연성 및 전도층들의 개수는 회로 루팅 설계의 복잡성에 종속되고 이 복잡성에 따라 변화된다. 따라서, 인터커넥트 구조물(192)은 반도체 다이(124)에 대한 전기적 인터커넥트를 용이하게 하도록 하나 또는 둘 이상의 절연성 및 전도층들을 포함할 수 있다. 그렇지 않으면 배면 인터커넥트 구조물 또는 RDL 내에 포함될 수 있는 요소들이 제조를 단순화하고 정면 및 배면 인터커넥트들 또는 RDL들 모두를 포함하는 패키지에 대한 제조 비용을 감소하기 위하여 인터커넥트 구조물(192)의 부분으로서 집적될 수 있다.
도 4k에서, 반도체 다이 또는 구성요소(200)들은 얇은 필름(178)의 구역(190)에서 반도체 다이(124) 위에 인터커넥트 구조물(192)에 장착된다. 각각의 반도체 다이(200)는 반도체 다이(124)를 향하여 그리고 얇은 필름(178)의 표면(182)을 향하여 배향되고 수직 전도성 비아(184)들의 전도층(172 및 176)들로 전기적으로 접속된 액티브 표면(202) 상에 형성된 접촉 패드를 가진다. 액티브 표면(202)은 다이 내에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 인터커넥트된 능동형 소자들, 수동형 소자들, 전도층들, 및 유전체 층들로서 실시된 아날로그 또는 디지털 회로들을 포함한다. 예를 들면, 회로는 DSP, ASIC, 메모리, 어플리케이션 프로세서, 또는 다른 신호 프로세싱 회로와 같은, 아날로드 회로들 또는 디지털 회로들을 실시하도록 하나 또는 둘 이상의 트랜지스터들, 다이오드들, 및 액티브 표면(202) 내에 형성된 다른 회로 요소들을 포함할 수 있다. 반도체 다이(200)는 개별 소자들을 포함할 수 있다. 개별 소자들은 트랜지스터들 및 다이오드들과 같은 능동형 소자들, 또는 RF 신호 프로세싱을 위한 인덕터들, 커패시터들, 및 레지스터들과 같은 수동형 소자들일 수 있다. 반도체 다이(200)는 또한 패키지형 반도체 다이를 포함할 수 있다. 복수의 범프(204)들은 반도체 다이(200) 위에 형성되고 반도체 다이(200)의 접촉 패드들을 전도층(176)으로 전기적으로 접속하도록 환류된다. 일 실시예에서, 반도체 다이(200)는 플립칩 스타일 장치로서 실시된다. 인터커넥트 구조물(192) 상에 배치된 반도체 다이(200)의 높이는 반도체 다이(200)의 풋프린트 외부의 인터커넥트 구조물(192) 상에 배치된 범프(188)의 높이 보다 작거나 동일하다. 일 실시예에서, 범프(188)들의 높이는 반도체 다이(200)의 높이를 초과한다.
도 4l에서, 선택적 언더필 재료(underfill material; 210)는 반도체 다이(200) 아래 증착된다. 언더필 재료들은 에폭시, 에폭시-레진 접착 재료, 폴리메릭 재료들, 필름들 또는 다른 비-전도성 재료들을 포함한다. 언더필(210)은 비-전도성이고 외부 요소들 및 오염물로부터 반도체 소자를 환경적으로 보호한다.
일 실시예에서, 범프(188)들의 형성 후, 복합 기판 또는 재구성된 웨이퍼(156)는 소 블레이드 또는 레이저 커팅 소자(212)를 개별 반도체 소자(214)들로 싱귤레이트된다. 복합 기판 위에 부가 반도체 소자들을 장착하기 전에 복합 기판(156)을 싱귤레이트함으로써, 개별 반도체 소자(214)들의 형성은 재구성된 웨이퍼 레벨에서가 아닌 개별 소자 레벨에서 부가 반도체 다이를 장착함으로서 달성된다. 대안적으로, 부가 반도체 소자들이 도 4l에 도시된 바와 같은 복합 기판으로 장착된 후, 복합 기판(156)이 싱귤레이트된다.
도 4m은 싱귤레이션 후 개별 반도체 소자(214)를 보여준다. 반도체 소자(214)는 인터커넥트 구조물(192)의 얇은 필름(178)의 마주하는 측부들 상에 배치된 반도체 다이를 구비한 3D 반도체 구조물이다. 미세한 피치 수직 전도성 비아(184)들을 포함하는 반도체 소자(214)는 와이드(wide) I/O 메모리 소자들과 같은 고 밀도 반도체 다이를 플림칩 배향으로 수용한다. 반도체 소자(214)는 또한 혼합형 반도체 다이 크기들을 수용한다. 예를 들면, 메모리 기능을 가지는 반도체 다이 및 어플리케이션 프로세서 다이는 반도체 소자(214) 내로 페이스-투-페이스(face-to-face) 집적될 수 있다. 일 실시예에서, 반도체 다이(124)는 어플리케이션 프로세서를 포함하고 반도체 다이(200)는 메모리를 포함한다. 다른 실시예에서, 반도체 다이(124)는 메모리를 포함하고 반도체 다이(200)는 어플리케이션 프로세서를 포함한다. 대안적으로, 반도체 다이(124 및 200)는 다른 신호 프로세싱 회로들, 별개 소자들, 구성요소들, 또는 패키지형 소자들을 포함한다.
반도체 다이(124 및 200)는 수직 전도성 비아(184)들을 통하여 전기적으로 접속된다. 반도체 소자(214)는 얇은 필름(178) 내에서 미세한 피치 수직 전도성 비아(184)들을 통하여 반도체 다이(124 및 200)들 사이로 전기 신호들의 수직 낙하-하방 루팅(vertical drop-down routing)을 제공한다. 반도체 소자(214) 내의 전기 전도 경로 길이는 300 ㎛ 또는 그 미만으로 감소되고 통상적으로 100 ㎛ 미만이며, 이는 더 높은 속도 및 더 유효한 소자를 초래한다. 열 경로 길이가 또한 감소된다. 마주하는 측부들 상에 배치된 반도체 다이(124 및 200)를 구비한 얇은 필름(178)은 반도체 소자(214)의 전체 패키지 높이를 감소시킨다. 반도체 소자(214)의 두께는 0.5 밀리미터(mm) 또는 그 미만이고 통상적으로 0.2 mm 만큼 얇으며, 반면 종래의 THV 기판을 이용하는 패키지 두께는 0.7 내지 1.4 mm이다. 반도체 소자(214)의 더 작은 패키지 프로파일은 뒤틀림을 감소하고 더 짧은 열적 경로를 제공함으로써 반도체 소자의 열적 성능을 개선한다. 얇은 필름 층들을 구비한 반도체 소자(214)의 더 작은 패키지 프로파일은 3D 반도체 구조물의 기생 용량(parasitic capacitance)을 감소시킨다.
도 4n은 반도체 소자(214)의 대안적인 일 실시예를 도시한다. 반도체 다이 또는 구성 요소(216)는 얇은 필름(178)의 구역(190)에서 반도체 다이(124)에 걸쳐 인터커넥트 구조물(192)에 장착된다. 반도체 다이(216)는 반도체 다이(200)와 유사하게 구성된다. 반도체(216)는 반도체 다이(124)를 향하여 그리고 얇은 필름(178)의 표면(182)을 향하여 배향되고 수직 전도성 비아(184)들의 전도층(172 및 176)들로 전기적으로 접속된 액티브 표면을 포함한다. 반도체 다이(216)는 반도체 다이(124)의 풋프린트 내에 인터커넥트 구조물(192) 상에 배치된다. 대안적으로, 반도체 다이(216)는 반도체 다이(124)의 풋프린트 외부에 부분적으로 또는 전체적으로 배치된다. 얇은 필름(178)은 전기적 루팅 능력을 제공하여 반도체 다이가 다양한 구성으로 얇은 필름(178)에 장착될 수 있다. 범프(188)들은 반도체 다이(216)에 의해 점유되지 않는 얇은 필름(178)의 영역들 내 얇은 플림(178) 위에 또는 반도체 다이(216)의 풋프린트 외부에 형성된다. 일 실시예에서, 반도체 다이(216)는 반도체 다이(124) 보다 더 좁다. 반도체 다이(216)의 형상은 얇은 필름(178) 위에 형성될 부가 범프(188)들을 위한 공간을 남긴다. 범프(188)들은 반도체 다이(216)의 풋프린트에 인접하게 또는 이 풋프린트 외부에 형성된다. 범프(188)들은 또한 반도체 다이(124)의 풋프린트 내에 형성되고 반도체 다이(124)의 풋프린트와 중복된다.
도 5a 내지 도 5n은 실리콘 관통 비아(Through-Silicon Via : TSV) 반도체 다이 위에 장착된 반도체 다이 및 미세한 피치 인터커넥트들을 가지는 얇은 필름 인터커넥트 구조물을 포함하는 Fo-eWLB를 형성하는 프로세스를 도시한다. 도 5a는 캐리어 또는 임시 기판(222)에 장착되는 TSV 웨이퍼(220)를 보여준다. 캐리어(222)는 실리콘 폴리머, 베릴륨 옥사이드, 유리, 또는 구조적 지지를 위한 다른 적절한 저-비용, 강성 재료와 같은 희생 베이스 재료를 포함한다. 인터페이스 층 또는 양면 테이프(224)는 임시 접착 본딩 필름, 에칭-중단 층, 또는 열 방출 층으로서 캐리어(222) 위에 형성된다.
TSV 웨이퍼(220)는 구조적 지지를 위한 실리콘, 게르마늄, 비화 갈륨, 인화 인듐, 또는 탄화 실리콘과 같은, 베이스 기판 재료(226)를 포함한다. 복수의 반도체 다이 또는 구성요소(228)들은 인터-다이(inter-die) 웨이퍼 영역 또는 소 스트리트(230)들에 의해 분리된 TSV 웨이퍼(220) 상에 형성된다. 소 스트리트(230)들은 TSV 웨이퍼(220)를 개개의 반도체 다이(228)로 싱귤레이트하도록 커팅 영역들을 제공한다. 반도체 다이(228)는 액티브 표면(232) 및 액티브 표면(232)와 마주하는 배면(234)을 포함한다. 액티브 표면(232)은 캐리어(222)를 향하여 배향된다. 액티브 표면(232)은 능동형 소자들, 수동형 소자들, 전도층들, 및 다이 내에 형성되고 전기적 설계 및 다이의 기능에 따라 전기적으로 인터커넥트된 유전체 층들로서 실시된 아날로그 또는 디지털 회로들을 포함한다. 예를 들면, 회로는 DSP, ASIC, 메모리, 어플리케이션 프로세서, 또는 다른 신호 프로세싱 회로와 같은 아날로그 회로들 또는 디지털 회로들을 실시하도록 하나 또는 둘 이상의 트랜지스터들, 다이오드들, 및 액티브 표면(232) 내에 형성된 다른 회로 요소들을 포함할 수 있다. 반도체 다이(228)는 개별 소자들을 포함할 수 있다. 개별 소자들은 트랜지스터들 및 다이오드들과 같은 능동형 소자들, 또는 커패시터들, 레지스터들, 및 RF 신호 프로세싱을 위한 인덕터들과 같은 수동형 소자들일 수 있다. 반도체 다이(228)는 또한 패키지형 반도체 다이를 포함할 수 있다.
복수의 비아(236)들은 기계적 드릴링, 레이저 드릴링, 또는 심도 반응성 이온 에칭(DRIE)을 이용하여 기판(226)을 통하여 형성된다. 비아(236)는 TSV 웨이퍼(220)의 기판(226)을 통하여 연장된다. 비아(236)는 Al, Cu, Sn, Ni, Au, Ag, Ti, 텅스텐(W), 폴리-실리콘, 또는 전해 도금, 무전해 도금 프로세스, 또는 수직 z-방향 전도성 TSV를 형성하기 위한 다른 적절한 금속 증착 프로세스를 이용하는 다른 적절한 전기 전도성 재료로 채운다.
도 5b에서, 복수의 반도체 다이 또는 구성요소(240)들은 TSV 웨이퍼(220) 위에 장착된다. 반도체 다이(240)는 액티브 표면(242) 및 배면(244)을 포함한다. 액티브 표면(242)은 능동형 소자들, 수동형 소자들, 전도층들, 및 다이 내에 형성되고 전기적 설계 및 다이의 기능에 따라 전기적으로 인터커넥트된 유전체 층들로서 실시되는 아날로그 또는 디지털 회로들을 포함한다. 예를 들면, 회로는 하나 또는 둘 이상의 트랜지스터들, 다이오드들, 및 DSP, ASIC, 메모리, 어플리케이션 프로세서, 또는 다른 신호 프로세싱 회로와 같은 아날로그 회로들 또는 디지털 회로들을 실시하도록 액티브 표면(242) 내에 형성된 다른 회로 요소들을 포함할 수 있다. 반도체 다이(240)는 또한 전력 트랜지스터, 또는 RF 신호 프로세싱을 위한 인덕터들, 커패시터들, 및 레지스터들과 같은 IPD와 같은 개별 소자들 또는 구성요소들을 포함할 수 있다. 반도체 다이(240)는 또한 패키지형 반도체 다이를 포함할 수 있다. 일 실시예에서, 반도체 다이(228)는 어플리케이션 프로세서를 포함하고 반도체 다이(240)는 메모리를 포함한다. 다른 실시예에서, 반도체 다이(228)는 메모리를 포함하고 반도체 다이(240)는 어플리케이션 프로세서를 포함한다. 대안적으로, 반도체 다이(228 및 240)는 다른 신호 프로세싱 회로들, 개별 소자들, 구성요소들, 또는 패키지형 소자들을 포함한다.
반도체 다이(240)는 반도체 다이(228)의 배면(234)을 향하여 배향된 액티브 표면(242)으로 반도체 다이(228) 위에 배치된다. 전도층(246)은 반도체 다이(240)의 액티브 표면(242) 위에 형성된다. 전도층(246)은 Cu 포일 라미네이션(foil lamination), 프린팅, PVD, CVD, 스퍼터링, 전해 도금, 및 무전해 도금과 같은 금속 증착 프로세스를 이용하여 형성된다. 전도층(246)은 Al, Cu, Sn, Ni, Au, Ag, Ti, W, 또는 다른 적절한 전기 전도성 재료의 하나 또는 둘 이상의 층들일 수 있다.
전도층(248)은 반도체 다이(228)의 배면(234) 위에 형성된다. 전도층(248)은 Cu 포일 라미네이션, 프린팅, PVD, CVD, 스퍼터링, 전해 도금, 및 무전해 도금과 같은 금속 증착 프로세스를 이용하여 형성된다. 전도층(248)은 Al, Cu, Sn, Ni, Au, Ag, Ti, W, 또는 다른 적절한 전기 전도성 재료의 하나 또는 둘 이상의 층들일 수 있다. 전도층(248)은 비아(236)에 접촉되거나 전기적으로 접속된다.
전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭, 또는 스크린 프린팅 프로세스를 이용하여 전도층(246) 또는 전도층(248) 위에 증착된다. 범프 재료는 선택적인 플럭스 용액(flux solution)을 구비한, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 납땜(solder), 및 이들의 조합물일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고연 납땜(high-lead solder), 또는 무연 납땜(lead-free solder)일 수 있다. 범프 재료는 적절한 부착 또는 본딩 프로세스를 이용하여 전도층(246 및 248)으로 본딩된다. 일 실시예에서, 범프 재료는 볼들 또는 범프(250)들을 형성하도록 범프 재료의 용융점 위로 범프 재료를 가열함으로써 환류된다. 소정의 어플리케이션들에서, 범프(250)들은 전도층(246 및 248)에 대한 전기 접촉을 개선하도록 두 번 환류한다. 범프(250)들은 또한 전도층(246 및 248)으로 압축 본딩되거나 열 압축 본딩될 수 있다. 범프(250)들은 전도층(246 및 248) 위에 형성될 수 있는 하나의 타입의 인터커넥트 구조물을 나타낸다. 인터커넥트 구조물은 또한 스터드 범프, 마이크로 범프, 또는 다른 전기적 인터커넥트를 사용할 수 있다.
도 5c에서, TSV 웨이퍼(220)는 소 블레이드를 구비한 소 스트리트(230) 또는 레이저 커팅 툴(260)을 통하여 개별 적층식 반도체 소자(262)들로 싱귤레이트된다.
도 5d에서, 제 2 임시 기판 또는 캐리어(264)는 실리콘, 폴리머, 베릴륨 옥사이드, 또는 구조적 지지를 위한 다른 적절한 저-비용 강성 재료와 같은 희생 베이스 재료를 포함한다. 인터페이스 층 또는 양면 테이프(266)는 임시 접착 본딩 필름 또는 에칭-중단 층으로서 캐리어(264) 위에 형성된다. 적층식 반도체 소자(262)들은 캐리어를 향하여 배향된 반도체 다이(228)의 액티브 표면(232)으로 픽 앤 플레이스 작동을 이용하여 인터페이스 층(266) 및 캐리어(264) 위에 위치설정되어 장착된다. 캐리어(264)에 장착되는 적층식 반도체 소자(262)들은 복합 기판 또는 재구성된 웨이퍼(268)를 구성한다.
도 5e에서, 봉지재 또는 몰딩 화합물(270)은 페이스트 프린팅, 압축 몰딩, 전사 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 필름-보조 몰딩, 또는 다른 적절한 어플리케이터를 이용하여 인터페이스 층(266) 및 캐리어(264) 위 및 적층식 반도체 소자(262)들 위 및 둘레에 증착된다. 봉지재(270)는 반도체 다이(240)의 배면(244) 위에 형성되고 후속하는 백그라인딩 단계에서 얇아질 수 있다. 봉지재가 배면(244)과 공동 평면에 있고 배면(244)을 덮지 않도록 봉지재(270)가 또한 증착될 수 있다. 봉지재(270)는 필러를 구비한 에폭시 레진, 필러를 구비한 에폭시 아크릴레이트, 또는 적절한 필러를 구비한 폴리머와 같은 폴리머 복합 재료일 수 있다. 봉지재(270)는 비-전도성이고, 물리적 지지를 제공하고, 외부 요소들 및 오염물로부터 반도체 소자를 환경적으로 보호한다.
도 5f는 봉지재(270)에 의해 덮여진 복합 기판 또는 재구성된 웨이퍼(268)를 보여준다. 도 5f에서, 봉지재(270)의 표면(272)은 표면을 평탄화하고 봉지재의 두께를 감소시키도록 그라인더(274)로 선택적인 그라인딩 작업을 겪을 수 있다. 화학적 에칭은 또한 봉지재(270)를 제거하고 평탄화하기 위해 사용된다. 도 5g는 반도체 다이(240)의 배면(244)을 노출하기 이해 제거된 봉지재(270)의 일 부분을 보여준다.
도 5g에서, 캐리어(264) 및 인터페이스 층(266)은 반도체 다이(228)의 액티브 표면(232) 및 봉지재(270) 위에 그리고 반도체 다이의 주변 둘레에 인터커넥트 구조물의 형성을 용이하게 하도록 화학적 에칭, 기계적 필링, CMP, 기계적 그라인딩, 열적 베이크, UV 라이트, 레이저 스캐닝, 또는 습식 스프라이핑에 의해 복합 기판(268)으로부터 제거된다.
도 5h에서, 절연성 또는 부동화 층(280)은 반도체 다이(228) 및 봉지재(270) 위에 형성된다. 절연층(280)은 필러, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연 및 구조적 특성들을 가지는 다른 재료를 구비하거나 구비하지 않은 저온 경화성 폴리머 유전체 레지스트(즉, 260℃ 미만에서의 경화)의 하나 또는 둘 이상의 층들을 포함한다. 절연층(170)은 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 소결, 열적 산화, 또는 다른 적절한 프로세스를 이용하여 증착된다. 절연층(280)은 10 ㎛ 미만의 두께를 가지며 통상적으로 4 ㎛ 만큼 얇다. 액티브 표면(232) 위에 개구들을 형성하도록 노출 또는 디벨로프 프로세스, LDA, 에칭, 또는 다른 적절한 프로세스에 의해 절연층(280)의 일 부분이 제거된다. 개구들은 후속 전기적 인터커넥트를 위해 반도체 다이(228)의 액티브 표면(232)의 부분들 및 비아(236)들을 노출한다
도 5i에서, 전기 전도층(282)은 절연층(280) 위에, 반도체 다이(228) 위에 패턴화 및 증착되고 개구들을 채우고 액티브 표면(232) 및 비아(236)과 접촉하도록 절연층(280) 내의 개구들 내에 배치된다. 전도층(282)의 하나 또는 둘 이상의 층들은 Al, Cu, Sn, Ni, Au, AG, Ti/Cu, TiW/Cu, Ti/NiV/Cu, TiW/NiV/Cu, 또는 다른 적절한 전기 전도성 재료를 포함한다. 전도층(282)의 증착은 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적절한 프로세스를 사용한다. 전도층(282)은 15 ㎛ 미만의 두께를 가지며 통상적으로 3 ㎛ 만큼 얇다. 전도층(282)은 적층식 반도체 다이(262)로부터 적층식 반도체 다이(262)에 대한 외부 지점들로 전기 접속을 팬-아웃(fan-out) 및 연장하도록 RDL로서 작동한다. 전도층(282)의 일 부분은 반도체 다이(228)의 액티브 표면(232) 상의 접촉 패드로 전기적으로 접속된다. 전도층(282)의 다른 부분은 비아(236)들로 전기적으로 접속된다. 전도층(282)의 다른 부분들은 적층식 반도체 소자(262)의 설계 및 기능에 따라 전기적으로 접속되거나(common) 전기적으로 격리될 수 있다.
도 5j는 절연성 또는 부동화 층(284)은 절연층(280) 및 전도층(282) 위에 형성된다. 절연층(284)은 필러, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연 및 구조적 특성들을 가지는 다른 재료를 구비하거나 구비하지 않은 저온 경화성 폴리머 유전체 레지스트(즉, 260℃ 미만에서의 경화)의 하나 또는 둘 이상의 층들을 포함한다. 절연층(284)은 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 소결, 열적 산화, 또는 다른 적절한 프로세스를 이용하여 증착된다. 절연층(284)은 10 ㎛ 미만의 두께를 가지며 통상적으로 4 ㎛ 만큼 얇다. 후속 전기적 인터커넥션을 위해 전도층(282)의 부분들을 노출하는, 절연체 층 내에 개구를 형성하도록 노출 또는 디벨로프 프로세스, LDA, 에칭, 또는 다른 적절한 프로세스에 의해 절연층(284)의 일 부분이 제거된다.
도 5k에서, 전기 전도층(286)은 절연층(284) 위에, 전도층(282) 위에 패턴화 및 증착되고 시드 층들을 포함하는 하나 또는 둘 이상의 층들로서 절연층(284) 내의 개구들 내에 배치되어, 개구들을 채우고 전도층(282)에 접촉하고 전기적으로 접속된다. 전도층(176)의 하나 또는 둘 이상의 층들은 Al, Cu, Sn, Ni, Au, Ag, Ti/Cu, TiW/Cu, Ti/NiV/Cu, TiW/NiV/Cu, 또는 다른 적절한 전기 전도성 재료를 포함한다. 전도층(286)의 증착은 PVD, CVD, 전해 도금, 무전해 도금, 또는 다른 적절한 프로세스를 사용한다. 전도층(286)은 15 ㎛ 미만의 두게를 가지며 통상적으로 3 ㎛ 만큼 얇다. 일 실시예에서, 전도층(286)의 증착은 시드 층으로 선택적인 도금 및 리쏘그래피를 포함한다. 전도층(286)은 적층식 반도체 소자(262)로부터 적층식 반도체 소자(262)에 대한 외부 지점들로 전기 접속을 팬-아웃(fan-out) 및 연장하도록 RDL로서 작동한다.
전도층(282 및 286)들과 함께 절연층(280 및 284)들은 얇은 필름(288)을 형성한다. 얇은 필름(288)은 인터커넥트 구조물을 구성한다. 대안적인 일 실시예에서, 얇은 필름(288)은 전도층(282)과 같이, 단지 하나의 전도층을 포함한다. 다른 대안적인 실시예에서, 얇은 필름(288)은 전도층(282 및 286) 및 전도층(282 및 286)과 유사한 부가 전도층들과 같은 두 개 또는 세 개 이상의 RDL 층들을 포함한다. 얇은 필름(288)은 특별한 반도체 소자를 위해 요구되는 인터커넥트 밀도 및 전기 루팅을 위해 필요한 다수의 절연성 및 전도층들로서 포함될 수 있다.
얇은 필름(288)은 표면(290)을 포함하고 그 표면 위에 적층식 반도체 소자(262)가 배치되고 표면(292)이 표면(290)과 마주한다. 얇은 필름(288)은 50 ㎛ 미만의 두께를 가지며, 이는 통상적으로 250 내지 350 ㎛의 두께를 가지는 종래의 THV 기판보다 얇다. 얇은 필름(288)은 10 ㎛ 보닥 작은 두께로 각각 형성될 수 있는 절연성 및 전도성 재료의 층들로부터 형성된다. 절연성 및 전도성 재료의 얇은 층들은 얇은 층들(예를 들면, 50 ㎛ 미만의 피치를 구비함) 내의 인접한 수평 및 수직 인터커넥트에 대해 매우 근접하게 형성되는 수평 및 수직 인터커넥트들을 허용한다. 인접한 인터커넥트들에 매우 근접하게 형성된 수평 및 수직 인터커넥트들과 함께, 고 밀도의 인터커넥트들이 인터커넥트 구조물 내에서 달성된다. 얇은 필름(288)이 더 높은 밀도의 인터커넥트들을 포함하기 때문에, 얇은 필름(288)은 3D 반도체 구조물 내로 반도체 소자들의 집적시 더 큰 융통성을 제공한다. 고 밀도 인터커넥트 구조물이 변화되는 범프 피치를 구비한 반도체 다이, 예를 들면 다수의 제조 소스들로부터의 반도체 다이를 수용한다.
전도층(282 및286)들은 얇음 필름(288)을 통하여 수평 및 수직 인터커넥션들 또는 수직 전도성 비아(294)를 형성한다. 수평 및 수직 인터커넥션들은 얇은 필름(288)을 통하여 전기 신호들을 루팅하기 위한 또는 반도체 다이 또는 구성요소로의 연결을 위해 필요한 만큼 서로 근접하게 형성된다. 예를 들면, 전도층(282 및 286)들은 전도성 트레이스들을 포함한다. 제 1 전도성 트레이스는 제 2 전도성 트레이스에 매우 근접하게 형성된다(예를 들면, 전도성 트레이스들 사이의 피치가 50 ㎛ 미만이다). 전도성 트레이스들 사이의 미세 피치는 많은 전도성 트레이스들에 대한 공간이 얇은 필름(288) 내에 형성되는 것을 허용하면서, 각각의 얇은 필름 층의 두께가 종래의 THV 기판에 비해 인터커넥트 구조물의 두께를 감소한다.
전도성 레이어(282 및 286)들은 또한 수직 전도성 비아(294)들을 형성하며, 수직 전도성 비아들에서 제 1 수직 전도성 비아가 제 2 수직 전도성 비아에 매우 근접하게 형성된다(예를 들면, 수직 전도성 비아들 사이의 피치가 50 ㎛ 미만이다). 전도층(282)은 수직 전도성 비아(294)들의 제 1 부분을 포함하며, 전도층(286)은 수직 전도성 비아(294)들의 제 2 부분을 포함한다. 수직 전도성 비아(294)들은 표면(290)으로부터 얇은 필름(288)의 표면(292)으로 연장할 수 있거나 수직 전도성 비아(294)들은 얇은 필름(288)을 통하여 부분적으로 형성될 수 있다. 수직 전도성 비아(294)들 사이의 피치(P)는 50 ㎛ 미만이다. 얇은 필름(288)에서 수직 전도성 비아(294)들 사이의 피치(P) 는 통상적으로 100 ㎛ 또는 그 초과인 종래의 THV 기판에서 전도성 비아들 사이의 피치보다 더 미세하다.
얇은 필름(288)에서 미세한 피치 수평 및 수직 인터커넥션은 더 높은 인터커넥트 밀도 및 I/O 단자 카운트를 제공한다. 얇은 필름(288)은 고 밀도 반도체 다이가 플립칩 배향으로 얇은 필름(288)에 장착되는 것을 허용하는 인터커넥트 피치를 제공한다. 부가 반도체 다이는 얇은 필름(288) 위에 페이스-대-백 배향(face-to-back orientation)으로 장착될 수 있다. 얇은 필름(288)은 I/O 단자 카운트를 추가로 증가시키도록 팬-아웃 설계에서 반도체 다이(228)의 풋프린트를 넘어 연장한다. 얇은 필름(288)의 얇음은 더 작고 더 얇은 전체 반도체 소자 패키지를 허용하며, 이는 소자의 뒤틀림을 감소시키고 소자의 속도를 증가시킨다. 또한, 고 밀도 인터커넥트들은 3D 반도체 구조물 당 더 많은 전기 신호들을 수용하며 매우 다양한 반도체 소자들 및 구성요소들 타입들에 의해 인터커넥트 구조물의 호환성을 개선한다.
도 5l에서, 선택적 절연성 또는 부동화 층(296)이 절연층(284) 및 전도층(286) 위에 형성된다. 절연층(296)은 필러, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연 및 구조적 특성들을 가지는 다른 재료를 구비하거나 구비하지 않은 저온 경화성 폴리머 유전체 레지스트(즉, 260℃ 미만에서의 경화)의 하나 또는 둘 이상의 층들을 포함한다. 절연층(296)은 PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 소결, 열적 산화, 또는 다른 적절한 프로세스를 이용하여 증착된다. 절연층 내에 개구들을 형성하도록 절연층(296)의 일 부분이 노출 또는 디벨로프 프로세스, LDA, 에칭, 또는 다른 적절한 프로세스에 의해 제거되는데, 개구들은 후속하는 전기 인터커넥션을 위한 전도층(286)의 부분들을 노출한다.
도 5l은 또한 절연층(296)의 개구들 내에, 전도층(286) 위에 증착된 전기 전도성 범프 재료를 보여준다. 범프(298)들은 전도층(296) 위에 형성된다. 대안적으로, 얇은 필름(288)이 전도층(282)과 같은 하나의 RDL 층을 포함하는 경우, 범프(298)들은 단일 RDL 층 위에 형성된다. 범프(298)들은 전도층(282 또는 284) 또는 부가 전도층 위에 형성될 수 있다. 범프(298)들은 적층식 반도체 소자(262)의 풋프린트 외부에 얇은 필름(288)의 영역 위에 형성된다. 범프(298)들은 또한 적층식 반도체 소자(262) 바로 아래 얇은 필름(288)의 영역 내에 형성될 수 있다. 일 실시예에서, 범프(298)들은 적층식 반도체 소자(262)의 풋프린트 내에 형성되고 적층식 반도체 소(262)의 풋프린트와 겹쳐진다.
범프(298)들이 증발, 전해 도금, 무전해 도금, 볼 드롭(ball drop), 또는 스크린 프린팅 프로세스를 이용하여 형성된다. 범프 재료는 선택적인 플럭스 용액(flux solution)을 구비한, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 납땜, 또는 이들의 조합물일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고연 납땜(high-lead solder), 또는 무연 납땜(lead-free solder)일 수 있다. 범프 재료는 적절한 부착 또는 본딩 프로세스를 이용하여 전도층(286)으로 본딩된다. 일 실시예에서, 범프 재료는 구형 볼들 또는 범프(298)들을 형성하도록 범프 재료의 용융점 위로 범프 재료를 가열함으로써 환류된다. 소정의 어플리케이션들에서, 범프(298)들은 전도층(286)에 대한 전기 접촉을 개선하도록 두번 환류한다. 일 실시예에서, 범프(298)들은 습식 층, 배리어 층, 및 접착 층을 가지는 UBM 위에 형성된다. 범프들은 또한 전도층(286)으로 압축 본딩될 수 있다. 범프(298)들은 전도층(286) 위에 형성될 수 있는 하나의 타입의 인터커넥트 구조물을 나타낸다. 인터커넥트 구조물은 또한 본드 와이어들, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기적 인터커넥트를 사용할 수 있다.
절연층(280, 284, 및 296)들 뿐만 아니라 전도층(282, 286)과 함께, 전도성 범프(298)들은 인터커넥트 구조물(300)을 형성한다. 인터커넥트 구조물(300) 내에 포함된 절연성 및 전도층들의 개수는 회로 루팅 설계의 복잡성에 종속되고 이 복잡성에 의해 변화된다. 따라서, 인터커넥트 구조물(300)은 적층식 반도체 소자(262)에 대해 전기적 인터커넥트를 용이하게 하도록 하나 또는 둘 이상의 절연성 및 전도층들을 포함할 수 있다. 그렇지 않으면 배면 인터커넥트 구조물 또는 RDL 내에 포함되는 요소들이 제조를 단순화하고 정면 및 배면 인터커넥트들 또는 RDL들 모두를 포함하는 패키지에 대한 제조 비용을 감소시키도록 인터커넥트 구조물(300)의 부분으로서 집적될 수 있다.
도 5m에서, 복합 기판 또는 재구성된 웨이퍼(268)는 소 블레이드 또는 레이저 커팅 소자(302)에 의해 개별 반도체 소자(304)들로 싱귤레이트된다.
도 5n은 싱귤레이션 후 개별 반도체 소자(304)를 보여준다. 반도체 소자(304)는 인터커넥트 구조물(300)의 얇은 필름(288) 상에 배치된 적층식 반도체 다이를 구비한 3D 반도체 구조물이다. 반도체 다이(228) 및 반도체 다이(240)는 수직 전도성 비아(294)들에 전기적으로 접속된다. 반도체 다이(240)는 전도층(246 및 248)들, 전도성 범프(250)들, 및 반도체 다이(228)의 비아(236)들을 통하여 수직 전도성 비아(294)들에 전기적으로 접속된다. 반도체 다이(228 및 240)는 수직 전도성 비아(294)들을 통하여 외부 소자들로 전기적으로 접속된다. 미세한 피치 수직 전도성 비아(294)들을 포함하는 반도체 소자(304)는 TSV 반도체 다이 위에 플립칩 배향으로 와이드 I/O 메모리 소자들과 같은 고 밀도 반도체 다이를 수용한다. 반도체 소자(304)는 또한 혼합된 반도체 다이 크기들을 수용한다. 예를 들면, 메모리 기능 및 어플리케이션 프로세서 다이를 가지는 반도체 다이는 반도체 소자(304) 내로 페이스-투-백 집적될 수 있다.
반도체 소자(304)는 인터커넥트 구조물(300)의 얇은 필름(288)에서의 미세한 피치 수직 전도성 비아(294)들을 통하여 반도체 다이(228 및 240)를 위한 전기 신호들의 수직 낙하-하방 루팅을 제공한다. 적층식 반도체 소자(262)와 외부 소자들 사이의 전기적 전도 경로 길이는 300 ㎛ 또는 그 미만으로 감소되어 더 높은 속도 및 더 유효한 소자를 초래한다. 열적 경로 길이가 또한 감소된다. 얇은 필름(288)은 반도체 소자(304)의 전체 패키지 높이를 감소시킨다. 반도체 소자(304)의 두께는 0.5 mm 또는 그 미만이고, 통상적으로 0.2 mm 만큼 얇으며, 반면 종래의 THV 기판을 이용하는 패키지 두께는 0.7 내지 1.4 mm이다. 반도체 소자(304)의 더 작은 패키지 프로파일은 뒤틀림을 감소하고 더 짧은 열적 경로를 제공함으로써 반도체 소자의 열적 성능을 개선한다. 얇은 필름 층들을 구비한 반도체 소자(304)의 더 작은 패키지 프로파일은 3D 반도체 구조물의 기생 용량을 감소시킨다.
도 6a 내지 도 6g는 Fo-eWLB를 형성하는 프로세스의 대안적인 일 실시예를 보여주는데, 미세한 피치 인터커넥트들을 가지는 Fo-eWLB 위에 얇은 인터커넥트 구조물이 형성될 수 있다. 도 6a는 캐리어 또는 임시 기판(312)에 장착된 TSV 반도체 다이(310)를 보여준다. 캐리어(312)는 실리콘, 폴리머, 베릴륨 옥사이드, 유리, 또는 구조적 지지를 위한 다른 적절한 저-비용, 강성 재료와 같은 희생 베이스 재료를 포함한다. 인터페이스 층 또는 양면 테이프(314)는 임시 접착 본딩 필름, 에칭-중단 층, 또는 열 방출 층으로서 캐리어(312) 위에 형성된다.
반도체 다이(310)는 구조적 지지를 위한 실리콘, 게르마늄, 비화 갈륨, 인화 인듐, 또는 탄화 실리콘과 같은 베이스 기판 재료(316)를 포함한다. 반도체 다이(310)는 액티브 표면(318) 및 액티브 표면과 마주하는 배면(320)을 포함한다. 액티브 표면(318)은 캐리어(312)를 향하여 배향된다. 액티브 표면(318)은 다이 내에 형성되고 다이의 기능 및 전기적 설계에 따라 전기적으로 인터커넥트되는 능동형 소자들, 수동형 소자들, 전도층들, 및 유전체 층들로서 실시된 아날로그 또는 디지털 회로들을 포함한다. 예를 들면, 회로는 하나 또는 둘 이상의 트랜지스터들, 다이오드들, 및 액티브 표면(318) 내에 형성된 다른 회로 요소들을 포함할 수 있어 DSP, ASIC, 메모리, 어플리케이션 프로세서, 또는 다른 신호 프로세싱 회로와 같은 아날로그 회로들 또는 디지털 회로들을 실시한다. 반도체 다이(310)는 개별 소자들을 포함할 수 있다. 개별 소자들은 트랜지스터들 및 다이오드들과 같은 능동형 소자들, 또는 RF 신호 프로세싱을 위한 커패시터들, 레지스터들, 및 인덕터들과 같은, 수동형 소자들일 수 있다. 반도체 다이(310)는 또한 패키지형 반도체 다이를 포함할 수 있다.
복수의 비아(322)들은 기계적 드릴링, 레이저 드릴링, 또는 심도 반응성 이온 에칭(DRIE)을 이용하여 기판(226)을 통하여 형성된다. 비아(322)들은 기판(316)을 통하여 연장한다. 비아(322)는 전해 도금, 무전해 도금 프로세스 또는 수직 z-방향 전도성 TSV를 형성하기 위한 다른 적절한 금속 증착 프로세스를 이용하여 Al, Cu, Sn, Ni, Au, Ag, Ti, 텅스텐(W), 폴리-실리콘, 또는 다른 적절한 전기 전도성 재료로 채워진다. 인터페이스 층(214) 및 캐리어(312) 위에 배치된 반도체 다이(310)는 복합 기판 또는 재구성된 웨이퍼(324)를 구성한다.
도 6b에서, 봉지재 또는 몰딩 화합물(330)은 페이스트 프린팅, 압축 몰딩, 전사 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 필름-보조 몰딩, 또는 다른 적절한 어플리케이터를 이용하여 인터페이스 층(314) 및 캐리어(312) 위 그리고 반도체 다이(310) 위 및 둘레에 증착된다. 봉지재(330)는 반도체 다이(310)의 배면(320) 위에 형성되고, 후속하는 백그라인딩 단계에서 얇아질 수 있다. 봉지재가 배면(320)과 공동 평면이며 배면(320)을 덮지 않도록 봉지재(330)가 또한 증착될 수 있다. 봉지재(330)는 필러를 구비한 에폭시 레진. 필러를 구비한 에폭시 아크릴레이트, 또는 적절한 필러를 구비한 폴리머와 같은, 폴리머 복합 재료일 수 있다. 봉지재(330)는 비-전도성이고, 물리적 지지부를 제공하고, 외부 요소들 및 오염물들로부터 반도체 소자를 환경적으로 보호한다.
도 6c는 봉지재(330)에 의해 덮혀진 복합 기판 또는 재구성된 웨이퍼(324)를 보여준다. 도 6c에서, 봉지재(330)의 표면(332)은 표면을 평탄화하고 봉지재의 두께를 감소하도록 그라이더(334)를 이용하여 선택적 그라인딩 작업을 겪는다. 화학적 에칭은 또한 봉지재(330)를 제거 및 평탄화하기 위해 사용될 수 있다. 도 6c는 반도체 다이(310)의 배면(320)을 노출하기 위해 제거된 봉지재(330)의 일 부분을 보여준다.
도 6d에서, 반도체 다이 또는 구성요소(340)들은 반도체 다이(310) 위에 장착된다. 반도체 다이(340)는 액티브 표면(342) 및 배면(344)을 포함한다. 액티브 표면(342)은 다이 내에 형성되고 전기적 설계 및 다이의 기능에 따라 전기적으로 인터커넥트된 능동형 소자들, 수동형 소자들, 전도층들, 및 유전체 층들로서 실시되는 아날로그 또는 디지털 회로들을 포함한다. 예를 들면, 회로는 DSP, ASIC, 메모리, 어플리케이션 프로세서, 또는 다른 신호 프로세싱 회로와 같은, 아날로그 회로들 또는 디지털 회로들을 실시하도록 액티브 표면(342) 내에 형성된 하나 또는 둘 이상의 트랜지스터들, 다이오드들, 및 다른 회로 요소들을 포함할 수 있다. 반도체 다이(340)는 개별 소자들을 포함할 수 있다. 개별 소자들은 트랜지스터들 및다이오드들과 같은 능동형 소자들, 또는 RF 신호 프로세싱을 위한 커패시터들, 레지스터들, 및 인덕터들과 같은 수동형 소자들일 수 있다. 반도체 다이(340)는 또한 패키지형 반도체 다이를 포함할 수 있다. 일 실시예에서, 반도체 다이(310)는 어플리케이션 프로세서 및 메모리를 포함하고 반도체 다이(340)는 메모리를 포함한다. 다른 실시예에서, 반도체 다이(310)는 메모리를 포함하고 반도체 다이(340)는 어플리케이션 프로세서를 포함한다. 대안적으로, 반도체 다이(310 및 340)는 다른 신호 프로세싱 회로들, 개별 소자들, 구성요소들, 또는 패키지형 소자들을 포함한다.
반도체 다이(340)는 반도체 다이(310)의 배면(320)을 향하여 배향된 액티브 표면(342)으로 반도체 다이(228) 위에 배치된다. 전도층(346)은 반도체 다이(340)의 액티브 표면(342) 위에 형성된다. 전도층(346)은 Cu 포일 라미네이션, 프린팅, PVD, CVD, 스퍼터링, 전해 도금, 및 무전해 도금과 같은 금속 증착 프로세스를 이용하여 형성된다. 전도층(346)은 Al, Cu, Sn, Ni, Au, Ag, Ti, W, 또는 다른 적절한 전기 전도성 재료의 하나 또는 둘 이상의 층들일 수 있다.
전도층(348)은 반도체 다이(310)의 배면(320) 위에 형성된다. 전도층(348)은 Cu 포일 라미네이션, 프린팅, PVD, CVD, 스퍼터링, 전해 도금, 및 무전해 도금과 같은 금속 증착 프로세스를 이용하여 형성된다. 전도층(348)은 Al, Cu, Sn, Ni, Au, Ag, Ti, W, 또는 다른 적절한 전기 전도성 재료의 하나 또는 둘 이상의 층들일 수 있다. 전도층(348)은 비아(322)에 접촉하거나 비아에 전기적으로 접속된다.
전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭, 또는 스크린 프린팅 프로세스를 이용하여 전도층(346) 또는 전도층(348) 위에 증착된다. 범프 재료는 선택적 플럭스 용액을 구비한, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 납땜, 및 이들의 조합물일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고연 납땜, 또는 무연 납땜일 수 있다. 범프 재료는 적절한 부착 또는 본딩 프로세스를 이용하여 전도층(346 및 348)으로 본딩된다. 일 실시예에서, 범프 재료는 구형 볼들 또는 범프(350)들을 형성하도록 범프 재료의 용융점 위로 범프 재료를 가열함으로써 환류된다. 소정의 어플리케이션들에서, 범프(350)들은 전도층(346 및 348)에 대한 전기 접촉을 개선하도록 두 번 환류한다. 범프(350)들은 또한 전도층(346 및 348)으로 압축 본딩 또는 열 압축 본딩될 수 있다. 범프(350)들은 전도층(346 및 348) 위에 형성될 수 있는 하나의 타입의 인터커넥트 구조물을 나타낸다. 인터커넥트 구조물은 또한 스터드 범프, 마이크로 범프, 또는 다른 전기적 인터커넥트를 사용할 수 있다.
도 6a 내지 도 6g에서 도시되지 않은 선택적 봉지재 또는 몰딩 구성요소는 페이스트 프린팅, 압축 몰딩, 전사 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 필름-보조 몰딩, 또는 다른 적절한 어플리케이터를 이용하여 반도체 다이(340) 위 및 둘레에 증착될 수 있다. 선택적 봉지재는 봉지재(330)와 유사하고 반도체 다이(340)의 배면(344) 위 및 반도체 다이(310) 및 봉지재(330) 위에 형성될 수 있다.
도 6e에서, 캐리어(312) 및 인터페이스 층(314)은 반도체 다이의 주변 둘레의 봉지재(330) 및 반도체 다이(310)의 액티브 표면(318) 위에 인터커넥트 구조물의 형성을 용이하게 하도록 화학적 에칭, 기계적 필링, CMP, 기계적 그라인딩, 열적 베이크, UV 라이트, 레이저 스크린, 또는 습식 스트리핑에 의해 복합 기판(324)으로부터 제거된다.
도 6e에서 복합 기판(324)의 표면 위에 얇은 필름 인터커넥트 구조물을 형성하는 프로세스는 도 6f에서 도시된 바와 같은 얇은 필름 인터커넥트 구조물을 포함하는 복합 기판(324)을 생산하도록 도 5h 내지 도 5l에서 도시된 바와 같이 프로세싱된다.
도 6f에서, 절연성 또는 부동화 층(360)은 절연층(280)과 유사하고 반도체 다이(310) 및 봉지재(330) 위에 형성된다. 절연층(360)은 10 ㎛ 미만의 두께를 가지며 통상적으로 4 ㎛ 만큼 얇다. 절연층(360)의 일 부분은 노출, 또는 디벨로프먼트 프로세스, LDA, 에칭, 또는 액티브 표면(318) 위에 개구들을 형성하기 위한 다른 적절한 프로세스에 의해 제거된다 개구들은 후속하는 전기적 인터커넥터를 위해 반도체 다이(310)의 액티브 표면(318) 및 비아(322)들의 부분들을 노출한다.
전기 전도층(362)은 전도층(282)와 유사하고 절연층(360) 위에, 반도체 다이(310) 위에 배치되고, 개구들을 채우고 액티브 표면(318) 및 비아(322)들과 접촉하도록 절연층(280) 내의 개구들 내에 배치된다. 전도층(362)은 15 ㎛ 미만의 두께를 가지며 통상적으로 3 ㎛ 만큼 얇다. 전도층(362)은 RDL로서 작동하여 전기적 접속을 반도체 다이(310 및 340)로부터 반도체 다이(310 및 340)에 대한 외부 지점들로 팬-아웃하거나 연장한다. 전도층(362)의 일 부분은 반도체 다이(310)의 액티브 표면(318) 상의 접촉 패드들로 전기적으로 연결된다. 전도층(362)의 다른 부분들은 비아(322)들에 전기적으로 접속된다. 전도층(362)의 다른 부분은 반도체 다이(310 및 340)의 설계 및 기능에 따라 전기적으로 접속되거나(common) 전기적으로 절연될 수 있다.
절연층 및 부동화 층(364)은 절연층(284)과 유사하고, 절연층(360) 및 전도층(362) 위에 형성된다. 절연층(364)은 10 ㎛ 미만의 두께를 가지며 통상적으로 4 ㎛ 만큼 얇다. 절연층(364)의 일 부분은 노출, 디벨로프먼트 프로세스, LDA, 에칭, 또는 절연층 내에 개구들을 형성하기 위한 다른 적절한 프로세스에 의해 제거되는데, 개구들은 후속하는 전기적 인터커넥션을 위해 전도층(362)의 부분들을 노출한다.
전기 전도층(366)은 전도층(286)과 유사하고 절연층(364) 위에, 전도층(362) 위에 증착되고 개구들을 채우고 전도 층(362)과 접촉하여 전도 층에 전기적으로 접속되도록 시드 층들을 포함하는 하나 또는 둘 이상의 층들로서 절연층(364) 내의 개구들 내에 배치된다. 전도층(366)은 15 ㎛ 미만의 두께를 가지고 통상적으로 3 ㎛ 만큼 얇다. 일 실시예에서, 전도층(366)의 증착은 시드 층 및 리쏘그래피에 의한 선택적인 도금을 포함한다. 전도층(366)은 반도체 다이(310 및 340)로부터 반도체 다이(310 및 340)에 대한 외부 지점들로의 전기적 연결을 팬-아웃하고 연장하도록 RDL로서 작동한다.
전도층(362 및 366)과 함께 절연층(360 및 364)들은 얇은 필름(288)과 유사한 얇은 필름(368)을 형성한다. 얇은 필름(368)은 인터커넥트 구조물을 구성한다. 대안적인 일 실시예에서, 얇은 필름(368)은 전도층(362)과 같이 하나의 전도층을 포함할 수 있다. 얇은 필름(368)은 특별한 반도체 소자에 대해 요구된 인터커넥트 밀도 및 전기 루딩에 대해 필요한 만큼 다수의 절연성 및 전도층들을 포함할 수 있다.
얇은 필름(368)은 표면(370)을 포함하며 표면 위로 반도체 다이(310 및 340)가 배치되고 표면(372)은 표면(370)과 마주한다. 얇은 필름(3368)은 50 ㎛ 미만의 두께를 가지며, 이는 통상적으로 250 내지 350 ㎛를 가지는 종래의 THV 기판보다 더 얇다. 얇은 필름(368)은 각각 10 ㎛ 미만의 두께로 형성될 수 있는 절연성 및 전도성 재료의 층들로 형성된다. 절연성 및 전도층의 얇은 층들은 얇은 층들 내에 인접한 수평 및 수직 인터커넥트들에 매우 근접하게 형성될 수 있다(예를 들면 50 ㎛ 미만의 피치를 가짐). 인접한 인터커넥트들에 매우 근접하게 형성된 수평 및 수직 인터커넥트들로, 더 높은 밀도의 인터커넥트들이 인터커넥트 구조물 내에 달성된다. 얇은 필름(368)이 더 높은 밀도 인터커넥트들을 포함하기 때문에, 얇은 필름(368)은 3D 반도체 구조물 내로 반도체 소자들의 집적에서의 더 많은 융통성을 제공한다. 고 밀도 인터커넥트 구조물은 변화하는 범프 피치를 구비한 반도체 다이, 예를 들면 다수의 제조 소스들로부터의 반도체 다이를 수용한다.
전도층(362 및 366)들은 수평 및 수직 인터커넥션들 또는 얇은 필름(368)을 통하여 수직 전도성 비아(374)들을 형성한다. 수평 및 수직 인터커넥션들은 얇은 필름을 통하여 전기 신호를 루팅하기 위한 또는 반도체 다이 또는 구성요소로의 연결을 위해 필요한 만큼 서로 근접하게 형성된다. 예를 들면, 전도층(362 및 366)들은 전도성 트레이스들을 포함할 수 있다. 제 1 전도성 트레이스는 제 2 전도성 트레이스에 매우 근접하게 형성된다(예를 들면, 전도성 트레이스들 사이의 피치는 50 ㎛ 미만이다). 전도성 트레이스들 사이의 미세한 피치는 더 많은 전도성 트레이스들을 위한 공간이 얇은 필름(368) 내에 형성되는 것을 허용하며 반면 각각의 필름 층의 두께는 종래의 THV 기판에 비해 인터커넥트 구조물의 두께가 감소한다.
전도층(362 및 366)들은 또한 수직 전도성 비아(374)들을 형성하며 수직 전도성 비아에서 제 1 수직 전도성 비아가 제 2 수직 전도성 비아에 매우 근접하게 형성된다(예를 들면, 수직 전도성 비아들 사이의 피치가 50 ㎛ 미만이다). 전도층(362)은 수직 전도성 비아(374)들의 제 1 부분을 포함하고 전도층(366)은 수직 전도성 비아(374)들의 제 2 부분을 포함한다. 수직 전도성 비아(374)들은 표면(370)으로부터 얇은 필름(368)의 표면(372)으로 연장할 수 있거나 수직 전도성 비아(374)들은 얇은 필름(368)을 통하여 부분적으로 형성될 수 있다. 수직 전도성 비아(374)들 사이의 피치는 50 ㎛ 미만이다. 얇은 필름(368) 내에서 수직 전도성 비아(374)들 사이의 피치는 통상적으로 100 ㎛ 또는 그 초과인 종래의 THV 기판 내의 전도성 비아들 사이의 피치 보다 더 미세하다.
얇은 필름(368) 내의 미세한 피치 수평 및 수직 인터커넥션들은 더 높은 인터커넥트 밀도 및 I/O 단자 카운트를 제공한다. 얇은 필름(368)은 고 밀도 반도체 다이가 플립칩 배향으로 얇은 필름(368)에 장착되는 것을 허용하는 인터커넥트 피치를 제공한다. 부가 반도체 다이는 페이스-투-백 배향으로 얇은 필름(368) 위에 장착될 수 있다. 얇은 필름(368)은 I/0 단자 카운트를 더 증가시키도록 팬-아웃 설계로 반도체 다이(310 및 340)의 풋프린트를 넘어 연장한다. 얇은 필름(368)의 얇음은 더 작고 더 얇은 전체 반도체 소자 패키지를 허용하며 이는 뒤틀림을 방지하고 상기 소자의 속도를 증가시킨다. 또한, 고 밀도 인터커넥트들은 3D 반도체 구조물 당 더 많은 전기적 신호들을 수용하며 매우 다양한 반도체 소자 및 구성요소들 타입들로 인터커넥트 구조물의 호환성을 개선한다.
선택적 절연성 또는 부동화 층(376)은 절연층(296)과 유사하고 절연층(364) 및 전도층(366) 위에 형성된다. 전기 전도성 범프 재료는 전도층(366) 위에 절연층(376) 내의 개구들 내에 증착된다. 범프(378)들은 전도층(366) 위에 형성된다. 대안적으로, 얇은 필름(368)이 전도층(362)과 같은 하나의 RDL 층을 포함하는 경우, 범프(378)들은 단일 RDL 층 위에 형성된다. 범프(378)들은 전도층(362 또는 364) 또는 부가 전도층 위에 형성될 수 있다. 범프(378)들은 반도체 다이(310 및 340)의 풋프린트 외부의 얇은 필름(368)의 영역 위에 형성된다. 범프(378)들은 범프(298)들과 유사하고 반도체 다이(310 및 340)의 풋프린트 바로 아래 또는 풋프린트와 겹쳐지는 얇은 필름(368)의 영역에 형성될 수 있다. 일 실시예에서, 범프(378)들은 반도체 다이(310 및 340)의 풋프린트 내에 형성되고 반도체 다이(310 및 340)의 풋프린트와 겹쳐진다. 범프(378)들은 전도층(366) 위에 형성될 수 있는 하나의 타입의 인터커넥트 구조물을 나타낸다. 인터커넥트 구조물은 또한 본드 와이어들, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기적 인터커넥트를 사용할 수 있다.
절연층(360, 364, 및 376)들 뿐만 아니라 전도층(362, 366)들과 함께, 전도성 범프(378)들은 인터커넥트 구조물(380)을 형성한다. 인터커넥트 구조물(380) 내에 포함된 절연성 및 전도층들의 개수는 회로 루팅 설계의 복잡성에 종속된다. 따라서, 인터커넥트 구조물(380)은 반도체 다이(310 및 340)에 대해 전기 인터커넥트를 용이하게 하도록 하나 또는 둘 이상의 절연성 및 전도층들을 포함할 수 있다. 그렇지 않으면 배면 인터커넥트 구조물 또는 RDL 내에 포함되는 요소들은 정면 및 배면 인터커넥트들 또는 RDL들 모두를 포함하는 패키지에 대해 제조를 단순화하고 제조 비용들을 감소하도록 인터커넥트 구조물(380)의 부분으로서 집적될 수 있다.
복합 기판 또는 재구성된 웨이퍼(324)는 소 블레이드 또는 레이저 커팅 소자(382)로 개별 반도체 소자(384)들로 싱귤레이트된다.
도 6g는 싱귤레이션후 개별 반도체 소자(384)를 보여준다. 반도체 소자(384)는 인터커넥트 구조물(380)의 얇은 필름(368) 상에 배치된 적층된 반도체 다이를 구비한 3D 반도체 구조물이다. 반도체 다이(310) 및 반도체 다이(340)는 수직 전도성 비아(374)들로 전기적으로 접속된다. 반도체 다이(340)는 전도층(346 및 348)들, 전도성 범프(350)들, 및 반도체 다이(310)의 비아(322)들을 통하여 수직 전도성 비아(374)들로 전기적으로 접속된다. 반도체 다이(310 및 340)는 수직 전도성 비아(374)들을 통하여 외부 소자들로 전기적으로 연결된다. 미세한 피치 수직 전도성 비아(374)들을 포함하는 반도체 소자(384)는 와이드 I/0 메모리 소자들과 같은 고 밀도 반도체 다이를 TSV 반도체 다이 위에 플립칩 배향으로 수용한다. 반도체 소자(384)는 또한 혼합된 반도체 다이 크기들을 수용한다. 예를 들면, 메모리 기능 및 어플리케이션 프로세서 다이를 가지는 반도체 다이는 반도체 소자(384) 내로 페이스-투-백 집적될 수 있다.
반도체 소자(384)는 인터커넥트 구조물(380)의 얇은 필름(368) 내에 미세한 피치 수직 전도성 비아(374)들을 통하여 반도체 다이(310 및 340)를 통한 전기적 신호들의 수직 낙하-하방 루팅을 제공한다. 반도체 다이(310 및 340)과 외부 소자들 사이의 전기 전도 경로 길이는 300 ㎛ 또는 그 미만으로 감소되어 더 높은 속도 및 매우 유효한 소자를 초래한다. 열적 경로 길이가 또한 감소된다. 얇은 필름(368)은 반도체 소자(384)의 전체 패키지 높이를 감소한다. 반도체 소자(384)의 두께는 0.5 mm 또는 그 미만이고, 통상적으로 0.2 mm 만큼 얇으며, 반면 종래의 THV 기판을 이용하는 패키지 두께는 0.7 내지 1.4 mm이다. 반도체 소자(384)의 더 작은 패키지 프로파일은 뒤틀림을 감소하고 더 짧은 열적 경로를 제공함으로서 반도체 소자의 열적 성능을 개선한다. 얇은 필름 층들을 구비한 반도체 소자(384)의 더 작은 패키지 프로파일은 3D 반도체 구조물의 기생용량을 감소시킨다.
본 발명의 하나 또는 둘 이상의 실시예들이 상세하게 설명되었지만, 당업자들은 상기 실시예들에 대한 수정 및 적용이 다음의 청구범위들 내에서 제시된 바와 같은 본 발명의 범위로부터 이탈하지 않고 이루어질 수 있음을 인정할 것이다.

Claims (15)

  1. 반도체 소자 제조 방법에 있어서,
    제 1 반도체 다이를 통해 형성되는 전도성 비아를 포함하도록 상기 제 1 반도체 다이를 제공하는 단계와,
    제 1 반도체 다이 위에 제 1 절연층을 형성하는 단계와,
    상기 제 1 절연층을 통해 상기 전도성 비아 위에 제 1 개구부를 형성하는 단계와,
    상기 제 1 절연층의 제 1 개구부 내에 제 1 전도층의 제 1 부분을 포함하도록 상기 제 1 반도체 다이 위에 상기 제 1 전도층을 형성하는 단계 - 상기 제 1 전도층의 하부 표면은 상기 제 1 절연층의 하부 표면과 동평면임 - 와,
    상기 제 1 절연층 위에 제 2 절연층을 형성하는 단계와,
    상기 제 1 개구부 위에 상기 제 2 절연층을 통해 제 2 개구부를 형성하는 단계와,
    상기 제 1 전도층의 제 1 부분과 접촉하는 상기 제 2 개구부 내의 제 2 전도층의 제 2 부분을 포함하도록 제 2 절연층 위에 상기 제 2 전도층을 형성하는 단계 - 상기 제 2 전도층의 상부 표면은 제 2 절연층의 상부 표면과 동평면임 - 와,
    상기 제 1 반도체 다이 위에 봉지재를 증착하는 단계와,
    전도성 비아를 노출시키도록 봉지재를 백그라인딩하는 단계와,
    밀봉재 증착 후 제 2 반도체 다이와 제 1 전도층 사이에 제 1 반도체 다이가 놓이도록 상기 제 1 반도체 다이 상에 제 2 반도체 다이를 배치하는 단계 - 상기 제 2 반도체 다이의 솔더 범프는 상기 전도성 비아에 정렬되어 기계적으로 결합됨 - 를 포함하는, 반도체 소자 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 전도층의 제 1 부분, 상기 제 2 전도층의 제 2 부분, 및 상기 전도성 비아는 상기 제 2 반도체 다이에 대한 전기 신호의 직접 수직 전도 경로를 제공하는, 반도체 소자 제조 방법.
  5. 제 1 항에 있어서, 상기 제 1 개구부는 상기 제 1 절연층의 전체 두께에 대해 실질적으로 균일한 폭을 포함하고, 상기 제 2 개구부의 폭은 상기 제 2 절연층의 전체 두께에 대한 제 1 개구부의 폭과 동일 크기이며, 상기 제 2 개구부는 상기 제 1 개구부 바로 위에 놓이는, 반도체 소자 제조 방법.
  6. 제 1 항에 있어서, 상기 제 1 전도층은 상기 제 1 반도체 다이로부터 상기 제 1 반도체 다이의 풋프린트 외부로 연장되는 전도성 트레이스를 포함하는, 반도체 소자 제조 방법.
  7. 반도체 소자 제조 방법에 있어서,
    제 1 반도체 다이를 제공하는 단계와,
    상기 제 1 반도체 다이 위에 제 1 절연층을 형성하는 단계와,
    상기 제 1 절연층을 통해 제 1 개구부를 형성하는 단계와,
    상기 제 1 절연층의 제 1 개구부의 풋프린트 내를 완전히 채우는 제 1 전도층의 제 1 부분을 포함하도록 상기 제 1 반도체 다이 위에 상기 제 1 전도층을 형성하는 단계 - 상기 제 1 전도층의 하부 표면은 상기 제 1 절연층의 하부 표면과 동평면이고, 상기 제 1 전도층의 상부 표면은 상기 제 1 절연층의 상부 표면 위로 연장됨 - 와,
    상기 제 1 절연층 및 제 1 전도층 위에 제 2 절연층을 형성하는 단계와,
    상기 제 1 개구부에 정렬되는 상기 제 2 절연층을 통해 제 2 개구부를 형성하는 단계 - 상기 제 2 개구부의 폭은 상기 제 1 개구부의 폭과 동일함 - 와,
    상기 제 1 전도층의 제 1 부분 바로 위에 상기 제 2 개구부 내의 제 2 전도층의 제 2 부분을 포함하도록 상기 제 2 절연층 위에 상기 제 2 전도층을 형성하는 단계 - 상기 제 2 전도층의 상부 표면은 제 2 절연층의 상부 표면과 동평면임 - 를 포함하는, 반도체 소자 제조 방법.
  8. 제 7 항에 있어서, 상기 제 1 반도체 다이를 통해 전도성 비아를 형성하는 단계를 더 포함하는, 반도체 소자 제조 방법.
  9. 제 8 항에 있어서, 제 2 반도체 다이와 상기 제 1 전도층 사이에 상기 제 1 반도체 다이 다이가 놓이도록 상기 제 1 반도체 다이 상에 제 2 반도체 다이를 배치하는 단계를 더 포함하며, 상기 제 2 반도체 다이는 상기 전도성 비아를 통해 상기 제 1 전도층에 연결되는, 반도체 소자 제조 방법.
  10. 제 9 항에 있어서, 상기 제 1 반도체 다이 위에 상기 제 2 반도체 다이를 배치하기 전에 상기 제 1 반도체 다이 위에 봉지재를 배치하는 단계를 더 포함하는, 반도체 소자 제조 방법.
  11. 제 1 반도체 다이와,
    제 1 절연층을 통해 형성되는 제 1 개구부를 포함하도록 상기 제 1 반도체 다이 위에 형성되는 상기 제 1 절연층과,
    상기 제 1 절연층의 제 1 개구부의 풋프린트 내를 완전히 채우는 제 1 전도층의 제 1 부분을 포함하도록 상기 제 1 반도체 다이 위에 형성되는 상기 제 1 전도층 - 상기 제 1 전도층의 하부 표면은 상기 제 1 절연층의 하부 표면과 동평면을 이루고, 상기 제 1 전도층의 상부 표면은 상기 제 1 절연층의 상부 표면 위로 연장됨 - 과,
    상기 제 1 개구부에 정렬되는 제 2 절연층을 통해 형성되는 제 2 개구부를 포함하도록 상기 제 1 절연층 위에 형성되는 상기 제 2 절연층 - 상기 제 2 개구부의 폭은 상기 제 1 개구부의 폭와 동일함 - 과,
    상기 제 1 전도층의 제 1 부분과 접촉하는 상기 제 2 개구부 내의 제 2 전도층의 제 2 부분을 포함하도록 상기 제 2 절연층 위에 형성되는 상기 제 2 전도층 - 상기 제 2 전도층의 상부 표면은 제 2 절연층의 상부 표면과 동평면임 - 을 포함하는, 반도체 소자.
  12. 제 11 항에 있어서, 상기 제 1 반도체 다이를 통해 형성되는 전도성 비아를 더 포함하는, 반도체 소자.
  13. 제 12 항에 있어서, 제 2 반도체 다이와 상기 제 1 전도층의 사이에 상기 제 1 반도체 다이가 놓이도록 상기 제 1 반도체 다이 상에 배치되는 제 2 반도체 다이를 더 포함하고, 상기 제 2 반도체 다이는 상기 전도성 비아를 통해 상기 제 1 전도층에 연결되는, 반도체 소자.
  14. 제 13 항에 있어서, 상기 제 1 반도체 다이 위에 배치되는 봉지재를 더 포함하는, 반도체 소자.
  15. 제 14 항에 있어서, 상기 봉지재의 후방 표면이 상기 제 1 반도체 다이의 후방 표면과 동평면인, 반도체 소자.
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