JP2012015216A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】擬似ウエハーの樹脂層にレーザ等でビアホールを形成することなく、簡単な工程で微細な貫通ビアを形成してチップの実装密度を高める半導体装置を提供する。
【解決手段】複数の半導体チップ２０と、複数の突起を有する金属構造体とを支持基板１１上の所定の箇所に配置し、前記複数の半導体チップ及び前記金属構造体２５を樹脂で覆って固化し、前記固化した樹脂の一部及び前記金属構造体の一部を除去、平坦化して、前記金属構造体の前記突起２５ａを貫通ビアとして露出させ、前記半導体チップ及び前記貫通ビアが埋め込まれた樹脂層を前記支持基板から剥離し、前記剥離面に所定の配線パターンを形成して擬似ウエハーを完成する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関する。
ムーア（Moore）の法則にしたがってＬＳＩのゲート長の微細化は年々進んでいたが、４５ｎｍ以降については経済的課題から、２２ｎｍ以降については物理的揺らぎの課題等から、微細化の限界が見えてきている。微細化に関しMoore則をさらに追求する見地から、Moore則を越えたMore than Mooreを追求する動きが加速している。このような動きとして、デバイスを３次元に積層して配線長を短縮し消費電力の低い小型のＬＳＩを実現しようとする方向、異種デバイスを混載したシステムインパッケージ（ＳｉＰ）とする方向、シリコンに代わる新たな材料を用いたデバイスを開発する方向などがある。中でも、ＬＳＩを３次元積層することにより配線長を短くして低消費電力、高性能のデバイスを構成しようとする方向が最も注目され、競って開発されている。しかしながら、この３次元積層についても、デザイン、シリコン貫通ビアの形成、歩留まり、製造コスト等、解決しなければならない課題が多いことがわかってきている。
安価に３次元積層を形成する方法として、複数の良品のＬＳＩをウエハーの形状に配置して樹脂で固定した後、配線、電極を形成した疑似ウエハーを作製し、擬似ウエハーから切り出したパッケージを積層することで３次元積層デバイスを形成する方法が提案されている（たとえば、非特許文献１及び２参照）。
貫通ビアがあらかじめ形成されたビア付き基板を用意し、ビア付基板と半導体チップを支持体上に並べて樹脂で固め、支持体からの剥離面に配線等を形成した後、樹脂層を反対側の面から研削してビア付き基板に形成されている貫通ビアを露出させる手法も提案されている（たとえば、特許文献１参照）。
疑似ウエハーに貫通ビアを形成する方法では、３次元積層デバイスを安価に歩留まりよく作ることができるという利点があるが、樹脂を貫通する数１００μｍの深いビアを形成することが難しい。疑似ウエハーの樹脂は、熱膨張率をシリコンに近づけ剛性を強くするため、ミクロンレベルの径のシリカフィラーを９０重量％以上含有している。このシリカを多く含んだ数１００μｍ厚さの樹脂に従来のレーザードリル技術で穴を穿つためには、高出力が必要とされ、必然的に穴の径は１００μｍを越えてしまう。穴の径が大きくなると、貫通するビアが占める面積が増え、疑似ウエハーから切り出す個片のサイズが大きくなってしまうという問題がある。また、あらかじめ貫通ビアを形成したビア付き基板を半導体チップの周囲に配置してから樹脂で固める方法においても、樹脂等の基板にレーザードリルでビアホールを形成した後に、スキージ等でホール内に銀ペーストを充填しているので、微細な貫通ビアを形成することは難しい。
特開２００５−３３１４１号公報
Implementation ofa Mobile Phone Module with Redistributed Chip Packaging, Lakshmi N. Ramanathanet al, Electronic Components & Technology Conference 2008.pp.1117-1120 Applicationof Through Mold Via (TMV) as PoP Base Package,Jinseong Kimet al, ElectronicComponents & Technology Conference 2008.pp.1089-1092
そこで、本発明は、シリカを多く含有する樹脂にレーザ等で深い穴を開けることなく、簡単な工程で疑似ウエハーの樹脂内に細い貫通ビアを配置することのできる半導体装置の製造方法を提供することを課題とする。
上記課題を解決するために、一実施形態に係る半導体装置の製造方法は、
複数の半導体チップと、複数の突起を有する金属構造体とを支持基板上の所定の箇所に配置し、
前記複数の半導体チップ及び前記金属構造体を樹脂で覆って固化し、
前記固化した樹脂の一部及び前記金属構造体の一部を除去、平坦化して、前記金属構造体の前記突起を貫通ビアとして露出させ、
前記半導体チップ及び前記貫通ビアが埋め込まれた樹脂層を前記支持基板から剥離し、
前記剥離面に所定の配線パターンを形成して擬似ウエハーを完成する
工程を含む。
あらかじめ所定の突起が形成された金属構造体を用いることにより、樹脂層にレーザによる孔形成を行う必要がない。したがって、擬似ウエハーの樹脂層の厚さにかかわりなく樹脂層を貫通する微細なビアを高い信頼性で形成することができる。
本発明の第１実施形態による擬似ウエハーの製造工程図である。 本発明の第１実施形態による擬似ウエハーの製造工程図であり、図１の工程に引き続く工程を示す図である。 本発明の第１実施形態による擬似ウエハーの製造工程図であり、図２の工程に引き続く工程を示す図である。 本発明の第１実施形態による擬似ウエハーの製造工程図であり、図３の工程に引き続く工程を示す図である。 本発明の第１実施形態による擬似ウエハーの製造工程図であり、図４の工程に引き続く工程を示す図である。 本発明の第１実施形態による擬似ウエハーの製造工程図であり、図５の工程に引き続く工程を示す図である。 図１〜６の工程で作製した擬似ウエハーの全体図と、そこから切り出される擬似ウエハーモジュールの表面と裏面の配線形状を示す図である。 複数の擬似ウエハーモジュールを３次元に積層した半導体装置の概略構成図である。 実施形態で用いる金属構造体の作製方法を示す図である。 擬似ウエハーにおいて、半導体チップとチップの間に配置される金属構造体として、安価なリードフレームを利用する例を示す図である。 図１０の手法により各端子が正確に位置決めされたリードフレーム（金属構造体）の概略構成図である。 図１１の金属構造体の配置例を示す図である。 擬似ウエハーにおいて、半導体チップとチップの間に配置される金属構造体の別の例を示す図である。 第２実施形態による擬似ウエハーの製造工程図である。 第２実施形態による擬似ウエハーの製造工程図であり、図１４Ａの工程に引き続く工程を示す図である。 第２実施形態による擬似ウエハーの製造工程図であり、図１４Ｂの工程に引き続く工程を示す図である。 第２実施形態による擬似ウエハーの製造工程図であり、図１４Ｃの工程に引き続く工程を示す図である。 第２実施形態による擬似ウエハーの製造工程図であり、図１４Ｄの工程に引き続く工程を示す図である。 第２実施形態による擬似ウエハーの製造工程図であり、図１４Ｅの工程に引き続く工程を示す図である。 第２実施形態による擬似ウエハーの製造工程図であり、図１４Ｆの工程に引き続く工程を示す図である。 第２実施形態による擬似ウエハーの製造工程図であり、図１４Ｇの工程に引き続く工程を示す図である。 第２実施形態による擬似ウエハーの製造工程図であり、図１４Ｈの工程に引き続く工程を示す図である。 第２実施形態による擬似ウエハーの製造工程図であり、図１４Ｉの工程に引き続く工程を示す図である。 第２実施形態による擬似ウエハーの製造工程図であり、図１４Ｊの工程に引き続く工程を示す図である。
図１〜図６は、本発明の第１実施形態による擬似ウエハーの作製工程図である。擬似ウエハーは半導体装置の製造プロセスの一環として作製される。第１実施形態及び後述する第２実施形態を通して、貫通ビア付き疑似ウエハーを作製するために、あらかじめ貫通ビア及び配線に対応する金属の突起が形成されている金属構造体を用いる。ビア用の突起と配線用の突起を有する金属構造体を、半導体チップと同じ平面上に配置して、全体を樹脂で固める。樹脂と金属構造体の不要な部分を、研削、研磨等により除去することによって、金属構造体の突起部分を露出させて、樹脂を貫通するビアと、樹脂の表面に位置する配線とを同時に形成する。以下で、図１〜図６を参照して具体的な工程を説明する。
図１（Ａ）及び図１（Ｂ）に示すように、ガラス等の平坦な支持基板１１に仮接着性樹脂を塗布し、あるいは仮接着性フィルムを貼り付けて、仮接着層１２を形成する。仮接着性樹フィルムを用いる場合は、たとえば、紫外線の照射により接着力が低下するＵＶテープや、加熱により接着力が低下する熱発泡粘着フィルムを用いる。仮接着層１２により、複数の半導体チップ２０を支持基板１１の所定の位置に、電極面（電極２１が形成された面）を下にして固定する。図示の都合上、２つの半導体チップ２０のみが示されているが、実際は、異なるサイズ、異なる構成の複数の半導体チップ２０を所定の配置及び間隔で並べた１単位のパターンが、ウエハーの形状になるように繰り返して配置されている。
次に、図２（Ａ）及び図２（Ｂ）に示すように、所定の形状の突起２５ａ、２５ｃを有する金属の構造体２５を、半導体チップ（以下、単に「チップ」と称する）２０を跨ぐように、あるいは後述するようにチップ２０とチップ２０の間に位置するように、支持基板１１上の所定の位置に仮接着層１２により固定する。金属の構造体２５は、疑似ウエハーを貫通する貫通ビアとなるビア用の突起（第１の突起）２５ａと、擬似ウエハーの配線となる配線用の突起（第２の突起）２５ｃと、これらを保持する保持部２５ｂとを有する。ビア用の突起２５ａと配線用の突起２５ｃは、保持部２５ｂに対して垂直方向に延びる。ビア用の突起２５ａの直径は数１０μｍ〜数１００μｍである。配線用の突起２５ｃの幅は、数１０μｍ〜数１００μｍである。このような微細な突起２５ａ、２５ｃを有する金属構造体２５は、成形型などを用いて安価に大量に生産することができる。金属構造体２５の作製については、図９を参照して後述することとする。
次に、図３に示すように、チップ２０及び金属構造体２５の全体を樹脂で覆い、固化することによって、チップ２０と金属構造体２５が埋め込まれた埋め込み樹脂層１５を形成する。埋め込み樹脂層１５はシリカフィラーを多く含み、一般的に熱膨張率は１０〜２０ｐｐｍである。この埋め込み樹脂層１５を、研削、研磨等により所定の厚さだけ除去する。これにより、埋め込み樹脂１５の一部と、金属構造体２５の一部が取り除かれる。図３の例では、図３のＡ−Ａラインで示すように、金属構造体２５の保持部２５ｂが除去されて、突起２５ａ及び２５ｃの表面が露出する高さまで、埋め込み樹脂層１５を研削、研磨する。この結果、図４（Ａ）に示すように、埋め込み樹脂層１５内に金属構造体２５の突起２５ａ、２５ｃが貫通ビア２５ａ及び配線２５ｃとして残る。
次に、図４（Ａ）及び４（Ｂ）に示すように、熱又は紫外線により仮接着層１２を変質させ、支持基板から埋め込み樹脂層１５を剥離する。この時点での埋め込み樹脂層１５には、チップ２０、貫通ビア２５ａ、及び配線２５ｃが所定の箇所に配置されている。
次に、図５（Ａ）に示すように、剥離した埋め込み樹脂層１４の上下を逆にして、チップ２０の電極２１（又は剥離面）が上側を向くようにする。剥離した埋め込み樹脂層１５の膜厚は１００〜５００μｍ程度と薄く湾曲しやすいので、図５（Ｂ）に示すように、チップ２０の電極面を上にした状態で、仮接着層４２を介して別の支持基板４１に固定してもよい。
次に、図６（Ａ）に示すように、埋め込み樹脂層１５の剥離面に現れた複数のチップ２０の電極２１及び金属ビア２５ａ上に配線４５を形成し、任意の電極２１間、電極２１とビア２５ａの間を電気的に接続して擬似ウエハー３０を完成する。配線４５の形成方法は任意であり、たとえば、全面にめっきレジストを形成して所定の配線形状の開口を有するようにパターニングしてから、密着層、シード層などを形成し、電解めっき、無電解めっきなどで形成する。図５（Ｂ）のように埋め込み樹脂層１５を支持基板４１上に固定した場合も同様に、ビア２５ａやチップ２０の電極２１を電気的に接続する配線４５を形成し（図６（Ｂ））、その後、紫外線の照射または加熱により支持基板４１から剥離して、擬似ウエハー３０とする。
図７は、配線４５を形成した擬似ウエハー３０の全体図と、擬似ウエハー３０から切り出される１個のウエハー片である擬似ウエハーモジュール３０Ｐの関係を示す図である。擬似ウエハーモジュール３０Ｐの表面３１には、複数の半導体チップ２０が所定の配置及び間隔で並べられ、チップ２０とチップ２０の間、及びチップ２０と貫通ビア２５ａの間を接続する配線４５が形成されている。配線４５は、図６の工程で形成されたものである。他方、擬似ウエハーモジュール３０Ｐの裏面３２には、金属構造体２５の突起２５ａ及び２５ｃが、それぞれビア２５ａ及び配線２５ｃとして露出している。
図８は、複数の異なる種類の擬似ウエハーモジュール３０Ａ、３０Ｂを３次元に積層してより複雑なシステムを構成する半導体装置５０の概略構成図である。図８では、２つのモジュール３０Ａ、３０Ｂが積層されているが、３段に重ねることも可能であるし、下段のモジュール３０Ａ上に、モジュール３０Ｂを２つ以上並べて配置することも可能である。下段のモジュール３０Ａと上段のモジュール３０Ｂとは突起電極４７により電気的に接続されている。下段のモジュール３０Ａの下面にははんだバンプ等の外部接続電極４８が形成され、図示しないパッケージ基板等に接続される。
図９は、金属構造体５５の作製方法を示す図である。まず図９（Ａ）に示すように樹脂などで作製された成形型５１を用意する。樹脂は例えばポリジメチルシロキサン（ＰＤＭＳ）を使用する。成形型５１は、金属構造体のビア用突起や配線用突起に対応する孔や溝が形成された型面５１ａを有する。成形型５１の５１ａ面に図示しない離型剤層を数ｎｍの膜厚で形成した後、型面５１ａの離型剤層（不図示）上に、スパッタ法等によりめっきシード層５３を形成する。めっきシード層５２は、たとえば厚さ約５００ｎｍのＣｕ膜の積層である。
次に、図９（Ｂ）に示すように、電解めっきによりシード層５３上にＣｕめっき層５４を浅い面より約３００μｍ厚さに成長させる。
次に、図９（Ｃ）に示すように、成形型５１からＣｕめっき層５４を剥離し取り出す。これにより、シード層５３とＣｕめっき層５４とが一体になった金属構造体５５が得られる。金属構造体５５は、貫通ビアとして用いられることになる突起（第１の突起）５５ａと、配線として用いられることになる突起（第２の突起）５５ｃを有する。なお、図９（Ａ）の工程で離型剤（不図示）の適用後に、必要であればめっきシード層５３の形成前に数１０ｎｍ程度のＴｉ、ＴｉＮ、Ｔａ、ＴａＮなどのＣｕ拡散防止膜を形成してもよい。
このような手法により、所望の形状の金属構造体５５を安価かつ大量に作製することができる。また、金属構造体を構成する金属として、Ｃｕに限定されず、Ｎｉ、Ｎｉ−Ｃｏ、Ｎｉ−Ｓｎ、Ａｇ、Ａｇ−Ｃｕ、Ａｕなど、配線に適した任意の金属材料を用いることができる。
成形型５１自体は、任意の手法により製造するものとする。一例として、図示はしないが、図２の金属構造体２５のように、貫通ビアになる突起２５ａと配線になる突起２５ｃのように水平レベルの異なる凹凸を有する金属構造体用の成形型を作製する場合は、シリコン基板上に、配線２５ｃに対応する形状の開口を有する第１のフォトレジストパターンを形成し、第１のフォトレジストパターンをマスクとして、ＲＩＥなどによりシリコン基板に配線２５ｃに相当する深さの溝を形成する。その後、第１のフォトレジストパターンを除去し、貫通ビア２５ａに対応する形状の開口を有する第２のフォトレジストパターンを形成して、ＲＩＥなどのドライエッチングにより貫通ビアに相当する深さの孔を形成して母型を得る。この母型を用いてＮｉ電解めっき等により、金属構造体２５に対応する凹凸形状の第１子型を形成する。第１小型を用いて、凹凸が反転された第２の小型を樹脂などで形成する。この第２の子型が、金属構造体をモールドするための成形型５１となる。
図１０〜図１３は、金属構造体として安価なリードフレームを利用して、貫通ビアを形成する例を示す図である。リードフレームを利用する場合は貫通ビアとしての利用に適している。リードフレーム（金属構造体）６５Ａは、平坦な保持プレート又はアイランド６５ｂから垂直方向に延びる多数の細い端子（リード）６５ａを有する。このような端子６５ａを貫通ビアとして利用するには、端子６５ａの一本一本を正確に位置決めしなければならない。そこで、図１０（Ａ）および図１０（Ｂ）の例では、あらかじめ所定の位置にくぼみ６２が形成された位置決め基板６１を用意し、リードフレーム６５Ａの各端子６５ａの先端部を基板６１のくぼみ６２に挿入し、ポリイミド等の樹脂６３で固定する。端子６５ａを固定した後、リードフレーム６５Ａを樹脂６３ごと位置決め基板６１から剥離する。
図１１は、剥離した状態のリードフレーム６５Ａを示す。リードフレーム６５Ａの各端子６５ａは所定の間隔で樹脂６３に対して垂直に固定されている。なお、樹脂としてはポリイミドに限らず、剛性の強い任意の樹脂を用いることができ、エポキシ樹脂であっても厚くつけることができれば使用可能である。
図１２は、図１１の金属構造体（リードフレーム）６５Ａの配置例を示す図である。支持基板１１上に仮接着層１２を形成し、複数の半導体チップ２０を支持基板１１上に仮接着する。半導体チップ２０とチップ２０の間の所定の位置に、端子６５ａが固定された状態の金属構造体６５Ａを配置する。この場合、固定用の樹脂６３が仮接着層１２を介して支持基板１１上に仮接着される。その後、全体を樹脂で固めて剥離し、剥離面に配線を形成した後に余分な樹脂及びリードフレーム６５のプレート（アイランド）６５ｂを剥離面の反対側から研磨することになるが、各端子６５ａがそれぞれ正しい位置に固定されているので、研磨後も正確な位置に貫通ビアとして露出させることができる。
図１３は、貫通ビア用の金属構造体の別の例を示す図である。図１３の例では、外側に絶縁皮膜を施した金属箔を利用する。たとえば、一方の面に絶縁物６６を貼り付けた金属箔６５Ｂに、アイランド領域（保持領域）から複数の端子が延びるようなパターンを形成してパターン付きフィルムを作製し、複数の端子を絶縁物（層）６６が施された面が外側になるように、アイランドに対して垂直に折り曲げて金属構造体６５Ｂとする。金属構造体６５Ｂは、フィルムの弾性又はバネ性を利用して半導体チップ２０間に固定される。すなわち、端子６５ａは、図中の矢印で示すように外側に向かって開こうとするので、絶縁物６６を介して半導体チップ２０の側面に押圧される。これにより、金属箔の端子６５ａを正しい位置に保持することができる。また、絶縁層６６を介して金属構造体６５Ｂの端子６５ａを半導体チップ２０に押圧するので、チップ２０とのショートを防止することができる。
図１４Ａ〜図１４Ｋは、第２実施形態による半導体装置の製造工程を示す図である。第２実施形態では、フェイスアップの半導体チップとフェイスダウンの半導体チップを混載してさらに実装密度を高める。第２実施形態でも、第１実施形態と同様に、ビア用突起と配線用の突起を有する金属構造体を用いて、微細な貫通ビアや配線を同時に形成する。
まず、図１４Ａに示すように、電極２１を下向きにしたフェイスダウンのチップ２０ａ、２０ｂを、仮接着層１２により支持基板１１上に仮固定する。仮接着層１２は、第１実施形態と同様に、加熱や紫外線の照射により接着力が低減するものが望ましく、たとえばＵＶテープを用いる。
次に、図１４Ｂに示すように、フェイスアップのチップ２０ｃを、仮接着層１２を介して支持基板１１に仮固定する。フェイスアップのチップ２０ｃの厚さは、フェイスダウンのチップ２０ａ、２０ｂの厚さよりも薄い。
次に、図１４Ｃに示すように、フェイスダウンのチップ２０ａ上に、フェイスアップのチップ２０ｄを接着剤等で固定する。この場合も、フェイスアップのチップ２０ｄの厚さは、フェイスダウンのチップ２０ａの厚さよりも薄い。この状態で支持基板１１上に、フェイスダウンのチップ２０ａ、２０ｂと、フェイスアップのチップ２０ｃ、２０ｄが混載配置されたパターンが形成される。実際の支持基板１１上では、図１４Ｃのようなパターンがウエハーの形状に繰り返し並べられている。
次に、図１４Ｄに示すように、ビア用の突起２５ａと配線用の突起２５ｃを有する金属構造体２５を、仮接着層１２を介して支持基板１１上の所定の箇所に仮固定する。
次に、図１４Ｅに示すように、フェイスアップのチップ２０ｃ、２０ｄの電極２１に、金線、銅線などの導線でボールボンディングを行う。導線を所定の長さに切断して微細な金属柱７１とする。
次に、図１４Ｆに示すように、全体を樹脂で覆って固定した後、樹脂層が所定の高さになるまで研削、研磨して、樹脂の余分な部分と、金属構造体２５の保持部２５ｂ及び金属柱７１の余分な部分を除去する。これにより、金属構造体２５の突起２５ａ、２５ｃが樹脂層１５内に貫通ビア２５ａ及び配線２５ｃとして残り、ボールボンディングした導線７１が、ビア７２として残る。第２実施形態では、１つの擬似ウエハー内で半導体チップ２０を３次元に積層するので、樹脂層１５の厚さが厚くなる。この場合、従来のレーザドリルによりビアホールを形成する場合は、ビア径が大きくなりビア占有面積が増大するが、第２実施形態では、あらかじめ所定の径、所定の高さにモールド形成された金属構造体２５を用いるので、樹脂層１５が厚くなった場合も、微細なビアを断線なしに形成することができる。
次に、図１４Ｇに示すように、研磨面に現れたビア２５ａ及びビア７２上に配線７５を形成し、任意のビア間を電気的に接続する。
次に、図１４Ｈに示すように、仮接着層１２を熱あるいは紫外線で変質させて、半導体チップ２０や配線７５、ビア２５ａ、７２が埋め込まれた状態の樹脂層１５を支持基板１１から剥離する。これにより、複数の半導体チップ２０ａ〜２０ｄが所定の配置、間隔で並べられた擬似ウエハー７９が得られる。
次に、図１４Ｉに示すように、剥離した擬似ウエハー７９の上下を反転させて、配線７５を形成した面を下にして、仮接着層８２により新たな支持基板８１上に仮固定する。これにより、当初にフェイスダウンで配置された半導体チップ２０ａ、２０ｂの電極２１が樹脂層１５の表面に位置する。
次に、図１４Ｊに示すように、チップ２０ａ、２０ｂの任意の電極２１を接続する配線７８や、貫通ビア２５ａと電極２１を接続する配線７８を形成する。
最後に、図１４Ｋに示すように、仮接着層８２を熱あるいは紫外線で変質させ、支持基板８１から樹脂層１５全体を剥離することによって、両面に配線パターンが形成された擬似ウエハー８０が得られる。この擬似ウエハー８０は、図７に示されるように複数の半導体チップやビア、配線が所定パターンで配置された領域が繰り返しウエハー計上に配置されたものである。図７と異なるのは、擬似ウエハー８０から切り出した擬似ウエハーモジュールの裏面にも配線パターン（金属構造体２５に由来する配線２５ｃ以外の配線パターン）が形成されていることである。擬似ウエハー８０から擬似ウエハーモジュールを切り出すことによって、良品のＬＳＩを微細な貫通ビアや配線で接続した実装密度の高いモジュールを効率よく作製することができる。
上述した第１実施形態及び第２実施形態の半導体装置の製造方法によれば、樹脂をベースとした擬似ウエハーに、ウエハーの厚さにかかわりなく微細な貫通ビアを形成することができる。従来の手法と異なり、樹脂層にレーザ等でビアホールを形成する必要も、ホール内を導体で充填する必要もない。設計どおりの微細ビアを形成することができるので、ＬＳＩの高密度配置が可能になる。ＬＳＩを高密度配置した擬似ウエハーモジュールを３次元に積層することにより、さらに実装密度を高めた半導体装置が実現する。
貫通ビアになる部分のみならず、配線となる突起部もあらかじめ備えた金属構造体を用いることで、樹脂層の研削、研磨により、研磨面に貫通ビアと配線を同時に形成することが可能になる。金属構造体の高さは、研磨する量に応じて適宜設計する。チップを跨る金属構造体を研削、研磨することで、チップの背面を乗り越える配線を形成することができる。
金属構造体をあらかじめ用意しておくので、金属構造体の事前の検査が可能になり、ビア形成による不良の発生を防止することができる。金属構造体ををチップをまたがるように配置してから研磨する場合は、チップの背面を乗り越える配線を設けることができる。
以上の説明に対し、以下の付記を提示する。
（付記１）
複数の半導体チップと、複数の突起を有する金属構造体とを支持基板上の所定の箇所に配置し、
前記複数の半導体チップ及び前記金属構造体を樹脂で覆って固化し、
前記固化した樹脂の一部及び前記金属構造体の一部を除去、平坦化して、前記金属構造体の前記突起を貫通ビアとして露出させ、
前記半導体チップ及び前記貫通ビアが埋め込まれた樹脂層を前記支持基板から剥離し、
前記剥離面に所定の配線パターンを形成して擬似ウエハーを完成する
工程を含むことを特徴とする半導体装置の製造方法。
（付記２）
前記金属構造体は、平坦な保持部と、前記保持部から垂直方向に延びる前記複数の突起とを有し、前記平坦化により、前記保持部が除去されて前記突起が露出することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記金属構造体は、前記保持部から垂直方向に延びるビア用の第１の突起と、前記保持部から垂直方向に突出する配線用の第２の突起を有し、前記平坦化により、前記保持部が除去されて、前記第１の突起と前記第２の突起が、それぞれ前記貫通ビア及び配線として露出することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）
前記金属構造体はリードフレームであり、前記平坦化により前記リードフレームの平坦な保持部が除去されて、前記端子が前記貫通ビアとして露出することを特徴とする付記２に記載の半導体装置の製造方法。
（付記５）
前記リードフレームの前記複数の端子の先端部を、あらかじめ樹脂層により所定の位置に固定し、前記固定された前記リードフレームを、前記支持基板上の所定の箇所に配置することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）
前記金属構造体は、金属箔の一方の面に絶縁層を形成したフィルムを、前記保持部から前記複数の端子が延びるパターンに加工し、前記絶縁層が形成された面が外側になるように前記複数の端子を前記保持部に対して垂直に折り曲げて作製することを特徴とする付記２に記載の半導体装置の製造方法。
（付記７）
前記金属構造体を、前記折り曲げた端子の弾性を利用して前記複数の半導体チップ間に保持することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記半導体チップは、電極面を下向きにして前記支持基板上に配置される第１の半導体チップを含み、前記剥離面への配線パターンの形成は、前記半導体チップの前記電極間及び／又は前記電極と前記貫通ビアとの間を電気的に接続するように形成することを特徴とする付記１〜７に記載の半導体装置の製造方法。
（付記９）
電極面を上向きにした第２の半導体チップを、前記支持基板上及び／又は前記電極面を下向きにした前記半導体チップ上に配置する工程をさらに含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記１０）
前記第２の半導体チップの前記電極上に導線をボールボンディングし、前記導線を所定の長さに切断して金属柱を形成し、
前記第１及び第２の半導体チップ、前記金属構造体、及び前記金属柱を前記樹脂で覆って固化し、
前記平坦化により、前記金属構造体の前記突起と前記金属柱を、前記貫通ビアとして露出し、
前記露出面に、前記貫通ビアを電気的に接続する配線パターンを形成する
工程をさらに含むことを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記擬似ウエハーを所定の形状の個別片に切り出して擬似ウエハーモジュールを作製する工程をさらに含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記１２）
複数種類の前記擬似ウエハーモジュールを３次元に積層する工程をさらに含むことを特徴とする半導体装置の製造方法。
（付記１３）
前記複数の半導体チップは、仮接着層を介して前記支持基板上に配置され、前記剥離工程は、前記仮接着層に熱または紫外線の照射を与えることにより前記樹脂層を前記支持基板から剥離することを特徴とする付記１〜１２のいずれか一項に記載の半導体装置の製造方法。
複数のＬＳＩチップを搭載した半導体装置の製造分野に適用することができる。ビア接続部と配線を有する配線回路基板に適用することができる。
１１ 支持基板
１２ 仮接着層
１５ 埋め込み樹脂層
２０、２０ａ〜２０ｄ 半導体チップ
２１ 電極
２５、６５Ａ、６５Ｂ 金属構造体
２５ａ、５５ａ、６５ａ 第１の突起（貫通ビア用突起）
２５ｂ、 保持部
２５ｃ、５５ｃ 第２の突起（配線用突起）
３０、７９、８０ 擬似ウエハー
４５、７５、７８ 配線
５０ 半導体装置

Claims (7)

  1. 複数の半導体チップと、複数の突起を有する金属構造体とを支持基板上の所定の箇所に配置し、
    前記複数の半導体チップ及び前記金属構造体を樹脂で覆って固化し、
    前記固化した樹脂の一部及び前記金属構造体の一部を除去、平坦化して、前記金属構造体の前記突起を貫通ビアとして露出させ、
    前記半導体チップ及び前記貫通ビアが埋め込まれた樹脂層を前記支持基板から剥離し、
    前記剥離面に所定の配線パターンを形成して擬似ウエハーを完成する
    工程を含むことを特徴とする半導体装置の製造方法。
  2. 前記金属構造体は、平坦な保持部と、前記保持部から垂直方向に延びる前記複数の突起とを有し、前記平坦化により、前記保持部が除去されて前記突起が露出することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記金属構造体は、前記保持部から垂直方向に延びるビア用の第１の突起と、前記保持部から垂直方向に突出する配線用の第２の突起を有し、前記平坦化により、前記第１の突起及び前記第２の突起から、前記貫通ビア及び配線が同時に形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記金属構造体はリードフレームであり、前記平坦化により前記リードフレームの平坦な保持部が除去されて、前記端子が前記貫通ビアとして露出することを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記金属構造体は、金属箔の一方の面に絶縁層を形成したフィルムを、前記保持部から前記複数の端子が延びるパターンに加工し、前記絶縁層が形成された面が外側になるように前記複数の端子を前記保持部に対して垂直に折り曲げて作製することを特徴とする請求項２に記載の半導体装置の製造方法。
  6. 前記半導体チップは、電極面を下向きにして前記支持基板上に配置される第１の半導体チップを含み、前記剥離面への配線パターンの形成は、前記半導体チップの前記電極間及び／又は前記電極と前記貫通ビアとの間を電気的に接続するように形成することを特徴とする付記１〜７に記載の半導体装置の製造方法。
  7. 電極面を上向きにした第２の半導体チップを、前記支持基板上及び／又は前記電極面を下向きにした前記半導体チップ上に配置する工程をさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。
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JP (1) JP5573422B2 (ja)

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013147358A1 (ko) * 2012-03-30 2013-10-03 주식회사 네패스 반도체 패키지 및 그 제조 방법
WO2013147359A1 (ko) * 2012-03-30 2013-10-03 주식회사 네패스 반도체 패키지 및 그 제조 방법
JP2013214540A (ja) * 2012-03-08 2013-10-17 Toshiba Corp 半導体装置の製造方法、半導体集積装置及びその製造方法
JP2014146741A (ja) * 2013-01-30 2014-08-14 Fujitsu Ltd 半導体装置の製造方法及び導電性構造体
WO2015037478A1 (ja) * 2013-09-12 2015-03-19 日本電気硝子株式会社 支持ガラス基板及びこれを用いた搬送体
JPWO2013035716A1 (ja) * 2011-09-07 2015-03-23 株式会社村田製作所 モジュールの製造方法
JP2015164177A (ja) * 2014-01-28 2015-09-10 パナソニックＩｐマネジメント株式会社 電子デバイスおよびその製造方法
WO2015156075A1 (ja) * 2014-04-07 2015-10-15 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
KR20160010298A (ko) 2014-07-18 2016-01-27 토와 가부시기가이샤 전자 부품의 제조 방법, 돌기 전극 구비 판상 부재, 전자 부품 및 돌기 전극 구비 판상 부재의 제조 방법
WO2016035674A1 (ja) * 2014-09-03 2016-03-10 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
WO2016047210A1 (ja) * 2014-09-25 2016-03-31 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
JP2016103552A (ja) * 2014-11-28 2016-06-02 Ｔｏｗａ株式会社 突起電極付き板状部材の製造方法、突起電極付き板状部材、電子部品の製造方法、及び電子部品
JP2016113341A (ja) * 2014-12-17 2016-06-23 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
JP2016155735A (ja) * 2014-04-07 2016-09-01 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
JP2016160135A (ja) * 2015-03-02 2016-09-05 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
US9728426B2 (en) 2014-04-24 2017-08-08 Towa Corporation Method for producing resin-encapsulated electronic component, bump-formed plate-like member, resin-encapsulated electronic component, and method for producing bump-formed plate-like member
CN107074618A (zh) * 2014-12-16 2017-08-18 日本电气硝子株式会社 支承玻璃基板及使用其的层叠体
CN107074610A (zh) * 2015-01-05 2017-08-18 日本电气硝子株式会社 支承玻璃基板及其制造方法
WO2020202841A1 (ja) * 2019-04-03 2020-10-08 株式会社村田製作所 モジュール、端子集合体、及びモジュールの製造方法
JP2020172436A (ja) * 2020-07-20 2020-10-22 日本電気硝子株式会社 支持ガラス基板及びそれを用いた積層体
KR20210009405A (ko) * 2012-03-08 2021-01-26 스태츠 칩팩 피티이. 엘티디. 반도체 소자 및 그 제조 방법
KR20230021766A (ko) * 2014-12-16 2023-02-14 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 이것을 사용한 적층체
JP7325384B2 (ja) 2020-07-22 2023-08-14 三菱電機株式会社 半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016729A (ja) * 2006-07-07 2008-01-24 Kyushu Institute Of Technology 両面電極構造の半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016729A (ja) * 2006-07-07 2008-01-24 Kyushu Institute Of Technology 両面電極構造の半導体装置の製造方法

Cited By (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2013035716A1 (ja) * 2011-09-07 2015-03-23 株式会社村田製作所 モジュールの製造方法
JP2013214540A (ja) * 2012-03-08 2013-10-17 Toshiba Corp 半導体装置の製造方法、半導体集積装置及びその製造方法
KR20210009405A (ko) * 2012-03-08 2021-01-26 스태츠 칩팩 피티이. 엘티디. 반도체 소자 및 그 제조 방법
KR102401804B1 (ko) 2012-03-08 2022-05-25 스태츠 칩팩 피티이. 엘티디. 반도체 소자 및 그 제조 방법
WO2013147358A1 (ko) * 2012-03-30 2013-10-03 주식회사 네패스 반도체 패키지 및 그 제조 방법
WO2013147359A1 (ko) * 2012-03-30 2013-10-03 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR101323925B1 (ko) * 2012-03-30 2013-10-31 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR101469799B1 (ko) * 2012-03-30 2014-12-05 주식회사 네패스 반도체 패키지의 제조 방법
CN104205313A (zh) * 2012-03-30 2014-12-10 Nepes株式会社 半导体组件及其制造方法
CN104205327A (zh) * 2012-03-30 2014-12-10 Nepes株式会社 半导体组件及其制造方法
JP2014146741A (ja) * 2013-01-30 2014-08-14 Fujitsu Ltd 半導体装置の製造方法及び導電性構造体
JP2015078113A (ja) * 2013-09-12 2015-04-23 日本電気硝子株式会社 支持ガラス基板及びこれを用いた搬送体
CN105307993A (zh) * 2013-09-12 2016-02-03 日本电气硝子株式会社 支承玻璃基板及使用其的搬送体
WO2015037478A1 (ja) * 2013-09-12 2015-03-19 日本電気硝子株式会社 支持ガラス基板及びこれを用いた搬送体
CN112159100A (zh) * 2013-09-12 2021-01-01 日本电气硝子株式会社 支承玻璃基板及使用其的搬送体
JP2015164177A (ja) * 2014-01-28 2015-09-10 パナソニックＩｐマネジメント株式会社 電子デバイスおよびその製造方法
WO2015156075A1 (ja) * 2014-04-07 2015-10-15 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
CN115636582A (zh) * 2014-04-07 2023-01-24 日本电气硝子株式会社 支承玻璃基板及使用其的层叠体
KR102436789B1 (ko) * 2014-04-07 2022-08-26 니폰 덴키 가라스 가부시키가이샤 적층체, 반도체 패키지 제조 방법, 반도체 패키지 및 전자기기
CN106103369A (zh) * 2014-04-07 2016-11-09 日本电气硝子株式会社 支承玻璃基板及使用其的层叠体
JP2016155735A (ja) * 2014-04-07 2016-09-01 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
KR20160140615A (ko) * 2014-04-07 2016-12-07 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 이것을 사용한 적층체
US9728426B2 (en) 2014-04-24 2017-08-08 Towa Corporation Method for producing resin-encapsulated electronic component, bump-formed plate-like member, resin-encapsulated electronic component, and method for producing bump-formed plate-like member
KR20160010298A (ko) 2014-07-18 2016-01-27 토와 가부시기가이샤 전자 부품의 제조 방법, 돌기 전극 구비 판상 부재, 전자 부품 및 돌기 전극 구비 판상 부재의 제조 방법
US9580827B2 (en) 2014-07-18 2017-02-28 Towa Corporation Method for producing electronic component, bump-formed plate-like member, electronic component, and method for producing bump-formed plate-like member
TWI671271B (zh) * 2014-09-03 2019-09-11 日商日本電氣硝子股份有限公司 積層體、半導體封裝及其製造方法、電子機器
CN115108719A (zh) * 2014-09-03 2022-09-27 日本电气硝子株式会社 支承玻璃基板及使用其的层叠体
KR20170048315A (ko) * 2014-09-03 2017-05-08 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 이것을 사용한 적층체
CN106660855A (zh) * 2014-09-03 2017-05-10 日本电气硝子株式会社 支承玻璃基板及使用其的层叠体
JPWO2016035674A1 (ja) * 2014-09-03 2017-06-15 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
JP2020128338A (ja) * 2014-09-03 2020-08-27 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
JP2020128337A (ja) * 2014-09-03 2020-08-27 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
WO2016035674A1 (ja) * 2014-09-03 2016-03-10 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
KR102402822B1 (ko) * 2014-09-03 2022-05-27 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 이것을 사용한 적층체
WO2016047210A1 (ja) * 2014-09-25 2016-03-31 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
CN106573833A (zh) * 2014-09-25 2017-04-19 日本电气硝子株式会社 支承玻璃基板及使用其的层叠体
JPWO2016047210A1 (ja) * 2014-09-25 2017-07-06 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
JP2016103552A (ja) * 2014-11-28 2016-06-02 Ｔｏｗａ株式会社 突起電極付き板状部材の製造方法、突起電極付き板状部材、電子部品の製造方法、及び電子部品
KR20160064958A (ko) 2014-11-28 2016-06-08 토와 가부시기가이샤 돌기 전극 구비 판상 부재의 제조 방법, 돌기 전극 구비 판상 부재, 전자 부품의 제조 방법 및 전자 부품
CN105655250A (zh) * 2014-11-28 2016-06-08 东和株式会社 带突起电极的板状构件、电子部件及两者的制造方法
KR20170095798A (ko) * 2014-12-16 2017-08-23 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 이것을 사용한 적층체
KR20230021766A (ko) * 2014-12-16 2023-02-14 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 이것을 사용한 적층체
KR102509782B1 (ko) * 2014-12-16 2023-03-14 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 이것을 사용한 적층체
KR102630404B1 (ko) * 2014-12-16 2024-01-29 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 이것을 사용한 적층체
CN107074618A (zh) * 2014-12-16 2017-08-18 日本电气硝子株式会社 支承玻璃基板及使用其的层叠体
JP2016113341A (ja) * 2014-12-17 2016-06-23 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
KR102430746B1 (ko) * 2015-01-05 2022-08-09 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 그 제조 방법
KR20220116564A (ko) * 2015-01-05 2022-08-23 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 그 제조 방법
KR20170101882A (ko) * 2015-01-05 2017-09-06 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 그 제조 방법
KR102561430B1 (ko) * 2015-01-05 2023-07-31 니폰 덴키 가라스 가부시키가이샤 지지 유리 기판 및 적층체
CN107074610A (zh) * 2015-01-05 2017-08-18 日本电气硝子株式会社 支承玻璃基板及其制造方法
JP2016160135A (ja) * 2015-03-02 2016-09-05 日本電気硝子株式会社 支持ガラス基板及びこれを用いた積層体
JPWO2020202841A1 (ja) * 2019-04-03 2021-12-02 株式会社村田製作所 モジュール、端子集合体、及びモジュールの製造方法
CN113544843A (zh) * 2019-04-03 2021-10-22 株式会社村田制作所 模块、端子集合体以及模块的制造方法
WO2020202841A1 (ja) * 2019-04-03 2020-10-08 株式会社村田製作所 モジュール、端子集合体、及びモジュールの製造方法
US11895769B2 (en) 2019-04-03 2024-02-06 Murata Manufacturing Co., Ltd. Module, terminal assembly, and method for producing module
JP7051053B2 (ja) 2020-07-20 2022-04-11 日本電気硝子株式会社 支持ガラス基板及びそれを用いた積層体
JP2020172436A (ja) * 2020-07-20 2020-10-22 日本電気硝子株式会社 支持ガラス基板及びそれを用いた積層体
JP7325384B2 (ja) 2020-07-22 2023-08-14 三菱電機株式会社 半導体装置の製造方法

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