JP2014146741A - 半導体装置の製造方法及び導電性構造体 - Google Patents

半導体装置の製造方法及び導電性構造体 Download PDF

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Abstract

【課題】微細な貫通ビアを所期の位置に精度良く形成することを可能とした半導体装置の製造方法及び導電性構造体提供する。
【解決手段】樹脂層9、樹脂層9内に埋め込まれた半導体チップ10、及び樹脂層9を厚さ方向に貫通する貫通電極22を備え、これらが同一面内に形成される半導体装置の製造方法であって、貫通電極22を形成する複数の電極用ピン及び各電極用ピンの基端を束ねる保持板部を含む剣山状の導電性構造体を、支持体に仮接着する仮接着工程と、固化後に樹脂層9の少なくとも一部を形成するモールド樹脂30を支持体上に供給し、仮接着された導電性構造体を被覆するモールド工程とを有し、仮接着工程において保持板部の背面又は各電極用ピンの先端面を仮接着する。
【選択図】図1

Description

本発明は、半導体装置の製造方法及び導電性構造体に関する。
LSI(Large Scale Integration)等の半導体チップを備えた半導体装置において、
複数の半導体チップを2次元又は3次元に集積し、各半導体チップを相互配線接続する技術が知られている。その中でも、複数の半導体チップを同一平面内に配置した状態でモールド樹脂により被覆及び固定することで擬似ウエハ(ウェーハ)を作製し、擬似ウエハを貫通する貫通ビアを介して擬似ウエハ同士を3次元積層する技術が注目されている。この擬似ウエハは、再構築ウエハとも呼ばれている。
特開2006−108236号公報
疑似ウエハを厚さ方向に貫通する貫通ビアを形成する従来の手法として、ドリル加工又はレーザ加工によって貫通孔を開口し、この貫通孔に導電体を埋め込む手法がある。しかしながら、この手法は、貫通ビアの微細化、狭ピッチ化の要請を満たすことが難しい。また、加工プロセスの複雑さ、製造コスト、歩留まり等の観点から改善の余地がある。
また、疑似ウエハに貫通ビアを形成する手法として、貫通ビアとなる導電線を、半導体チップと共に予めモールド樹脂に埋め込んでおく手法も提案されている。例えば、半導体チップ及び導電線を、支持体に粘着テープ等を用いて仮接着した状態でモールドし、固化後のモールド樹脂を支持体から取り外すことで、樹脂層を貫通する貫通ビアを備えた疑似ウエハを得ることができる。しかしながら、この手法では、モールド時に供給されるモールド樹脂の流動によって導電線の位置がずれたり、支持体から外れたりする場合がある。特に、貫通ビアの微細化の要求に対応するため、より微細な導電線をモールド樹脂に埋め込む場合には、支持体への導電線の定着力が不足しやすく、モールド樹脂の流動によって導電線が流されやすくなる。
本件は、上記の課題に鑑みてなされたものであり、半導体チップを備えた半導体装置に関して、微細な貫通ビアを所期の位置に精度良く形成することを可能とするための技術を提供することを目的とする。
本件の一観点によると、樹脂層、前記樹脂層内に埋め込まれた半導体チップ、及び前記樹脂層を厚さ方向に貫通する貫通電極を備え、これらが同一面内に形成される半導体装置の製造方法であって、前記貫通電極を形成する複数の電極用ピン及び各電極用ピンの基端を束ねる保持板部を含む剣山状の導電性構造体を、支持体に仮接着する仮接着工程と、固化後に前記樹脂層の少なくとも一部を形成するモールド樹脂を前記支持体上に供給し、仮接着された前記導電性構造体を被覆するモールド工程と、を有し、前記仮接着工程において、前記保持板部の背面又は各電極用ピンの先端面を仮接着する、半導体装置の製造方法が提供される。
また、本件の他の観点によると、樹脂層、前記樹脂層内に埋め込まれた半導体チップ、
及び前記樹脂層を厚さ方向に貫通する貫通電極を備え、これらが同一面内に形成される半導体装置の製造に適用される剣山状の導電性構造体であって、前記貫通電極を形成する複数の電極用ピンと、各電極用ピンの基端を束ねる保持板部と、を有し、前記導電性構造体は、前記保持板部の背面又は各電極用ピンの先端面を支持体に仮接着された状態でモールド樹脂によって被覆され、且つ、前記モールド樹脂の固化後に、前記保持板部が前記モールド樹脂と共に研削されて除去されることで、各電極用ピンが互いに独立する、導電性構造体が提供される。
本件によれば、半導体チップを備えた半導体装置に関して、微細な貫通ビアを所期の位置に精度良く形成することを可能とするための技術を提供できる。
実施形態1に係る半導体装置の断面図である。 実施形態1に係る導電性構造体を示す図である。 実施形態1に係る導電性構造体の製造方法を示す図である。 実施形態1に係る仮接着工程を示す図である。 実施形態1に係るモールド工程を示す図である。 実施形態1に係る固化工程を示す図である。 実施形態1に係る剥離工程を示す図である。 実施形態1に係る研削工程を示す図である。 実施形態1に係る疑似ウエハからールド貫通電極を個片化する工程を示す図である。 実施形態1に係る第2の仮接着工程を示す図である。 実施形態1に係る第2のモールド工程を示す図である。 実施形態1に係るモールド樹脂を加熱プレスする工程を示す図である。 実施形態1に係る疑似ウエハを剥離する工程を示す図である。 実施形態1に係る疑似ウエハに再配線層を形成する工程を示す図である。 実施形態1に係る疑似ウエハのモールド樹脂を研削する工程を示す図である。 実施形態1に係る疑似ウエハの全形を示す図である。 実施形態1の変形例に係る導電性構造体を説明する図である。 実施形態1の変形例に係るモールド工程及び固化工程を示す図である。 実施形態2に係る仮接着工程を示す図である。 実施形態2に係るモールド工程を示す図である。 実施形態2に係る固化工程を示す図である。 実施形態2に係る剥離工程を示す図である。 実施形態3に係る仮接着工程を示す図である。 実施形態3に係るモールド工程を示す図である。 実施形態3に係る固化工程を示す図である。 実施形態3に係る疑似ウエハに再配線層及び保護層を形成する工程を示す図である。 実施形態3に係る研削工程を示す図である。 実施形態3に係る導電性構造体の変形例を説明する図である(1)。 実施形態3に係る導電性構造体の変形例を説明する図である(2)。 実施形態3に係る導電性構造体の変形例を説明する図である(3)。 実施形態3に係る導電性構造体の変形例を説明する図である(4)。 実施形態3に係る導電性構造体の変形例を説明する図である(5)。 実施形態3に係る導電性構造体の変形例を説明する図である(6)。
以下、半導体装置の製造方法に係る実施形態について、図面を参照しながら詳細に説明する。
<実施形態1>
図1は、実施形態1に係る半導体装置1の断面図である。図2〜図18は、実施形態1に係る半導体装置1の製造方法を示す図である。半導体装置1は、半導体チップ10、モールド貫通電極20、及び樹脂層9を備えたウエハレベルパッケージである。本実施形態において、半導体チップ10は、LSI(Large Scale Integration)であるが、IC(Integrated Circuit)、トランジスタ等といった他の能動素子であってもよいし、抵抗、コンデンサ、コイル等といった受動素子であってもよい。モールド貫通電極20は、絶縁樹脂部21と、この絶縁樹脂部21を厚さ方向に貫通する複数の貫通電極22を有している。
また、半導体装置1は、半導体チップ10、モールド貫通電極20、及び樹脂層9を含む疑似ウエハモジュール201を備えており、疑似ウエハモジュール201内においてこれらが同一平面に形成されている。また、疑似ウエハモジュール201の表面側には再配線層6が再配線され、裏面側には貫通電極22に接続される半田バンプ8が形成されている。半田バンプ8は、図示しないパッケージ基板等に接続することができる。
半導体チップ10の回路形成面10aには配線がパターン形成されており、この配線に電極パッド100が接続されている。再配線層6は配線6aを有しており、この配線6aは、任意の電極パッド100間、電極100と貫通電極22との間を電気的に接続している。また、貫通電極22は、疑似ウエハモジュール201を厚さ方向に貫通しており、裏面側の半田バンプ8と表面側の配線6aとを電気的に接続している。
次に、半導体装置1の製造方法について説明する。実施形態1では、支持体上にベアチップの状態の半導体チップ10と、モールド貫通電極20とを並べて仮接着した状態でモールド樹脂によりモールドして得た疑似ウエハ2の表面に再配線層6を形成することで製造する。ここでは、まず、モールド貫通電極20の製造方法について説明した後、このモールド貫通電極20を用いた半導体装置1の製造工程について説明する。
図2〜図9は、モールド貫通電極20の製造工程を示す図である。まず、図2に示す導電性構造体4を準備する。導電性構造体4は、図示の如く剣山状の構造体であって、板形状を有する保持板部41と、この保持板部41から垂直に立設する複数の電極用ピン42とを有する。電極用ピン42は各々の長さが略等しく、基端が保持板部41に束ねられている。電極用ピン42は、電極用ピン42の骨格を形成する骨格部420と、この骨格部420の表面を被覆する導体膜421とを有する。なお、符号41aは、保持板部41の「前面」を表し、符号41bは「背面」を表す。導電性構造体4における複数の電極用ピン42は、保持板部41の前面41aから垂直に延びるようにして立設している。また、保持板部41に立設させる電極用ピン42の数は、適宜変更することができる。半導体装置1の貫通電極22の配置パターンの仕様に応じて、電極用ピン42の数、及び配置パターンを自由に決定することができる。
導電性構造体4は、図3に示すようにして作製することができる。本実施形態では、まず、(a)に示すように、略直方体形状のシリコン基板401を用意する。そして、例えば、反応性イオンエッチング(Reactive Ion Etching、RIE)によって、シリコン基板401を(b)に示す状態となるように微細加工を行う。これにより、導電性構造体4における保持板部41と、電極用ピン42の骨格部420が成形される。なお、保持板部41及び骨格部420は、十分な剛性及び強度を有するシリコンによって形成されている。また、(a)においては、シリコン基板401を斜視的に表し、(b)においては、骨格部420を加工後のシリコン基板401の側面図を示している。そして、電極用ピン42の骨格部420を洗浄後、(c)に示すように、骨格部420の表面に、導体膜421を形成する。本実施形態では、まず、スパッタリングによって骨格部420の表面にチタン(Ti)、銅(Cu)の膜を順次成膜し、これをシード層として銅めっき(鍍金)を行う。これにより、電極用ピン42における骨格部420の表面を銅の膜で被覆するように導体膜421を形成することができる。以上の工程により、導電性構造体4の作製が完了する。なお、上記の例では、反応性イオンエッチングによってシリコン基板401を加工したが、ダイシング又は他の方法を採用してシリコン基板401を加工してもよい。
次に、図4に示すように、表面に粘着層5を形成した支持基板3を準備する。そして、導電性構造体4を支持基板3の粘着層5上に載置することで、粘着層5を介して導電性構造体4を支持基板3に仮接着(仮固定)する(仮接着工程)。その際、導電性構造体4における保持板部41の背面41bを、支持基板3の粘着層5に仮接着する。なお、この仮接着工程においては、保持板部41によって束ねられている各電極用ピン42の先端面を粘着層5に仮接着してもよいが、その態様については他の実施形態において別途説明する。また、図4に示す例では、作図の都合上、4個の導電性構造体4が描かれているが、支持基板3に仮接着する導電性構造体4の数は適宜変更することができる。
粘着層5には、例えば、両面粘着テープを用いることができる。また、粘着層5に適用する粘着テープには、例えば、耐熱性や剥離容易性の観点から、加熱発泡型の粘着テープ、紫外線照射によって密着強度を低下させる粘着テープ等を用いることが好ましい。また、本実施形態では、支持基板3にステンレスを用いているが、例えば、アルミニウム、シリコン、ガラス等、種々の材料を適用することができる。支持基板3は、支持体の一例である。支持基板3の形状は、円形でもよいし、多角形でもよい。
次いで、図5に示すように、支持基板3における粘着層5の上にモールド樹脂21を供給(ディスペンス)する。粘着層5上に供給したモールド樹脂21によって、導電性構造体4を埋め込むことで、これらを被覆する(モールド工程)。ここで、支持基板3(粘着層5)上に供給されたモールド樹脂21が流動する際に、粘着層5を介して支持基板3に仮接着されている導電性構造体4を押し流そうとする。これに対して、導電性構造体4は、保持板部41における平坦な背面41bを粘着層5に貼り付けているため、粘着層5との接着面積を十分に確保することができる。つまり、モールド工程において、保持板部41の粘着層5への接着力(定着力)は、モールド樹脂21の流動に十分に耐え得るものとなり、導電性構造体4の位置がずれたり、導電性構造体4が粘着層5から外れたりすることを抑制できる。
なお、モールド樹脂21は、例えばエポキシ等の絶縁性の樹脂組成物である。また、モールド樹脂21は、絶縁性樹脂組成物に無機材料からなるフィラーを含有していてもよい。この無機フィラーとしては、例えば、酸化シリコン、窒化シリコン、窒化ホウ素、アルミナ、水酸化アルミニウム、及び窒化アルミニウム等を主成分としてもよい。固化したモールド樹脂21は、後の工程において半導体装置1に組み込まれることにより、半導体装置1における樹脂層の一部となる。
次に、図6に示すように、モールド樹脂21を加熱プレスする。これにより、モールド樹脂21は、その表面が略平坦になると共に、固化(硬化)する(固化工程)。なお、本実施形態では、モールド樹脂21に熱硬化性樹脂を用いており、モールド樹脂21を加熱プレスすることで好適に固化させることができる。
次いで、図7に示すように、導電性構造体4が埋め込まれたモールド樹脂21を、支持基板3から剥離する(剥離工程)。本実施形態では、粘着層5に加熱発泡型の粘着テープを用いている。このため、固化したモールド樹脂21を支持基板3から剥離する際、粘着層5を加熱することで粘着テープを発泡させることで、容易にこれらの剥離を行うことができる。また、粘着層5に係る粘着テープが、紫外線照射によって密着強度を弱めるものである場合、紫外線を照射することによって容易に剥離することができる。なお、支持基板3から剥離した後のモールド樹脂21において、支持基板3から剥離した方の面を「剥離面21a」と呼び、その反対側の面を「非剥離面21b」と呼ぶこととする。
次に、固化後のモールド樹脂21における剥離面21a及び非剥離面21のうち少なくとも一方を研削し、モールド樹脂21を薄化することで、導電性構造体4における各電極用ピン42の両端を露出させる(研削工程)。図7に示すように、支持基板3から剥離した後のモールド樹脂21は、導電性構造体4における保持板部41の背面41bが剥離面21aに露出しており、電極用ピン42の両端面はモールド樹脂21によって被覆されている。そこで、本実施形態のように、仮接着工程において、保持板部41の背面41bを仮接着する場合、モールド樹脂21における剥離面21a側と非剥離面21b側の双方から研削を行うことにより、各電極用ピン42の両端面を露出させるようにする。
すなわち、非剥離面21b側からモールド樹脂21を研削することで電極用ピン42の先端側を露出させる。一方、剥離面21a側からモールド樹脂21を研削して、導電性構造体4の保持板部41を除去することで、電極用ピン42の基端側を露出させる。これにより、電極用ピン42の両端面がモールド樹脂21の表面から露出する。また、剥離面21a側からモールド樹脂21を研削する際に、各電極用ピン42を束ねていた導電性構造体4の保持板部41がモールド樹脂21と共に除去されることになる。その結果、保持板部41によって連結されていた各電極用ピン42を、互いに独立させることができる。
以上の研削工程が完了すると、図8に示すようなモールド貫通電極20を個片化する前の疑似ウエハ200が得られる。疑似ウエハ200は、固化したモールド樹脂21と、このモールド樹脂21にモールドされると共に互いに独立した複数の電極用ピン42とを含んでいる。以下、固化したモールド樹脂21を「絶縁樹脂部21」と呼び、電極用ピン42を「貫通電極22」と呼ぶこととする(図1を参照)。
次に、図9に示すように、疑似ウエハ200をダイシングソー等によって切り出すことで、個片化したモールド貫通電極20を得る。例えば、図中の破線に沿って疑似ウエハ200をダイシングすることで、モールド貫通電極20を個片化する。個片化した一のモールド貫通電極20は、複数の貫通電極22(電極用ピン42)を有しており、各貫通電極22の両端面は、絶縁樹脂部21の上下面からそれぞれ露出している。言い換えると、モールド貫通電極20の各貫通電極22は、絶縁樹脂部21を厚さ方向に貫通するように形成されている。なお、モールド貫通電極20の絶縁樹脂部21は、図1にも示すように、半導体装置1における樹脂層9の一部を形成することになる。
次に、上記のモールド貫通電極20と、このモールド貫通電極20とは別途製作した半導体チップ10を用いて半導体装置1を製造する工程について説明する。図10に示すように、表面に粘着層5を形成した支持基板3A(第2の支持基板)を準備する。支持基板3Aは上述した支持基板3と同等であってもよい。
そして、図10に示すように、半導体チップ10及びモールド貫通電極20を支持基板3Aにおける粘着層5上に載置することで、粘着層5を介して半導体チップ10及びモールド貫通電極20を支持基板3Aに仮接着(仮固定)する(第2の仮接着工程)。なお、図10に示すように、粘着層5上に半導体チップ10をフェイスダウンで搭載する。すな
わち、半導体チップ10の回路形成面10aが、粘着層5の表面に面するように(接するように)粘着層5上に載置し、半導体チップ10を支持基板3Aに仮接着する。図10に示す例では、粘着層5を介して支持基板3Aに二つの半導体チップ10と、二つのモールド貫通電極20を併せて仮接着している。より詳しくは、二つの半導体チップ10を並べて配置し、これら二つの半導体チップ10の両側を挟むようにしてモールド貫通電極20を配置している。但し、支持基板3Aに仮接着する半導体チップ10の数、及び、導電性構造体4の数は、製造する半導体装置1の仕様に応じて適宜変更することができる。
次いで、図11に示すように、支持基板3Aにおける粘着層5の上にモールド樹脂30を供給(ディスペンス)する。そして、粘着層5上に供給したモールド樹脂30に、半導体チップ10及びモールド貫通電極20を埋め込むことで、これらを被覆する(第2のモールド工程)。ここで、支持基板3Aの粘着層5上に供給されたモールド樹脂30が流動する際に、支持基板3Aに仮接着されている半導体チップ10及びモールド貫通電極20を押し流そうとする。これに対して、半導体チップ10及びモールド貫通電極20は、十分な大きさの平坦面を有し、この平坦面全体を粘着層5に接着することができるため、モールド樹脂30の流動に十分に耐え得る接着力を発揮なし得る。よって、上記第2のモールド工程において、半導体チップ10及びモールド貫通電極20の位置がずれたり、これらが粘着層5から外れたりすることを抑制できる。なお、モールド樹脂30は、モールド樹脂21と同様、例えばエポキシ等の熱硬化性樹脂に、無機フィラーを含有した樹脂組成物であってもよい。
次に、図12に示すように、モールド樹脂30を加熱プレスする。これにより、モールド樹脂30は、その表面が略平坦になると共に、固化(硬化)する。その結果、複数の半導体チップ10及びモールド貫通電極20が同一平面内に形成された疑似ウエハ2が得られる。
次に、図13に示すように、半導体チップ10、モールド貫通電極20、及び固化したモールド樹脂30を含む疑似ウエハ(再構築ウエハ)2を、支持基板3Aから剥離する。上記の通り、粘着層5には加熱発泡型の粘着テープを用いている。このため、疑似ウエハ2を支持基板3Aから剥離する際、粘着層5を加熱することで粘着テープを発泡させ、剥離を容易に行うことができる。支持基板3Aからの疑似ウエハ2の剥離が完了すると、半導体チップ10の回路形成面10a及びモールド貫通電極20における各貫通電極22の一方の端面が、疑似ウエハ2を支持基板3Aから剥離した剥離面から外部に露出した状態となる。以下、疑似ウエハ2の上記剥離面を「剥離面2a」と呼び、その反対側の面を「非剥離面2b」と呼ぶこととする。
次に、図14に示すように、疑似ウエハ2の剥離面2aに再配線層6を形成する。例えば、疑似ウエハ2の剥離面2aに現れた、回路形成面10aに形成された電極パッド100及び貫通電極22上に配線6aを形成し、任意の電極パッド100間、電極100と貫通電極22との間を電気的に接続する。ここで、再配線層6の形成方法は任意であり、例えば、全面にめっきレジストを形成して所定の配線形状の開口を有するようにパターニングしてから、密着層、シード層等を形成し、電解めっき無電解めっき等で形成してもよい。そして、再配線層6を覆うようにして保護層7を形成する。保護層7には、外部接続端子6bを露出させる開口が形成されている。なお、複数の疑似ウエハ2を積層して半導体装置1を構築しない場合には、この外部接続端子6bを形成しなくてもよい。
次に、図15に示すように、疑似ウエハ2の非剥離面2b側から、モールド樹脂30を研削することで疑似ウエハ2を薄化させ、モールド貫通電極20における各貫通電極22の他方側の端面を露出させる。なお、疑似ウエハ2の薄化は、疑似ウエハ2に再配線層6を形成する前に行ってもよい。あるいは、疑似ウエハ2の薄化を行った後に、疑似ウエハ
2を支持基板3Aから剥離してもよい。
図16には、疑似ウエハ2の全形と、この疑似ウエハ2から切り出されるウエハ個片である疑似ウエハモジュール201の関係が示されている。そして、表面に配線層6が形成された状態の疑似ウエハ2は、例えば図示の鎖線に沿って切り出されることで、個片化された疑似ウエハモジュール201を得ることができる。その後、疑似ウエハモジュール201における貫通電極22の端面に半田バンプ8を形成する。これにより、図1に示すような半導体装置1が完成する。なお、疑似ウエハモジュール201に含まれる固化後のモールド樹脂30、及びモールド貫通電極20の絶縁樹脂部21は、半導体装置1の樹脂層9を形成する。また、本実施形態に係る疑似ウエハモジュール201を複数作製し、これら疑似ウエハモジュール201を3次元に積層することで、半導体装置1を製造してもよい。
以上のように、本実施形態に係る半導体装置1及びその製造方法によれば、所期の位置に貫通電極22を配置したモールド貫通電極20を予め作製し、このモールド貫通電極20と半導体チップ10とを支持基板3Aに仮接着する。そして、モールド貫通電極20の作製に際しては、導電性構造体4の保持板部41における背面41bを粘着層5に接着するようにしたため、粘着層5との接着面積を十分に確保することができる。これにより、導電性構造体4のモールド時に、支持基板3に対する導電性構造体4の貼付け位置がずれたり、粘着層5から外れたりすることを抑制できる。従って、半導体装置1において、貫通電極22を所期(所望)の位置に精度よく形成することができる。また、貫通電極22の形成に際して、レーザやドリル等を用いる必要がないため、微細な貫通電極を狭ピッチで構築することができる。
また、本実施形態に係るモールド貫通電極20によれば、貫通電極22を形成する電極用ピン42がモールド樹脂21に埋め込まれている。このため、研削工程においてモールド樹脂21を研削する際に、各電極用ピン42がショートすることを抑制することができる。例えば、貫通電極が形成されているシリコン貫通ビアが公知であるが、仮にモールド貫通電極20の代わりにシリコン貫通ビアを使用する場合を想定すると、研削時に電極材とシリコンとの間の絶縁膜が欠損し、ショートする虞がある。これに対して、モールド貫通電極20においては、絶縁樹脂によって電極用ピン42を被覆しているため、研削工程の際に各電極用ピン42がショートすることをより確実に抑制できるという利点がある。
また、従来のシリコン貫通ビアにおいては、高周波特性が優れているとはいえず、クロストークによって信号遅延が起こりやすく、信号の高速伝送には不向きといった実情がある。これに対して、本実施形態に係るモールド貫通電極20によれば、従来に比べて高周波特性に優れ、信号の高速伝送が可能な3次元配線を得ることが可能となる。モールド貫通電極20における貫通電極22(導電性構造体4の電極用ピン42)の径及びピッチは特定の値に特定されないが、実施例として径を100μm以下、ピッチを200μm以下としたモールド貫通電極20を製作可能である。よって、従来の一般的な貫通電極(例えば、径を200μm、ピッチを500μm程度)に比べて微細かつ高密度の貫通電極を形成することが可能である。
また、導電性構造体4の電極用ピン42は、剛性及び強度が優れた骨格部420の表面を導体膜421によって被覆するようにしたので、仮接着工程において導電性構造体4を支持基板3に押し付ける際に、電極用ピン42に変形、破損等が起こることを抑制できる。但し、導電性構造体4の構造は、本実施形態の例に限られず、種々の変形例を採用できる。
例えば、本実施形態において、導電性構造体4の基材としてシリコンを用いているが、
酸化シリコン(石英)としてもよい。また、導電性構造体4のうち、保持板部41を形成する部分にシリコン基板を用い、電極用ピン42(骨格部420)を形成する部分に窒化シリコン、酸化シリコンを用いてもよい。また、タングステン(W)、チタン(Ti)、タンタル(Ta)等といった高融点金属を用いて電極用ピン42を形成してもよい。この場合、この高融点金属が電極用ピン42における骨格部420と導体膜421とを兼ねてもよいし、高融点金属に他種の導体膜(例えば、銅等)を積層してもよい。また、電極用ピン42の導体膜421は、銅(Cu)の他、アルミニウム(Al)であっても良い。
また、本実施形態において、図17に示すような変形例に係る導電性構造体4´を形成し、モールド貫通電極20を作製してもよい。導電性構造体4´は、上述したモールド貫通電極20を複数個分に対応する電極用ピン42を有しており、各電極用ピン42が共通する一の保持板部41に立設している。図17において、導電性構造体4´における保持板部41の背面41bが、支持基板3の粘着層5に仮接着されている。次に、支持基板3における粘着層5の上にモールド樹脂21を供給(ディスペンス)することでモールド樹脂21に導電性構造体4´を埋め込んだ後(モールド工程)、モールド樹脂21を加熱プレスしてもよい(固化工程)。これにより、図18に示すように、導電性構造体4´が内部に埋め込まれたモールド樹脂21の表面が略平坦になると共に、固化(硬化)する。その後、導電性構造体4´が埋め込まれたモールド樹脂21を支持基板3から剥離し(剥離工程)、モールド樹脂21における剥離面と非剥離面側の双方から研削を行うことにより、各電極用ピン42の両端面を露出させてもよい(研削工程)。剥離面側からモールド樹脂21を研削する際には、導電性構造体4´の保持板部41が除去される。その結果、保持板部41によって束ねられていた各電極用ピン42が互いに独立すると共に、各電極用ピン42の基端側がモールド樹脂21の表面に露出するようになる。その結果、図8に示したものと同様の疑似ウエハ200を得ることができる。このようにして得られた疑似ウエハ200を切り出し、個片化することによりモールド貫通電極20を作製することができる。その他、本実施形態において、導電性構造体を用いたモールド貫通電極20の作製方法について種々の変形例を採用することができる。
<実施形態2>
次に、実施形態2について説明する。本実施形態では、モールド貫通電極20の製造工程が実施形態1と相違する。以下、実施形態1との相違点を中心に実施形態2について説明する。なお、本実施形態においてモールド貫通電極20の製造に使用する導電性構造体4は、実施形態1で使用したものと同一である。
本実施形態では、図19に示すように、導電性構造体4を支持基板3に仮接着(仮固定)する際、保持板部41によって束ねられている各電極用ピン42の先端面を粘着層5に仮接着する(仮接着工程)。次に、図20に示すように、支持基板3における粘着層5の上にモールド樹脂21を供給(ディスペンス)する。粘着層5上に供給したモールド樹脂21によって、導電性構造体4を埋め込むことで、これらを被覆する(モールド工程)。ここで、導電性構造体4における電極用ピン42は、基端側が保持板部41によって束ねられている。つまり、各々の電極用ピン42は、保持板部41を介して互いに連結されている。よって、各電極用ピン42の先端面を粘着層5に接着することで、独立した電極用ピンを単独で粘着層5に接着する場合に比べて、粘着層5に対するトータルの接着面積が増大する為、その接着力を高めることができる。その結果、モールド工程において供給されたモールド樹脂21が流動しても、導電性構造体4の位置がずれたり、導電性構造体4が粘着層5から外れたりすることを抑制できる。
次に、図21に示すように、モールド樹脂21を加熱プレスすることで、モールド樹脂21の表面の平坦化を行うと共に、固化(硬化)させる(固化工程)。次いで、図22に示すように、導電性構造体4が埋め込まれたモールド樹脂21を、支持基板3から剥離す
る(剥離工程)。剥離工程が完了した状態では、導電性構造体4における保持板部41の背面41bはモールド樹脂21に埋め込まれており、電極用ピン42の先端面がモールド樹脂21の剥離面21aに露出した状態となっている。そこで、次の研削工程では、モールド樹脂21における非剥離面21b側から研削して保持板部41を除去することで電極用ピン42の基端側を露出させる(研削工程)。これにより、図8に示したような、疑似ウエハ200が得られる。なお、本実施形態では、モールド樹脂21を支持基板3から剥離した時点で剥離面21aに電極用ピン42の先端面が既に露出しているため、当該先端面を露出されるためにモールド樹脂21を研削する必要が無い。つまり、モールド貫通電極20の製造工数を少なくすることができる。研削工程の後に行う各工程は、上述した実施形態1と同様であり、その説明を省略する。
ここで、実施形態1及び2に係るモールド貫通電極20の製造方法を比較すると、上記のように、実施形態2の方が製造工数を少なくすることができるという利点がある。また、支持基板3に対する導電性構造体4の接着力という観点からは、導電性構造体4における各電極用ピン42の先端面を仮接着するよりも、保持板部41の背面41bを仮接着する方が大きな接着面積を確保でき、接着力を高めることができる。よって、実施形態1は、モールド工程の際に、実施形態2に比べて導電性構造体4の位置ずれ等をより起こしにくいという利点がある。
<実施形態3>
次に、実施形態3について説明する。実施形態1及び2では、モールド貫通電極20を半導体チップ10と共にモールドするようにしたが、本実施形態では、半導体チップ10及び導電性構造体4を並べて支持基板に仮接着してモールドする点で実施形態1及び2と相違する。以下、実施形態1及び2との相違点を中心に実施形態3について説明する。なお、本実施形態における導電性構造体4は、実施形態1及び2で使用したものと同一である。
本実施形態においては、上述した半導体チップ10及び導電性構造体4を用意し、粘着層5を介して半導体チップ10及び導電性構造体4の双方を合わせて支持基板3に仮接着する(仮接着工程)。その際、図23に示すように、導電性構造体4は、各電極用ピン42の先端面を粘着層5に仮接着する。また、半導体チップ10は、粘着層5上にフェイスダウンで搭載する。また、図23の例では、支持基板3に二つの半導体チップ10と、二つの導電性構造体4を併せて仮接着しているが、これらの数は適宜変更してもよい。
次いで、図24に示すように、導電性構造体4及び半導体チップ10の双方をモールド樹脂30によって被覆する(モールド工程)。ここで、導電性構造体4は、各電極用ピン42の先端面を粘着層5に仮接着されているため、実施形態2と同様、モールド樹脂の流動に対して導電性構造体4を十分に抵抗させることができ、位置ずれなどの不具合が起こることを抑制できる。
次に、図25に示すように、モールド樹脂30を加熱プレスすることでモールド樹脂30を固化(硬化)させた後(固化工程)、導電性構造体4及び半導体チップ10が埋め込まれたモールド樹脂30を支持基板3から剥離する(剥離工程)。これにより、複数の半導体チップ10及び導電性構造体4が同一平面内に形成された疑似ウエハ2Aを得ることができる。以下、疑似ウエハ2Aのうち、支持基板3から剥離した面を「剥離面2a」とし、その反対側の面を「非剥離面2b」とする。また、疑似ウエハ2Aでは、導電性構造体4における電極用ピン42を「貫通電極22」とも呼ぶ。
次に、図26に示すように、疑似ウエハ2Aの剥離面2aに再配線層6及び保護層7を形成する。再配線層6及び保護層7の形成方法については、実施形態1と同様であり、こ
こでの説明を省略する。なお、図26に示す状態では、導電性構造体4における電極用ピン42の先端面が疑似ウエハ2Aの剥離面2aに露出している。一方、導電性構造体4の保持板部41は、モールド樹脂30内に埋め込まれている。そこで、電極用ピン42の両端面を露出した状態とするために、図27に示すように、疑似ウエハ2Aの非剥離面2b側から、モールド樹脂30を研削する(研削工程)。この研削工程により、疑似ウエハ2Aを薄化させることで、導電性構造体4の保持板部41が除去され、各電極用ピン42の基端側も外部に露出するようになる。なお、疑似ウエハ2Aの薄化は、疑似ウエハ2Aに再配線層6を形成する前に行ってもよい。また、疑似ウエハ2Aの薄化を行った後に、疑似ウエハ2Aを支持基板3Aから剥離してもよい。
その後、疑似ウエハ2Aのダイシングを行うことによって、個片化された疑似ウエハモジュール201を得ることができる。そして、疑似ウエハモジュール201の裏面において、貫通電極22の端部と接続されるように半田バンプ8を形成することで、図1に示す半導体装置1が完成する。なお、疑似ウエハモジュール201における固化後のモールド樹脂30は、半導体装置1の樹脂層9を形成する。
本実施形態に係る半導体装置1の製造方法によれば、モールド工程を1回で済ますことができる点で、実施形態1及び2に比べて工数を少なくすることができる。
<変形例>
次に、導電性構造体4の変形例について説明する。上述の実施形態2及び3では、支持基板3に導電性構造体4を仮接着する際に、各電極用ピン42の先端面を粘着層5に仮接着するようにした。この場合、導電性構造体4の上部からモールド樹脂を供給しても、モールド樹脂は保持板部41に遮られるため、電極用ピン42の側方からモールド樹脂を流し込む必要がある。その結果、導電性構造体4の平面方向における中心近傍部位に、モールド樹脂が行き渡りにくくなることが懸念される。そこで、図28A〜図28Cに示す変形例では、導電性構造体4の保持板部41に貫通開口部41cを形成するようにした。貫通開口部41cは、保持板部41を板厚方向に貫通するように設けられた開口部である。貫通開口部41cは、モールド工程において支持基板3の粘着層5上に供給されるモールド樹脂を保持板部41の背面41b側から前面41a側、すなわち電極用ピン42側に導くための貫通孔である。図28A〜図28Cに示す変形例によれば、各電極用ピン42の先端面を粘着層5に仮接着した状態で導電性構造体4をモールドする場合でも、保持板部41の上部から貫通開口部41cを通じてモールド樹脂を電極用ピン42側に流し込むことができる。これによれば、保持板部41の下部の隅々まで隈なくモールド樹脂を行き渡らすことができる。
また、本変形例のように、導電性構造体4の保持板部41に貫通開口部41cを形成する場合、図29に示すように保持板部41の背面41b側に補強部材43を形成してもよい。この補強部材43は、導電性構造体4を支持基板に仮接着する際に、保持板部41が変形することを抑制するための板状部材である。補強部材43によって保持板部41を補強することで、保持板部41の強度不足を補うことができる。なお、補強部材43は、上記の如く、導電性構造体4の仮接着時に支持基板へ導電性構造体4を押し付ける際に、電極用ピン42が折れ曲がったりすることを抑制するための仮設部材である。そして、補強部材43には、その剛性及び強度を高める観点から、保持板部41のような貫通孔は形成されていないことが好ましい。そこで、支持基板3への導電性構造体4の仮接着を行った後、例えば、エッチング等によって補強部材43を保持板部41から除去するとよい。これにより、モールド時において、保持板部41の貫通開口部41cを通じてモールド樹脂を電極用ピン42側に流し込むことができ、保持板部41における下部空間の隅々までモールド樹脂を行き渡らすことができる。
また、導電性構造体4は、図30に示すように、例えば接着材や半田からなる接合部44を介して電極用ピン42を保持板部41に接合してもよい。また、例えば、導電性構造体4は、図31に示すように、導電性構造体4の保持板部41を形成するためのシリコン基板401に、電極用ピン42の骨格部420を形成するための第2基材402を貼り付けた積層基材を用意する。第2基材402としては種々の材料を適用できるが、例えば、タングステン(W)等の高融点金属であってもよい。図31に示す例では、シリコン基板401に第2基材402を貼り付けた後、第2基材402を反応性イオンエッチング等で加工することで、電極用ピン42の骨格部420を形成する。その後、第2基材402の表面、すなわち電極用ピン42の骨格部420の表面を銅(Cu)等によって被覆することで、導体膜421を形成する。このように、導電性構造体4の構造及びその製造方法を種々の変形例を適用することが可能である。
以上、実施形態に沿って本件に係る半導体装置1及びその製造方法について説明したが、本件はこれらに限定されるものではない。そして、上記実施形態について、種々の変更、改良、組み合わせ等が可能なことは当業者にとって自明である。
1・・・半導体装置
2・・・疑似ウエハ
3・・・支持基板
4・・・導電性構造体
5・・・粘着層
6・・・再配線層
9・・・樹脂層
10・・・半導体チップ
20・・・モールド貫通電極
21・・・絶縁樹脂部(モールド樹脂)
22・・・貫通電極
30・・・モールド樹脂
41・・・保持板部
42・・・電極用ピン
420・・・骨格部
421・・・導体膜

Claims (9)

  1. 樹脂層、前記樹脂層内に埋め込まれた半導体チップ、及び前記樹脂層を厚さ方向に貫通する貫通電極を備え、これらが同一面内に形成される半導体装置の製造方法であって、
    前記貫通電極を形成する複数の電極用ピン及び各電極用ピンの基端を束ねる保持板部を含む剣山状の導電性構造体を、支持体に仮接着する仮接着工程と、
    固化後に前記樹脂層の少なくとも一部を形成するモールド樹脂を前記支持体上に供給し、仮接着された前記導電性構造体を被覆するモールド工程と、
    を有し、
    前記仮接着工程において、前記保持板部の背面又は各電極用ピンの先端面を仮接着する、
    半導体装置の製造方法。
  2. 前記電極用ピンは、前記保持板部に立設されて前記電極用ピンの骨格を形成する骨格部と、前記骨格部の表面を被覆する導体膜とを有する、
    請求項1に記載の半導体装置の製造方法。
  3. 前記モールド樹脂を固化する固化工程と、
    前記支持体から、前記導電性構造体を被覆した固化後の前記モールド樹脂を剥離する剥離工程と、
    固化後の前記モールド樹脂を研削することで、前記電極用ピンの両端を露出させると共に各電極用ピンを互いに独立させる研削工程と、
    前記研削工程によって得られたモールド貫通電極を、前記半導体チップと共に第2の支持体に仮接着する第2の仮接着工程と、
    前記第2の支持体に仮接着された前記モールド貫通電極と前記半導体チップとをモールド樹脂によって被覆する第2のモールド工程と、
    を更に有する、
    請求項1又は2に記載の半導体装置の製造方法。
  4. 前記仮接着工程で前記電極用ピンの先端面を仮接着する場合、前記研削工程において、前記モールド樹脂における前記支持体からの剥離面と反対側の非剥離面側から研削して前記保持板部を除去することで前記電極用ピンの基端側を露出させ、
    前記仮接着工程で前記ベース板部の背面を仮接着する場合、前記研削工程において、前記非剥離面側から前記モールド樹脂を研削することで前記電極用ピンの先端側を露出させ、且つ、前記剥離面側から前記モールド樹脂を研削して前記保持板部を除去することで前記電極用ピンの基端側を露出させる、
    請求項3に記載の半導体装置の製造方法。
  5. 前記仮接着工程において、前記導電性構造体における各電極用ピンの先端面を仮接着すると共に、前記導電性構造体と併せて前記半導体チップを前記支持体に仮接着し、
    前記モールド工程において、前記導電性構造体及び前記半導体チップの双方を前記モールド樹脂によって被覆し、
    前記支持体から、前記導電性構造体及び前記半導体チップを被覆した固化後の前記モールド樹脂を剥離する剥離工程と、
    固化後の前記モールド樹脂を研削することで、前記電極用ピンの両端を露出させると共に各電極用ピンを互いに独立させる研削工程と、を更に有し、
    前記研削工程において、前記モールド樹脂における前記支持体からの剥離面と反対側の非剥離面側から研削して前記保持板部を除去することで前記電極用ピンの基端側を露出させる、
    請求項1又は2に記載の半導体装置の製造方法。
  6. 前記保持板部は、前記保持板部を板厚方向に貫通して、前記モールド工程に供給される前記モールド樹脂を当該保持板部の背面側から前記電極用ピン側に導くための貫通開口部を有する、
    請求項1から5の何れか一項に記載の半導体装置の製造方法。
  7. 樹脂層、前記樹脂層内に埋め込まれた半導体チップ、及び前記樹脂層を厚さ方向に貫通する貫通電極を備え、これらが同一面内に形成される半導体装置の製造に適用される剣山状の導電性構造体であって、
    前記貫通電極を形成する複数の電極用ピンと、
    各電極用ピンの基端を束ねる保持板部と、
    を有し、
    前記導電性構造体は、前記保持板部の背面又は各電極用ピンの先端面を支持体に仮接着された状態でモールド樹脂によって被覆され、且つ、前記モールド樹脂の固化後に、前記保持板部が前記モールド樹脂と共に研削されて除去されることで、各電極用ピンが互いに独立する、
    導電性構造体。
  8. 前記電極用ピンは、前記保持板部に立設されて前記電極用ピンの骨格を形成する骨格部と、前記骨格部の表面を被覆する導体膜とを有する、
    請求項7に記載の導電性構造体。
  9. 前記保持板部は、前記保持板部を板厚方向に貫通して前記モールド樹脂を当該保持板部の背面側から前記電極用ピン側に導くための貫通開口部を有する、
    請求項7又は8に記載の導電性構造体。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018182225A (ja) * 2017-04-20 2018-11-15 京セラ株式会社 半導体装置の製造方法および半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016729A (ja) * 2006-07-07 2008-01-24 Kyushu Institute Of Technology 両面電極構造の半導体装置の製造方法
WO2011114774A1 (ja) * 2010-03-18 2011-09-22 日本電気株式会社 半導体素子内蔵基板およびその製造方法
JP2012015216A (ja) * 2010-06-29 2012-01-19 Fujitsu Ltd 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016729A (ja) * 2006-07-07 2008-01-24 Kyushu Institute Of Technology 両面電極構造の半導体装置の製造方法
WO2011114774A1 (ja) * 2010-03-18 2011-09-22 日本電気株式会社 半導体素子内蔵基板およびその製造方法
JP2012015216A (ja) * 2010-06-29 2012-01-19 Fujitsu Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018182225A (ja) * 2017-04-20 2018-11-15 京セラ株式会社 半導体装置の製造方法および半導体装置

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