JP2023180531A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】クラックの影響を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置１は、配線基板１０と、半導体チップ２０と、半導体チップ３０と、接着層４０と、部材５０と、を備える。配線基板１０は、面Ｆ１０ａを有し、半導体チップ２０が面Ｆ１ａ上に設けられる。半導体チップ３０は、半導体チップ２０の上方に設けられ、面Ｆ１０ａ及び半導体チップ２０に対向する面Ｆ３０ａを有し、面Ｆ１０ａに略垂直な方向から見て、半導体チップ２０を被覆する。接着層４０は、面Ｆ３０ａと、面Ｆ１０ａ及び半導体チップ２０と、の間に設けられる。部材５０は、面Ｆ１０ａに略垂直な方向から見て、接着層４０の外周の少なくとも一部に設けられる。【選択図】図１

Description

本実施形態は、半導体装置およびその製造方法に関する。
半導体装置のパッケージ構造において、基板上のコントローラチップを厚いＤＡＦ（Die Attach Film）で覆うように、メモリチップが配置される場合がある。
米国特許第１０６５１１３２号明細書
クラックの影響を抑制することができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、基板と、第１半導体チップと、第２半導体チップと、接着層と、部材と、を備える。基板は、第１面を有する。第１半導体チップは、第１面上に設けられる。第２半導体チップは、第１半導体チップの上方に設けられ、第１面および第１半導体チップに対向する第２面を有し、第１面に略垂直な方向から見て、第１半導体チップを被覆する。接着層は、第２面と、第１面および第１半導体チップと、の間に設けられる。部材は、第１面に略垂直な方向から見て、接着層の外周の少なくとも一部に設けられる。
第１実施形態による半導体装置の構成の一例を示す断面図。 図１の配線基板、半導体チップ、接着層および部材の位置関係の一例を示す平面図。 第１実施形態による半導体装置の製造方法の一例を示す図。 図３Ａに続く、半導体装置の製造方法の一例を示す図。 図３Ｂに続く、半導体装置の製造方法の一例を示す図。 図３Ｃに続く、半導体装置の製造方法の一例を示す図。 図３Ｄに続く、半導体装置の製造方法の一例を示す図。 第１実施形態による半導体装置の製造方法の一例を示す図。 図４Ａに続く、半導体装置の製造方法の一例を示す図。 図４Ｂに続く、半導体装置の製造方法の一例を示す図。 図４Ｃに続く、半導体装置の製造方法の一例を示す図。 図４Ｄに続く、半導体装置の製造方法の一例を示す図。 図４Ｅに続く、半導体装置の製造方法の一例を示す図。 比較例による半導体装置の構成の一例を示す断面図。 変形例による配線基板、半導体チップおよび部材の位置関係の一例を示す平面図。 第２実施形態による半導体装置の構成の一例を示す断面図。 第３実施形態による半導体装置の構成の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、配線基板の上下方向は、半導体チップが搭載される面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。半導体装置１は、配線基板１０と、半導体チップ２０、３０～３３と、接着層４０～４３と、部材５０と、接着層６０と、ボンディングワイヤ９０と、封止樹脂９１とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのパッケージである。
配線基板１０は、配線層（図示せず）と絶縁層（図示せず）とを含むプリント基板やインタポーザでよい。配線層には、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属が用いられる。絶縁層には、例えば、ガラスエポキシ樹脂等の絶縁性材料が用いられる。配線基板１０は、複数の配線層および複数の絶縁層を積層して構成された多層配線構造を有していてもよい。配線基板１０は、例えば、インタポーザのように、その表面と裏面とを貫通する貫通電極（図示せず）を有してもよい。
配線基板１０の表面（上面）である面Ｆ１０ａには、配線層に接続されるパッド１０ｐ１、１０ｐ２が設けられる。面Ｆ１０ａは、第１面の一例である。
配線基板１０の裏面（下面）には、金属バンプ１３が設けられている。金属バンプ１３は、図示しない他の部品と配線基板１０とを電気的に接続するために設けられている。
半導体チップ２０は配線基板１０の表面（面Ｆ１０ａ）側に設けられる。半導体チップ２０は、接着層２１を介して、配線基板１０に接着されている。半導体チップ２０は、例えば、メモリチップを制御するコントローラチップである。半導体チップ２０のうち配線基板１０を向いた面とは反対側の面（表面）には、図示しない半導体素子が設けられている。半導体素子は、例えば、コントローラを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路でよい。ボンディングワイヤ２２は、配線基板１０の表面に設けられるパッド１０ｐ２と、半導体チップ２０の表面に設けられるパッド（図示せず）と、を電気的に接続する。
半導体チップ２０の上方には、接着層４０を介して半導体チップ３０が接着されている。半導体チップ３０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０は、その表面に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。また、半導体チップ３０上には、接着層４１を介して半導体チップ３１が接着されている。半導体チップ３１上には、接着層４２を介して半導体チップ３２が接着されている。半導体チップ３２上には、接着層４３を介して半導体チップ３３が接着されている。半導体チップ３１～３３は、例えば、半導体チップ３０と同様に、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０～３３は、同一のメモリチップでもよい。図では、コントローラチップとしての半導体チップ２０の他、４つのメモリチップとしての半導体チップ３０～３３が積層されている。しかし、半導体チップの積層数は、３以下でも、５以上であってもよい。
より詳細には、半導体チップ３０は、面Ｆ３０ａと、面Ｆ３０ａの反対側である面Ｆ３０ｂと、を有し、面Ｆ３０ａに接着層４０を有する。面Ｆ３０ａは、配線基板１０の面Ｆ１０ａ、および、半導体チップ２０に対向する面である。面Ｆ３０ａは、第２面の一例である。面Ｆ３０ｂは、第３面の一例である。
また、接着層４０は、接着層４１～４３よりも厚く、半導体チップ２０およびボンディングワイヤ２２を埋め込む（被覆する）ように設けられる。すなわち、接着層４０は、半導体チップ３０の面Ｆ３０ａと、配線基板１０の面Ｆ１０ａおよび半導体チップ２０と、の間に設けられる。また、接着層４０の側面は、面Ｆ３０ａと面Ｆ３０ｂとの間にある半導体チップ３０の側面とほぼ平行である。すなわち、接着層４０の幅は、半導体チップ３０の幅とほぼ同じである。尚、幅は、面Ｆ１０ａに略平行な方向の幅である。これは、図３Ａ～図３Ｅを参照して後で説明するように、接着層を貼り付けたウェハをダイシングにより個片化するためである。
部材５０は、接着層４０の外周に設けられている。部材５０は、接着層６０を介して配線基板１０に接着されている。尚、部材５０の配置の詳細については、図２を参照して、後で説明する。また、図１に示す例では、部材５０の上面の高さは、半導体チップ３０の面Ｆ３０ａの高さとほぼ同じである。
ボンディングワイヤ９０は、配線基板１０、半導体チップ３０～３３の任意のパッドに接続されている。ボンディングワイヤ９０で接続するために、半導体チップ３０～３３は、パッドの分だけずらされて積層されている。
より詳細には、ボンディングワイヤ９０は、配線基板１０の表面に設けられるパッド１０ｐ１と、半導体チップ３０～３３の表面に設けられるパッド（図示せず）と、の間を電気的に接続する。
さらに、封止樹脂（樹脂層）９１が、半導体チップ２０、３０～３３、接着層４０～４３、６０、部材５０、ボンディングワイヤ９０等を封止している。これにより、半導体装置１は、複数の半導体チップ２０、３０～３３を配線基板１０上において１つの半導体パッケージとして構成されている。
図２は、図１の配線基板１０、半導体チップ２０、接着層４０および部材５０の位置関係の一例を示す平面図である。図２は、図１に示す面Ｆ３０ａに平行な面（図１のＡ－Ａ線を参照）を、図１の紙面上方から見た図である。
面Ｆ１０ａに略垂直な方向から見た接着層４０の外縁（半導体チップ３０の外縁）は、半導体チップ２０の外縁よりも外側である。すなわち、半導体チップ３０は、面Ｆ１０ａに略垂直な方向から見て、半導体チップ２０を被覆する（覆う）ように設けられる。
部材５０は、面Ｆ１０ａに略垂直な方向から見て、接着層４０の外周に設けられる。より詳細には、部材５０は、接着層４０の外周に沿って、接着層４０の外周を覆うように設けられる。すなわち、部材５０は、接着層４０と封止樹脂９１との間に設けられる。
また、部材５０は、封止樹脂９１よりも強度の高い材料で構成される。強度は、例えば、引張強度、曲げ強度、および硬度である。部材５０の引張強度は、例えば、１０ｋｇｆ／ｍｍ２よりも大きい。これにより、クラックの発生を抑制することができる。
接着層４０は、例えば、熱硬化性の接着剤である。接着層４０の主成分は、例えば、アクリル樹脂である。接着層４０の熱膨張係数は、例えば、常温で約７０ｐｐｍ／℃であり、２６０℃で約１２０ｐｐｍ／℃である。尚、接着層４０の構成材料は、上記に限られない。
封止樹脂９１は、例えば、熱硬化性の樹脂である。封止樹脂９１の主成分は、例えば、エポキシ樹脂である。封止樹脂９１の熱膨張係数は、例えば、常温で約９ｐｐｍ／℃であり、２６０℃で約３６ｐｐｍ／℃である。封止樹脂９１の曲げ強度は、例えば、３０℃で約１７０ＭＰａであり、２６０℃で約１９ＭＰａである。尚、封止樹脂９１の構成材料は、上記に限られない。
部材５０は、例えば、シリコン（Ｓｉ）により構成される。尚、部材５０の構成材料は、シリコンに限られず、例えば、封止樹脂９１よりも強度の高い材料であればよい。また、部材５０は、任意の形状に加工可能な材料により構成されることがより好ましい。部材５０は、例えば、樹脂により構成されてもよい。
次に、半導体装置の製造方法について説明する。
図３Ａ～図３Ｅは、接着層４０を貼り付けたウェハＷを半導体チップ３０に個片化する工程を示す。図４Ａ～図４Ｆは、配線基板１０上に、半導体チップ２０、３０および部材５０を設ける工程を示す。
図３Ａ～図３Ｅは、第１実施形態による半導体装置１の製造方法の一例を示す図である。
図３Ａに示すように、複数の半導体素子部を形成したシリコンウェハＷ（以下ウェハという）を用意する。ウェハＷは、半導体素子部を備えた第３面と、Ｚ軸方向において第３面と離れた第４面とを含む。次いで、ウェハＷの第３面の上に、表面保護テープ１１０を接着する。
次に、図３Ｂに示すように、ウェハＷを反転させ、ウェハＷの第４面を、研削砥石１２０を用いて研削し、後退させる。この工程は、いわゆるＢＳＧ（Back Side Grinding）工程である。
次に、図３Ｃに示すように、ウェハＷを反転させ、ウェハＷの第４面を、ダイシングリング１３０の上に張り合わせた接着樹脂に接着する。接着樹脂の１つの例は、ＤＡＦ（Die Attach Film）１４０ａである。
次に、図３Ｄに示すように、ウェハＷの第３面から、表面保護テープ１１０を剥がす。
次に、図３Ｅに示すように、ブレード１５０を用いて、ウェハＷをダイシングする。ウェハＷには、ダイシングライン１６０が形成される。ダイシングライン１６０は、Ｘ軸方向及びＹ軸方向のそれぞれに沿って形成される。ウェハＷは、複数の半導体チップ３０に分離される。
尚、第２接着層としてのＤＡＦ１４０ａは、ウェハＷとともに個片化されて、第１接着層としての接着層４０になる。
図４Ａ～図４Ｆは、第１実施形態による半導体装置１の製造方法の一例を示す図である。図４Ａ～図４Ｆの左側は、上面図を示す。図４Ａ～図４Ｆの右側は、側面図を示す。
図４Ａに示すように、接着層２１を介して、配線基板１０の面Ｆ１０ａ上に半導体チップ２０を設ける（マウントする）。接着層２１は、予め半導体チップ２０に貼り付けられている。その後、ボンディングワイヤ２２を形成する。尚、接着層２１、ボンディングワイヤ２２およびパッド１０ｐ２等は省略されている。
次に、図４Ｂに示すように、図３Ａ～図３Ｅの工程により個片化された半導体チップ３０を、接着層４０を介して、配線基板１０の面Ｆ１０ａ上に設ける。より詳細には、半導体チップ３０は、面Ｆ３０ａに設けられた接着層４０が半導体チップ２０およびボンディングワイヤ２２を埋め込む（被覆する）ように設けられる。
尚、上記のように、接着層４０の側面は、面Ｆ３０ａと面Ｆ３０ｂとの間にある半導体チップ３０の側面とほぼ平行である。すなわち、接着層４０の幅は、半導体チップ３０の幅とほぼ同じである。
次に、図４Ｃに示すように、接着層６０を介して、配線基板１０の面Ｆ１０ａ上に部材５１を設ける。接着層６０は、予め部材５１に貼り付けられている。部材５１は、例えば、半導体チップ３０の１つの辺（短辺）に沿って設けられる。部材５１は、部材５０の一部である。
次に、図４Ｄに示すように、接着層６０を介して、配線基板１０の面Ｆ１０ａ上に部材５２を設ける。接着層６０は、予め部材５２に貼り付けられている。部材５２は、例えば、半導体チップ３０の１つの辺（長辺）に沿って設けられる。部材５２は、部材５０の一部である。
次に、図４Ｅに示すように、接着層６０を介して、配線基板１０の面Ｆ１０ａ上に部材５３を設ける。接着層６０は、予め部材５３に貼り付けられている。部材５３は、例えば、半導体チップ３０の１つの辺（短辺）に沿って設けられる。部材５３は、部材５０の一部である。
次に、図４Ｆに示すように、接着層６０を介して、配線基板１０の面Ｆ１０ａ上に部材５４を設ける。接着層６０は、予め部材５４に貼り付けられている。部材５４は、例えば、半導体チップ３０の１つの辺（長辺）に沿って設けられる。部材５４は、部材５０の一部である。
図４Ｆに示すように、半導体チップ３０の全ての辺（接着層４０の外周）に沿って、部材５１～５４が設けられる。部材５１～５４は、図２に示す部材５０に対応する。尚、部材５１～５４を設ける順番は、図４Ｃ～図４Ｆに示す例に限られない。
以上のように、第１実施形態によれば、部材５０は、面Ｆ１０ａに略垂直な方向から見て、接着層４０の外周に設けられる。部材５０は、封止樹脂９１よりも強度の高い材料で構成されるため、応力集中によるクラックの発生を抑制することができ、クラックの影響を抑制することができる。
（比較例）
図５は、比較例による半導体装置１ａの構成の一例を示す断面図である。比較例は、部材５０および接着層６０が設けられない点で、第１実施形態とは異なっている。
図５に示す例では、クラックＣが発生する場合がある。接着層４０と封止樹脂９１との間の領域は、温度変化により生じる応力の集中によって発生するクラックＣの起点になり得る。図５に示す例では、クラックＣは、半導体チップ３０と接着層４０と封止樹脂９１との境界部分を起点として発生する可能性がある。
クラックＣが配線基板１０に進展すると、配線基板１０内の配線に影響を与え、断線不良等の電気的不良が発生する可能性がある。
これに対して、第１実施形態では、部材５０を設けることにより、接着層４０と封止樹脂９１との接触を抑制することができる。封止樹脂９１よりも強度の高い部材５０を接着層４０の周囲、すなわち、接着層４０と封止樹脂９１との間に設けることにより、クラックの発生を抑制することができる。
尚、図４Ｆに示す例では、部材５１～５４は、ほぼ隙間なく設けられている。しかし、部材５０は、接着層４０の外周の一部において設けられなくてもよい。従って、部材５０は、面Ｆ１０ａに略垂直な方向から見て、接着層４０の外周の少なくとも一部に設けられていてもよい。
例えば、接着層４０の材料、構造または形状等によって、温度変化（膨張）による応力の影響が変化する可能性がある。この結果、接着層４０と封止樹脂９１との接触位置によってクラックの発生しやすさが変わる場合がある。この場合、クラックが発生しやすい位置に部材５０を配置し、他の場所に部材５０を配置しなくてもよい。例えば、図４Ｂ～図４Ｆにおいて、半導体チップ３０の短辺部分においてクラック等の不良が発生しやすいことが予め分かっている場合、短辺に沿って配置される部材５１、５３を設け、部材５２、５４を設けなくてもよい。
（変形例）
図６は、変形例による配線基板１０、半導体チップ３０および部材５０の位置関係の一例を示す平面図である。
配線基板１０は、内部に配線が設けられる領域Ａ１と、内部に配線が設けられない領域Ａ２と、を有する場合がある。図６において、領域Ａ２は、領域Ａ１以外の配線基板１０上の領域である。クラックが領域Ａ２に進展しても、断線不良は発生しない。従って、部材５０は、面Ｆ１０ａに略垂直な方向から見て、接着層４０の領域Ａ２側の外周（半導体チップ３０の領域Ａ２側の辺）には設けられなくてもよい。これにより、部材５０の材料コストを抑制することができる。図６に示す例では、半導体チップ２０の左の短辺側は領域Ａ２である。従って、部材５０は、半導体チップ２０の左の短辺側には設けられていない。
（第２実施形態）
図７は、第２実施形態による半導体装置１の構成の一例を示す断面図である。第２実施形態では、第１実施形態と比較して、部材５０の上面の高さが異なっている。
部材５０の上面の高さは、半導体チップ３０の面Ｆ３０ａの高さよりも高い。より詳細には、部材５０の上面の高さは、半導体チップ３０の面Ｆ３０ｂの高さである。部材５０は、半導体チップ３０上に設けられる半導体チップ３１を支持するスペーサとして機能する。これにより、半導体チップ３１へのボンディングワイヤ９０の形成時に半導体チップ３１を支えることができる。この結果、ワイヤボンディングの際にかかる加重および応力の影響を抑制し、クラックの発生を抑制することができる。
第２実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第２実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図８は、第３実施形態による半導体装置１の構成の一例を示す断面図である。第３実施形態では、第１実施形態と比較して、部材５０の上面の高さが異なっている。
部材５０の上面の高さは、半導体チップ３０の面Ｆ３０ａよりも低い。この場合、部材５０の体積を低減し、材料コストを抑制することができる。
図５に示すクラックＣが発生した場合であっても、部材５０が配線基板１０の面Ｆ１０ａを覆うことにより、クラックＣが配線基板１０に到達しないようにすることができる。すなわち、第３実施形態による部材５０は、配線基板１０における配線保護部材として機能する。これにより、クラックＣの影響を抑制することができる。
部材５０は、例えば、接着層４０の外周から、パッド１０ｐ１まで設けられる。部材５０は、配線保護のため、面Ｆ１０ａの平行方向に、より広い範囲に亘って設けられることが好ましい。しかし、パッド１０ｐ１が存在する方向（図８の紙面左右方向）では、部材５０は、ボンディングワイヤ９０と接触しないように、パッド１０ｐ１の手前まで設けられることが好ましい。
第３実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第３実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 配線基板、１０ｐ１ パッド、１０ｐ２ パッド、２０ 半導体チップ、２２ ボンディングワイヤ、３０ 半導体チップ、３１ 半導体チップ、４０ 接着層、９０ ボンディングワイヤ、９１ 封止樹脂、１４０ａ ＤＡＦ、Ｆ１０ａ 面、Ｆ３０ａ 面、Ｆ３０ｂ 面、Ｗ ウェハ

Claims (12)

  1. 第１面を有する基板と、
    前記第１面上に設けられる第１半導体チップと、
    前記第１半導体チップの上方に設けられ、前記第１面および前記第１半導体チップに対向する第２面を有し、前記第１面に略垂直な方向から見て、前記第１半導体チップを被覆する第２半導体チップと、
    前記第２面と、前記第１面および前記第１半導体チップと、の間に設けられる第１接着層と、
    前記第１面に略垂直な方向から見て、前記第１接着層の外周の少なくとも一部に設けられる部材と、
    を備える、半導体装置。
  2. 前記第１接着層は、アクリルを含む、請求項１に記載の半導体装置。
  3. 前記第１面上に設けられ、前記第２半導体チップ、前記第１接着層、および、前記部材を被覆する樹脂層をさらに備え、
    前記部材の引張強度は、前記樹脂層の引張強度よりも高い、請求項１または請求項２に記載の半導体装置。
  4. 前記樹脂層は、エポキシ樹脂を含む、請求項３に記載の半導体装置。
  5. 前記部材の上面の高さは、前記第２面の高さ以上である、請求項１に記載の半導体装置。
  6. 前記部材の上面の高さは、前記第２面とは反対側の前記第２半導体チップの第３面の高さである、請求項５に記載の半導体装置。
  7. 前記第２半導体チップ上に設けられる第３半導体チップをさらに備え、
    前記部材は、前記第３半導体チップを支持する、請求項６に記載の半導体装置。
  8. 前記部材の上面の高さは、前記第２面よりも低い、請求項１に記載の半導体装置。
  9. 前記基板の前記第１面に設けられるパッドと、
    前記パッドと前記第２半導体チップとを電気的に接続するワイヤと、
    をさらに備え、
    前記部材は、前記第１接着層の外周から、前記パッドまで設けられる、請求項８に記載の半導体装置。
  10. 前記基板は、内部に配線が設けられる第１領域と、内部に配線が設けられない第２領域と、を有し、
    前記部材は、前記第１面に略垂直な方向から見て、前記第１接着層の前記第２領域側の外周には設けられない、請求項１に記載の半導体装置。
  11. 基板の第１面上に第１半導体チップを設け、
    第２半導体チップの第２面に設けられた第１接着層が前記第１半導体チップを被覆するように、前記第１面上に前記第２半導体チップを設け、
    前記第１面に略垂直な方向から見て、前記第１接着層の外周の少なくとも一部に部材を設ける、
    ことを具備する、半導体装置の製造方法。
  12. 半導体素子が形成された第３面と、前記第３面とは反対側の第４面と、を有するウェハの前記第４面に第２接着層を設け、
    前記ウェハを前記第２接着層とともに個片化することにより、前記第２面に前記第１接着層が設けられた前記第２半導体チップを形成する、
    ことをさらに具備する、請求項１１に記載の半導体装置の製造方法。
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