JP2014036096A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】ＣＯＣパッケージにおける上側の半導体チップ及び下側の半導体チップのサイズの大小にかかわらず、ＣＯＣパッケージのパッドとパッケージ基板のパッドを接続することができる半導体装置の製造方法を提供する。
【解決手段】ウエハにビアホールを形成する工程と、ウエハの第１主面上に、ビアホールを含むビアランド及びビアランドと電気的に接続された第１のパッドを形成する工程と、ウエハの第１主面に対向する第２主面から研磨し、ビアホールを貫通させる工程と、ウエハのビアホールを通るライン上を切断し、下チップ１１を得ると共に、下チップ１１の側面にビアホールの一部分からなる側面電極１１Ａを形成する工程とを備える。
【選択図】図１

Description

本発明の実施形態は、ＣＯＣ(Chip on Chip)パッケージを有する半導体装置とその製造方法に関するものである。
ＣＯＣパッケージをパッケージ基板上に搭載して、ＣＯＣパッケージ及びパッケージ基板のパッドを接続した半導体装置が広く知られている。以下に、ＣＯＣパッケージがパッケージ基板上に搭載された半導体装置の従来技術とその問題点について説明する。
例えば、ＣＯＣパッケージは上側の半導体チップ（以下、上チップと記す）と下側の半導体チップ（以下、下チップと記す）を有し、下チップと上チップはバンプにより相互の接続パッド同士が接続されている。パッケージ基板と下チップとの間はマウント樹脂により接着されている。さらに、下チップとパッケージ基板とはボンディングパッドにてボンディングワイヤにより接続されている。
このような半導体装置において、ＣＯＣパッケージの上チップと下チップの外形サイズは同じかほぼ同じ場合には、下チップのボンディングパッドが露出しないため、ＣＯＣパッケージとパッケージ基板との間で電気的な接続を行うことができないという問題がある。
特開２００９−１２４０５６号公報
ＣＯＣパッケージにおける上側の半導体チップ及び下側の半導体チップのサイズの大小にかかわらず、ＣＯＣパッケージのパッドとパッケージ基板のパッドを接続することができる半導体装置及びその製造方法を提供する。
一実施態様の半導体装置の製造方法は、半導体基板の第１主面にビアホールを形成する工程と、前記半導体基板の前記第１主面上に、前記ビアホールを含むビアランド、及び前記ビアランドと電気的に接続された第１のパッドを形成する工程と、前記半導体基板の前記第１主面に対向する第２主面から前記半導体基板を研磨し、前記ビアホールを貫通させる工程と、前記半導体基板の前記ビアホールを通るライン上を切断し、第１の半導体チップを得ると共に、前記第１の半導体チップの側面に前記ビアホールの一部分からなる側面電極を形成する工程とを具備することを特徴とする。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第２実施形態の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の構造を示す断面図である。
以下、図面を参照して実施形態の半導体装置とその製造方法について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
［第１実施形態］
第１実施形態の半導体装置について説明する。本実施形態の半導体装置は、パッケージ基板と、パッケージ基板上に搭載されるＣＯＣ(Chip on Chip)パッケージとを有する。
図１は、第１実施形態の半導体装置の構造を示す断面図である。
パッケージ基板１０上には、ＣＯＣパッケージ２０が実装されている。ＣＯＣパッケージ２０は、下側の半導体チップ（以下、下チップと記す）１１と、下チップ１１上に積層された上側の半導体チップ（以下、上チップと記す）１２とを有する。下チップ１１と上チップ１２は、下チップ１１と上チップ１２間に設けられたバンプ１３により相互のパッド間で電気的に接続されている。例えば、下チップ１１及び上チップ１２は、ロジック回路あるいはメモリ回路が形成された半導体チップを含む。
パッケージ基板１０の表面には、配線と配線に電気的に接続されたパッドが形成されている。下チップ１１の側面には側面電極１１Ａが形成されている。側面電極１１Ａは、下チップ１１の上面に配置されたパッドに電気的に接続されている。これらパッドは、下チップ１１に形成された半導体集積回路に電気的に接続されている。
パッケージ基板１０のパッドと下チップ１１の側面電極１１Ａは、接続材料、例えばはんだ１４により電気的に接続されている。さらに、はんだ１４は、下チップ１１及び上チップ１２を含むＣＯＣパッケージ２０をパッケージ基板１０上に固定する機能も有する。
下チップ１１、上チップ１２、及びパッケージ基板１０の表面は、保護樹脂１５で覆われている。保護樹脂１５は、下チップ１１及び上チップ１２の回路形成面を保護する。
さらに、ＣＯＣパッケージ２０上及びパッケージ基板１０上、すなわちＣＯＣパッケージ２０が配置された側のパッケージ基板１０の全面は封止樹脂１６で覆われている。また、パッケージ基板１０のＣＯＣパッケージ２０が配置された面と反対の面には、外部接続用の端子としてはんだボール１７がアレイ状に形成されている。
第１実施形態では、下チップ１１のパッドに接続された側面電極１１Ａとパッケージ基板１０のパッドがはんだ１４により接続される。このため、下チップ１１と上チップ１２の外形サイズが同じかあるいはほぼ同じ、あるいは上チップ１２の外形サイズが下チップ１１の外形サイズ以上、すなわち下チップ１１と上チップ１２のサイズの大小にかかわらず、下チップ１１とパッケージ基板１０との接続を問題無く行うことができる。すなわち、下チップ１１とパッケージ基板１０との接続にボンディングワイヤを用いる必要がないため、下チップ１１を上チップ１２より大きくして下チップ１１にボンディングパッドを形成するための領域を確保しなくてよい。
したがって、下チップ１１と上チップ１２の外形サイズをほぼ同サイズにすることができる。これにより、ＣＯＣパッケージ２０を構成する下チップ１１及び上チップ１２の外形サイズの制約を無くすことができ、設計の自由度を向上させることができる。
次に、第１実施形態の半導体装置の製造方法について説明する。
図２（ａ）、図２（ｂ）〜図４（ａ）、図４（ｂ）、図５、図６、図７（ａ）、図７（ｂ）、図８（ａ）、図８（ｂ）は下チップ１１の製造方法を示す図である。図２（ａ）〜図４（ａ）、図５、図６、図７（ａ）、図８（ａ）は下チップが形成されるウエハの上面図である。図２（ｂ）〜図４（ｂ）、図７（ｂ）はそれぞれ図２（ａ）〜図４（ａ）、図７（ａ）に対応したウエハの断面図である。図８（ｂ）は、ダイシング後のビアホールの断面図である。また、図２〜４はスクラブラインの周辺部、図５〜８はスクラブラインとパッドの周辺部を表している。
まず、図２（ａ）及び図２（ｂ）に示すように、下チップ１１となるウエハ１１Ｗのスクライブライン上にビアホール２１を開口する。すなわち、ウエハ１１Ｗの主面から厚さ方向の途中まで穴をあける。ビアホール２１は、例えば、直径が約１００μｍで、深さが約数百μｍで形成される。なお、ウエハ１１Ｗの厚さは、例えば、約７００〜８００μｍである。続いて、図３（ａ）及び図３（ｂ）に示すように、ビアホール２１を含めたウエハ１１Ｗ上、あるいはスクライブライン上に絶縁層２２を形成する。絶縁層２２は、例えば酸化膜あるいは樹脂膜である。
その後、図４（ａ）及び図４（ｂ）に示すように、ビアホール２１を含めたウエハ１１Ｗの絶縁層２２上に導電層２３、例えばＣｕ膜を形成する。導電膜２３の形成工程を詳述すると、まず、ＣＶＤ（Chemical Vapor Deposition）により絶縁層２２上にＣｕを形成する。続いて、めっきにてＣｕ上にＣｕ膜を形成する。これにより、絶縁層２２上に、導電層２３としてのＣｕ膜が形成される。
次に、図５に示すように、導電層２３をエッチングしてパッド２３Ａ、トレース２３Ｂ、及びビアランド２３Ｃを形成する。パッド２３Ａは、上チップ１２のパッドとバンプ１３にて接続されるパッドである。
続いて、パッド２３Ａ上、及びビアホール２１内のビアランド２３Ｃ上にはんだペーストを印刷する。その後、リフロー処理して図６に示すように、パッド２３Ａ上にバンプ１３を形成し、これと同時にビアホール２１内にもはんだ層１３Ａを形成する。ビアホール２１内にはんだ層１３Ａを充填しておけば、ビアホール２１内のＣｕ膜が酸化するのを防ぐことができる。
ここでは、パッド２３Ａ上及びビアランド２３Ｃ上にはんだペーストを印刷したが、ビアランド２３Ｃ上にはんだペーストを印刷せず、パッド２３Ａ上のみにはんだペーストを印刷してもよい。なお、後工程で、図６に示すスクライブライン２４でウエハＷを切断することにより、ウエハ１１ＷはチップＡとチップＢに分割される。
次に、図７（ａ）及び図７（ｂ）に示すように、ウエハ１１Ｗを、ビアホール２１が形成されていない裏面からビアホール２１の底が露出するまで研磨する。これにより、ビアホール２１は貫通状態となる。
続いて、図８（ａ）に示すように、ビアホール２１上を通るスクライブライン２４上でウエハ１１Ｗをダイシングにより切断し、複数の下チップに分割する。図８（ｂ）にビアホール２１の断面図を示す。ビアホール２１の側面には絶縁膜２２が形成され、絶縁膜２２上には導電層２３が形成されている。さらに、導電層２３上にははんだ層１３Ａが形成されている。ビアホール２１の側面上に形成された導電層２３及びはんだ層１３Ａが、下チップ１１の側面電極１１Ａとなる。
次に、図９に示すように、下チップ１１上にバンプ１３を介して上チップ１２を積層し固着させる。このとき、下チップ１１のパッド２３Ａと上チップ１２のパッドは、バンプ１３により電気的に接続される。これにより、下チップ１１上に上チップ１２が積層されたＣＯＣパッケージ２０が形成される。
次に、図１０に示すように、パッケージ基板１０上にＣＯＣパッケージ２０を載置し、パッケージ基板１０のパッドと下チップ１１の側面電極１１Ａとを接続する。すなわち、パッケージ基板１０のパッドに下チップ１１の側面電極１１Ａが一致するように配置する。続いて、パッケージ基板１０のパッド上及び側面電極１１Ａ上にはんだ１４を塗布する。はんだ１４の塗布は、はんだペーストを塗布する方法やインクジェット印刷法などを用いて行う。その後、リフロー処理を行い、図１０に示すように、パッケージ基板１０のパッドと下チップ１１の側面電極１１Ａとをはんだ１４により接続する。これにより、パッケージ基板１０のパッドと側面電極１１Ａを電気的に接続する共に、パッケージ基板１０上にＣＯＣパッケージ２０を固着させる。
なお、下チップ１１と上チップ１２との接続は、前述したように、パッケージ基板１０に下チップ１１を接続する前に行ってもよいし、また下チップ１１をパッケージ基板１０に接続した後に行ってもよい。
次に、図１１に示すように、ＣＯＣパッケージ２０の回路形成面、すなわち下チップ１１及び上チップ１２の回路形成面を保護樹脂１５で覆う。これにより、下チップ１１及び上チップ１２の回路形成面を保護する。
続いて、図１に示すように、ＣＯＣパッケージ２０が配置された側のパッケージ基板１０の全面を封止樹脂１６で覆い、パッケージ基板１０上のＣＯＣパッケージ２０を封止する。さらに、パッケージ基板１０のＣＯＣパッケージ２０が配置された面と反対の面に、はんだボール１７をアレイ状に形成する。以上により、図１に示した半導体装置が製造される。
従来では、パッケージ基板１０とＣＯＣパッケージ２０とを接続するために、パッケージ基板１０にＣＯＣパッケージ２０をマウントするためのマウント樹脂と、ＣＯＣパッケージ２０の回路形成面を保護するための保護樹脂（アンダーフィル樹脂）がそれぞれ必要であった。
一方、本実施形態では、はんだ１４によってパッケージ基板１０と下チップ１１（またはＣＯＣパッケージ２０）とを接続するため、マウント樹脂は必要なく、保護樹脂のみで製造が可能である。これにより、材料コストの削減と製造スループットの向上が実現でき、製造コストを低減することが可能である。すなわち、配線を設けたパッケージ基板上にＣＯＣパッケージを接続する際に、半導体チップをパッケージ基板上に接着する樹脂が不要となる。このため、使用部材を少なくでき、工程数も削減できるため、低コストで半導体装置を製造することが可能である。
また、下チップ１１に切断する前のウエハ１１Ｗにおいて、スクライブライン上にビアホール２１を形成し、その後、ウエハ１１Ｗを複数の下チップ１１に切断することにより、複数の下チップ１１の側面に側面電極１１Ａを形成することができる。このため、側面電極１１Ａを持つ下チップ１１を多量に効率良く製造することができる。
以上説明したように第１実施形態によれば、ＣＯＣパッケージを構成する下チップ及び上チップの外形サイズの制約を無くすことにより設計の自由度が向上させることができ、さらに、使用部材と製造工程が従来技術の半導体装置よりも削減できるため、低コストで製造することが可能である。
［第２実施形態］
第２実施形態では、複数のチップを側面電極で接続したＣＯＣパッケージについて説明する。
図１２は、第２実施形態の半導体装置の構造を示す断面図である。
パッケージ基板１０上には、ＣＯＣパッケージ３０が実装されている。ＣＯＣパッケージ３０は、下チップ３１、中間の半導体チップ（以下、中間チップと記す）３２、及び上チップ３３が順に積層された構造を有する。中間チップ３２は、下チップ３１と上チップ３３との間に配置される半導体チップである。例えば、下チップ３１、中間チップ３２、及び上チップ３３は、ロジック回路あるいはメモリ回路が形成された半導体チップを含む。
下チップ３１、中間チップ３２、及び上チップ３３の側面には、側面電極３０Ａがそれぞれ形成されている。下チップ３１の側面電極は、下チップ３１の上面に配置されたパッドに電気的に接続されている。中間チップ３２の側面電極は、中間チップ３２の上面あるいは下面に配置されたパッドに電気的に接続されている。上チップ３３の側面電極は、上チップ３３の下面に配置されたパッドに電気的に接続されている。これらパッドは、下チップ３１、中間チップ３２、及び上チップ３３にそれぞれ形成された半導体集積回路に接続されている。
パッケージ基板１０の表面にはパッドが形成されている。下チップ３１、中間チップ３２、及び上チップ３３がそれぞれ持つ側面電極３０Ａは、パッケージ基板１０のパッド上に一致するように配置されている。下チップ３１、中間チップ３２、及び上チップ３３の側面電極３０Ａ上、及びパッケージ基板１０のパッド上には、はんだ３４が形成されている。はんだ３４は、下チップ３１、中間チップ３２、及び上チップ３３の側面電極３０Ａと、パッケージ基板１０のパッドとを電気的に接続している。さらに、はんだ３４は、下チップ３１、中間チップ３２、及び上チップ３３を含むＣＯＣパッケージ３０をパッケージ基板１０上に固定する機能も有する。
ＣＯＣパッケージ３０上及びパッケージ基板１０上、すなわちＣＯＣパッケージ３０が配置された側のパッケージ基板１０の全面は封止樹脂１６で覆われている。また、パッケージ基板１０のＣＯＣパッケージ３０が配置された面と反対の面には、外部接続用の端子としてはんだボール１７がアレイ状に形成されている。
第２実施形態では、バンプを用いることなく、複数の半導体チップを積層し、複数の半導体チップの側面の側面電極３０Ａ上に形成されたはんだ３４を用いて、複数の半導体チップのパッド及びパッケージ基板１０のパッドを電気的に接続している。このため、半導体チップにボンディングパッドを設ける必要がないため、ＣＯＣパッケージにおける上チップ及び下チップの外形サイズが同じあるいはほぼ同じ場合でも、ＣＯＣパッケージのパッドとパッケージ基板のパッドを接続することができる。また、上チップ及び下チップの外形サイズを小さくすることができる。さらに、バンプを用いずに上チップと下チップを積層できるため、ＣＯＣパッケージの厚さを薄くすることが可能である。
［第３実施形態］
第３実施形態では、第１実施形態におけるＣＯＣパッケージ２０上に、さらに複数のチップを積層した高密度なＣＯＣパッケージについて説明する。
図１３は、第３実施形態の半導体装置の構造を示す断面図である。
図示するように、上チップ１２上には積層チップ４１が実装されている。積層チップ４１上には、接着材４２を介して積層チップ４３が実装されている。積層チップ４１の周辺部に設けられたパッドと、パッケージ基板１０のパッドとの間には、ボンディングワイヤ４４が形成されている。さらに、積層チップ４３の周辺部に設けられたパッドと、パッケージ基板１０のパッドとの間には、ボンディングワイヤ４５が形成されている。
積層チップ４３上及びパッケージ基板１０上、すなわちＣＯＣパッケージ２０が配置された側のパッケージ基板１０の全面は封止樹脂１６で覆われている。また、パッケージ基板１０のＣＯＣパッケージ２０が配置された面と反対の面には、外部接続用の端子としてはんだボール１７がアレイ状に形成されている。
次に、第３実施形態の半導体装置の製造方法について説明する。保護樹脂１５で覆うまでの製造工程は第１実施形態と同一工程のため、詳細な説明は省略する。
その後、ＣＯＣパッケージ２０上、すなわち上チップ１２上に積層チップ４１を積層する。さらに、積層チップ４１上に接着材４２を形成し、接着材４２上に積層チップ４３を積層する。
次に、積層チップ４１のパッドとパッケージ基板１０のパッドとの間に、ボンディングワイヤ４４をボンディングにより形成する。同様に、積層チップ４３のパッドとパッケージ基板１０のパッドとの間に、ボンディングワイヤ４５をボンディングにより形成する。
最後に、ＣＯＣパッケージ２０が配置された側のパッケージ基板１０の全面を封止樹脂１６で覆う。これにより、パッケージ基板１０上のＣＯＣパッケージ２０及び積層チップ４１，４３を封止する。さらに、パッケージ基板１０のＣＯＣパッケージ２０が配置された面と反対の面に、はんだボール１７をアレイ状に形成する。以上により、図１３に示した高密度な半導体装置が製造される。
第３実施形態では、ＣＯＣパッケージ２０上にさらに接着材を用いて半導体チップを積層し、半導体チップからパッケージ基板のパッドにボンディングワイヤを行って電気的に接続することにより、ＣＯＣパッケージ及び半導体チップを高密度に実装することができる。その他の構成及び効果は第１実施形態と同様である。
本実施形態によれば、ＣＯＣパッケージにおける上チップ及び下チップの外形サイズが同じあるいはほぼ同じ場合でも、ＣＯＣパッケージのパッドとパッケージ基板のパッドを接続することができる半導体装置及びその製造方法を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…パッケージ基板、１１…下側の半導体チップ、１１Ａ…側面電極、１１Ｗ…ウエハ、１２…上側の半導体チップ、１３…バンプ、１３Ａ…はんだ層、１４…はんだ、１５…保護樹脂、１６…封止樹脂、１７…はんだボール、２０…ＣＯＣパッケージ、２１…ビアホール、２２…絶縁層、２３…導電層、２３Ａ…パッド、２３Ｂ…トレース、２３Ｃ…ビアランド、２４…スクライブライン、３０…ＣＯＣパッケージ、３０Ａ…側面電極、３１…下側の半導体チップ、３２…中間の半導体チップ、３３…上側の半導体チップ、３４…はんだ、４１…積層チップ、４２…接着材、４３…積層チップ、４４…ボンディングワイヤ、４５…ボンディングワイヤ。

Claims (5)

  1. 半導体基板の第１主面にビアホールを形成する工程と、
    前記半導体基板の前記第１主面上に、前記ビアホールを含むビアランド、及び前記ビアランドと電気的に接続された第１のパッドを形成する工程と、
    前記半導体基板の前記第１主面に対向する第２主面から前記半導体基板を研磨し、前記ビアホールを貫通させる工程と、
    前記半導体基板の前記ビアホールを通るライン上を切断し、第１の半導体チップを得ると共に、前記第１の半導体チップの側面に前記ビアホールの一部分からなる側面電極を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. パッケージ基板上に前記第１の半導体チップを配置し、前記パッケージ基板の第２のパッドと前記第１の半導体チップの前記側面電極とを接続材を用いて接続する工程をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２のパッドと前記側面電極とを接続する工程の前若しくは後に、前記第１の半導体チップ上に第２の半導体チップを積層する工程をさらに具備することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記接続材ははんだを含み、前記第２のパッドと前記側面電極とを接続する工程は、前記第２のパッド上及び前記側面電極上にはんだを形成し、前記はんだを硬化させる工程を含むことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 第１主面に第１のパッドを有するパッケージ基板と、
    前記パッケージ基板の前記第１主面上に配置され、側面に側面電極及び前記側面電極と電気的に接続された第２のパッドを有する第１の半導体チップと、
    前記第１の半導体チップ上に配置され、前記第２のパッドとバンプにより接続された第２の半導体チップと、
    前記第１のパッド上及び前記側面電極上に形成され、前記第１のパッドと前記側面電極とを接続する接続材と、
    を具備し、
    前記側面電極は、前記第１の半導体チップの側面に形成された溝と、前記溝の内面に形成された導電膜を有することを特徴とする半導体装置。
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