TWI557949B - 用於共同封裝的多記憶體晶粒決定唯一晶粒識別碼的方法與裝置 - Google Patents

用於共同封裝的多記憶體晶粒決定唯一晶粒識別碼的方法與裝置 Download PDF

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Description

用於共同封裝的多記憶體晶粒決定唯一晶粒識別碼的方法與裝置
本發明是關於一種共同封裝的多記憶體晶粒(memory die)，且特別是有關於一種用於共同封裝的多記憶體晶粒決定唯一晶粒識別碼的裝置與方法。
將兩個或更多的記憶體晶粒封裝於一封裝以用於各種用途是常見的事。晶粒可為相同的或相異的。在部分情況晶粒個別介面晶粒是部分地或完全地互相連接，故需要用以區別在不同晶粒之間使用封裝的接腳的技術。當晶粒是相同的類型，此問題會變得特別嚴重。
堆疊記憶體晶粒的晶片選擇接腳可用於在晶粒中分辨晶粒。在2013年1月30日揭露於飛索半導體股份有限公司(Spansion Inc.)的數據表“S70FL256P 256-Mbit CMOS 3.0 Volt Flash Memory with 104-MHz SPI Multi I/O Bus”修正案第5版。兩個相 同的128Mb晶粒堆疊在它們個別的晶片選擇輸入接合至封裝的個別接腳以形成快閃記憶體裝置。如此的記憶體裝置可被操作為在相同的串列週邊介面(Serial Peripheral Interface；SPI)匯流排的兩個分離的SPI裝置，使用者透過個別晶片選擇(Chip select)一次存取雙晶粒堆疊的一晶粒。不利地，控制器被要求提供及管理多個/CS控制信號。此外，兩個或更多晶片選擇接腳的需求排除了四元SPI及四元週邊介面(Quad Peripheral Interface；QPI)作為八接腳封裝適合的選項。
記憶體晶粒典型地具有在製造時建立的唯一識別碼(unique identifier；UID)，用來生產控制。適合的UID的一個範例是裝置編號、流程批號、晶圓編號、以及晶粒的X-Y座標的結合，從而確保了UID的獨特性。若外部控制器得知UID，如此的UID可透過一般介面用以在封裝中識別一晶粒與其他晶粒。不幸地，在製造期間晶粒介面為互相連接之後，個別UID可能為不可存取的，從而個別UID對外部的控制器而言可能為未知。
封裝後在多晶粒記憶體裝置的編程記憶體晶粒的堆疊位置的技術揭露於美國專利申請公開號US 2009/0085608，其發明人為Alzheimer，公開於2009年4月2日。各晶粒對應於晶粒的晶粒識別資料位元驅動輸出信號至共同分享輸出端。各個晶粒也包括仲裁(arbitration)電路，其產生對應於晶粒的識別位元的控制信號不匹配於其他晶粒的對應的識別位元。控制信號依照仲裁的特定結果編程堆疊致能熔絲(stack enable fuse)。
本發明的一實施例提供一種決定個別晶粒識別碼(die identifier；DID)的方法，適用於具有個別唯一識別碼(UID)的多個共同封裝記憶體晶粒，包括：致能記憶體晶粒之間的共同連接(common connection)；基於記憶體晶粒的唯一識別碼建立所述記憶體晶粒的個別晶粒選擇準則；同步地對記憶體晶粒進行計時動作；以及於各記憶體晶粒的計時動作期間：決定當晶粒選擇準則是符合計時動作的運行時；產生對應於決定步驟的位於共同連接上的信號；在該產生步驟之前監控共同連接，以在當共同連接存在信號時增加晶粒位置(die position；DP)參數；以及建立DP參數作為DID。
本發明的另一實施例提供一種多晶片模組裝置，包括：多個記憶體晶粒，分別包括唯一識別碼(UID)、晶粒識別碼(DID)控制電路、多個介面接腳、以及晶粒間信號接腳(inter-die signaling pin)；以及封裝，其容納多晶片模組組態內的所述多個記憶體晶粒，且封裝具有多個封裝接腳，封裝接腳至少其中之一耦接至各記憶體晶粒的介面接腳的至少其中之一，其中各所述記憶體晶粒具有記憶體定址能力；其中各所述DID控制電路包括：信號電路，耦接至該晶粒間信號接腳；計數器電路，耦接至該信號電路且經配置以在基於UID出現數個時脈信號時啟動該信號電路；以及信號計數器，耦接至晶粒間信號接腳且經配置以在基於UID出現數個時脈信號之前，在各個位於晶粒間信號接腳的信號出現時增加 晶粒位置(DP)參數。
100‧‧‧多晶片封裝裝置
110、120、130、140、820、840、920、940‧‧‧SPI快閃記憶體晶粒
150‧‧‧SPI封裝接腳
200‧‧‧多晶片封裝裝置
210、220、230、240、1020、1040‧‧‧晶粒
250‧‧‧封裝接腳
260‧‧‧內部的連接
300‧‧‧NOR快閃記憶體晶粒
310‧‧‧指令處理與控制電路
320‧‧‧NOR快閃記憶體陣列
322‧‧‧高電壓產生器
323‧‧‧頁面位址鎖存器/計數器
324‧‧‧寫入保護邏輯與列解碼器
326‧‧‧位元組位址鎖存器/計數器
328‧‧‧行解碼器與頁面緩衝器
330‧‧‧暫存器
340、370、610、620、630、640‧‧‧DID控制電路
342‧‧‧計數器
344‧‧‧比較器
346、376‧‧‧連接器
348、374‧‧‧監控器
350、612、622、632、642‧‧‧上拉裝置
360‧‧‧電晶體
372‧‧‧可預載入計數器
378‧‧‧NAND閘
400~420、500~520、700~740‧‧‧流程
616、626、636、646‧‧‧焊墊
614、624、634、644‧‧‧下拉裝置
800、900、1000‧‧‧SPI快閃記憶體裝置
810、910、1010‧‧‧封裝體
830‧‧‧分隔體
861、862、863、864、980、990、1021、1022、1041‧‧‧導線
850、950、1050‧‧‧膠合劑
860、960、1060‧‧‧散熱墊
870、880、970、1070、1080‧‧‧引線
930、1030‧‧‧材質
/CS、/HOLD、IO3、/WP、IO2、DO、IO1、DI、IO0‧‧‧接腳
CLK‧‧‧時脈
CNT‧‧‧計數
ENABLE‧‧‧致能
UID‧‧‧唯一識別碼
DP‧‧‧晶粒位置
GND‧‧‧接地
INPUT‧‧‧輸入
OUTPUT‧‧‧輸出
PDC‧‧‧封裝晶粒計數
PRELOAD‧‧‧預載入
VCC、Vcc‧‧‧電源
Vss‧‧‧負供應電壓
圖1是SPI快閃記憶體多晶片裝置的實施方案的功能方塊圖。
圖2是任何類型具有共同封裝記憶體晶粒的任何類型多晶片裝置的實施方案的功能方塊圖。
圖3是具有DID判斷電路的SPI-NOR快閃記憶體晶粒的方塊示意圖。
圖4為DID判斷流程的流程圖。
圖5為DID判斷流程的流程圖。
圖6是圖5的DID判斷流程結合示意電路圖及波形圖。
圖7是流程圖為另一DID判斷流程。
圖8是具有堆疊記憶體晶粒且在晶粒之間有分隔體(spacer)的多晶片模組的平面側視圖。
圖9是具有使用晶粒錯開(staggering)的堆疊記憶體晶粒的多晶片模組的平面側視圖。
圖10是具有不同尺寸的堆疊記憶體晶粒的多晶片模組的平面側視圖。
圖11是另外的DID判斷電路的方塊示意圖。
此處描述的實施方式集中於用於串列週邊介面快閃記憶 體裝置決定唯一晶粒識別碼，其中任何數量的SPI快閃記憶體晶粒可使用於任何要求的多晶片封裝技術例如多晶片模組(multiple chip module；MCM)一併封裝為單一裝置，在維持SPI介面的優點下，以實現不同的性能例如每位元低成本(low per-bit cost)、高密度儲存、對隨機存取記憶體(random access memory；RAM)代碼遮蔽(code shadowing)、與快速隨機存取於執行(execute in place)應用的其中之一或上述組合。然而，此處描述的技術可用於記憶體晶粒的任一組合，無論是否完全相同，其具有完全地或部分地共同連接介面，且可使用於任何要求的多晶片封裝技術一併封裝為單一裝置，包括例如堆疊、安裝在同一層(mounted in-plane)小型印刷電路板或陶瓷基板、安裝在多層(multi-layer)層壓印刷電路板或陶瓷基板、使用薄膜技術沉積在底基板(base substrate)等等。
圖1為具有一群四個相同的SPI快閃記憶體晶粒110、120、130、140共同地連接至一組SPI封裝接腳150的多晶片封裝裝置100，其中所述SPI快閃記憶體晶粒110、120、130、140具有相同的SPI介面。個別記憶體晶粒110、120、130、140的SPI介面的接腳的其中之一使用此處描述的技術可用於傳信(signaling)。圖2所示為多晶片封裝裝置200具有四個一群的晶粒210、220、230、240，所述晶粒210、220、230、240可有或可沒有任一類型或一個以上的類型相同的介面，但具有部分(已圖示)或全部(未圖示)共同連接至一組封裝接腳250。晶粒可完全 不同或完全相同，或部分可為不同且部分可為相同。例如，使用此處描述的技術，一個分離的共同但完全位於內部的連接260可用於晶粒210、220、230、240之間的傳信。或者，共同連接至封裝接腳的其中之一可使用此處描述的技術作晶粒之間的傳信。
此處描述的技術使得兩個或更多的共同封裝晶粒內的每顆晶粒，可相對於最後一顆晶粒或封裝內的晶粒決定唯一的晶粒識別碼(Die Identifier；DID)，而且若有要求，也可用以發現在決定中所參與的晶粒總數。不論晶粒的位址接腳或位址可配置的(address-configurable)接腳的介面部分地或完全地共同地連接至封裝接腳，此決定皆會產生。各個晶粒具有任何類型的唯一識別碼(UID)，例如，在較早的製程建立的識別碼，此識別碼指定用於生產控制。外部控制器傳送特定指令，例如為決定DID指令，初始內部晶粒ID判斷流程在共同封裝晶粒要求唯一晶粒ID。各個晶粒具有用於在晶粒ID判斷流程中與其他晶粒傳信的信號接腳。信號接腳可為介面接腳的其中之一，介面接腳可共同地連接至一個或更多的其他晶粒中一個或更多的其他相似的介面接腳至相對應的封裝接腳，或並非外部介面接腳的一部分，故可不與任何封裝接腳連接，但作為代替的是唯一地或是與其他功能一起地提供為晶粒ID決定，當晶粒接收時脈，並由其UID決定時脈信號的數目之後，各晶粒最終在其晶粒間的信號接腳觸發(assert)信號，且基於觸發的信號數目分派自身的晶粒ID(若發生上述情況，由其他晶粒觸發是優先於自身的的信號回應)。各晶粒記錄由其他 晶粒觸發的信號數目，而且可選擇地，由信號接腳上的信號總數決定裝置的封裝晶粒數。
圖3所示為晶粒的範例，例如NOR快閃記憶體晶粒300，其包括NOR快閃記憶體陣列320以及相關電路例如高壓產生器322、頁面位址鎖存器/計數器323、寫入保護邏輯與列解碼器324、位元組位址鎖存器/計數器326、以及行解碼器與頁面緩衝器328。所示記憶體類型與相關電路是舉例說明，且可使用於所需求的任何記憶體類型及相關電路。指令處理與控制電路310處理接收過的不同指令，例如，SPI介面，包括接腳CLK、/CS、/HOLD或IO3、/WP或IO2、DO或IO1、以及DI或IO0。儘管晶粒ID判斷技術在下文使用SPI介面的NOR快閃記憶體晶粒300會描述，技術為適用於所有類型的記憶體晶粒為任何類型的全部或局部共用介面(common interface)的封裝，包括混合不同類型記憶體晶粒例如NOR、NAND、電阻式RAM(Resistive RAM；ReRAM)、以及電性可抹除且可程式唯讀記憶體(electronically erasable programmable read only memory；EEPROM)。在單一位元及多位元SPI中適合的NOR及NAND記憶體以及額外資訊可參見2009年7月7日頒與Jigour等人的第7,558,900號美國專利以及華邦電子股份有限公司的公開案，包括2013年10月16日中華民國臺灣新竹市華邦電子股份有限公司的公開案W25Q256FV：“spiflash 3V 256M-Bit Serial Flash Memory with Dual/Quad SPI & QPI”版本F，和2013年11月26日中華民國臺灣新竹市華邦電子股份有 限公司的公開案W25N01GV：“spiflash 3V 1G-Bit Serial SLC NAND Flash Memory with Dual/Quad SPI & Continuous Read”初步版本B，以上專利與公開案以全文引用方式併入本文。
顯示於圖3的晶粒ID(DID)控制電路340從指令處理與控制電路310分離以清楚顯示，然而也可要求DID控制電路整合至指令處理與控制電路310。DID控制電路340包括致能輸入ENABLE、時脈輸入CLK、唯一識別碼輸入UID、信號接腳輸入INPUT、信號接腳輸出OUTPUT、晶粒位置參數輸出DP、以及封裝晶粒計數參數輸出PDC(packaged die count)。信號接腳連接至信號電路，其可為，舉例而言，任何適合的下拉或上拉電路。下拉電路可如圖3所示，其使用的弱上拉裝置350例如電晶體、二極體、電阻及類似元件，VCC被提供至弱上拉裝置350，以及下拉裝置，例如可為MOSFET電晶體360，其源極連接至INPUT，汲極連接至GND或負供應電壓VSS，以及閘極連接至OUTPUT。特定值取決於晶粒的設計細節，弱上拉裝置350例如可為電阻，其阻值在3V VCC下可為3MΩ，且MOSFET電晶體360例如可為N類型。為了防止在共同地連接的介面接腳的一般操作干擾，弱上拉裝置350較佳的是只在在內部DID判斷流程起作用。上拉裝置(未圖式)可包括強上拉裝置串聯於弱下拉裝置。
DID控制電路340的UID輸入可從暫存器接收UID位元，可為直接地(未圖式)或間接地經由指令處理與控制電路310，且一般是建立於早期製程。例如，UID位元可從位於暫存器330 的唯讀暫存器或讀取/寫入暫存器接收。UID位元與在計數器產生的計數CNT比較，其可被外部時脈信號CLK計時。計數器342可在收到致能信號時開始計數，且在各個時脈信號CLK增加計數。比較器的輸出對應於由比較器344偵測的CNT及UID之間的特定關係提供至電晶體360的閘極以下拉信號接腳，用以傳信其他晶粒。
監控器348監控INPUT以偵測信號接腳下拉，用於決定DP及PDC。在一些實施例，監控器348也可由連接器346(如虛線所示)監控比較結果，以用於決定DP。
圖11顯示另一實施例的DID控制電路370，其包括預載入輸入PRELOAD、時脈輸入CLK、唯一識別碼輸入UID、信號接腳輸入INPUT、信號接腳輸出OUTPUT、晶粒位置參數輸出DP、以及封裝晶粒計數參數輸出PDC。信號接腳連接至任何適合的弱上拉裝置350以及任何適合的下拉裝置，例如電晶體360具有源極連接至INPUT，汲極連接至GND或負供應電壓VSS，以及閘極連接至OUTPUT。UID位元預載入至可預載入計數器372，其可為向上計數或向下計數。計數器372可由外部時脈信號CLK計時。儲存於計數器372的計數值是藉由適合的信號線提供至任何適合的組合邏輯電路用於偵測預先決定的條件，例如至NAND閘378以偵測零計數。NAND閘378的輸出供給至電晶體360的閘極以在當達成預先決定的計數值下拉信號接腳，用以傳信其他晶粒。
監控器374監控INPUT以偵測信號腳位下拉，用以決定 DP及PDC。在一些實施例，監控器374也可由連接器346(如虛線所示)監控比較結果，以用於決定DP。
DID控制電路340及370可以由任何適合的硬體、軟體、韌體或任何上述組合，包括作為狀態機(state machine)的方式實現。
圖4是DID控制電路的操作流程圖，例如：DID控制電路340、370。在接到決定DID指令(方塊400)，舉例而言其可為二位元組運算碼(opcode)的形式，初始化任何在DID控制電路的計數器及其他狀態的元件(方塊402)。當準備好要提供晶粒ID給基於特定晶粒UID所決定的特定晶粒(方塊404是)，在晶粒的信號接腳的晶片間(inter-chip)的信號被觸發(方塊406)以通知所有的共同封裝晶粒。當信號存在於信號接腳(方塊408)時，信號接腳也被監控用以偵測。如果沒有偵測到如此的信號(方塊408否)，DID控制電路是進階的(advanced)狀態(方塊416)且重覆(方塊418否)或終止(方塊418是)流程。假若如此的信號被偵測(方塊408是)且尚未符合UID晶粒選擇準則(方塊410否)，增加DP參數與PDC參數兩者(方塊412)。假若如此的信號被偵測(方塊408是)且已符合UID晶粒選擇準則(方塊410是)，則只有PDC參數增加(方塊414)。雖然在示意性流程中，若已觸發信號接腳的信號，則DID控制電路不增加DP，當UID晶粒選擇準則符合，DP可增加(剛過方塊404的是之後)，依靠第一晶粒的晶粒ID是否欲成為0或1。DID控制電路為進階的狀 態(方塊416)且流程可為重覆(方塊418否)或終止(方塊418是)。
圖5是圖4的流程圖的特別實施例500的一個範例，且圖6是圖5的流程圖的相關波形圖。內部DID判斷流程500使用計數參數CNT、晶粒位置參數DP、以及封裝晶粒計數參數PDC，上述計數參數CNT、晶粒位置參數DP及封裝晶粒計數參數PDC最初被設定為0(方塊502)。PDC是可選擇的，但在某些流程例如從最後晶粒彎曲繞圈(wrap-around)至第一晶粒在序列的資料讀取可為非常有用的。比較CNT晶粒的UID(方塊504)。如果發生匹配(match)，晶粒下拉其信號接腳(方塊506)，因此傳信至共同封裝的其他晶粒，表示已決定共同封裝的一晶粒的晶粒ID。除此之外信號接腳不會被打擾。流程500繼續監控信號接腳下拉狀態(方塊508)。若信號接腳未被下拉，表示沒有晶粒ID被決定，CNT增加(方塊510)且重覆流程500(方塊518的不)直到結束(方塊518的是)。若信號接腳被下拉，UID再一次比較CNT(方塊512)，或者當CNT=UID可讀取(未圖式)時，有狀態(stateful)的元件被設定，以決定特定晶粒是否已決定其晶粒ID。若UID大於CNT，則特定晶粒尚未決定其晶粒ID，故DP及PDC和CNT一樣增加(方塊516)。然而，若UID不大於CNT，特定晶粒已決定其晶粒ID，故DP不會增加，雖然PDC及CNT仍繼續增加(方塊514)。
圖6顯示四個DID控制電路610、620、630、640耦接至 在個別晶粒的四個個別焊墊(pad)616、626、636、646。焊墊616、626、636、646例如用導線接合(wire bonded)在一起。各焊墊616、626、636、646分別具有連接的上述上拉裝置612、622、632、642及下拉裝置614、624、634、644，例如，下拉裝置可為電晶體。上拉裝置612、622、632、642耦接至電源Vcc。四個DID控制電路610、620、630、640被提供個別UID，例如分別具有值99、1、210以及12。對所有的四個DID控制電路610、620、630、640而言，CNT波形可為相同的，同樣地所有的晶粒可同步至共同時脈。在CNT為第一計數值下，DID控制電路620是第一個匹配其UID，並且下拉其焊墊626，使其他DID控制電路610、630、640增加它們個別DP變數作為回應。DID控制電路620的DP保持在當偵測到匹配的初始數值，特定為「0」。當CNT為第十二計數值，DID控制電路640是下一個匹配其UID，並且下拉其焊墊646，使DID控制電路610、630增加它們個別DP變數作為回應。當偵測到匹配時，DID控制電路640的DP保持在其增加一次的數值，特定為「1」。當CNT為第九十九計數值，DID控制電路610是下一個匹配其UID，並且下拉其焊墊616，故DID控制電路630增加其DP變數作為回應。當偵測到匹配時，DID控制電路610的DP保持在其增加二次的數值，即「2」。當CNT為第兩百一十計數值，DID控制電路630是下一個匹配其UID，並且下拉其焊墊636。當偵測到匹配時，DID控制電路630的DP保持在其增加三次的數值，即「3」。圖6也例示PDC對應於第一、第十二、第九 十九、第兩百一十計數值的增加。在流程500結束時，各個DID控制電路610、620、630、640具有已決定的DP參數，其可儲存於讀取/寫入暫存器(舉例而言，暫存器330(圖3))作為晶粒ID，且已決定的PDC參數可儲存於讀取/寫入暫存器。
決定流程500可由數種方式結束。舉例而言，當時脈迴圈達到預先設定的數目或歸零時，各個晶粒內的決定流程結束。又舉另一例而言，各個晶粒可由參與決定的晶粒數量來進行預先編程(pre-programmed)，或是藉由提供參與決定的晶粒數量來作為決定指引(Determination Instruction)的參數，並在事件計數器達到該數字時中止決定流程。
圖7是另一示意性DID判斷流程700的流程圖。當時脈CLK啟動，致能信號由晶粒ID控制電路接收，作為回應，晶粒ID控制電路設定計數參數「CNT」、晶粒ID參數「DID」以及封裝晶粒計數參數「PDC」至零(方塊702)。在下一時脈CNT比較晶粒的UID(方塊704)。若沒有偵測到匹配(方塊704的否)，則偵測信號接腳的狀態(方塊710)。若信號接腳未被下拉(方塊710的否)，表示沒有共同封裝晶粒有符合的UID，在下一時脈CNT增加(方塊714)，且在下一時脈的流程回到比較CNT及UID(方塊704)。若信號接腳被下拉(方塊710的是)，表示除了擁有匹配UID的特定晶粒以外的其他晶粒，DP及PDC皆增加(方塊712)，且CNT在下一時脈增加(方塊714)，且流程回到在下個時脈比較CNT及UID(方塊704)。回到方塊704，若偵測到匹配偵測(方 塊704的是)，比較器的輸出OUTPUT被觸發故信號接腳被下拉(方塊720)且在最後DP增加(方塊722)。如果狀況需要，下拉訊號接腳的晶粒在設定DP參數時不需要將自己計入(也就是說，如果狀況需要DP計數可從零開始)，可省略方塊722。接著，偵測信號接腳的狀態(方塊730)。若信號接腳被下拉(方塊730的是)，PDC增加(方塊732)。在兩個案例中CNT皆會增加(方塊734)且作出CNT是否達成其數值的判斷(方塊736)。流程700會結束(方塊740)或返回監控信號接腳以監控其他晶粒的下拉(方塊730)。
如下述，這些流程的變化及其他相似的演算法可用於只使用一信號連接以決定晶粒ID。
此處描述的判斷流程特別是有利於用於堆疊及封裝在八接腳封裝的SPI快閃記憶體晶粒。包括四元SPI的全部SPI協定可使用如此的八接腳封裝實現，其信號接腳可為SPI介面接腳的其中之一，或可為在晶粒提供的專門接腳，其沒有連接至任何封裝接腳。
將相同類型的低密度晶粒堆疊以形成高密度的串列快閃記憶體裝置是本發明的其中一個範例。單一晶粒的容量是256Mb，舉例而言，兩個相同類型的串列快閃記憶體晶粒可堆疊以實現512Mb(2x256Mb)裝置，且四個相同類型的串列快閃記憶體晶粒可堆疊以實現1Gb(4x256Mb)裝置。SPI-NOR快閃記憶體晶粒適用類型的範例為使用於中華民國臺灣新竹市華邦電子股 份有限公司的產品型號W25Q256FV的類型，參見2013年10月16日中華民國臺灣新竹市華邦電子股份有限公司的公開案W25Q256FV：“spiflash 3V 256M-Bit Serial Flash Memory with Dual/Quad SPI & QPI”版本F，以上公開案以全文引用方式併入本文，且該公開案可被適當地修改以包含晶粒ID判斷電路、軟體/韌體、指令與可處理晶粒選擇指示的控制邏輯。也可用於SPI快閃記憶體晶粒的其他類型，例如四個堆疊SPI-NAND快閃記憶體晶粒例如用於華邦電子股份有限公司的產品型號W25N01GV的類型，參見2013年11月26日中華民國臺灣新竹市華邦電子股份有限公司的公開案W25N01GV：“spiflash 3V 1G-Bit Serial SLC NAND Flash Memory with Dual/Quad SPI & Continuous Read”初步修正案B，以上公開案以全文引用方式併入本文，且該公開案可被適當地修改以包含晶粒ID判斷電路、軟體/韌體、指令與可處理晶粒選擇指示的控制邏輯。也可使用其他類型的SPI-NOR及SPI-NAND快閃記憶體晶粒，如同所要求的。最少兩個SPI快閃記憶體晶粒堆疊便有其優勢，更一般地，本發明可用於任何數量。雖然使用2的n次方是方便的，SPI快閃記憶體晶粒的數量不限定為2的n次方。
此外，不同類型的快閃記憶體晶粒可堆疊以實現單一記憶體裝置具有適用於特定應用性能的獨特組合。SPI-NOR類型快閃記憶體及部分類型的特別地修改(specially-modify)SPI-NAND類型快閃記憶體適用於代碼應用例如執行(execute-in-place)及代 碼遮蔽(code shadowing)，然而SPI-NAND類型快閃記憶體普遍適用於高密度資料儲存。兩種類型的快閃記憶體晶粒可堆疊在一封裝內以提供兩種性能。多個晶粒的記憶體陣列的尺寸可為相同的或不同的，或可為部分相同且部分不同。NOR晶粒及NAND晶粒的堆疊與性能增強(performance-enhanced)的進一步資訊，說明於美國專利申請公開號US 2012/0084491，其發明人為Eungjoon Park等人，公開於2012年4月5日。以上公開案以全文引用方式併入本文，且該公開案可被適當地修改以包含晶粒ID判斷電路、軟體/韌體、指令與可處理晶粒選擇指示的控制邏輯。
如本文使用，術語「記憶體晶粒」包括任何單一類型或多個類型的記憶體陣列以及一組介面接腳的積體電路晶粒，其中任何單一類型或多種類型的記憶體陣列可為NOR、NAND、ReRAM、EEPROM及任何上述類型的組合，且一組介面接腳包括一個或一個以上的接腳用於記憶體定址及資料。介面協定包括SPI、內部積體電路(I2C)、三線串列(3-Wire serial)、包括單一位元及多位元串列介面協定、以及並列等。記憶體晶粒的主要功能是資料儲存的晶粒。
如本文使用，術語「SPI快閃記憶體晶粒」包括任何單一類型或多種類型快閃記憶體陣列及符合SPI協定的一組介面接腳的積體電路晶粒。
如本文使用，術語「接腳」指用以外部電性連接串列快閃記憶體晶粒之導電性的介面元件，不論它是一個在晶粒上的一 個接點，如焊墊，或一個鑲嵌在封裝上(包括被放在隱敝處的接點)的接點、沖流蝕刻接點(flush contacts)與突出接點(projecting contacts)例如突出(prong)及球型陣列球(Ball Grid Array ball；BGA ball)等等。
如本文使用，術語「SPI-彈性(SPI-compliant)接腳」指遵從於SPI協定的一組介面接腳。依照SPI協定，六個接腳組態可為單SPI、雙SPI、四元SPI及四元週邊介面(Quad Peripheral Interface；QPI)(也被稱為串列四元介面(Serial Quad Interface)，或“SQI”)，且包括單一位元或多位元指令及/或位址輸入以及單一位元或多位元資料輸出，儘管可配置性可能會受上述形態的任何需求的子集合所限制。六接腳提供晶片選擇/CS、時脈CLK、可組態接腳(configurable pin)DI(IO0)、可組態接腳DO(IO1)、可組態接腳/WP(IO2)、以及可組態接腳/HOLD(IO3)。在單一位元SPI操作，可組態接腳可作為資料輸入DI、資料輸出DO(或單一接腳(single pin)DIO可組態作為輸入與輸出)、反向(bar)寫入保護/WP、以及反向保持/HOLD。對於雙SPI，可組態接腳可作為輸入/輸出IO0、輸入/輸出IO1、寫入保護/WP、以及保持/HOLD。對於四元SPI及QPI，可組態接腳可作為輸入/輸出IO0、輸入/輸出IO1、輸入/輸出IO2以及輸入/輸出IO3。
在一實施例，2個或4個SPI快閃記憶體晶粒，分別具有遵照SPI協定的六接腳，除了有兩個接腳分別作為電源(VCC)以及接地(GND)，所述2個或4個SPI快閃記憶體晶粒如圖8至 圖10的方式一併封裝。如此的堆疊及共同封裝SPI快閃記憶體晶粒可提供下列好處：(a)多堆疊SPI快閃記憶體晶粒有單一實體(physical)/CS接腳；(b)八接腳封裝可實施四元SPI操作；(c)一些SPI操作可同時(concurrent)執行；(d)既有的SPI快閃記憶體晶粒只需要做較小的修改；(e)適用於典型的多晶片封裝技術；以及(f)異質的(heterogeneous)SPI快閃記憶體晶粒可堆疊以達到多性能及多效能的目的。使用如此的堆疊SPI快閃記憶體晶粒的SPI快閃記憶體裝置可相容於傳統快閃記憶體指令組，並由任何適合的「晶粒選擇」指令增加。示意性晶粒選擇指令可為由八位元晶粒ID採用的二位元組十六進位運算碼(opcode)。儘管需要的位元數量是由支援的SPI快閃記憶體裝置晶粒可堆疊的最大值決定，且多至四個堆疊晶粒時二位元是足夠的，八位元是保留給晶粒ID，故晶粒ID可結束於位元組界限(byte boundary)且此晶粒ID通常作為記憶體指令。
晶粒選擇指令可運行在下述方式，以在多晶粒堆疊封裝選擇任何個別的SPI快閃記憶體晶粒。晶粒選擇指令由控制器(未圖示)發佈至SPI快閃記憶體裝置以及特定晶粒的唯一晶粒ID至需求的存取。所有的堆疊晶粒對應於晶粒選擇指令。晶粒的晶粒識別碼匹配於晶粒選擇指令的晶粒ID內容(argument)能夠對應於整個SPI指令集。其他晶粒的晶粒識別碼不匹配於晶粒晶粒選擇指令的晶粒ID引數能夠對應於SPI指令組的子集合，參見於此處作為通用的(Universal)指令子集合，否則不對應至SPI指令 集(set)。若對同時發生(concurrent)的操作的支援有需求，未選擇的晶粒的SPI命令(command)以及控制邏輯可持續執行任何當前正在進行的內部操作。此性能可設計進SPI指令與各個堆疊SPI快閃記憶體晶粒的控制邏輯。示意性晶粒選擇指令以另一觀點堆疊而且操作堆疊快閃記憶體晶粒的描述在2014年2月28日申請的美國專利申請號14/194,248，發明名稱為“Stacked Die Flash Memory Device with Serial Peripheral Interface”，發明人為Hui Chen與Teng Su(代理人標籤No.1770.035.US1N)，以上申請案以全文引用方式併入本文。
雖然堆疊SPI快閃記憶體晶粒可設置於具有額外接腳的封裝，且雖然此專利文件所述之技術可與其他利用額外接腳的技術結合，使在簡單且非常小型腳位(footprint)八接腳封裝可進行多個SPI快閃記憶體晶粒的堆疊。八接腳封裝例如為小型概要積體電路(Small Outline Integrated Circuit；SOIC)類型，以及非常非常薄小外型無引線(Very Very Thin Small Outline No Lead；WSON)類型，由於八接腳封裝在系統印刷電路板佈局的小型腳位，故保持串列快閃記憶體裝置大眾化的選擇。
圖8是八接腳WSON類型SPI快閃記憶體裝置800在封裝體810內包括兩個堆疊SPI快閃記憶體晶粒820、840的平面側視圖。可使用於任何適合的堆疊技術，SPI快閃記憶體裝置800使用分隔體(spacer)830以確保在SPI快閃記憶體晶粒820的底面及在SPI快閃記憶體晶粒840頂面的導線與銲線(例如為導線 863、864及相關聯的銲線)之間有足夠的空間。分隔體可為任何適合的類型，示意性為頂面及底面為黏著面的實心體的材質，或黏滯膠合劑(viscous cement)或其他接合材質。SPI快閃記憶體晶粒840使用任何適合的技術，例如，膠合劑850或其他接合材質，附接到散熱墊860。SPI快閃記憶體晶粒820導線接合至引線框架(lead frame)的不同引線(例如，導線861、862、863、864及相關聯的銲線至引線870、880)。引線框架的不同引線，例如為引線870、880，穿過封裝體810曝露以提供連接至外部電路的焊墊。雖然例示的銲線是製造成從晶粒至引線，或者銲線也可為從晶粒至晶粒，進而也可為從底部晶粒至引線。雖然例示為導線接合，但任何晶粒之間可使用任何其他適合的接合技術，舉例而言，導通孔來取代。
圖9是八接腳WSON類型SPI快閃記憶體裝置900在封裝體910包括兩個堆疊SPI快閃記憶體晶粒920、940的平面側視圖。SPI快閃記憶體裝置900使用晶粒偏移技術以避免SPI快閃記憶體晶粒920底面以及在SPI快閃記憶體晶粒940的頂面的導線與銲線(例如導線990及相關聯的銲線)之間的干擾。使用任何適合的材質930，例如為膠合劑或頂面及底面為黏著面的實心體的材質，以確保SPI快閃記憶體晶粒920、940的堆疊。SPI快閃記憶體晶粒940使用任何適合的技術，例如，膠合劑950或其他接合材質，附接到散熱墊960。SPI快閃記憶體晶粒920、940導線接合至引線框架的不同引線(示意性的，導線980、990及相關 聯的銲線與引線970)。引線框架的不同引線(示意性的，引線970)穿過封裝體910曝露以提供連接至外部電路的焊墊。雖然例示的銲線是製造成從晶粒至引線，或者銲線也可為從晶粒至晶粒，進而也可為從底部晶粒至引線。雖然例示為導線接合，但任何晶粒之間可使用任何其他適合的接合技術，舉例而言，導通孔來取代。
圖10是八接腳WSON類型SPI快閃記憶體裝置1000在封裝體1010包括兩個堆疊SPI快閃記憶體晶粒1020、1040的平面側視圖。SPI快閃記憶體裝置1000使用不同尺寸或形狀的晶粒以避免SPI快閃記憶體晶粒1020底面以及在SPI快閃記憶體晶粒1040頂面的導線與銲線(例如導線1041及相關聯的銲線)之間的干擾。使用任何適合的材質1030，例如為膠合劑或頂面及底面為黏著面的實心體的材質，以確保堆疊SPI快閃記憶體晶粒1020、1040。SPI快閃記憶體晶粒1040使用任何適合的技術，例如膠合劑1050或其他接合材質附接至散熱墊1060。SPI快閃記憶體晶粒1020、1040的部分接腳導線接合至引線框架的不同引線(示意性的，導線1021、1041及相關聯的銲線與引線1070)。其他接腳只用於內部連接(例如導線1022及相關聯的銲線)。晶粒1020、1040中用於信號在晶粒ID判斷流程的共同地連接的接腳可由導線1021、1041接腳連接至至引線1070(或如圖8所示的由導線861、863至引線870)，或可由導線1022接腳連接至另一晶粒。引線框架的不同引線(示意性的，引線1070、1080)穿過封裝體1010曝露以提供連接至外部電路的焊墊。雖然例示為導線接合，但任 何晶粒之間可使用任何其他適合的接合技術例如，舉例而言，導通孔來取代。
此處描述的堆疊技術及其他堆疊技術並非必須互相排外的，且兩個以上的此類技術可用於製造任何特定堆疊。不同堆疊技術在所屬技術領域之中廣泛的被揭露；舉例而言，公開於2011年8月11號Wu的美國第2011/0195529號的專利申請公開案，以上專利以全文引用方式併入本文。
本發明的描述，包括所提出的優點及其應用僅用以說明，此說明並非用以限定本發明，故本發明之保護範圍當視申請專利範圍所界定者為準。在此所揭露之實施例可能改變及修改，任何所屬技術領域中具有通常知識者研讀本專利文件之後將明瞭該些實施例的各種元件之實際替換及等效。在此所給予的特定數值僅用以說明，其可依需求而變化。在不脫離本發明，包括本發明接下來提出的申請專利範圍之範圍內，當可進行在此所揭露之實施例的這些及其他改變及修改，包含該些實施例的各種元件之替換及等效。
400~420‧‧‧流程

Claims (19)

  1. 一種決定個別晶粒識別碼的方法，適於具有個別唯一識別碼的多個共同封裝記憶體晶粒，包括：致能所述記憶體晶粒之間的共同連接；基於所述記憶體晶粒的所述唯一識別碼建立所述記憶體晶粒的個別晶粒選擇準則；同步地對所述記憶體晶粒進行計時動作；以及於各所述記憶體晶粒的所述計時動作期間：決定當所述晶粒選擇準則是符合所述計時動作的運行時；產生對應於所述決定步驟的位於所述共同連接上的信號；在所述產生步驟之前監控所述共同連接，以在當所述共同連接存在信號時增加晶粒位置參數；以及建立所述晶粒位置參數作為所述晶粒識別碼。
  2. 如申請專利範圍第1項所述的決定個別晶粒識別碼的方法，更包括建立跨過導線或導通孔耦接至所述記憶體晶粒的個別內部信號接腳的所述共同連接。
  3. 如申請專利範圍第1項所述的決定個別晶粒識別碼的方法，其中所述記憶體晶粒被封裝在具有多個封裝接腳的多晶片模組組態，更包括建立跨過導線或導通孔耦接至所述記憶體晶粒的個別介面接腳及所述封裝接腳其中之一的所述共同連接。
  4. 如申請專利範圍第1項所述的決定個別晶粒識別碼的方法，其中各所述記憶體晶粒的所述決定步驟包括： 讀取所述唯一識別碼至各所述記憶體晶粒的比較器內；增加各所述記憶體晶粒的計數器作為各所述記憶體晶粒的計時動作的運行以提供計數值；比較所述唯一識別碼的所述計數值以決定指示所述晶粒選擇準則為符合的匹配。
  5. 如申請專利範圍第1項所述的決定個別晶粒識別碼的方法，其中各所述記憶體晶粒的所述決定步驟包括：預載入所述唯一識別碼至各所述記憶體晶粒的計數器以建立所述計數器的數值；操作所述計數器作為各所述記憶體晶粒的所述計時動作的運行以改變儲存於所述計數器的所述數值；以及偵測到當儲存在所述計數器的所述數值是預先決定的數值，其指示所述晶粒選擇準則為符合。
  6. 如申請專利範圍第1項所述的決定個別晶粒識別碼的方法，更包括監控所述共同連接，以在當所述共同連接存在信號時增加封裝晶粒計數參數。
  7. 如申請專利範圍第6項所述的決定個別晶粒識別碼的方法，更包括建立跨過導線或導通孔耦接至所述記憶體晶粒的個別內部信號接腳的所述共同連接。
  8. 如申請專利範圍第6項所述的決定個別晶粒識別碼的方法，其中所述記憶體晶粒被封裝在具有多個封裝接腳的多晶片模組組態，更包括建立跨過導線或導通孔耦接至所述記憶體晶粒的 個別介面接腳及所述封裝接腳其中之一的所述共同連接。
  9. 如申請專利範圍第6項所述的決定個別晶粒識別碼的方法，其中各所述記憶體晶粒的所述決定步驟包括：讀取所述唯一識別碼至各所述記憶體晶粒的比較器內；增加各所述記憶體晶粒的計數器作為各所述記憶體晶粒的計時動作的運行以提供計數值；比較所述唯一識別碼的所述計數值以決定指示所述晶粒選擇準則為符合的匹配。
  10. 如申請專利範圍第6項所述的決定個別晶粒識別碼的方法，其中各所述記憶體晶粒的所述決定步驟包括：預載入所述唯一識別碼至各所述記憶體晶粒的計數器以建立所述計數器的數值；操作所述計數器作為各所述記憶體晶粒的所述計時動作的運行以改變儲存於所述計數器的所述數值；以及偵測到當儲存在所述計數器的所述數值是預先決定的數值，其指示所述晶粒選擇準則為符合。
  11. 如申請專利範圍第1項所述的決定個別晶粒識別碼的方法，更包括於各所述記憶體晶粒的所述計時動作期間，在所述產生步驟的期間監控所述共同連接，以在偵測到所述共同連接的信號時增加所述晶粒位置參數。
  12. 一種多晶片模組裝置，包括：多個記憶體晶粒，分別包括唯一識別碼、晶粒識別碼控制電 路、多個介面接腳、以及晶粒間信號接腳；以及封裝，其容納多晶片模組組態內的所述多個記憶體晶粒，且所述封裝具有多個封裝接腳，所述封裝接腳至少其中之一耦接至各所述記憶體晶粒的所述介面接腳的至少其中之一，其中各所述記憶體晶粒具有記憶體定址能力；其中各所述晶粒識別碼控制電路包括：信號電路，耦接至所述晶粒間信號接腳；計數器電路，耦接至所述信號電路且經配置以在基於所述唯一識別碼出現數個時脈信號時啟動所述信號電路；以及信號計數器，耦接至所述晶粒間信號接腳且經配置以在基於所述唯一識別碼出現數個時脈信號之前，在各個位於所述晶粒間信號接腳的信號出現時增加晶粒位置參數。
  13. 如申請專利範圍第12項所述的多晶片模組裝置，其中：所述信號電路包括上拉裝置以及下拉裝置，所述上拉裝置耦接至所述晶粒間信號接腳，所述下拉裝置耦接至所述晶粒間信號接腳，所述下拉裝置具有控制輸入；所述計數器電路包括計數器以及比較器，所述計數器經配置以提供增加的計數值，所述比較器具有第一輸入，其耦接至所述計數器、第二輸入，其耦接至所述唯一識別碼、以及輸出，其耦接至所述下拉裝置的所述控制輸入，所述比較器經配置以在產生所述計數值及所述唯一識別碼之間的預先決定的關係時提供下拉信號至所述輸出；以及 所述信號計數器包括下拉計數器，其耦接至所述晶粒間信號接腳且經配置以在所述計數值及所述唯一識別碼之間的預先決定的關係發生之前，在所述晶粒間信號接腳的各個下拉時增加所述晶粒位置參數。
  14. 如申請專利範圍第13項所述的多晶片模組裝置，其中所述下拉計數器更經配置以在所述晶粒間信號接腳的各個下拉增加封裝晶粒計數參數。
  15. 如申請專利範圍第12項所述的多晶片模組裝置，其中：所述信號電路包括上拉裝置以及下拉裝置，所述上拉裝置耦接至所述晶粒間信號接腳，所述下拉裝置耦接至所述晶粒間信號接腳，所述下拉裝置具有控制輸入；所述計數器電路包括可預載入計數器以及偵測器，所述可預先讀取計數器經配置以最初地預載入所述唯一識別碼作為所述計數器電路數值以及依據所述時脈信號改變所述計數器電路數值，所述偵測器經配置以在所述計數器預先決定的數值發生在所述輸出時提供下拉信號；以及所述信號計數器包括下拉計數器，耦接至所述晶粒間信號接腳且經配置以在所述計數及所述唯一識別碼之間的預先決定的關係發生之前，在所述內部晶粒信號接腳的各個下拉時增加所述晶粒位置參數。
  16. 如申請專利範圍第15項所述的多晶片模組裝置，其中所述下拉計數器更經配置以在所述晶粒間信號接腳的各個下拉增加 封裝晶粒計數參數。
  17. 如申請專利範圍第12項所述的多晶片模組裝置，其中在各所述記憶體晶粒，所述晶粒間信號接腳以及所述介面接腳的其中之一是一致(unified)。
  18. 如申請專利範圍第12項所述的多晶片模組裝置，其中在各所述記憶體晶粒，所述晶粒間信號接腳與所述介面接腳是分離且有區別的。
  19. 如申請專利範圍第12項所述的多晶片模組裝置，其中各所述晶粒識別碼控制電路的所述信號計數器更經配置以在基於所述唯一識別碼出現數個時脈信號時，在信號出現於所述晶粒間信號接腳時增加所述晶粒位置參數。
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