KR102657544B1 - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

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Abstract

반도체 장치는 패키지 기판 및 반도체 칩을 포함할 수 있다. 상기 패키지 기판은 제 1 기판 패드 및 제 2 기판 패드를 포함할 수 있다. 상기 반도체 칩은 메인 패드 및 보조 패드를 포함할 수 있다. 상기 메인 패드는 상기 제 1 기판 패드와 연결되고, 제 1 버퍼를 통해 상기 보조 패드와 연결될 수 있다. 상기 보조 패드는 상기 제 2 기판 패드와 연결될 수 있다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템 {SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM INCLUDING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 복수의 칩을 포함하는 반도체 장치 및 이를 포함하는 시스템에 관한 것이다.
반도체 장치의 용량이 증가하고 집적도가 향상되면서, 다양한 방식의 적층 반도체 장치가 개발되고 있다. 적층 반도체 장치는 복수의 칩이 와이어 또는 관통 전극을 통해 전기적으로 연결될 수 있고, 단일 패키지로 패키징될 수 있다. 반도체 장치는 패드를 통해 외부 장치와 연결되어 동작할 수 있다. 반도체 장치를 구성하는 칩의 개수가 적은 경우, 패드와 연결되는 로딩은 크지 않으므로, 외부 장치와 반도체 장치의 통신이 원활하게 수행될 수 있다. 그러나, 반도체 장치를 구성하는 칩의 개수가 증가할수록 패드와 연결되는 로딩이 증가하여 정확한 통신이 이루어질 수 없는 문제점이 발생할 수 있다.
본 발명의 실시예는 외부 장치와 반도체 장치 사이의 로딩을 효율적으로 감소시킬 수 있는 패드의 연결 구조를 포함하는 반도체 장치 및 이를 포함하는 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 패키지 기판; 및 반도체 칩을 포함하고, 상기 패키지 기판은, 패키지 볼과 연결되는 제 1 기판 패드; 및 제 2 기판 패드를 포함하고, 상기 반도체 칩은, 상기 제 1 기판 패드와 연결되는 메인 패드; 상기 제 2 기판 패드와 연결되는 보조 패드; 및 상기 메인 패드 및 상기 보조 패드와 연결되는 제 1 버퍼를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 패키지 기판; 및 상기 패키지 기판 상에 적층되는 제 1 반도체 칩 및 제 2 반도체 칩을 포함하고, 상기 패키지 기판은, 패키지 볼과 연결되는 제 1 기판 패드; 및 제 2 기판 패드를 포함하고, 상기 제 1 반도체 칩은, 상기 제 1 기판 패드와 연결되는 제 1 메인 패드; 상기 제 2 기판 패드와 연결되는 제 1 보조 패드; 상기 제 1 메인 패드와 연결되는 제 1 버퍼; 및 상기 제 1 버퍼 및 상기 제 1 보조 패드와 연결되는 제 2 버퍼를 포함하며, 상기 제 2 반도체 칩은, 상기 제 2 기판 패드와 연결되는 제 2 보조 패드를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 패키지 기판; 및 상기 패키지 기판 상에 적층되는 제 1 반도체 칩을 포함하고, 상기 패키지 기판은 패키지 볼과 연결되는 제 1 기판 패드를 포함하고, 상기 제 1 반도체 칩은, 상기 제 1 기판 패드와 연결되는 메인 패드; 보조 패드; 및 상기 메인 패드와 보조 패드를 연결하는 버퍼를 포함할 수 있다.
본 발명의 실시예는 외부 장치와 반도체 장치 사이의 로딩을 감소시켜, 반도체 장치가 외부 장치와 정확하게 통신할 수 있도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따는 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 보여주는 도면이다. 도 1은 본 발명의 구성을 개념적으로 보여주는 평면도이다. 도 1에서, 상기 반도체 장치(100)는 패키지 기판(110) 및 제 1 반도체 칩(120)을 포함할 수 있다. 상기 패키지 기판(110)은 제 1 패키지 볼(111), 제 1 기판 패드(112), 제 2 기판 패드(113)를 포함할 수 있다. 상기 제 1 패키지 볼(111)은 외부 장치(도시하지 않음)와 연결될 수 있다. 상기 제 1 기판 패드(112)는 상기 제 1 패키지 볼(111)과 연결될 수 있다. 상기 제 1 기판 패드(112)는 메탈 라인(M)과 같은 전기적 연결 수단을 통해 상기 제 1 패키지 볼(111)과 연결될 수 있다.
상기 제 1 반도체 칩(120)은 제 1 메인 패드(121), 제 1 보조 패드(122) 및 제 1 버퍼(123)를 포함할 수 있다. 상기 제 1 메인 패드(121)는 상기 제 1 기판 패드(112)와 연결될 수 있다. 상기 제 1 메인 패드(121)는 상기 제 1 기판 패드(112)와 와이어 본딩될 수 있다. 상기 제 1 보조 패드(122)는 상기 제 2 기판 패드(113)와 와이어 본딩될 수 있다. 상세한 설명에서, ‘연결’은 와이어 본딩, 관통 전극 또는 관통 실리콘 비아를 포함하는 모든 전기적 연결관계를 포함할 수 있는 용어로 사용될 수 있고, 2개의 구성요소가 직접적으로 연결되는 경우뿐만 아니라 다른 구성요소를 통해 간접적으로 연결되는 경우도 포함하는 용어로 사용될 수 있다. ‘와이어 본딩’은 와이어를 이용하여 2개의 구성요소가 직접적으로 연결되는 경우를 의미하는 용어로 사용될 수 있다. 상기 제 1 버퍼(123)는 상기 제 1 메인 패드(121) 및 상기 제 2 보조 패드(122) 사이에 연결될 수 있다. 상기 제 1 버퍼(123)의 출력 신호는 상기 제 1 반도체 칩(120)의 내부 회로로 제공될 수 있다.
상기 반도체 장치(100)는 제 2 반도체 칩(130)을 더 포함할 수 있다. 상기 제 2 반도체 칩(130)은 상기 제 1 반도체 칩(120) 상에 적층될 수 있다. 상기 제 2 반도체 칩(130)은 제 2 보조 패드(132)를 포함할 수 있다. 상기 제 2 보조 패드(132)는 상기 제 2 기판 패드(113)와 연결될 수 있다. 상기 제 2 보조 패드(132)는 상기 제 2 기판 패드(113)와 와이어 본딩될 수 있다.
상기 제 1 패키지 볼(111)은 상기 제 1 기판 패드(112)를 통해 상기 제 1 반도체 칩(120)의 상기 제 1 메인 패드(121)와 연결될 수 있고, 상기 제 2 기판 패드(113), 상기 제 1 보조 패드(122) 및 상기 제 2 보조 패드(132)와 직접적으로 연결되지 않을 수 있다. 따라서, 상기 제 1 패키지 볼(111) 및 상기 제 1 기판 패드(112)는 상기 제 1 메인 패드(121) 및 상기 제 1 버퍼(123)의 로딩만을 바라볼 수 있고, 상기 제 1 패키지 볼(111)과 연결되는 외부 장치는 상기 제 1 반도체 칩(120)에 관한 로딩만을 바라볼 수 있다. 상기 제 1 패키지 볼(111)을 통해 신호가 수신되면, 상기 제 1 메인 패드(121)는 상기 제 1 기판 패드(112)로부터 상기 신호를 수신하고 상기 제 1 버퍼(123)는 상기 신호를 버퍼링하여 출력할 수 있다. 상기 제 1 버퍼(123)의 출력은 상기 제 1 보조 패드(122)와 연결되고 상기 제 1 보조 패드(122)는 상기 제 2 기판 패드(113) 및 상기 제 2 보조 패드(132)와 연결되므로, 상기 제 1 버퍼(123)에 의해 버퍼링된 신호는 상기 제 1 및 제 2 반도체 칩(120, 130)으로 모두 전송될 수 있다. 반대로, 상기 제 1 및 제 2 반도체 칩(120, 130) 중 어느 하나의 내부 회로로부터 출력되는 신호는 상기 제 2 기판 패드(113) 및 상기 제 1 보조 패드(122)를 통해 상기 제 1 버퍼(123)로 입력될 수 있다. 상기 제 1 반도체 칩(120)의 내부 회로로부터 출력되는 신호는 상기 제 1 보조 패드(122)를 통해 상기 제 1 버퍼(123)로 입력될 수 있고, 상기 제 2 반도체 칩(130)의 내부 회로로부터 출력되는 신호는 순차적으로 제 2 보조 패드(132), 제 2 기판 패드(113) 및 상기 제 1 보조 패드(122)를 통해 상기 제 1 버퍼(123)로 입력될 수 있다. 상기 제 1 버퍼(123)는 상기 신호를 버퍼링하고, 버퍼링된 신호를 상기 제 1 기판 패드(112) 및 상기 제 1 패키지 볼(111)을 통해 외부 장치로 출력할 수 있다. 상기 제 1 패키지 볼(111)을 통해 수신되거나 출력되는 신호는 양방향 전송 신호일 수 있고, 예를 들어, 상기 양방향 전송 신호는 데이터 또는 데이터 스트로브 신호일 수 있다. 상기 제 1 버퍼(123)는 양방향 신호 전송 회로일 수 있다.
상기 제 2 반도체 칩(130)은 제 2 메인 패드(131) 및 제 2 버퍼(133)를 더 포함할 수 있다. 상기 제 2 반도체 칩(130)은 상기 제 1 반도체 칩(120)과 실질적으로 동일한 웨이퍼에서 생산 및 제조될 수 있고, 상기 제 1 반도체 칩(120)과 실질적으로 동일한 구성을 가질 수 있다. 상기 제 2 메인 패드(131)는 상기 제 2 버퍼(133)와 연결될 수 있다. 상기 제 2 메인 패드(131)는 상기 제 2 버퍼(133)를 통해 상기 제 2 보조 패드(132)와 연결될 수 있지만, 상기 제 2 메인 패드(131)는 상기 제 1 기판 패드(112)와 직접적으로 연결되지 않을 수 있다. 상기 제 2 메인 패드(131)는 상기 제 1 기판 패드(112)와 와이어 본딩되지 않을 수 있다.
도 1에서, 상기 패키지 기판(110)은 제 2 패키지 볼(114), 제 3 기판 패드(115) 및 제 4 기판 패드(116)를 더 포함할 수 있다. 상기 제 2 패키지 볼(114)은 단방향 전송 신호를 수신할 수 있고, 상기 단방향 전송 신호는 예를 들어 커맨드 신호 및/또는 어드레스 신호일 수 있다. 상기 제 3 기판 패드(115)는 메탈 라인(M)과 같은 전기적 연결 수단을 통해 상기 제 2 패키지 볼(114)과 연결될 수 있다.
상기 제 1 반도체 칩(120)은 제 3 메인 패드(124), 제 3 보조 패드(125) 및 제 3 버퍼(126)를 더 포함할 수 있다. 상기 제 3 메인 패드(124)는 상기 제 3 기판 패드(115)와 와이어 본딩될 수 있다. 상기 제 3 보조 패드(125)는 상기 제 4 기판 패드(116)와 와이어 본딩될 수 있다. 상기 제 3 버퍼(126)는 상기 제 3 메인 패드(124) 및 상기 제 3 보조 패드(125) 사이에 연결될 수 있다. 상기 제 3 버퍼(126)는 상기 제 3 메인 패드(124)를 통해 수신된 신호를 상기 제 3 보조 패드(125) 및 상기 제 4 기판 패드(116)로 제공할 수 있다.
상기 제 2 반도체 칩(130)은 제 4 보조 패드(135), 제 4 메인 패드(134) 및 제 4 버퍼(136)를 더 포함할 수 있다. 상기 제 4 보조 패드(135)는 상기 제 4 기판 패드(116)와 와이어 본딩될 수 있다. 따라서, 상기 제 2 반도체 칩(130)은 상기 제 2 패키지 볼(114)을 통해 수신된 신호를 상기 제 1 반도체 칩(120)의 상기 제 3 버퍼(126), 제 3 보조 패드(125) 및 상기 제 4 기판 패드(116)를 통해 수신할 수 있다. 상기 제 4 버퍼(136)는 상기 제 4 메인 패드(134) 및 상기 제 4 보조 패드(135) 사이를 연결할 수 있다. 상기 제 4 메인 패드(134)는 상기 제 3 기판 패드(115)와 와이어 본딩되지 않을 수 있다.
상기 반도체 장치(100)는 상기 패키지 기판(110), 상기 제 1 및 제 2 반도체 칩(120, 130) 상에 적층되는 복수의 반도체 칩을 더 포함할 수 있다. 상기 복수의 반도체 칩은 상기 제 2 반도체 칩(130)과 동일한 구성을 포함할 수 있고, 상기 제 2 반도체 칩(130)의 구성요소의 전기적 연결관계와 동일한 전기적 연결관계를 가질 수 있다. 본 발명의 실시예에 따른 반도체 장치(100)는 외부 장치가 상기 패키지 볼(111, 113)을 통해 상기 제 1 반도체 칩(120)의 메인 패드(121, 124) 및 버퍼(123, 126)의 로딩만을 바라보도록 하고, 다른 반도체 칩의 로딩은 바라보지 않도록 한다. 따라서, 외부 장치가 복수의 반도체 칩이 적층되는 반도체 장치와 연결되더라도 하나의 반도체 칩을 포함하는 반도체 장치와 연결된 것과 같이 로딩을 감소시킬 수 있다.
상기 외부 장치로부터 수신된 신호는 상기 제 1 버퍼(123)에 의해 버퍼링되고, 버퍼링된 신호는 상기 제 2 기판 패드(113) 및 보조 패드(122, 132)를 통해 각각의 반도체 칩으로 전송될 수 있다. 반대로, 상기 각각의 반도체 칩으로부터 출력되는 신호는 상기 보조 패드(122, 132) 및 상기 제 2 기판 패드(113)를 통해 상기 제 1 버퍼(123)로 제공될 수 있고, 상기 신호는 상기 제 1 버퍼(123), 상기 제 1 기판 패드(112) 및 상기 패키지 볼(111)을 통해 상기 외부 장치로 출력될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 반도체 장치(200)는 패키지 기판(210) 및 복수의 반도체 칩을 포함할 수 있다. 도 2에서, 제 1 내지 제 4 반도체 칩(220, 230, 240, 250)이 적층되는 것을 예시하였으나, 이에 한정하려는 의도는 아니고, 상기 반도체 장치(200)는 더 많은 수의 반도체 칩을 포함할 수 있다. 상기 패키지 기판(210)은 패키지 볼(211), 제 1 기판 패드(212) 및 제 2 기판 패드(213)를 포함할 수 있다. 상기 제 1 기판 패드(212)는 상기 패키지 볼(211)과 연결될 수 있고, 상기 패키지 볼(211)은 외부 장치(도시하지 않음)와 연결될 수 있다. 상기 제 1 반도체 칩(220)은 제 1 메인 패드(221), 제 1 보조 패드(222), 제 1 버퍼(223) 및 제 2 버퍼(224)를 포함할 수 있다. 상기 제 1 메인 패드(221)는 상기 제 1 기판 패드(212)와 와이어 본딩될 수 있다. 상기 제 1 보조 패드(222)는 상기 제 2 기판 패드(213)와 와이어 본딩될 수 있다. 상기 제 1 버퍼(223)는 상기 제 1 메인 패드(221) 및 상기 제 1 보조 패드(222) 사이에 연결될 수 있다. 상기 제 2 버퍼(224)는 상기 제 1 보조 패드(222) 및 상기 제 1 버퍼(223)와 연결될 수 있다. 상기 제 2 버퍼(224)는 또한 상기 제 1 반도체 칩(220)의 내부 회로(INT)와 연결될 수 있다.
상기 제 2 반도체 칩(230)은 제 2 메인 패드(231), 제 2 보조 패드(232), 제 3 버퍼(233) 및 제 4 버퍼(234)를 포함할 수 있다. 본 발명의 실시를 위해서 상기 제 2 반도체 칩(230)은 상기 제 2 보조 패드(232) 및 제 4 버퍼(234)만을 포함하면 충분하다. 다만, 상기 제 1 내지 제 4 반도체 칩(220, 230, 240, 250)은 동일한 공정을 통해 생산 및 제조될 수 있고 동일한 구성을 가질 수 있으므로, 상기 제 2 반도체 칩(230)은 상기 제 2 메인 패드(231) 및 상기 제 3 버퍼(233)의 구성을 함께 포함하는 것으로 도시하였다. 상기 제 2 메인 패드(231)는 상기 제 1 기판 패드(212)와 직접적으로 연결되지 않을 수 있다. 즉, 상기 제 2 메인 패드(231)는 상기 제 1 기판 패드(212)와 와이어 본딩되지 않을 수 있다. 상기 제 2 보조 패드(232)는 상기 제 2 기판 패드(213)와 와이어 본딩될 수 있다. 상기 제 3 버퍼(233)는 상기 제 2 메인 패드(231)와 상기 제 2 보조 패드(232) 사이에 연결될 수 있다. 상기 제 4 버퍼(234)는 상기 제 2 보조 패드(232) 및 상기 제 3 버퍼(233)와 연결될 수 있다. 상기 제 4 버퍼(234)는 또한 상기 제 2 반도체 칩(230)의 내부 회로(INT)와 연결될 수 있다.
상기 제 3 반도체 칩(240)은 제 3 메인 패드(241), 제 3 보조 패드(242), 제 5 버퍼(243) 및 제 6 버퍼(244)를 포함할 수 있다. 본 발명의 실시를 위해서 상기 제 3 반도체 칩(240)은 상기 제 3 보조 패드(242) 및 제 6 버퍼(244)만을 포함하면 충분하다. 다만, 상기 제 1 내지 제 4 반도체 칩(220, 230, 240, 250)은 동일한 공정을 통해 생산 및 제조될 수 있고 동일한 구성을 가질 수 있으므로, 상기 제 3 반도체 칩(240)은 상기 제 3 메인 패드(241) 및 상기 제 5 버퍼(243)의 구성을 함께 포함하는 것으로 도시하였다. 상기 제 3 메인 패드(241)는 상기 제 1 기판 패드(212)와 직접적으로 연결되지 않을 수 있다. 즉, 상기 제 3 메인 패드(241)는 상기 제 1 기판 패드(212)와 와이어 본딩되지 않을 수 있다. 상기 제 3 보조 패드(242)는 상기 제 2 기판 패드(213)와 와이어 본딩될 수 있다. 상기 제 5 버퍼(243)는 상기 제 3 메인 패드(241)와 상기 제 3 보조 패드(242) 사이에 연결될 수 있다. 상기 제 6 버퍼(244)는 상기 제 3 보조 패드(242) 및 상기 제 5 버퍼(243)와 연결될 수 있다. 상기 제 6 버퍼(244)는 또한 상기 제 3 반도체 칩(240)의 내부 회로(INT)와 연결될 수 있다.
상기 제 4 반도체 칩(250)은 제 4 메인 패드(251), 제 4 보조 패드(252), 제 7 버퍼(253) 및 제 8 버퍼(254)를 포함할 수 있다. 본 발명의 실시를 위해서 상기 제 4 반도체 칩(250)은 상기 제 4 보조 패드(252) 및 제 8 버퍼(254)만을 포함하면 충분하다. 다만, 상기 제 1 내지 제 4 반도체 칩(220, 230, 240, 250)은 동일한 공정을 통해 생산 및 제조될 수 있고 동일한 구성을 가질 수 있으므로, 상기 제 4 반도체 칩(250)은 상기 제 4 메인 패드(251) 및 상기 제 7 버퍼(253)의 구성을 함께 포함하는 것으로 도시하였다. 상기 제 4 메인 패드(251)는 상기 제 1 기판 패드(212)와 직접적으로 연결되지 않을 수 있다. 즉, 상기 제 4 메인 패드(251)는 상기 제 1 기판 패드(212)와 와이어 본딩되지 않을 수 있다. 상기 제 4 보조 패드(252)는 상기 제 2 기판 패드(213)와 와이어 본딩될 수 있다. 상기 제 7 버퍼(253)는 상기 제 4 메인 패드(251)와 상기 제 4 보조 패드(252) 사이에 연결될 수 있다. 상기 제 8 버퍼(254)는 상기 제 4 보조 패드(252) 및 상기 제 7 버퍼(253)와 연결될 수 있다. 상기 제 8 버퍼(254)는 또한 상기 제 4 반도체 칩(250)의 내부 회로(INT)와 연결될 수 있다.
상기 패키지 볼(211)이 양방향 전송 신호를 수신 및 출력하는 경우, 상기 제 1 내지 제 8 버퍼(223, 224, 233, 234, 243, 244, 253, 254)는 양방향 전송 회로일 수 있다. 예를 들어, 상기 제 1 내지 제 8 버퍼(223, 224, 233, 234, 243, 244, 253, 254)는 전송기와 수신기를 포함할 수 있다. 상기 패키지 볼(211)이 단방향 전송 신호를 수신하는 경우, 상기 제 1 내지 제 8 버퍼(223, 224, 233, 234, 243, 244, 253, 254)는 단방향 전송 회로일 수 있다. 예를 들어, 상기 제 1 내지 제 8 버퍼(223, 224, 233, 234, 243, 244, 253, 254)는 수신기만을 포함할 수 있다.
상기 반도체 장치(200)가 양방향 전송 신호를 수신 및 출력하는 경우의 동작을 설명하면 다음과 같다. 상기 반도체 장치(200)는 외부 장치로부터 상기 패키지 볼(211)을 통해 신호를 수신할 수 있다. 상기 신호는 상기 제 1 기판 패드(212) 및 상기 제 1 메인 패드(221)를 통해 상기 제 1 버퍼(223)로 입력되고, 상기 제 1 버퍼(223)는 상기 신호를 버퍼링하고, 버퍼링된 신호를 상기 제 2 버퍼(224) 및 상기 제 1 보조 패드(222)로 출력할 수 있다. 상기 제 2 버퍼(224)는 상기 제 1 버퍼(223)로부터 출력된 신호를 버퍼링하고, 버퍼링된 신호를 상기 제 1 반도체 칩(220)의 내부 회로(INT)로 제공할 수 있다. 또한, 상기 제 1 버퍼(223)로부터 출력된 신호는 상기 제 1 보조 패드(222), 상기 제 2 기판 패드(213)와 상기 제 2 내지 제 4 보조 패드(232, 242, 252)를 통해, 각각 상기 제 4 버퍼(234), 제 6 버퍼(244) 및 제 8 버퍼(254)로 제공될 수 있다. 상기 제 4 버퍼(234)는 상기 제 2 기판 패드(213) 및 제 2 보조 패드(232)를 통해 상기 제 1 버퍼(223)로부터 출력된 신호를 버퍼링하고, 버퍼링된 신호를 상기 제 2 반도체 칩(230)의 내부 회로(INT)로 제공할 수 있다. 상기 제 6 버퍼(244)는 상기 제 2 기판 패드(213) 및 제 3 보조 패드(242)를 통해 상기 제 1 버퍼(223)로부터 출력된 신호를 버퍼링하고, 버퍼링된 신호를 상기 제 3 반도체 칩(240)의 내부 회로(INT)로 제공할 수 있다. 상기 제 8 버퍼(254)는 상기 제 2 기판 패드(213) 및 제 4 보조 패드(252)를 통해 상기 제 1 버퍼(223)로부터 출력된 신호를 버퍼링하고, 버퍼링된 신호를 상기 제 4 반도체 칩(250)의 내부 회로(INT)로 제공할 수 있다.
상기 제 1 버퍼(223)는 상기 외부 장치로부터 수신된 신호를 버퍼링하고, 버퍼링된 신호를 상기 제 1 내지 제 4 반도체 칩(220, 230, 240, 250)으로 전송할 수 있다. 따라서, 상기 반도체 장치(200)와 외부 장치 사이의 신호 전송 및/또는 수신은 상기 제 1 기판 패드(212), 상기 제 1 메인 패드(221) 및 상기 제 1 버퍼(223)를 통해 수행될 수 있고, 상기 반도체 장치(200) 내부에서의 신호 전송 및/또는 수신은 상기 제 2 기판 패드(213) 및 각각의 보조 패드(222, 232, 242, 252)를 통해 수행될 수 있다. 상기 반도체 장치(200)는 제 1 메인 패드(221)와 상기 제 1 버퍼(223)를 통해서만 상기 외부 장치와 직접적으로 연결되므로, 상기 외부 장치가 상기 반도체 장치(200)를 바라보는 로딩은 상기 반도체 장치(200)가 포함하는 반도체 칩의 개수가 증가하더라도 일정한 값으로 유지될 수 있다.
상기 제 1 반도체 칩(220)의 내부 회로(INT)로부터 출력되는 신호는 상기 제 2 버퍼(224)에 의해 버퍼링되고, 버퍼링된 신호는 상기 제 1 버퍼(223)로 출력될 수 있다. 상기 제 1 버퍼(223)는 상기 제 2 버퍼(224)로부터 수신된 신호를 버퍼링하고, 버퍼링된 신호를 상기 제 1 메인 패드(221)를 통해 상기 제 1 기판 패드(212) 및 상기 패키지 볼(211)로 출력할 수 있다. 상기 제 2 내지 제 4 반도체 칩(230, 240, 250)의 내부 회로(INT)로부터 출력되는 신호는 각각 제 4 버퍼(234), 제 6 버퍼(244) 및 제 8 버퍼(254)에 의해 버퍼링되고, 버퍼링된 신호는 각각 제 2 보조 패드(232), 제 3 보조 패드(242) 및 제 4 보조 패드(252)를 통해 상기 제 2 기판 패드(213)로 전송될 수 있다. 상기 제 2 기판 패드(213)로 전송된 신호는 상기 제 1 보조 패드(222)를 통해 상기 제 1 버퍼(223)로 입력될 수 있다. 상기 제 1 버퍼(223)는 상기 제 1 보조 패드(222)를 통해 수신된 신호를 버퍼링하고, 버퍼링된 신호는 상기 제 1 메인 패드(221)를 통해 상기 제 1 기판 패드(212) 및 상기 패키지 볼(211)로 출력될 수 있다. 따라서, 상기 제 1 내지 제 4 반도체 칩(220, 230, 240, 250)의 내부 회로(INT)로부터 출력된 신호는 상기 제 1 버퍼(223)에 의해 버퍼링되어, 순차적으로 상기 제 1 메인 패드(221), 상기 제 1 기판 패드(212) 및 상기 패키지 볼(211)을 통해 상기 외부 장치로 출력될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 반도체 장치(300)는 도 2에 도시된 반도체 장치(200)의 구성요소를 모두 포함할 수 있다. 도 3에서, 도 2에 도시된 반도체 장치(200)의 구성요소와 중복되는 구성요소에 대한 설명은 생략하고 추가된 구성에 대해서 보다 상세하게 서술하기로 한다. 도 3에서, 도 2에 도시된 반도체 장치(200)의 구성요소와 동일 또는 유사한 구성요소는 유사한 참조번호로 기재되었다. 도 3에서, 상기 제 1 내지 제 4 반도체 칩(320, 330, 340, 350)은 각각 칩 정보 생성기(325, 335, 345, 355) 및 스위치(326, 336, 346, 356)를 포함할 수 있다. 상기 칩 정보 생성기(325, 335, 345, 355)는 서로 다른 칩 아이디 신호(CID<0>, CID<1>, CID<2>, CID<3>)를 생성하여 저장할 수 있다. 예를 들어, 상기 칩 정보 생성기(325, 335, 345, 355)는 복수의 전원전압 패드와 연결되어 서로 다른 칩 아이디 신호를 생성할 수 있다. 예를 들어, 상기 반도체 장치가 4개의 반도체 칩을 포함할 때, 상기 칩 정보 생성기(325, 335, 345, 355)는 각각 2개의 전원전압 패드(도시하지 않음)와 서로 다른 연결 방식으로 연결될 수 있다. 상기 제 1 반도체 칩(320)의 칩 정보 생성기(325)는 저전압 패드와 와이어 본딩될 수 있고, 0,0의 코드를 상기 제 1 반도체 칩(320)의 칩 아이디 신호(CID<0>)로서 저장할 수 있다. 상기 제 2 반도체 칩(330)의 칩 정보 생성기(335)는 1개의 저전압 패드 및 1개의 고전압 패드와 와이어 본딩될 수 있고, 0,1의 코드를 상기 제 2 반도체 칩(330)의 칩 아이디 신호(CID<1>)로서 저장할 수 있다. 상기 제 3 반도체 칩(340)의 칩 정보 생성기(345)는 1개의 고전압 패드 및 1개의 저전압 패드와 와이어 본딩될 수 있고, 1,0의 코드를 상기 제 3 반도체 칩(340)의 칩 아이디 신호(CID<2>)로서 저장할 수 있다. 상기 제 4 반도체 칩(350)의 칩 정보 생성기(355)는 고전압 패드와 와이어 본딩될 수 있고, 1,1의 코드를 상기 제 4 반도체 칩(350)의 칩 아이디 신호(CID<3>)로서 저장할 수 있다.
상기 스위치(326)는 상기 칩 정보 생성기(325)로부터 생성된 제 1 반도체 칩(320)의 칩 아이디 신호(CID<0>)에 기초하여 상기 제 1 버퍼(323)와 상기 제 2 버퍼(324)를 선택적으로 연결할 수 있다. 상기 스위치(336)는 상기 칩 정보 생성기(335)로부터 생성된 제 2 반도체 칩(330)의 칩 아이디 신호(CID<1>)에 기초하여 상기 제 3 버퍼(333)와 상기 제 4 버퍼(334)를 선택적으로 연결할 수 있다. 상기 스위치(346)는 상기 칩 정보 생성기(345)로부터 생성된 제 3 반도체 칩(340)의 칩 아이디 신호(CID<2>)에 기초하여 상기 제 5 버퍼(343)와 상기 제 6 버퍼(344)를 선택적으로 연결할 수 있다. 상기 스위치(356)는 상기 칩 정보 생성기(355)로부터 생성된 제 4 반도체 칩(350)의 칩 아이디 신호(CID<3>)에 기초하여 상기 제 7 버퍼(353)와 상기 제 8 버퍼(354)를 선택적으로 연결할 수 있다. 본 발명의 실시예에서, 제 1 기판 패드(312)와 연결되는 제 1 반도체 칩(320)의 스위치(326)가 턴온되고, 상기 제 1 기판 패드(312)와 직접적으로 연결되지 않는 제 2 내지 제 4 반도체 칩(330, 340, 350)의 스위치(336, 346, 356)는 턴오프될 수 있다. 예를 들어, 상기 스위치(326, 336, 346, 356)는 상기 제 1 기판 패드(312)와 직접적으로 연결되는 반도체 칩에 관련된 칩 아이디 신호에 의해서만 턴온될 수 있다. 예를 들어, 상기 스위치(326, 336, 346, 356)는 모두 0,0의 코드에 응답해서만 턴온될 수 있다. 따라서, 상기 제 1 반도체 칩(320)의 스위치(326)는 턴온되고, 상기 제 1 버퍼(323)로부터 출력된 신호가 제 2 기판 패드(313)를 통해 상기 제 2 내지 제 4 반도체 칩(330, 340, 350)으로 전송될 수 있도록 한다. 상기 제 2 내지 제 4 반도체 칩(330, 340, 350)의 스위치(336, 346, 356)는 모두 턴오프될 수 있고, 상기 제 3 및 제 4 버퍼(333, 334) 사이, 제 5 및 제 6 버퍼 (343, 344)사이와, 제 7 및 제 8 버퍼(353, 354) 사이를 차단할 수 있다. 따라서, 상기 제 3 버퍼(333), 제 5 버퍼(343), 제 7 버퍼(353)가 상기 제 2 기판 패드(313)와 연결되면서 증가될 수 있는 불필요한 로딩을 추가적으로 감소시킬 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치(400)의 구성을 보여주는 도면이다. 도 4에서, 상기 반도체 장치(400)는 패키지 기판(410) 및 제 1 반도체 칩(420)을 포함할 수 있다. 도 4에서, 도 2와 유사한 참조번호는 도 2에 도시된 반도체 장치(200)의 구성요소와 동일 또는 유사한 구성요소를 가리킬 수 있고, 중복되는 설명은 서술하지 않기로 한다. 상기 패키지 기판(410)은 패키지 볼(411), 제 1 기판 패드(412) 및 제 2 기판 패드(413)를 포함할 수 있다. 상기 제 1 반도체 칩(420)은 상기 패키지 기판(410) 상에 적층될 수 있다. 상기 제 1 반도체 칩(420)은 메인 패드(421), 보조 패드(422), 제 1 버퍼(423) 및 제 2 버퍼(424)를 포함할 수 있다. 상기 메인 패드(421)는 상기 제 1 기판 패드(412)와 와이어 본딩될 수 있고, 상기 보조 패드(422)는 상기 제 2 기판 패드(413)와 와이어 본딩될 수 있다. 상기 제 1 버퍼(423)는 상기 메인 패드(421)와 상기 제 2 버퍼(424) 사이에 연결될 수 있다. 상기 제 2 버퍼(424)는 상기 제 1 버퍼(423)와 상기 보조 패드(422)와 연결될 수 있고, 상기 제 1 반도체 칩(420)의 내부 회로(INT)와 연결될 수 있다.
상기 반도체 장치(400)는 상기 제 1 반도체 칩(420) 상에 순차적으로 적층되는 복수의 반도체 칩을 포함할 수 있다. 상기 복수의 반도체 칩은 상기 제 1 반도체 칩(420)과 실질적으로 동일한 구성요소를 포함할 수 있다. 상기 제 1 반도체 칩(420) 및 상기 복수의 반도체 칩은 소정 개수의 그룹으로 분류될 수 있다. 예를 들어, 상기 그룹의 개수는 n개 (n은 2 이상의 정수)일 수 있다. 본 발명의 실시예에서, 각각의 그룹의 적어도 하나의 반도체 칩의 메인 패드는 상기 제 1 기판 패드(412)와 와이어 본딩되고, 상기 각각의 그룹의 상기 적어도 하나의 반도체 칩의 보조 패드는 상기 제 2 기판 패드(413)와 와이어 본딩되며, 각각의 그룹의 반도체 칩의 보조 패드는 서로 와이어 본딩될 수 있다. 상기 각각의 그룹의 나머지 반도체 칩의 메인 패드는 상기 제 1 기판 패드(412)와 와이어 본딩되지 않을 수 있다. 상기 각각의 그룹의 나머지 반도체 칩의 보조 패드는 상기 제 2 기판 패드(413)와 와이어 본딩되지 않을 수 있다.
도 4에서, 상기 반도체 장치(400)는 제 2 내지 제 4 반도체 칩(430, 440, 450)을 더 포함할 수 있다. 상기 제 1 및 제 2 반도체 칩(420, 430)은 제 1 그룹으로 분류될 수 있고, 상기 제 3 및 제 4 반도체 칩(440, 450)은 제 2 그룹으로 분류될 수 있다. 상기 제 1 그룹에서, 상기 제 1 반도체 칩(420)의 메인 패드(421)는 상기 제 1 기판 패드(412)와 와이어 본딩될 수 있고, 상기 제 1 반도체 칩(420)의 보조 패드는 상기 제 2 기판 패드(413)와 와이어 본딩될 수 있다. 상기 제 2 반도체 칩(430)의 메인 패드(431)는 상기 제 1 기판 패드(412) 및 상기 제 1 반도체 칩(420)의 메인 패드(421)와 와이어 본딩되지 않을 수 있고, 상기 제 2 반도체 칩(430)의 보조 패드(432)는 상기 제 1 반도체 칩(420)의 보조 패드(422)와 와이어 본딩될 수 있다. 상기 제 2 그룹에서, 상기 제 3 반도체 칩(440)의 메인 패드(441)는 상기 제 1 기판 패드(412)와 와이어 본딩될 수 있고, 상기 제 3 반도체 칩(440)의 보조 패드(442)는 상기 제 2 기판 패드(413)와 와이어 본딩되지 않을 수 있다. 상기 제 4 반도체 칩(450)의 메인 패드(451)는 상기 제 1 기판 패드(412) 및 상기 제 3 반도체 칩(440)의 메인 패드(441)와 와이어 본딩 되지 않을 수 있고, 상기 제 4 반도체 칩(450)의 보조 패드(452)는 상기 제 3 반도체 칩(440)의 보조 패드(442)와 와이어 본딩될 수 있다.
상기 제 1 반도체 칩(420)의 메인 패드(421)와 상기 제 3 반도체 칩(440)의 메인 패드(441)는 각각 상기 제 1 기판 패드(413)와 와이어 본딩되어 상기 패키지 볼(411)을 통해 외부 장치(도시하지 않음)로부터 전송된 신호를 수신할 수 있다. 상기 제 1 반도체 칩(420)의 버퍼(423)는 상기 메인 패드(421)를 통해 수신된 신호를 버퍼링하여 상기 보조 패드(422)로 제공함으로써, 상기 신호가 상기 제 1 반도체 칩(420)뿐만 아니라 상기 제 2 반도체 칩(430)으로 제공될 수 있도록 한다. 상기 제 3 반도체 칩(440)의 버퍼(443)는 상기 메인 패드(441)를 통해 수신된 신호를 버퍼링하여 상기 보조 패드(442)로 제공함으로써, 상기 신호가 상기 제 3 반도체 칩(440)뿐만 아니라 상기 제 4 반도체 칩(450)으로 제공될 수 있도록 한다. 본 발명의 실시예에서, 외부 장치가 상기 반도체 장치(400)를 바라보는 로딩은 2개의 반도체 칩(즉, 제 1 반도체 칩(420) 및 제 3 반도체 칩(440))에 대응하는 로딩일 수 있다. 하지만, 상기 제 1 반도체 칩(420)의 버퍼(423) 및 보조 패드(422)가 바라보는 로딩은 도 2 및 도 3의 반도체 장치(200, 300)의 경우와 비교할 때 절반으로 감소될 수 있다. 따라서, 상기 제 1 반도체 칩(420)의 버퍼(423)를 설계할 때 제약이 없을 수 있고, 반도체 장치(400) 내부적으로 신호 전송이 정확하게 이루어질 수 있도록 한다.
도 5는 본 발명의 실시예에 따른 반도체 장치(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 반도체 장치(500)는 도 2에 도시된 반도체 장치(200)와 동일한 구성요소를 포함하고, 복수의 반도체 칩이 와이어 본딩이 아닌 실리콘 관통 비아와 같은 관통 전극으로 연결되는 구성을 포함할 수 있다. 도 5에서, 상기 반도체 장치(500)는 베이스 칩(510) 및 복수의 적층 반도체 칩(520, 530, 540, 550)을 포함할 수 있다. 상기 베이스 칩(510)은 인터포저 또는 패키지 기판일 수 있다. 상기 베이스 칩(510)은 도 2에 도시된 패키지 기판(210)에 대응할 수 있다. 제 1 내지 제 4 적층 반도체 칩(520, 530, 540, 550)은 각각 도 2에 도시된 제 1 내지 제 4 반도체 칩(220, 230, 240, 250)에 대응할 수 있다. 상기 베이스 칩은 범프 볼과 같은 패키지 볼(511)을 통해 외부 장치와 연결되고, 상기 패키지 볼을 통해 외부 장치와 통신할 수 있다. 상기 베이스 칩(510)은 제 1 기판 패드(512) 및 제 2 기판 패드(513)를 포함할 수 있다. 상기 제 1 기판 패드(512)는 상기 패키지 볼(511)과 연결되어 외부 장치로부터 신호를 수신하거나, 상기 외부 장치로 신호를 출력할 수 있다. 상기 제 2 기판 패드(513)는 패키지 볼과 연결되지 않고, 외부 장치와 연결되지 않을 수 있다.
상기 제 1 내지 제 4 반도체 칩(520, 530, 540, 550)은 상기 베이스 칩(510) 상에 순차적으로 적층될 수 있다. 상기 제 1 내지 제 4 반도체 칩(520, 530, 540, 550)은 사이에는 마이크로 범프(MB)가 배치되어 상기 제 1 내지 제 4 반도체 칩(520, 530, 540, 550)이 서로 적층될 수 있도록 하고, 적층된 반도체 칩 사이의 전기적 연결을 가능하게 한다. 상기 제 1 반도체 칩(520)은 제 1 메인 패드(521), 제 1 보조 패드(522), 제 1 버퍼(523) 및 제 2 버퍼(524)를 포함할 수 있다. 상기 제 2 반도체 칩(530)은 제 2 메인 패드(531), 제 2 보조 패드(532), 제 3 버퍼(533) 및 제 4 버퍼(534)를 포함할 수 있다. 상기 제 3 반도체 칩(540)은 제 3 메인 패드(541), 제 3 보조 패드(542), 제 5 버퍼(543) 및 제 6 버퍼(544)를 포함할 수 있다. 상기 제 4 반도체 칩(550)은 제 4 메인 패드(551), 제 4 보조 패드(552), 제 7 버퍼(553) 및 제 8 버퍼(554)를 포함할 수 있다. 제 1 메인 패드(521)는 상기 베이스 칩(510)에 형성된 관통 전극(TE1)을 통해 상기 제 1 기판 패드(512)와 연결될 수 있다. 상기 제 2 내지 제 4 메인 패드(531, 541, 551)는 관통 전극과 연결되지 않을 수 있다. 상기 제 1 보조 패드(522)는 상기 제 1 기판 패드(512)와 직접적으로 연결되지 않을 수 있다. 상기 제 1 보조 패드(522)는 상기 베이스 칩(510)에 형성된 또 다른 관통 전극(TE2)을 통해 상기 제 2 기판 패드(513)와 연결될 수 있다. 상기 제 2 내지 제 4 보조 패드(532, 542, 552)는 각각 제 1 내지 제 3 반도체 칩(520, 530, 540)에 형성된 관통 전극(TE3, TE4, TE5)을 통해 상기 제 1 보조 패드(522) 및 상기 제 2 기판 패드(513)와 연결될 수 있다.
상기 제 1 버퍼(523)는 상기 제 1 메인 패드(521) 및 상기 제 1 보조 패드(522)와 연결되고, 상기 제 1 반도체 칩(520)에 형성된 관통 전극(TE3) 및 상기 제 2 버퍼(524)와 연결될 수 있다. 상기 제 2 버퍼(524)는 상기 제 1 보조 패드(522) 및 상기 관통 전극(TE3)과 연결될 수 있고, 상기 제 1 반도체 칩(510)의 내부 회로(INT)와 연결될 수 있다. 상기 제 3 버퍼(533)는 상기 제 2 메인 패드(531) 및 상기 제 2 보조 패드(532)와 연결되고, 상기 제 2 반도체 칩(530)에 형성된 상기 관통 전극(TE4) 및 상기 제 4 버퍼(534)와 연결될 수 있다. 상기 제 4 버퍼(534)는 상기 제 2 보조 패드(532) 및 상기 관통 전극(TE3)과 연결될 수 있고, 상기 제 2 반도체 칩(530)의 내부 회로(INT)와 연결될 수 있다. 상기 제 5 버퍼(543)는 상기 제 3 메인 패드(541) 및 상기 제 3 보조 패드(542)와 연결되고, 상기 제 3 반도체 칩(540)에 형성된 상기 관통 전극(TE5) 및 상기 제 6 버퍼(544)와 연결될 수 있다. 상기 제 6 버퍼(544)는 상기 제 3 보조 패드(542) 및 상기 관통 전극(TE4)과 연결될 수 있고, 상기 제 3 반도체 칩(540)의 내부 회로(INT)와 연결될 수 있다. 상기 제 7 버퍼(553)는 상기 제 4 메인 패드(551) 및 제 4 보조 패드(552)와 연결되고, 상기 제 4 반도체 칩(550)에 형성된 상기 관통 전극(TE6) 및 상기 제 8 버퍼(554)와 연결될 수 있다. 상기 제 8 버퍼(554)는 상기 제 4 보조 패드(552) 및 상기 관통 전극(TE5)과 연결될 수 있고, 상기 제 4 반도체 칩(550)의 내부 회로(INT)와 연결될 수 있다.
도 5에서, 상기 반도체 장치(500)는 도 1 내지 도 4의 반도체 장치(100, 200, 300, 400)가 와이어 본딩을 통해 전기적으로 연결되는 것을 대체하여, 관통 전극을 통해 전기적으로 연결될 수 있다. 상기 제 1 반도체 칩(520)의 제 1 메인 패드(521)는 상기 관통 전극(TE1)을 통해 상기 제 1 기판 패드(512) 및 패키지 볼(511)과 연결될 수 있지만, 상기 제 2 내지 제 4 반도체 칩(530, 540, 550)의 제 2 내지 제 4 메인 패드(531, 541, 551)는 상기 제 1 메인 패드(521) 및 상기 제 1 기판 패드(512)와 직접적으로 연결되지 않을 수 있다. 따라서, 상기 패키지 볼(511)과 연결되는 외부 장치가 상기 반도체 장치(500)를 바라보는 로딩을 효율적으로 감소시킬 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치(600)의 구성을 보여주는 도면이다. 도 6에서, 상기 반도체 장치(600)는 도 5의 반도체 장치(500)와 실질적으로 동일한 구조를 갖지만, 베이스 칩의 구조에서 차이가 있을 수 있다. 도 1 내지 도 4에 도시된 반도체 장치(100, 200, 300, 400)는 패드들이 와이어 본딩을 통해 연결될 수 있다. 따라서, 보다 용이한 패키징을 위해 각각의 보조 패드들은 패키지 기판에 구비된 기판 패드와 와이어 본딩되는 것이 바람직하다. 그러나, 관통 전극을 이용하는 패키지에서, 상기 각각의 보조 패드들은 기판 패드와 연결될 필요성이 적다. 와이어 본딩을 사용하는 반도체 장치에서 기판 패드는 패키지 기판 내부에 배치되므로 패키지 기판이 복수의 기판 패드를 구비하더라도 패키지 면적을 증가시키지 않을 수 있는데 반해, 관통 전극을 사용하는 반도체 장치에서 패키지 볼과 연결될 수 있는 기판 패드는 패키지 기판 외측에 배치되고 상기 기판 패드와 연결되는 패키지 볼의 크기가 매우 크기 때문에, 복수의 기판 패드를 구비하는 것은 패키지 기판 및 패키지의 면적을 증가시킬 수 있다. 따라서, 도 6에서, 상기 반도체 장치(600)의 베이스 칩(610)은 도 5의 반도체 장치(500)와 다르게 제 2 기판 패드(513) 및 관통 전극(TE2)을 구비하지 않을 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 시스템(7)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 시스템(7)은 호스트(71) 및 메모리 모듈(72)을 포함할 수 있다. 상기 호스트(71)는 상기 메모리 모듈(72)을 제어할 수 있는 마스터 장치일 수 있고, 상기 메모리 모듈(72)은 상기 호스트(71)에 의해 제어되어 다양한 동작을 수행하는 슬레이브 장치일 수 있다. 상기 호스트(71)는 상기 메모리 모듈(72)을 제어하기 위해, 리퀘스트, 커맨드 및 어드레스 신호, 데이터 등의 다양한 신호를 제공할 수 있다. 상기 호스트(71)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 또한, 상기 호스트(71)는 메모리 컨트롤러일 수 있다.
상기 메모리 모듈(72)은 복수의 메모리 장치(700)를 포함할 수 있다. 상기 메모리 장치(700)는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 특히, 상기 메모리 장치(700)는 복수의 칩이 적층되는 적층형 메모리 장치일 수 있다. 도 1 내지 도 6에 도시된 반도체 장치(100, 200, 300, 400, 500, 600)는 상기 메모리 장치(700)로 각각 적용될 수 있다.
상기 메모리 모듈(72)은 레지스터 클럭 드라이버(RCD, 710) 및 복수의 데이터 버퍼(DB, 720)를 더 포함할 수 있다. 상기 메모리 모듈(72)은 레지스터 클럭 드라이버(710) 및 데이터 버퍼(720)를 포함하므로, Load Registered Dual In-line Memory Module (LRDIMM)일 수 있다. 그러나, 상기 메모리 모듈(72)의 형태를 한정하는 것은 아니고, Un-buffered DIMM (UDIMM), Registered DIMM (RDIMM), Small Outline DIMM (SODIMM)과 같은 메모리 모듈에도 본 발명의 사상이 동일 또는 유사하게 적용될 수 있을 것이다. 또한, 또 다른 호스트 또는 컨트롤러의 기능을 수행하는 어드밴스드 메모리 버퍼(AMB)를 채용하는 어떠한 DIMM에도 본 발명의 사상이 동일 또는 유사하게 적용될 수 있을 것이다. 상기 레지스터 클럭 드라이버(710)는 호스트(71)로부터 수신된 커맨드 및 어드레스 신호(C/A)를 버퍼링하고, 상기 커맨드 및 어드레스 신호(C/A)를 상기 복수의 메모리 장치(700)로 제공할 수 있다. 또한, 도시되지는 않았지만, 상기 레지스터 클럭 드라이버(710)는 상기 호스트(71)로부터 수신된 클럭 신호를 버퍼링하여 상기 복수의 메모리 장치(700)로 제공할 수 있다. 상기 데이터 버퍼(720)는 상기 호스트(71)로부터 수신된 데이터(DQ)를 버퍼링하고, 상기 데이터(DQ)를 상기 복수의 메모리 장치(700)로 제공할 수 있다. 상기 레지스터 클럭 드라이버(710)는 단방향 신호 전송 회로일 수 있고, 상기 데이터 버퍼(720)는 양방향 신호 전송 회로일 수 있다.
상기 레지스터 클럭 드라이버(710)는 상기 복수의 메모리 장치(700)와 각각 연결될 수 있다. 예를 들어, 도 7에서, 상기 메모리 모듈(72)이 8개의 메모리 장치(700)를 포함하고 각각의 메모리 장치(700)가 4개의 메모리 칩이 적층된 적층형 메모리 장치일 때, 상기 레지스터 클럭 드라이버(710)는 총 32개의 메모리 칩에 대응하는 로딩을 바라볼 수 있다. 그러나, 도 1 내지 도 6의 반도체 장치(100, 200, 300, 400, 500, 600)의 구성이 상기 메모리 장치(700)로 적용되는 경우, 상기 레지스터 클럭 드라이버(710)는 8개의 메모리 칩에 대응하는 로딩만을 바라볼 수 있다. 따라서, 상기 레지스터 클럭 드라이버(710)로부터 상기 메모리 장치(700)로 정확하게 커맨드 및 어드레스 신호(C/A)가 전송될 수 있다. 마찬가지로, 상기 데이터 버퍼(720)는 상기 메모리 장치(700)와 각각 연결될 수 있다. 예를 들어, 하나의 데이터 버퍼(720)는 2개의 메모리 장치(700)와 연결될 수 있다. 하나의 데이터 버퍼(720)는 총 8개의 메모리 칩에 대응하는 로딩을 바라볼 수 있다. 그러나, 도 1 내지 도 6의 반도체 장치(100, 200, 300, 400, 500, 600)의 구성이 상기 메모리 장치(700)로 적용되는 경우, 하나의 데이터 버퍼(720)는 2개의 메모리 칩에 대응하는 로딩만을 바라볼 수 있다. 따라서, 상기 데이터 버퍼(720)와 상기 메모리 장치(700) 사이에서 데이터가 정확하게 송수신될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (21)

  1. 제 1 기판 패드 및 제 2 기판 패드를 포함하는 패키지 기판;
    상기 패키지 기판 상에 적층되고, 제 1 메인 패드, 제 1 보조 패드 및 제 1 버퍼를 포함하는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩 상에 적층되고, 제 2 메인 패드 및 제 2 보조 패드를 포함하는 제 2 반도체 칩; 및
    상기 제 2 반도체 칩 상에 적층되고, 제 3 메인 패드 및 제 3 보조 패드를 포함하는 제 3 반도체 칩을 포함하고,
    상기 제 1 메인 패드는 상기 제 1 기판 패드와 연결되고, 상기 제 1 메인 패드는 상기 제 1 버퍼를 통해 상기 제 1 보조 패드와 연결되며, 상기 제 1 보조 패드는 상기 제 2 기판 패드와 연결되고, 상기 제 2 보조 패드는 상기 제 2 기판 패드와 연결되며, 상기 제 3 보조 패드는 상기 제 2 기판 패드와 연결되고,
    상기 제 1 반도체 칩은 상기 제 1 메인 패드 및 상기 제 1 기판 패드를 통해 외부 장치와 연결되며, 상기 제 1 반도체 칩과 상기 제 2 및 제 3 반도체 칩 사이의 신호의 전송 또는 수신은 상기 제 1 보조 패드, 상기 제 2 기판 패드, 상기 제 2 보조 패드 및 상기 제 3 보조 패드를 통해 수행되는 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 메인 패드는 상기 제 1 기판 패드와 와이어 본딩되고, 상기 제 1 보조 패드는 상기 제 2 기판 패드와 와이어 본딩되는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 메인 패드는 관통 전극을 통해 상기 제 1 기판 패드와 연결되는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 버퍼, 상기 제 1 보조 패드 및 상기 제 1 반도체 칩의 내부 회로와 연결되는 제 2 버퍼를 더 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 2 버퍼는 상기 제 1 버퍼로부터 출력된 신호를 버퍼링하고 버퍼링된 신호를 상기 제 1 반도체 칩의 내부 회로로 제공하거나, 상기 내부 회로로부터 출력된 신호를 버퍼링하고 버퍼링된 신호를 상기 제 1 버퍼로 제공하는 반도체 장치.
  7. 패키지 기판;
    상기 패키지 기판 상에 적층되는 제 1 반도체 칩 및 제 2 반도체 칩; 및
    상기 제 1 및 제 2 반도체 칩 상에 적층되는 복수의 반도체 칩을 포함하고,
    상기 패키지 기판은, 외부 장치와 연결되는 패키지 볼과 연결되는 제 1 기판 패드; 및
    제 2 기판 패드를 포함하고,
    상기 제 1 반도체 칩은, 상기 제 1 기판 패드와 연결되는 제 1 메인 패드; 상기 제 2 기판 패드와 연결되는 제 1 보조 패드;
    상기 제 1 메인 패드와 연결되는 제 1 버퍼; 및
    상기 제 1 버퍼 및 상기 제 1 보조 패드와 연결되는 제 2 버퍼를 포함하며,
    상기 제 2 반도체 칩은, 제 2 메인 패드; 및
    상기 제 2 기판 패드와 연결되는 제 2 보조 패드를 포함하고,
    상기 제 2 메인 패드는 상기 제 1 메인 패드 및 상기 제 1 기판 패드와 연결되지 않으며,
    상기 복수의 반도체 칩 각각은 보조 패드를 포함하고, 상기 복수의 반도체 칩의 보조 패드들은 상기 제 2 기판 패드와 연결되는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 외부 장치와 상기 반도체 장치 사이의 신호의 전송 및 수신은 상기 제 1 기판 패드를 통해 수행되는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 1 메인 패드는 상기 제 1 기판 패드와 와이어 본딩되고, 상기 제 1 보조 패드는 상기 제 2 기판 패드와 와이어 본딩되며, 상기 제 1 메인 패드는 상기 제 1 보조 패드와 직접적으로 연결되지 않는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 버퍼는 상기 제 1 버퍼로부터 출력된 신호를 버퍼링하고 버퍼링된 신호를 상기 제 1 반도체 칩의 내부 회로로 제공하거나, 상기 내부 회로로부터 출력된 신호를 버퍼링하고 버퍼링된 신호를 상기 제 1 버퍼로 제공하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 보조 패드는 상기 제 2 기판 패드와 와이어 본딩되는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 복수의 반도체 칩의 보조 패드들은 각각 상기 제 2 기판 패드와 와이어 본딩되는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 반도체 칩은 각각 메인 패드를 더 포함하며,
    상기 복수의 반도체 칩의 메인 패드는 각각 상기 제 1 기판 패드와 와이어 본딩되지 않는 반도체 장치.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 반도체 칩은,
    상기 제 2 메인 패드와 연결되는 제 3 버퍼; 및
    상기 제 3 버퍼 및 상기 제 2 보조 패드와 연결되는 제 4 버퍼를 더 포함하고,
    상기 제 2 메인 패드는 상기 제 1 기판 패드와 와이어 본딩되지 않는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제 1 반도체 칩은 칩 아이디 신호에 기초하여 상기 제 1 및 제 2 버퍼 사이를 선택적으로 연결하는 제 1 스위치를 더 포함하고,
    상기 제 2 반도체 칩은 상기 칩 아이디 신호에 기초하여 상기 제 3 및 제 4 버퍼 사이를 선택적으로 연결하는 제 2 스위치를 더 포함하는 반도체 장치.
  17. 패키지 기판; 및
    상기 패키지 기판 상에 적층되는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩 상에 적층되는 복수의 반도체 칩을 포함하고,
    상기 패키지 기판은 외부 장치와 연결되는 패키지 볼과 연결되는 제 1 기판 패드를 포함하고,
    상기 제 1 반도체 칩은, 상기 제 1 기판 패드와 연결되는 메인 패드;
    보조 패드; 및
    상기 메인 패드와 상기 보조 패드를 연결하는 버퍼를 포함하며,
    상기 복수의 반도체 칩 각각은 메인 패드 및 보조 패드를 포함하고,
    상기 복수의 반도체 칩의 메인 패드들은 상기 제 1 반도체 칩의 메인 패드와 직접적으로 연결되지 않고, 상기 복수의 반도체 칩의 보조 패드들은 상기 제 1 반도체 칩의 보조 패드와 연결되는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 패키지 기판은 제 2 기판 패드를 더 포함하고,
    상기 제 1 반도체 칩의 보조 패드는 상기 제 2 기판 패드와 와이어 본딩되고, 상기 복수의 반도체 칩의 보조 패드는 각각 상기 제 2 기판 패드와 와이어 본딩되며, 상기 복수의 반도체 칩의 메인 패드는 상기 제 1 기판 패드와 와이어 본딩되지 않는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 복수의 반도체 칩의 보조 패드는 각각 관통 전극을 통해 서로 연결되는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 패키지 기판은 제 2 기판 패드를 더 포함하고,
    상기 제 1 반도체 칩 및 상기 복수의 반도체 칩은 제 1 내지 제 n 그룹으로 분류될 수 있고, n은 2이상의 정수이며, 각각의 그룹의 적어도 하나의 반도체 칩의 메인 패드는 상기 제 1 기판 패드와 와이어 본딩되고, 상기 적어도 하나의 반도체 칩의 보조 패드는 상기 제 2 기판 패드와 와이어 본딩되며, 각각의 그룹의 반도체 칩의 보조 패드는 서로 와이어 본딩되는 반도체 장치.
  21. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10340255B2 (en) * 2016-09-05 2019-07-02 SK Hynix Inc. Semiconductor apparatus and semiconductor system including the same
KR20190061298A (ko) 2017-11-27 2019-06-05 에스케이하이닉스 주식회사 반도체 장치
KR20220041454A (ko) * 2020-09-25 2022-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 포함하는 프로세싱 시스템 및 이를 위한 전원 제어 회로

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5120421A (en) * 1990-08-31 1992-06-09 The United States Of America As Represented By The United States Department Of Energy Electrochemical sensor/detector system and method
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
EP1932176B1 (en) * 2005-09-27 2011-11-16 Nxp B.V. Wafer with scribe lanes comprising external pads and/or active circuits for die testing
KR100800473B1 (ko) * 2006-06-30 2008-02-04 삼성전자주식회사 재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지
KR101387922B1 (ko) * 2007-07-24 2014-04-22 삼성디스플레이 주식회사 구동 칩, 이를 갖는 구동 칩 패키지 및 표시 장치
US8417870B2 (en) 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
KR20100108109A (ko) * 2009-03-27 2010-10-06 삼성전자주식회사 이미지 센서 및 그 제조 방법
US8158457B2 (en) * 2010-02-08 2012-04-17 Sandisk Technologies Inc. Rule-based semiconductor die stacking and bonding within a multi-die package
KR101277480B1 (ko) * 2011-04-12 2013-06-27 에스케이하이닉스 주식회사 버퍼 조절 회로 및 이를 포함하는 집적회로
KR20130010641A (ko) * 2011-07-19 2013-01-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9911838B2 (en) * 2012-10-26 2018-03-06 Ixys Corporation IGBT die structure with auxiliary P well terminal
KR102041500B1 (ko) * 2013-03-08 2019-11-06 삼성전자 주식회사 반도체 패키지
KR102053349B1 (ko) * 2013-05-16 2019-12-06 삼성전자주식회사 반도체 패키지
KR102215826B1 (ko) * 2014-12-22 2021-02-16 삼성전자주식회사 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
KR102298605B1 (ko) * 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법

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