KR101121454B1 - 블록간 분리 구조를 가지는 프로세서 칩 - Google Patents

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Abstract

블록간 분리 구조를 가지는 프로세서 칩이 개시된다. 프로세서 칩은, 미리 지정된 기능을 수행하는 하나 이상의 기능 블록을 포함하여 디지털 블록; 및 상기 기능 블록의 처리를 위해 외부 기기와의 데이터 송수신을 위한 하나 이상의 아날로그 블록을 포함하되, 상기 디지털 블록과 상기 아날로그 블록은 구조적으로 분리되고, 상호간에 연결된 인터페이스 라인을 통해 통신할 수 있다. 본 발명에 의해, 새로운 인터페이스 방식을 추가하거나 교체하는 경우에도 독립적으로 구현된 아날로그 블록을 추가 또는 교체 장착하고 디지털 블록에 대해서만 재설계하도록 함으로써 용이한 설계 및 제조 공정의 단축을 기할 수 있는 효과가 있다.

Description

블록간 분리 구조를 가지는 프로세서 칩{Processor chip having separated block structure}
본 발명은 블록간 분리 구조를 가지는 프로세서 칩에 관한 것이다.
반도체 공정 기술 및 집적도 및 설계 기술의 발전에 의해 칩(chip)으로 설계되는 범위가 확대되고 있다.
기존의 SoB(System-On-Board) 설계 환경에서의 시스템은 인쇄회로기판 (PCB, Printed Circuit Board) 위에 다수의 칩을 사용하여 설계되었고, 이러한 칩들은 특정 어플리케이션을 위하여 설계된 ASIC(Application Specific Integrated Circuit)으로 구성되었다.
그러나, 반도체 집적도가 증가함에 따라 인쇄회로기판 전체를 하나의 칩으로 통합하는 것이 가능하게 되었고, 이러한 기술이 SoC(System-On-Chip) 기술이다. SoC 기술로 구현된 시스템은 SoB 기술로 구현된 시스템보다 전력 소모, 안정성 및 설계 비용 측면에서 장점을 가진다.
이와 같이 SoC는 하나의 칩에 전체 시스템을 구성하기 위한 다양한 기능 블록들이 포함되고, 설계 시간 단축을 위해 기존에 설계되고 검증된 기능 블록들을 활용하여 설계된다. 이러한 검증된 기능 블록을 IP(Intellectual Property)라고 한다.
도 1은 종래 기술에 따른 어플리케이션 프로세서 칩의 구조를 개략적으로 나타낸 도면이다.
종래 기술에 따라 구현된 어플리케이션 프로세서 칩(100)은 디지털 블록(Digital Logic Part)(110) 및 외부 기기들(예를 들어, 이미지 센서, 마이크로폰, 스피커 등)과 인터페이스하기 위한 인터페이스부(120)를 포함한다.
디지털 블록(110)은 하나 이상의 IP들이 포함되도록 구현될 수 있으며, 인터페이스부(120)를 통해 외부 기기들로부터 제공되는 데이터를 처리하여 출력하는 등의 기능을 수행한다.
디지털 블록(110)에는 도 1에 예시된 바와 같이, 이미지 센서로부터 입력되는 영상 정보를 처리하기 위한 ISP(Image Signal Processor) 블록, 영상 정보의 크기 조절을 위한 스케일러(scaler)블록, 그래픽 처리 속도를 증진시키기 위한 그래픽 가속기(Graphic Accelerator) 블록, 영상 정보의 인코딩/디코딩 등을 수행하기 위한 코덱(codec) 블록, 구비된 각 기능블록들의 제어를 위한 콘트롤러(MCU, Micro Controller Unit) 블록 등이 포함될 수 있다. 디지털 블록(110) 내에 포함되는 각 기능블록들의 수량이나 유형은 해당 프로세서 칩이 어떤 기능 수행을 위해 구현되는지에 따라 다양할 수 있음은 당연하다.
디지털 블록(110)은 어플리케이션 프로세서 칩(100)에 구비된 인터페이스부(120)를 통해 외부 기기들과 데이터를 주고받게 된다.
인터페이스부(120)는 통신하고자 하는 외부 기기가 무엇인가에 따라 다양할 수 있다. 인터페이스부(120)는 예를 들어, MIPI(Mobile Industry Processor Interface), Ethernet, USB, HDMI(High-Definition Multimedia Interface) 등으로 다양할 수 있으며, 도 1에 예시된 인터페이스 방식으로 제한되지 않음은 당연하다.
그러나, 종래의 어플리케이션 프로세서 칩은 디지털 블록(110)과 인터페이스부(120)이 직접 연결되어 통신하도록 구현되므로 연결 라인수가 매우 많아져 설계 작업이 어려워지고 칩의 크기가 증가되는 문제점이 있었다.
또한, 새로운 기능을 원하는 시장의 요구를 충족시키기 위해 보다 높은 집적도가 요구되고 보다 많고 새로운 인터페이스 방식들이 추가되어야 하지만, 종래의 어플리케이션 프로세서 칩의 구조는 이러한 요구를 용이하게 충족시킬 수 없는 한계를 가지고 있었다. 만일 새로운 인터페이스 방식의 추가나 교체가 필요한 경우, 칩 설계 과정부터 새롭게 진행되어야 하는 문제점이 있었다.
또한, 종래의 어플리케이션 프로세서 칩의 구조는 점차 인터페이스부를 포함하는 아날로그 블록의 설계가 어려워지고 제품 검증 또한 복잡해지는 문제점도 가지고 있었다. 이러한 문제점은 제품 가격 상승의 원인이 될 뿐 아니라 제품 개발 일정이 지연되어 적절한 시기에 시장 진입할 수 있는 기회를 상실 시키는 원인도 되고 있다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 발명은 프로세서 칩 내에 구비되는 디지털 블록과 인터페이스 등의 아날로그 블록을 구조적으로 분리하여 설계를 단순화하고 상호 통신을 위한 연결 라인의 수를 최소화할 수 있도록 하는 블록간 분리 구조를 가지는 프로세서 칩을 제공하기 위한 것이다.
또한, 본 발명은 새로운 인터페이스 방식을 추가하거나 교체하는 경우에도 독립적으로 구현된 아날로그 블록을 추가 또는 교체 장착하고 디지털 블록에 대해서만 재설계하도록 함으로써 용이한 설계 및 제조 공정의 단축을 기할 수 있는 블록간 분리 구조를 가지는 프로세서 칩을 제공하기 위한 것이다.
또한, 본 발명은 프로세서 칩의 정상 동작 여부의 검증시에도 디지털 블록 및 아날로그 블록 각각에 대한 개별 검증이 가능하므로 간단하며 정확한 검증이 가능하며, 아날로그 블록의 오류시 해당 아날로그 블록에 대한 교체만으로 오류 해결이 가능한 블록간 분리 구조를 가지는 프로세서 칩을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 프로세서 칩에 있어서, 미리 지정된 기능을 수행하는 하나 이상의 기능 블록을 포함하여 디지털 블록; 및 상기 기능 블록의 처리를 위해 외부 기기와의 데이터 송수신을 위한 하나 이상의 아날로그 블록을 포함하되, 상기 디지털 블록과 상기 아날로그 블록은 구조적으로 분리되고, 상호간에 연결된 인터페이스 라인을 통해 통신하는 것을 특징으로 하는 프로세서 칩이 제공된다.
상기 아날로그 블록은 인터페이스(interface) 수단, 비디오용 신호 변환기, 오디오용 신호 변환기 및 RF 프론트엔드(Radio Frequency Front End) 중 하나 이상을 각각 포함할 수 있다.
상기 디지털 블록과 상기 아날로그 블록은 구조적으로 분리되도록 하기 위해 독립된 실리콘 다이에 각각 형성될 수 있다.
상기 디지털 블록과 상기 아날로그 블록간에 연결된 인터페이스 라인을 직렬 인터페이스(serial interface)일 수 있다. 상기 직렬 인터페이스를 이용한 통신을 위해, 상기 디지털 블록과 상기 아날로그 블록은 각각 직병렬 변환기(parallel-serial converter)를 구비할 수 있다.
상기 디지털 블록과 상기 아날로그 블록간에 연결된 인터페이스 라인을 병렬 인터페이스(parallel interface)일수도 있다.
상기 디지털 블록은 이미지 센서로부터 입력되는 영상 정보를 처리하기 위한 ISP(Image Signal Processor) 블록, 영상 정보의 크기 조절을 위한 스케일러(scaler)블록, 그래픽 처리 속도를 증진시키기 위한 그래픽 가속기(Graphic Accelerator) 블록, 영상 정보의 인코딩 또는 디코딩을 수행하기 위한 코덱(codec) 블록 등 중 하나 이상의 기능 블록을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따르면, 프로세서 칩 내에 구비되는 디지털 블록과 인터페이스 등의 아날로그 블록을 구조적으로 분리하여 설계를 단순화하고 상호 통신을 위한 연결 라인의 수를 최소화할 수 있도록 하는 효과가 있다.
또한, 새로운 인터페이스 방식을 추가하거나 교체하는 경우에도 독립적으로 구현된 아날로그 블록을 추가 또는 교체 장착하고 디지털 블록에 대해서만 재설계하도록 함으로써 용이한 설계 및 제조 공정의 단축을 기할 수 있는 효과도 있다.
또한, 프로세서 칩의 정상 동작 여부의 검증시에도 디지털 블록 및 아날로그 블록 각각에 대한 개별 검증이 가능하므로 간단하며 정확한 검증이 가능하며, 아날로그 블록의 오류시 해당 아날로그 블록에 대한 교체만으로 오류 해결이 가능한 효과도 있다.
도 1은 종래 기술에 따른 어플리케이션 프로세서 칩의 구조를 개략적으로 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 프로세서 칩의 구조를 개략적으로 나타낸 도면.
도 3은 본 발명의 일 실시예에 따른 디지털 블록과 아날로그 블록간의 상호 통신을 위한 구성을 개략적으로 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 디지털 블록과 아날로그 블록간의 데이터 입출력 방식의 통일성을 개념적으로 나타낸 도면.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 명세서에 기재된 "…부", "…유닛", "…모듈", "…블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 일 실시예에 따른 프로세서 칩의 구조를 개략적으로 나타낸 도면이고, 도 3은 본 발명의 일 실시예에 따른 디지털 블록과 아날로그 블록간의 상호 통신을 위한 구성을 개략적으로 나타낸 도면이며, 도 4는 본 발명의 일 실시예에 따른 디지털 블록과 아날로그 블록간의 데이터 입출력 방식의 통일성을 개념적으로 나타낸 도면이다.
도 2를 참조하면, 프로세서 칩(200)은 디지털 블록(210)과 아날로그 블록(220)이 독립된 실리콘 다이(die)로서 구현되고, 각각 내장된 통신 블록(215, 225)을 통해 상호간에 통신이 이루어진다.
여기서, 아날로그 블록은 인터페이스, 비디오용 신호 변환기(예를 들어, ADC(Analog to Digital Converter), DAC(Digital to Analog Converter) 등), 오디오용 신호 변환기(예를 들어, ADC(Analog to Digital Converter), DAC(Digital to Analog Converter) 등), RF(Radio Frequency) 프론트엔드(front-end) 등 중 하나 이상을 각각 포함할 수 있다. 이외에도 프로세서 칩 내의 아날로그 블록에 포함될 수 있는 구성 요소가 다양할 수 있음은 당업자에게 자명하다.
다만, 본 명세서에서는 아날로그 블록이 외부 기기와 디지털 블록(210)간에 통신을 위한 인터페이스를 포함하는 경우를 예로 들어 설명하지만, 아날로그 블록에 포함되는 구성요소가 이에 제한되지 않음은 당연하다.
디지털 블록(210)은 하나 이상의 IP들이 포함되도록 구현될 수 있으며, 디지털 블록(210) 내에 포함되는 각 기능블록들의 수량이나 유형은 해당 프로세서 칩이 어떤 기능 수행을 위해 구현되는지에 따라 다양할 수 있음은 당연하다.
프로세서 칩(200)이 구비하여야 하는 외부 기기와의 인터페이스 방식의 수량 및 종류에 따라 아날로그 블록(220)은 복수로 구비될 수도 있다. 물론, 독립되어 구현된 아날로그 블록에 인터페이스 이외의 구성 요소(예를 들어 임의의 신호 변환기 등)가 구비될 수도 있음은 당연하며, 전술한 바와 같이 이하에서는 아날로그 블록에 인터페이스가 포함되는 경우를 예로 들어 설명하기로 한다. 이 경우, 복수로 구비되는 각 아날로그 블록들이 각각 독립된 실리콘 다이로서 구현되거나, 하나의 통합된 실리콘 다이로서 구현될 수 있다.
여기서, 각 통신 블록(215, 225)은 직렬 인터페이스(serial interface) 또는 병렬 인터페이스(parallel interface) 방식으로 상호간에 통신을 수행한다. 직렬 인터페이스 방식은 예를 들어 SPI, UART, I2C, 고속 시리얼 인터페이스 방식 등 중 하나 이상이 적용될 수 있고, 병렬 인터페이스 방식은 예를 들어 하버드 아키텍쳐(Havard architecture) 등이 적용될 수 있다. 이외에도, 구조적으로 분리된 디지털 블록(210)과 아날로그 블록(220)이 상호 통신 가능하도록 하는 인터페이스 방식은 다양할 수 있다.
이하, 도 3을 참조하여 디지털 블록(210)과 아날로그 블록(220)에 각각 구비되는 통신 블록(215, 225)에 대해 설명한다. 다만, 각 통신 블록(215, 225)간의 통신을 위해 상대적으로 고속 통신이 가능하고 적은 연결용 라인수가 이용되는 직렬 인터페이스가 이용되는 경우를 예로 들어 설명하기로 한다. 그러나, 이하의 설명을 통해 당업자는 각 통신 블록(215, 225)간의 통신을 위해 병렬 인터페이스가 이용되는 경우에 대해서도 쉽게 이해할 수 있을 것이다.
도 3에 도시된 바와 같이, 각 통신 블록(215, 225)은 직병렬 변환기(Parallel?Serial Converter) 및 송수신기(Tx/Rx)를 포함할 수 있다.
직병렬 변환기는 직렬 인터페이스를 통해 데이터를 전송하기 위해 직렬 데이터로 변환하거나, 수신된 직렬 데이터를 내부 처리 또는 외부 기기로의 전송을 위해 병렬 데이터로 변환하는 기능을 수행한다.
즉, 아날로그 블록(220)에 구비된 통신 블록(225) 내의 직병렬 변환기는 외부 기기로부터 수신한 병렬 데이터를 직렬 데이터로 변환하여 송수신기를 통해 직렬 인터페이스 방식으로 디지털 블록(210)으로 전송한다. 디지털 블록(210)의 직병렬 변환기는 직렬 인터페이스 방식으로 송수신기에 수신된 직렬 데이터를 내부 처리를 위해 병렬 데이터로 변환하여 출력한다.
만일 각 통신 블록(215, 225)간의 통신을 위해 병렬 인터페이스가 이용되는 경우라면 전술한 직병렬 변환기는 생략될 수 있으며, 병렬 인터페이스 방식으로 송수신기간에 데이터 송수신이 이루어질 것이다.
이와 같이, 본 실시예에 따른 프로세서 칩은 디지털 블록(210)과 아날로그 블록(220)이 구조적으로 분리되고, 상호간에 직렬 또는 병렬 인터페이스 방식으로 통신하도록 구성된다.
이때, 디지털 블록(210)과 아날로그 블록(220)간에 통신 방식은 통일된 방식으로 미리 결정된다. 따라서, 도 4의 (a)와 (b)로서 예시된 바와 같이 외부 기기가 통신하기 위한 인터페이스 방식이 무엇이든 각 아날로그 블록(220)과 디지털 블록(210)이 통일화된 방식으로 통신이 가능하므로, 아날로그 블록(220)의 추가 및 교체 등이 용이해지는 장점을 가진다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200 : 프로세서 칩
210 : 디지털 블록
220 : 아날로그 블록
215, 225 : 통신 블록

Claims (7)

  1. 프로세서 칩에 있어서,
    미리 지정된 기능을 수행하는 하나 이상의 기능 블록과 제1 통신 블록을 포함하는 디지털 블록; 및
    상기 기능 블록의 처리를 위해 외부 기기와의 데이터 송수신을 위한 하나 이상의 아날로그 블록을 포함하되,
    상기 디지털 블록과 상기 아날로그 블록은 구조적으로 분리되고, 상기 제1 통신 블록과 상기 아날로그 블록에 포함된 제2 통신 블록 간에 연결된 인터페이스 라인을 통해 상기 디지털 블록과 상기 아날로그 블록이 통신하며, 상기 기능 블록은 상기 제1 통신 블록 및 상기 제2 통신 블록을 통해 상기 외부 기기로부터 처리할 데이터를 제공받는 것을 특징으로 하는 프로세서 칩.
  2. 제1항에 있어서,
    상기 아날로그 블록은 인터페이스(interface) 수단, 비디오용 신호 변환기, 오디오용 신호 변환기 및 RF 프론트엔드(Radio Frequency Front End) 중 하나 이상을 각각 포함하는 것을 특징으로 하는 프로세서 칩.
  3. 제1항에 있어서,
    상기 디지털 블록과 상기 아날로그 블록은 구조적으로 분리되도록 하기 위해 독립된 실리콘 다이에 각각 형성되는 것을 특징으로 하는 프로세서 칩.
  4. 제1항에 있어서,
    상기 디지털 블록의 제1 통신 블록과 상기 아날로그 블록의 제2 통신 블록 간에 연결된 인터페이스 라인은 직렬 인터페이스(serial interface)인 것을 특징으로 하는 프로세서 칩.
  5. 제4항에 있어서,
    상기 직렬 인터페이스를 이용한 통신을 위해, 상기 제1 통신 블록과 상기 제2 통신 블록은 각각 직병렬 변환기(parallel-serial converter)를 구비하는 것을 특징으로 하는 프로세서 칩.
  6. 제1항에 있어서,
    상기 디지털 블록의 제1 통신 블록과 상기 아날로그 블록의 제2 통신 블록 간에 연결된 인터페이스 라인은 병렬 인터페이스(parallel interface)인 것을 특징으로 하는 프로세서 칩.
  7. 제1항에 있어서,
    상기 디지털 블록은 이미지 센서로부터 입력되는 영상 정보를 처리하기 위한 ISP(Image Signal Processor) 블록, 영상 정보의 크기 조절을 위한 스케일러(scaler)블록, 그래픽 처리 속도를 증진시키기 위한 그래픽 가속기(Graphic Accelerator) 블록, 영상 정보의 인코딩 또는 디코딩을 수행하기 위한 코덱(codec) 블록 중 하나 이상의 기능 블록을 포함하는 것을 특징으로 하는 프로세서 칩.
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