JP2535093B2 - 通信切替素子 - Google Patents

通信切替素子

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JP2535093B2
JP2535093B2 JP21358290A JP21358290A JP2535093B2 JP 2535093 B2 JP2535093 B2 JP 2535093B2 JP 21358290 A JP21358290 A JP 21358290A JP 21358290 A JP21358290 A JP 21358290A JP 2535093 B2 JP2535093 B2 JP 2535093B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、Ｘ及びＹがそれぞれ数を表わし、両者が
同時に１になることがないものとするとき、Ｘ個の入力
端子とＹ個の出力端子とを有し、各入力端子から少なく
とも１個の出力端子にサブセルに分解可能なセルを転送
する通信切替素子に関する。
［従来の技術］ 従来の切替素子は、見出しを有するメモリ記憶位置を
複数個有するバッファメモリと、入力端子に入力される
分明なサブセルをメモリ記憶位置に書き込む手段と、サ
ブセルのメモリ記憶位置の見出しを記憶する記憶手段
と、記憶手段の制御の下にバッファメモリからサブセル
を読み出して、読み出したサブセルを出力に供給する手
段とを具備した構成となっている。
［発明が解決しようとする課題］ サブセルに分割されているセルや、サブパケットに分
割されているパケットに用いられるこのような通信切替
素子は、公開された欧州特許出願第EP ０ 301 943−
A1号により既に公知である。この公知の素子では、各セ
ルの先頭のサブセルだけが当接セルを構成する全サブセ
ルの出力先に関する情報を有していて、記憶手段が各セ
ルのメモリ記憶位置見出し又は先頭のサブセルのみを記
憶する先入れ先出し（FIFO）キューメモリを出力端子毎
に有している。記憶された各見出しは、先頭のサブセル
の属するセルの長さ、即ち、セルを構成するサブセルの
数に関する情報を有している。この数に関する情報は、
先頭のサブセルに対応した見出しが記憶手段に記憶され
るときには既に明示されていなければならないものであ
り、先頭のサブセルにも含まれていて、切替素子の出力
端子側でセルを再構成する際に用いられる。このこと
は、一つのセルを構成するサブセルの数が実際上は制約
を受けることを意味している。例えば、セルの長さを２
進数で示すために先頭のサブセル内に４ビット分取って
置くと、このセルは16個以下の数のサブセルでしか構成
することができない。
ところで、ボストンで1989年６月11日から14日にかけ
て開かれた1989年度ICC会議の会報の118ページ乃至122
ページに記載されているH.Kuwahara et alによる記事
「ATM交換用共有バッファメモリスイッチ（Ａ shared
buffer memory switch for an ATM exchang
e）」もメモリ記憶位置見出し又はアドレスの連結され
たリストを用いた通信切替素子を開示している。この公
知の切替素子では、連結された各リストは同一の出力端
子に転送されるセルの総べてのメモリ記憶位置アドレス
を示している。しかしながら、この公知の切替素子は各
セルの全サブセルを取り扱うものではない。セルの出力
先に関する情報を有しているのは、たった一つのサブセ
ル、例えば、先頭のサブセルだけである。
前記欧州特許出願に開示されている通信切替素子で
は、各入力端子はバッファメモリの専用メモリ記憶位置
の数に関連付けられている。例えば、最初の入力端子は
見出し１、９、17、25…を有するメモリ記憶位置に関連
付けられている。即ち、セル損失を最小にするために、
バッファメモリのサイズを最悪の場合の通信負荷に合わ
せている。従って、切替素子の入力端子数及び切り替え
られるセルの長さが増大すると、バッファメモリのサイ
ズが増大する。
また、前記欧州特許出願に開示されている通信切替素
子では、全入力端子が書き込み手段により次々に順番に
選択される。これによりサブセルは入力された順に書き
込み手段によってバッファメモリの連結したメモリ記憶
位置に書き込まれる。このことは、入力端子にサブセル
が入力されない時でも、対応するメモリ記憶位置が保留
されることを意味する。従って、バッファメモリを有効
に活用することができないものである。
ところで、公開された欧州特許出願第EP ０ 300 8
76−A1号にもバッファメモリを使用することのできるメ
モリ記憶位置のアドレスをセルの書き込みに用いるため
に第２の記憶手段を有している通信切替素子が開示され
ている。
しかしながら、この公知の切替素子は専用か否かには
関係なく分明なメモリ記憶位置に書き込まれるサブセル
に分割されたセルのサブセルを取り扱うことがないもの
である。
この発明は、前述のような点に鑑みて成されたもの
で、先頭のサブセルにセルの長さを示す情報を含ませる
必要がなく、しかもセルを構成するサブセルの数に制限
のない通信切替素子を提供することを目的とする。
またこの発明は、セル損失が最小でありながら、バッ
ファメモリのサイズが小さくて済む通信切替素子を提供
することを別の目的とする。
更にこの発明は、バッファメモリを最適に使用する通
信切替素子を提供することを更なる目的とする。
加えてこの発明は、切替素子が専用か否かには関係な
く分明なメモリ記憶位置に書き込まれるサブセルに分割
されたセルのサブセルを取り扱うことのできる通信切替
素子を提供することを目的とする。
またこの発明は、あるセルに関連したサブセルと当該
セルに関連していないサブセルとのあらゆる順番の繋が
りを検出して、当該セルの最後尾又は先頭のサブセルを
識別することのできる可変長通信メッセージ転送方法を
提供することを目的とする。
更にまたこの発明は、最初のセルに関連したサブセル
と第２のセルに関連した先頭又は最後尾のサブセルとの
間に両者以外のサブセルのないあらゆる順番の繋がりを
検出して、最初のセルの最後尾又は先頭のサブセルを識
別することのできる可変長通信メッセージ転送方法を提
供することを目的とする。
［課題を解決するための手段］ 即ちこの発明は、Ｘ及びＹがそれぞれ数を表わし、両
者が同時に１になることがないものとするとき、Ｘ個の
入力端子（I1−IX）とＹ個の出力端子（O1−OY）とを有
し、各入力端子から少なくとも１個の出力端子にサブセ
ル（FSC、ISC、LSC）に分割されているセルを転送する
通信切替素子において、 見出し（Ｋ）を有するメモリ記憶位置を複数個（Ｃ
個）有するバッファメモリ（BM）と、 入力端子に入力される分明なサブセルをメモリ記憶位
置に書き込む手段と、 サブセルのメモリ記憶位置の見出しを記憶する第１の
記憶手段（BQ1−BQY、SLM）と、 記憶手段の制御の下にバッファメモリからサブセルを
読み出して、読み出したサブセルを出力端子に供給する
手段とを具備し、 前記セルの各々のために前記第１の記憶手段（BQ1−B
QY、SLM）は、見出しグループの形態で前記サブセルの
メモリ記憶位置の見出し（Ｋ）を記憶し、各見出しグル
ープは前記メモリ記憶位置の見出し（Ｋ）の連結された
リストを備えることを特徴とする。
［作用］ この発明の切替素子は、Ｘ個の入力端子とＹ個の出力
端子との間のセルの転送に用いられる。セルは幾つかの
サブセルに分割されている。セルの出力先に関する情報
は先頭のサブセルのみが有している。この切替素子は、
見出しを有するメモリ記憶位置を複数個有するバッファ
メモリと、サブセルの格納に使用可能なメモリ記憶位置
を提供し、サブセルにより使用されたメモリ記憶位置の
アドレスを連結されたリストの形態で記憶するメモリー
管理手段とを具備している。なお、連結される各リスト
は各セルに対応している。
［実施例］ この発明はバッファメモリ管理手段を有する通信切替
素子に関する。この通信切替素子は、バッファメモリが
Ｘ個の入力端子とＹ個の出力端子により完全に共有され
ていて、バッファメモリ管理手段の制御により、書き込
み手段がサブセルをバッファメモリの使用可能ないずれ
かのメモリ記憶位置に書き込み、読み出し手段がセルに
関するサブセルの書き込まれているメモリ記憶位置見出
しの機能に従ってセルを再構成する。そして、このバッ
ファメモリ管理手段は記憶手段を有していることを特徴
としている。
また、この発明は、先頭又は最後尾のサブセルをその
他のサブセルから区別するサブセルヘッダを有したサブ
セルに分割されているセルを用いた可変長通信メッセー
ジの転送方法にも関連しているものである。
以下、図面を参照してこの発明の実施例を詳細に説明
する。
なお、図面では一本の線で接続関係を示しているが、
実際には複数本の線で接続されていることに注意された
い。また、制御回路あ以下の説明により明らかなのでこ
こでは図示していない。
Ｘ本の入力端子I1−IX及びＹ本の出力端子O1−OY
（Ｘ、Ｙは同時に１に等しくなることはない）を有する
この通信切替素子は、可変長のセル又はパケットにまと
められたデジタル信号の切り替えに用いられる。このよ
うなセルは、例えば、第４図に示すように長さの等しい
一連のサブセルFSC、ISC、…、LSCにより構成されてい
る。各サブセルは、例えば、162ビット＝２ビット＋20
バイト長である。各サブセルはサブセル制御ヘッダSCH
（２ビット）とデータブロックDB1−DBsとから成り、先
頭のサブセルFSCはこの他に同一セル内の全サブセルを
どの出力（O1−OY）に転送するかを切替素子に決めさせ
る経路データRTを有するセル制御ヘッダCCHを更に具備
している。以下の説明では、各サブセル制御ヘッダSCH
は、当接サブセルが先頭のサブセルFSC。中間のサブセ
ルISC、又は最後尾のサブセルLSCのいずれであるかを示
す明瞭なバイナリー値11、00、又は01のいずれかを必ず
有しているものとする。
中間のサブセルLSCはサブセル制御ヘッダ（SCH）及び
20バイトのデータブロック（DB2乃至DBs−１のいずれ
か）のみを有している。ところで、セル制御ヘッダCCH
は20バイトの一部なので、先頭のサブセルFSCに含まれ
ているデータブロックDB1は短い。最後尾のサブセルは
可変長セルがサブセルへ分解された際に残ったデータの
分量に応じて未使用ビットUNSDを有している場合があ
り、有効データブロックDB1乃至DBsの長さ、又は未使用
ビットUNSDの数のいずれかを直接に又はコード化してセ
ル制御ヘッダCCH内に表示してもよい。
公開されている国際特許出願第WO 88/07293号により
既に公知のように、セルはサブセルに分割されており、
分割されている各サブセルは先頭のサブセルか、中間の
サブセルか、又は最後尾のサブセルかを表示するサブセ
ルヘッダSCHを有している。しかしながら、サブセル制
御ヘッダSCH及びデータブロックDB1−DBsの他に、サブ
セルはネットワークに通じるスロットの転送を制御する
アクセス制御フィールドと、同一のセルに属する全サブ
セルを論理的に関連付けて、サブセルを再結合すること
により元のセルを再構成することを可能とするソース特
定フィールドとを有している。
第１図に示す切替素子の入力端子I1−IXは、直並列変
換回路SP1−SPX及びラッチ回路IL1−ILXの縦続接続を介
してマルチプレクサ回路MXの対応するデータ入力端子に
接続されている。マルチプレクサMXのデータ出力端子
は、RAMバッファメモリBMのデータ入力端子にCIで接続
されている。このマルチプレクサMXの選択入力端子XI
は、入力クロック回路XCに制御され、１回のサブセル期
間で、Ｘ個のマルチプレクサ入力端子を総べてマルチプ
レクサ出力端子にCIで次々に接続することができる。サ
ブセル期間は直並列変換回路SP1−SPXがサブセル１個を
受信する期間である。
バッファメモリBMは完全に共有されていて、そのデー
タ出力端子はデマルチプレクサDXのデータ入力端子に接
続されている。デマルチプレクサDXのＹ個のデータ出力
端子はＹ個の並直列変換回路PS1−PSYを介して対応する
出力端子O1−OYに接続されている。デマルチプレクサDX
の選択入力端子YJは、出力クロック回路YCにより制御さ
れて、１個のサブセル期間で、Ｙ個のデマルチプレクサ
出力端子をデマルチプレクサ入力端子に次々に接続す
る。
サブセルが162ビット長であり、その入力及び出力が
共に50メガビット／秒の同一ビットレートであるとき、
１個のサブセル期間は162/50＝3.24マイクロセカンドに
等しい。
例えば、切替素子がＸ＝16個の入力端子及びＹ＝16個
の出力端子を有しているとき、3.24マイクロセカンドの
サブセル期間にバッファメモリに対して書き込み動作を
16回、読み込み動作を16回、即ち、両者合わせて合計32
回の動作をしなければならない。従って、各読み書き動
作は3.24/32＝101.25ナノセカンドで実行しなければな
らない。
一方、Ｘ＝16、Ｙ＝32の場合には、同一のサブセル期
間内に48回の動作をしなければならない。即ち、各読み
書き動作は3.24/48＝67.50ナノセカンドで実行しなけれ
ばならない。
バッファメモリBMはＣ個の、例えば、512個の、バッ
ファ又はメモリ記憶位置に分割される。各バッフアァー
メモリは、例えば、162ビットのサブセルを格納するこ
とができ、アドレス入力端子AC及び読み書き選択入力端
子RWを有している。アドレス入力端子AC及び読み書き選
択入力端子はバッファメモリ管理ユニットBMMUの同一名
称の出力端子に接続されている。
切替素子はマルチプレクサMXのデータ出力端子にCIで
接続されているサブセル論理SL及び経路論理RLを有して
いる。
サブセル論理SLは、各サブセルのサブセル制御ヘッダ
SCHの検出及びチェックをして、サブセルが最後尾のサ
ブセルLSCであるか、先頭のサブセルFSCであるか、ある
いは先頭のサブセルではないかに従って、作動出力信号
LS、FO又はNFを提供する検出器である。
経路論理RLは、先頭のサブセルFSCのセル制御ヘッダC
CHの経路データRTに分析して、RTの関数である作動出力
信号RA又はRCを提供する。より詳しく言えば、信号RAは
サブセルの転送先である出力O1−OYを１個以上識別し、
信号RCはこれらの選択出力の数を表示する。即ち、点か
ら点への転送は１、点から多数の点への転送は１より大
である。経路データRTの種類、及び経路論理RLにより実
施されて出力信号RA及びRCを生成する関連分析工程は、
使用した経路に対応している。セル制御ヘッダCCHは、
例えば、経路データとしてＹビットを有している。これ
らのビットの各々は、セルの転送先である出力O1−OYに
対応している。
バッファメモリ管理ユニットBMMUは、SLの出力LS、F
0、NF、及びRLのRA、RC、及びXCのXI、及びYCのYJに接
続されていて、メモリBMのバッファの使用状況を管理す
る。管理ユニットはバッファが使用されているときには
使用中である旨を示し、使用されていないときには使用
可能である旨を示す。入力に供給される信号の制御の下
に、管理ユニットは読み書き選択信号RWを介してバッフ
ァメモリBMの書き込み及び読み込み動作を制御し、同一
セルにおけるサブセルのバッファメモリアドレス相互に
繋ぐ連結リストを蓄積する。このリストにより、同一セ
ルにおける各サブセルをバッファメモリBMの任意の記憶
位置に書き込んでも、入力端子I1−IXに印加された順番
に同一の出力端子O1−OYに供給することが可能となる。
以上に述べた切替素子の動作の概略は以下の通りであ
る。第４図に示すような可変長セルのサブセルが入力端
子I1−IXのいずれか一つ、例えば、I1に印加されると、
対応する直並列変換回路SP1により受信される。この変
換回路SP1から得られたサブセルのパラレルバージョン
が対応するラッチ回路IL1に転送され、その後、マルチ
プレクサMXに供給される。入力クロック回路XCにより同
様の名称の入力に供給される制御信号XIの制御の下に、
サブセルはこの入力端子I1に対応したある瞬間にバッフ
ァメモリBM、サブセル論理SL、及び経路論理RLの各デー
タ入力CIに供給される。ここで、サブセルが先頭のサブ
セルFSCであるのか、最後尾のサブセルLSCであるのか、
あるいは先頭のサブセルではないのかが判定され、この
サブセル及び同一セルに属する後続のサブセルをこのセ
ルのどの出力O1−OYに供給すべきであるかが判定され
る。この結果生じる出力信号FO、LS、NF、RA、RCは、バ
ッファメモリ管理ユニットBMMUに供給される。
クロック信号XIの制御の下に、ユニットBMMUは使用可
能なバッファのアドレス、例えば、Ｋをバッファメモリ
BMのアドレス入力ACに提供する。その結果、バッファメ
モリBMのデータ入力CIに供給されたサブセルはアドレス
Ｋを有するバッファに書き込まれる。このアドレスＫが
使用中になり、同一セルの既に受信した全サブセルのア
ドレスの連結リストに付け加えられる（信号FO、NF、L
S、RA、RCはここで用いられる）。このリストでは、ア
ドレスの順番はセルのサブセルの順番と同じである。
読取動作中、類似した名称の入力に出力クロック回路
YCにより提供されるクロック信号YJの制御の下で、サブ
セルのアドレスはバッファメモリBMのアドレス入力ACに
供給される。また、このバッファに含まれているサブセ
ルは読み取られてバッファメモリBMのデータ出力に転送
される。サブセルのアドセルはそこからデマルチプレク
サDXを介して出力、即ち、信号RAにより初期に表示され
ていた出力の一つに供給される。
次に第２図について説明する。第２図は第１図のバッ
ファメモリ管理ユニットBMMUをより詳細に示している。
既に述べたように、このバッファメモリ管理ユニット
BMMUは、入力LS、F0、NF、RA、RC、XI、及びYJ、並びに
出力AC及びRWを有している。バッファメモリ管理ユニッ
トBMMUは、使用可能なメモリ位置管理回路FMLMC及び使
用中のメモリ位置管理回路BAMCとを有している。
ユニットBMMUの回路FMLMCは使用可能バッファキュー
メモリFQにより構成されている。使用可能バッファキュ
ーメモリFQは、先入れ先出し（FIFO）キューメモリであ
り、メモリBMの使用可能な全バッファのアドレスを格納
している。FMLMCは入力端子QIと、出力端子QOと、制御
端子QC及びRWとを有している。
ユニットBMMUの回路BAMCは、読み書き制御回路RWCC、
入力メモリIM、出力メモリOM、セル管理メモリ、サブセ
ル連結メモリSLM、アドレスセレクタAS、連結セレクタS
P、減分器DC、カウントセレクタCS、最後尾サブセルセ
レクタSS、分配器BI、マルチプレクサBOを有している。
読み書き制御回路RWCCはクロック信号XI及びYJにより
制御されて、各サブセル期間中にサブセルをバッファメ
モリBMに書き込むＸ回の第１インターバルと、このバッ
ファメモリBMからサブセルを読み取るＹ回の第２インタ
ーバルとを規定する読み書き選択信号RWを提供する。読
み書き選択信号RWは、読み書き相と書き込み相とが連続
している第１インターバル毎に活動が停止し、２回の読
み込み相と１回の書き込み相とからなる第２インターバ
ル毎に活動化される。
入力メモリIMはＸ個の入力端子I1−IXの各々に割り当
てられたＸ個の記憶位置を有している。各記憶位置は、
サブセル用にバッファメモリアドレスＫ、信号RC、信号
LSを記憶する部分LCB、LC、Ｂから成る。
出力メモリOMはＹ個の出力端子O1−OYの各々に割り当
てられたＹ個の記憶位置を有している。各記憶位置は、
出力端子O1−OYに転送されるサブセルのバッファメモリ
アドレスＫの記憶に用いられる。
セル管理メモリは、出力端子O1−OYに割り当てられ
て、セルの先頭のサブセルFSCのバッファメモリアドレ
スの記憶に用いられる複数のFIFO又はセル管理キューメ
モリBQ1−BQYにより構成されている。
サブセル連結メモリSLMは、バッファメモリBMのＣ個
のバッファに対応したＣ個の記憶位置を有している。各
記憶位置は、同一セル内の次のサブセルのバッファメモ
リアドレスＫ、信号RC、信号LSを記憶する部分NCB、N
C、Ｌを各サブセル用に有している。以下に詳細に述べ
るように、NCBのアドレスは連結されたリストの形態で
記憶される。
ユニットBMMUを構成する諸々の回路は、第２図に示す
ように相互に連続されている。接続関係はユニットBMMU
の動作に関する以下の説明により明らかになる。
説明を簡単にするために、切替素子は入力端子及び出
力端子が同数（Ｘ＝Ｙ）で、しかも同一ビットレートで
作動するものと仮定する。この場合、読み書き制御回路
RWCCは、読み書き選択信号RWが作動しなくなり（バッフ
ァメモリ書き込みインターバル）、書き込み相が後に続
く読み込み相により構成されるＸ回の第１インターバ
ル、及び信号RWが作動し（バッファメモリ読み込みイン
ターバル）、１回の書き込み相が後に続く２回の連続読
み込み相により構成されるＹ（＝Ｘ）回の第２インター
バルの両者を１回のサブセル期間で定義しなければなら
ない。更に、Ｘ＝Ｙなので、制御回路RWCCは第１インタ
ーバル及び第２インターバルをそれぞれ一つずつ交互に
定義する。
以下では、説明を簡単にするために、３個の連続した
サブセルFSC、ISC、LSCから成るセルの処理を例に挙げ
る。これらのサブセルは次々に切替素子の入力端子I1に
印加されて、切替素子の両出力端子O1及びOYに転送され
るものと仮定する。即ち、このセルでは、１点から多点
へ転送する必要がある。
先頭のサブセルFSC、第２又は中間のサブセルISC、及
び第３又は最後尾のサブセルLSCの処理を、１回の第１
インターバル（書き込み）、出力端子O1用の第２インタ
ーバル（読み込み）、及び出力端子OY用の第２インター
バル（読み込み）に別けて連続的に説明する。即ち、サ
ブセルFSC、ISC、LSCの各々は、入力端子I1に入力され
た順に、サブセル期間中にバッファメモリBMに書き込ま
れるか、そこから読み出される。
1.第１インターバル（書き込み） 既に述べたように、読み書き選択信号RWはこの第１イ
ンターバルで非活動化されて、バッファメモリBMで書き
込み動作が進行中である旨を表示する。
1.1.先頭のサブセル（FSC） 先頭のサブセルFSCが入力端子I1から回路SP1及びIL1
を介してマルチプレクサMXの対応する入力に最初に転送
される。その後、サブセル期間中に入力端子I1を選択し
たクロック信号XIにより規定される第１インターバルの
前記読み書き両相の期間中に以下の動作が実行される。
1.1.a.読み込み相 クロック信号XIの制御の下に、先頭のサブセルFSCはM
Xのマルチプレクサ入力からバッファメモリBMの入力C
I、サブセル論理SLの入力CI、及び経路論理RLの入力CI
へ転送される。その結果、サブセル論理及び経路論理は
次の制御信号を出力する。
FO＝１、先頭のサブセルである。
NF＝０、先頭のサブセルである。
LS＝０、先頭のサブセルであり、最後尾のサブセルでは
ない。
RA ： セル及びセルの先頭のサブセルFSCの転送先で
ある出力端子O1及びOYに関連した２個のセル管理キュー
メモリ、即ち、BQ1及びBQYのアドレスを示す。
RC＝２ セルは２つの出力端子O1及びOYに転送されなけ
ればならない。
各制御信号はクロック信号XI及びYJと共にバッファメ
モリ管理ユニットBMMUの同じ名称の入力端子に印加され
る。制御信号FOは分配器BIを作動させ、制御信号NFはメ
モリSLMの部分NCBの作動を抑止する。制御信号RCは入力
メモリIMの部分LCに、制御信号LSは入力メモリIMの部分
Ｂにそれぞれ印加される。
これに対してXI及びYJは次の効果を有する。即ち、回
路RWCCにより生成される非活動選択信号RWの働きによ
り、使用可能なバッファキューメモリFQの読み出しが行
われ、セレクタASがFQをバッファメモリBMのアドレス入
力ACに、セレクタSPがIM（LCB）をメモリSLMのアドレス
入力に、セレクタCSがIM（LC）をメモリSLMの部分NCに
それぞれ印加する。
使用可能なバッファキューメモリFQが読み出される
と、使用可能なバッファメモリアドレス、例えば、A1が
書き込み可能なアドレスセレクタASを介してアドレス入
力ACに供給され、メモリIM（LCB）、SLM（NCB）及び活
性化された分配器BIに供給される。
また、前回に入力端子I1に受信されて入力メモリIM
（LCB、LC、Ｂ）に記憶された前回のサブセルに属する
データが読み出されて、LCBのデータがセレクタSPを介
してメモリSLMのアドレス入力に、LCのデータがセレク
タCSを介してメモリSLMの部分NCに、そしてＢのデータ
がメモリSLMの部分Ｌにそれぞれ転送される。しかしな
がら、この動作は先頭のサブセルFSCには関連していな
いのでここでは考慮しない。
1.1.b.書き込み相 先頭のサブセルFSCが、アドレス入力ACに供給された
アドレスA1を有するバッファメモリBMのバッファに効率
よく書き込まれ、このバッファは使用中に変更される。
先頭のサブセルFSCに関連したデータA1、２（＝RC）
及び１（＝LS）が、クロック信号により指名され、入力
I1に対応した入力メモリIMの記憶位置の部分LCB、LC、
Ｂに書き込まれる。
活性化された分配器BIを介して使用中のバッファのア
ドレスA1がセル管理キューメモリBQ1及びBQYの両者に転
送される。
このように先頭のサブセルFSCを記憶する使用可能な
バッファを用いて、アドレスA1を１個以上のセル管理キ
ューメモリ（BQ1−BQY）に記憶することにより、このバ
ッファは使用中になる。
1.2.第２又は中間のサブセル（ISC） 第２のサブセルISCは先頭のサブセルFSCと同じように
処理される。動作は以下の通りである。
1.2.a.読み出し相 この場合に提供される制御信号は、FO＝０及びNF＝１
という点で、先頭のサブセルFSCの制御信号とは異な
る。従って、バッファメモリ管理ユニットBMMUでは、分
配器BIの動作が抑止され、メモリSLMの部分NCBが書き込
み可能となる。その結果、使用可能なバッフキューメモ
リFQは、別の使用可能なバッファアドレス、例えば、A2
を提供する。別の使用可能なバッファアドレスであるA2
は、書き込み可能なアドレスセレクタASを介してアドレ
ス入力ACと、メモリIM（LCB）及びSLM（NCB）と、抑止
された分配器BIとに供給される。入力メモリIMの部分LC
B、LC、Ｂに記憶されていて先頭のサブセルに関連して
いるデータA1、２、０が読み出されて、活性化されたセ
レクタSPを介してメモリSLMのアドレス入力に、活性化
されたセレクタCSを介してメモリセルSLMの部分NCに、
及びSLMの部分Ｌにそれぞれ印加される。
1.2.b.書き込み相 この相では、第２のサブセルISCが、アドレス入力AC
に提供されたアドレスA2を有するメモリBMのバッファに
効率よく書き込まれる。
更に、クロック信号XIにより指示され、入力I1に対応
したデータA2、２（＝RC）、０（＝LS）が入力メモリIM
の記憶位置の部分LCB、LC、及びＢに書き込まれる。
同一データA2、２、０が、アドレスA1を有するメモリ
SLMの記憶位置の部分NCB、NC及びＬに書き込まれる。
このようにして、第２のサブセルISCのバッファメモ
リアドレスA2がメモリSLMに記憶され、連結されたリス
ト内の先頭のサブセルFSCのバッファメモリアドレスA1
に連結される。
1.3.第３又は最後尾のサブセル（LSC） 第３のサブセルLSCは、今検討した第２のサブセルISC
と同一の方法で処理され、その後次の動作が実施され
る。
1.3.a.読み出し相 この場合に提供される制御信号は第２のサブセルの制
御信号とは異なり、LS＝１である、使用可能なバッファ
キューメモリFQは、別の使用可能なバッファアドレス、
例えば、A3を供給する。別の使用可能なバッファアドレ
スA3は、アドレス入力AC、メモリIM（LCB）及びSLM（NC
B）、並びに抑制されている分配器BIに供給される。入
力メモリIMの部分LCB、LC、Ｂに記憶されている、第２
のサブセルISCに属するデータA2、２、０が読み出され
て、メモリSLM、メモリSLMの部分NC、SLMの部分Ｌに印
加される。
1.3.b.書き込み相 第３のサブセルが、アドレスA3を有するメモリBMのバ
ッファに書き込まれる。
データA3、２、１が、クロック信号XIにより指示さ
れ、入力I1に対応する入力メモリIMの記憶位置の部分LC
B、LC、Ｂに書き込まれる。
データA3、２、０が、アドレスA2を有するメモリSLM
の記憶位置の部分NCB、NC、Ｌに書き込まれる。
次のサブセル期間に、より詳しく言えば、次のサブセ
ル期間の入力I1のための第１インターバルで、クロック
信号XIにより指定された入力メモリIMの記憶位置LC及び
Ｂに記憶されているデータが、アドレスA3での記憶位置
NC及びＬに応じてサブセル連結メモリSLMに転送され
る。
第３のサブセル期間が終了すると次の動作が続く。
両セルセグメントキューメモリBQ1及びBQYが、第１の
セルFSCのバッファメモリアドレスA1を記憶する。
入力メモリIMは最後尾のサブセルLSCの情報A3、２、
１を記憶する。
サブセル連結メモリSLMは次の連結されたリストを記
憶する。
SLMのアドレス SLMの内容 A1 A2,2,0 A2 A3,2,0 A3 ＊ ,2,1 ＊は重要なデータである。
2.出力O1用の第２インターバル（読み出し） 先に述べたように、この第２インターバルで読み書き
選択信号RWが作動して、バッファメモリBMが読み出し動
作中であることを表示する。
以下の説明では、セル管理キューメモリBQ1に記憶さ
れているアドレスA1が選択されてから、アドレスA1がセ
ル管理キューメモリBQYに記憶されるものと仮定してい
る。
サブセル連結メモリSLM内に連結リストが存在してい
ることにより、マルチプレクサB0でセル管理キューメモ
リBQ1に対応する入力を選択する出力クロック信号YJの
制御の下で、対応する第２インターバルの最中に、バッ
ファメモリBMのアドレスA1、A2、A3に記憶されている３
個のサブセルFSC、ISC、LSCがバッファメモリBMに格納
されている順に１サブセル期間に読み出される。これら
のサブセルは、活性化されたマルチプレクサDXの出力及
び変換回路PSIを介して出力端子O1に供給される。
2.1.先頭のサブセル（FSC） アドレスA1がセル管理キューメモリBQ1に記憶されて
いる先頭のサブセル（FSC）の読み出しには、このアド
レスA1が既にクロック信号YJにより指示され、出力端子
O1に対応する記憶位置WCBの出力メモリOMに転送されて
いるものと仮定する。この転送動作はここでは詳細には
考慮しないが、以下の説明から明らかである。
2.1.a.最初の読み出し相 回路RWCCにより生成されて活性化された選択信号RW
は、制御信号QCの非活動時に、即ち、QC＝０の時に、同
様の名称の端子で使用可能なバッファキューメモリFQに
書き込むことを可能にし、セレクタAS、SP、CSがデータ
を出力メモリOM（WCB）及び減分器DCからバッファメモ
リBMのアドレス入力AC、メモリSLMのアドレス入力、メ
モリSLMの部分NCに供給する。
先頭のサブセルFSCのアドレスA1は出力メモリOMの記
憶位置WCBから読み出し可能アドレスセレクタASを介し
てバッファメモリBMのアドレス入力ACへ転送され、活動
化されたセレクタSPを介してサブセル連結メモリSLMの
アドレス入力へ転送され、使用可能なメモリの記憶位置
管理回路FMLMCの入力端子QIへ転送される。
2.1.b.第２の読み出し相 先頭のサブセルFSCが、アドレスA1を有するバッファ
メモリBMのバッファから効率よく読み出されて、マルチ
プレクサDX及び並直列変換回路PS1を介して出力端子O1
に転送される。
アドレスA1により指示されたメモリSLMの記憶位置の
部分NCB、NC、Ｌに記憶されているデータA2,2,0が活性
化されたセレクタSSを介して出力メモリOMに転送される
と共に、減分器DC及びセレクタSSの制御端子にも転送さ
れる。アドレスA2が供給されるセレクタSSの入力は、メ
モリSLMの部分Ｌからの信号により活性化される。信号
の内容は０である。減分器DCの出力の値である制御信号
QCは０ではなく１なので、この信号QCは活性化され、ア
ドレスA1が使用可能なバッファキューメモリFQに記憶さ
れることが阻止される。更に、この値１は活性化された
セレクタCSを介してメモリセルSLMの部分NCにも供給さ
れる。
2.1.c.書き込み相 出力メモリOMに供給されたアドレスA2が、クロック信
号YJの指示により出力端子O1に対応した出力メモリOMの
記憶位置WCBに記憶される。
メモリSLMの部分NCに供給された値１がアドレスA1に
より指示された記憶位置に記憶される。メモリSLMのこ
の記憶位置は今や情報A2,1,0を有している。
2.2.第２又は中間のサブセル（ISC） 第２のサブセルISCの読み出し動作は先頭のサブセルF
SCの読み出し動作と僅かに相違するだけである。即ち、
クロック信号JYの指示により出力端子O1に対応する出力
メモリOMの記憶位置WCBに今記憶されているアドレス
は、A1ではなくA2である。
2.2.a.最初の読み出し相 第２のサブセルISCのアドレスA2は出力メモリOMの記
憶位置WCBから読み出しが可能になったアドレスセレク
タASを介してバッファメモリBMのアドレス入力ACに転送
されると共に、活性化されたセレクタSPを介してサブセ
ル連結メモリSLMのアドレスポインターに転送され、使
用可能メモリ記憶位置管理回路FMLMCの入力端子QIにも
転送される。
2.2.b.第２の読み出し相 第２のサブセルISCがアドレスA2を有するバッファメ
モリBMのバッファから読み出されて、デマルチプレクサ
DX及び変換回路PS1を介して出力端子O1に転送される。
アドレスA2により指示されたメモリSLMの記憶位置の
部分NCB、NC、Ｌに記憶されているデータA3,2,0は、活
性化されたセレクタSSを介して出力メモリOMに転送され
ると共に、減分器DC及びセレクタSSの制御端子にも転送
される。アドレスA3が供給されるセレクタSSの入力は、
メモリSLMの部分Ｌからの０に等しい信号によりまだ活
性化されている。減分器DCの出力の値、従って信号QCが
まだ（１であり）０に等しくないので、信号QCはアドレ
スA2が使用可能なメモリ記憶位置管理回路FMLMCに記憶
されることを阻止する。更に、この値１は活性化された
セレクタCSを介してメモリSLMの部分NCに供給される。
2.2.c.書き込み相 出力メモリOMに供給されたアドレスA3は、クロック信
号YJにより指示された出力メモリOMの記憶位置WCBに記
憶される。
メモリSLMの部分NCに供給された値１は、アドレスA2
により指示されたメモリSLMの記憶位置に記憶される。
アドレスA2により指示されたメモリSLMのこの記憶位置
は、今やA3,1,0を有している。
2.3.第３又は最後尾のサブセル（LSC） 第３又は最後尾のサブセルLSCの読み出し動作は、先
頭のサブセルFSC及び第２のサブセルISCの読み出し動作
とは僅かに相違する。即ち、クロック信号YJにより指示
され、出力端子O1に対応する出力メモリOMの記憶位置WC
Bに今記憶されているアドレスはA3であり、アドレスA3
でメモリSLMの部分Ｌに記憶されている信号は１であ
る。
2.3.a.最初の読み出し相 最後尾のサブセルLSCのアドレスA3は出力メモリOMの
記憶位置WCBからバッファメモリBMのアドレス入力ACに
転送され、サブセル連結メモリSLMのアドレスポインタ
ーに転送され、入力端子QIに転送される。
2.3.b.第２の読み出し相 最後尾のサブセルLSCがアドレスA3を有するメモリBM
のバッファから読み出されて、出力端子O1に転送され
る。
アドレスA3により指示されたメモリSLMの記憶位置の
部分NCB、NC、Ｌに記憶されているデータ＊,2,1がセレ
クタSS、減分器DC、セレクタSSの制御端子に転送され
る。しかしながら、SSの制御端子の信号（Ｌ）は現在で
は１なので、データ＊が印加された入力ではなくてこの
セレクタSSの別の入力が活性化される。SSのこの別の入
力では、セル管理キューメモリBQ1に記憶されている次
の先頭のサブセルのアドレスが、活性化されたマルチプ
レクサB0を介して供給される。その結果、次の先頭のサ
ブセルのアドレスが出力メモリOMに印加される。減分器
DCの出力の値がまだ０に等しくないので（１なので）、
この値１が回路FMLMCの制御端子QCに印加される。これ
により、アドレスA3の格納がまだ阻止されている。この
値１はメモリSLMの部分NCにも印加される。
2.3.c.書き込み相 出力メモリOMに供給された次の先頭のサブセルのアド
レスは、クロック信号JYにより指示された出力メモリOM
の記憶位置に記憶される。
メモリSLMの部分NCに供給された値１は、アドレスA3
により指示されたメモリSLMの記憶位置に記憶される。
アドレスA3により指示されたメモリSLMの記憶位置は、
今や＊,1,1を有している。
従って、出力端子O1用のこの第２インターバルの期間
中は、別の出力端子OYのために読み出しができるように
サブセルFSC、ISC、LSCがバッファメモリMBに記憶され
続けていなければならないので、制御信号QCが常に活性
化されていて回路FMLMCの動作が阻止されているため
に、使用中のアドレスA1、A2、A3はいずれも自由にはな
らない。
3.出力端子OY用の第２インターバル（読み出し） ３個のサブセルFSC、ISC、LSCの出力端子OYへの移行
は、出力端子O1への移行に類似しているが、移行時期は
別である。サブセル毎のこの移行時期は、出力端子O1に
とって異なるサブセル期間か、同一のサブセル期間であ
る。後者は、例えば、アドレスA1が同時にセル管理キュ
ーメモリBQ1及びBQYの最初の出力である時に生じる。
3.1.先頭のサブセル（FSC） 出力端子O1用の第２インターバルに関して、ここでも
先頭のサブセルFSCのアドレスA1がセル管理キューメモ
リBQYから既に読み出されて、クロック信号YJにより指
示された記憶位置WCB内の出力メモリOMに記憶されてい
るものと仮定する。
3.1.a.最初の読み出し相 先頭のサブセルFSCのこの最初の読み出し相における
動作は、出力端子O1用の第２インターバルとして先に2.
1.aで述べた動作に正確に対応する。
3.1.b.第２の読み出し相 先頭のサブセルFSCはアドレスA1を有するメモリBMの
バッファから読み出され、活性化されたデマルチプレク
サDX及び並直列変換回路PSYを介して出力端子OYに転送
される。
アドレスA1により指示されたメモリSLMの記憶位置の
部分NCB、NC、Ｌに記憶されているデータA2,1,0は、活
性化されたセレクタSSを介して出力メモリOMに転送され
る。また、このデータは減分器DC及びセレクタSSの制御
端子に転送される。アドレスA2が印加されるセレクタSS
の入力は、SLMの部分Ｌからの０に等しい信号により活
性化される。減分器DCの出力の値は今や０である。即
ち、制御信号QCが非活性化されて、アドレスA1を回路FM
LMCの使用可能なバッファキューメモリFQに格納できる
ようになる。その結果、アドレスA1を有するメモリBMの
バッファが使用可能になり、別のサブセルの記憶に使用
される。アドレスA1のバッファに以前記憶されていた先
頭のサブセルFSCは、両出力端子O1及びOYに既に転送さ
れているので、切替素子により最早ラッチしておく必要
がない。更に、この値０は活性化されたセレクタCSを介
してメモリSLMの部分NCに印加される。
3.1.c.書き込み相 出力メモリOMに供給されたアドレスA2は、クロック信
号YJにより指示された出力メモリOMの記憶位置WCBに記
憶される。
メモリSLMの部分NCに供給される値０は、アドレスA1
により指示されたメモリSLMの記憶位置に記憶される。
アドレスA1により指示されたメモリSLMの記憶位置は今
やA2,0,0を有しているが、現在使用されているセルには
最早使用されず、別の情報が重ね書きされる。
3.2.第２又は中間のサブセル（ISC） 出力端子O1用の第２インターバルに関して、第２のサ
ブセルISCの読み出し動作が、先頭のサブセルFSCの読み
出し動作と異なるのは、クロック信号YJにより指示され
る出力メモリOMの記憶位置WCBに記憶されているアドレ
スがA1ではなくA2である点のみである。
3.2.a.最初の読み出し相 第２のサブセルISCの最初の読み出し相は、2.2.b.で
述べた出力端子O1用の第２インターバル用の対応する読
み出し相と全く同じである。
3.2.b.第２の読み出し相 第２のサブセルISCはアドレスA2を有するメモリBMの
バッファから読み出され、出力端子OYに転送される。
アドレスA3により指示されたメモリSLMの記憶位置の
部分NCB、NC、Ｌに記憶されているデータA3,1,0がレセ
クターSSを介して出力メモリOMに転送される。このデー
タは減分器DC及びセレクタSSの制御端子にも転送され
る。減分器DCの出力の値は０に等しいので、対応する制
御信号QCによりアドレスA2が使用可能なバッファキュー
メモリFQに記憶される。このようにして、アドレスA2を
有するメモリBMのバッファが使用可能になる。値０は活
性化されたセレクタCSを介してメモリSLMの部分NCに印
加される。
3.2.c.書き込み相 出力メモリOMに供給されるアドレスA3は、クロック信
号YJにより指示される出力メモリOMの記憶位置WCBに記
憶される。
メモリSLMの部分NCに供給された値０は、アドレスA2
により指示されたメモリSLMの記憶位置に記憶される。
アドレスA2により指示されたメモリSLMのこの記憶位置
は、今やA3,0,0を有しており、現在用いられているセル
には最早用いられず、重ね書きされる。
3.3.第３又は最後尾のサブセル（LSC） 出力端子O1用の第２インターバルに関して、第３又は
最後尾のサブセルLSCの読み出し動作は、先頭のサブセ
ルFSC及び第２のサブセルISCの読み出し動作とは、クロ
ック信号YJにより指示された出力メモリOMの記憶位置WC
B内には今やA3が記憶されており、しかもメモリSLMの部
分Ｌに記憶されている信号が１である点で異なる。
3.3.a.最初の読み出し相 最後尾のサブセルLSCの最初の読み出し相は、2.3.a.
で述べた出力端子O1用の第２インターバルの対応する読
み出し相と同じである。
3.3.b.第２の読み出し相 最後尾のサブセルLSCはアドレスA3を有するメモリBM
のバッファから読み出され、出力端子OYに転送される。
アドレスA3により指示されたメモリSLMの記憶位置の
部分NCB、NC、Ｌに記憶されているデータ＊,1,1,がセレ
クタSS、減分器DC、セレクタSSの制御端子に転送され
る。セレクタSSの制御端子の信号（Ｌ）は今や１なの
で、アドレス＊が印加されている入力端子ではなくてセ
レクタSSの別の入力端子が活性化される。セレクタSSの
この別の入力端子では、セル管理キューメモリBQYに記
憶されている次の先頭のサブセルのアドレスがマルチプ
レクサBOを介して供給される。その結果、次の先頭のサ
ブセルのアドレスが出力メモリOMに印加される。更に、
減分器DCの出力の値は今や０なので、制御信号QCにより
アドレスA3が使用可能なバッファキューメモリFQに記憶
される。このようにして、アドレスA3を有するメモリBM
のバッファも使用可能になる。この値０もまたメモリSL
Mの部分NCに印加される。
3.3.c.書き込み相 出力メモリOMに供給された次の先頭のサブセルのアド
レスが、クロック信号YJにより指示され、出力OYに対応
した出力メモリOMの記憶位置に記憶される。
メモリSLMの部分NCに供給された値０が、アドレスA3
により指示されたメモリSLMの記憶位置に記憶される。
アドレスA3により指示されたメモリSLMの記憶位置は今
や＊,0,1を有しているが、現在使用されているセルには
最早用いられないので、重ね書きされる。
以上から、出力端子OY用の第２インターバルの間に、
全バッファアドレスA1、A2、A3が制御信号QCにより使用
可能となる。制御信号QCは、常に非活性化されているの
で、使用可能なメモリ記憶位置管理回路FMLMCが作動可
能となる。即ち、メモリBMのバッファに記憶されている
サブセルFSC、ISC、LSC、及びサブセル連結メモリSLMの
部分NCBに記憶されているアドレスの連結リストが重ね
書きされる。更に、アドレスA1を出力メモリOMに転送す
る操作により、出力端子O1及びOY用の第２インターバル
中に、両セル管理キューメモリBQ1及びBQYに記憶されて
いるアドレスA1が、両メモリから離れる。
第３図に使用可能なメモリ記憶位置管理回路FMLMCの
別の実施例を示す。この実施例は、メモリBMのバッファ
のＣ個のアドレスを記憶できるアドレスメモリFMを有し
ており、使用可能なバッファのアドレスは連結されたリ
ストの形態で記憶される。
回路FMLMCのこの別の実施例は、バッファメモリBMの
アドレス入力ACに供給される連結されたリストの先頭の
使用可能なアドレスを記憶する先頭の使用可能なバッフ
ァポインターレジスターFFPと、使用中のメモリ記憶位
置管理回路BAMCから受信した連結されたリストの最後尾
の使用可能なアドレスを記憶する最後尾の使用可能なバ
ッファポインターレジスターLFPと、読み書き選択信号R
W及び制御信号QCにより制御されるセレクタFPMとを有し
ている。
回路FMLMCのこの別の実施例は次のように動作する。
サブセル期間の第１インターバル（書き込み）中に、
ポインターレジスターFFPに記憶されている先頭の使用
可能なバッファのアドレス、例えば、A1が出力端子QOに
転送され、A1により指示された記憶位置内のアドレスメ
モリFMに記憶されているアドレスA2がこのポインターレ
ジスターFFPに転送される。このポインターレジスターF
FPでアドレスA2がアドレスA1に置き換わり、連結された
リストの新たな先頭の使用可能なアドレスになる。以前
にポインターレジスターFFPに記憶されたアドレスA1が
非活性化された選択信号RWにより活性化されるセレクタ
FPMを介してアドレスメモリFMのアドレス入力に印加さ
れて、FMからの読み出し動作が実施される。
サブセル期間の第２インターバル（読み出し）中に制
御信号QCが非活性化されてQC＝０になり、しかも読み書
き選択信号RWが活性化されると、回路BAMCから端子QIに
供給されたアドレス、例えば、A2がポインターレジスタ
ーLFPに記憶されているアドレス、例えば、A1により指
示される記憶位置内のアドレスメモリFMに記憶される。
このアドレスA2はポインターレジスターLFPにも記憶さ
れてアドレスA1と置き換わり、連結されたリストの新た
な最後尾の使用可能なアドレスになる。この動作中にセ
レクタFPMは、アドレスメモリFMの書き込み動作を可能
とする両信号QC及びRWにより制御される。
上述の使用可能なメモリ記憶位置管理回路FMLMCは、1
964年の「THE BELLSYSTEM−TECHNICAL JOURNAL」第１
巻、XLIII、No.5、部分１、ページ1869〜1870に記憶さ
れているような公知のファインドファーストワン（FF
O）回路で構成することができる。その場合には、Ｃビ
ットのレジスターを有するファインドファーストワン回
路を用いることができる。各ビットは、バッファメモリ
BMの記憶位置に対応していて、バッファメモリBMの記憶
位置が使用可能なときに、２進数の１に設定される。こ
のレジスターの走査動作により、１に設定された最初の
ビットを見付けることができ、複号化の後に、対応する
記憶位置又はアドレスに提供される。
使用可能なメモリ記憶位置管理回路FMLMCについての
み説明したが、使用中のメモリ記憶位置管理回路BAMCに
関して、先入れ先出し（FIFO）キューメモリBQ1−BQYを
アドレスの連結されたリスト又はファインドファースト
ワン回路に置き換えることもできる。アドレスの連結さ
れたリストを用いる場合、リストは例えばＹ個の使用中
のアドレスメモリに記憶される。各アドレスメモリはＣ
個のアドレス又はメモリ記憶位置を格納することができ
る。
入力されたサブセルが有している制御ヘッダSCHを検
査する代わりにサブセル論理SLに、例えば、使用中及び
休み中のサブセルの有無、セルのサブセル形成部、即
ち、FSC、ISC、LSC、及び空のサブセルや同期サブセル
のような他のサブセルを規定するためにこの例で用いら
れる使用中及び休み中のワードの有無を検出させるよう
にしても良い。休み中のサブセルは明確な制御ヘッダSC
Hか別の識別コードにより識別される。信号LS、FO、NF
は、使用中のサブセル、即ち、先頭のサブセルFSCに続
いて休み中のサブセルが検出されるか、休み中のサブセ
ルに続いて使用中のサブセル、即ち、最後尾のサブセル
LSCが検出されると正しく設定される。最後尾のサブセ
ルLSCを明確に認識された先頭のサブセルFSCに続く休み
中のサブセルとして検出すること、及び先頭のサブセル
FSCを明確に認識された最後尾のサブセルLSCに先行する
使用中のサブセルとして検出することも可能である。こ
のようにすれば、セル内の先頭のサブセルFSC、中間の
サブセルISC、最後尾のサブセルLSCのいずれかを制御ヘ
ッダSCHにより明確に識別する必要がなくなる。
以上に述べたような特定の経路の指定をすることな
く、セルを一群の出力端子O1−OYに送ることもできる。
その場合には、明確に規定されたセル管理キューメモリ
BQ1−BQYには最早先頭のサブセルFSCのアドレスA1は記
憶されていない。アドレスの識別は先頭のサブセルのセ
ル制御ヘッダCCH内に含まれている情報からの経路論理R
Lにより得られる。先頭のサブセルFSCのアドレスA1は、
例えば、４個のセル管理キューメモリからなるグループ
の中から任意に選ばれた１個のキューメモリに記憶され
ている。
例えば、点から点への転送の場合、切替素子がＹ＝16
個の出力端子O1−OYを有していると、対応するセル管理
キューメモリは各々が４個のキューメモリから成る４個
のグループに分割され、経路論理RLにより提供される信
号RAは16個のキューメモリの一つの替わりに４個のグル
ープの中の１個のグループを選択する。実際には、アド
レス１ないし16及び信号RAが、例えば、４ビットによる
２進数のコードであるとき、アドレスの最上位側のビッ
トをたった２個用いるだけで容易に出力グループを選択
することができる。選択された出力グループの４個のセ
ル管理キューメモリの任意の選択が最下位側のビット２
個により可能となる。
経路論理RLにより提供される信号RAにより分配器BIに
表示される指定出力又は出力グループO1−OYは、例え
ば、先頭のサブセルFSCのセル制御ヘッダCCH内に含まれ
ている情報から直接に得られるか、経路メモリ内の特定
のアルゴリズム又はラベル翻訳を用いた計算により前記
情報から得られる。
最後に、以上の説明ではワードセル及びサブセルとい
う用語を用いたが、これは非同期変換モード（ATM）の
用語である。この用語の代わりに、パケット及びセグメ
ントという用語を用いることもできる。
以上にこの発明の原理を特定の装置を例に挙げて説明
したが、ここに述べた装置は飽くまでも単なる例に過ぎ
ず、この発明の範囲をなんら限定するものではない。
［発明の効果］ 以上のようにこの発明によれば、記憶されたメモリ記
憶位置見出しを相互に連結してセルに対応する見出しの
グループを形成することにより、連結された見出しグル
ープが、セルの長さとは独立に、しかもセルを構成する
サブセルの数を予め知らされていなくても指定された出
力端子でセルの再構成に必要な情報を得ることのできる
通信切替素子を提供することができる。
また、この発明によれば、バッファメモリをＸ個の入
力端子とＹ個の出力端子とで完全に共有するので、記憶
位置が入力端子に関連付けられていないのでバッファメ
モリのサイズを小さくすることができ、非常に長いセル
を切り替える際に特に有効な通信切替素子を提供するこ
とができる。
更に、この発明によれば、サブセルの書き込みに使用
可能なメモリ記憶位置の見出しを記憶し、サブセルがバ
ッファメモリに書き込まれると記憶した見出しを書き込
み手段に供給する第２の記憶手段を有した構成とするこ
とにより、入力されたサブセルを、見出しが第２の記憶
手段によって提供される使用可能なメモリ記憶位置又は
既に読み出しの終了したメモリ記憶位置に書き込むこと
ができ、どのメモリ記憶位置も特定の入力端子用に保留
されてはいないので、どの使用可能なメモリ記憶位置で
もこのようにして使用することができ、従って、バッフ
ァメモリを効率よく使用することが可能となる通信切替
素子を提供することができる。
また、この発明によれば、バッファメモリのサイズの
最適化及び効率的使用により単一の電子チップに集積さ
れ、更に各セルが複数個の可変サブセルに分割されてい
る通信切替素子を提供することができる。
【図面の簡単な説明】
第１図はこの発明に基づく通信切替素子のブロック図、
第２図は第１図内に示されているバッファメモリマネー
ジメントユニットBMMUをより詳しく示したブロック図、
第３図は第２図内に示されている使用可能なメモリ格納
一マネージメント回路FMLMCの代用回路のブロック図、
第４図は第１図の切替素子により切り替えられる可変長
セルの概略図である。 I1−IX……入力端子、O1−OY……出力端子、FSC……先
頭のサブセル、ISC……中間のサブセル、LSC……際後尾
のサブセル、Ｋ……見出し、BM……バッファーメモリ
ー、BQ1−BQY……記憶手段、SLM……第２のメモリー、F
MLMC……第２の記憶手段、NCB……連結リスト、SCH……
サブセルヘッダー、SL……サブセル論理、BMMU……バッ
ファーメモリー管理手段

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】Ｘ及びＹがそれぞれ数を表わし、両者が同
    時に１になることがないものとするとき、Ｘ個の入力端
    子（I1−IX）とＹ個の出力端子（O1−OY）とを有し、各
    入力端子から少なくとも１個の出力端子にサブセル（FS
    C、ISC、LSC）に分割されているセルを転送する通信切
    替素子において、 見出し（Ｋ）を有するメモリ記憶手段を複数個（Ｃ個）
    有するバッファメモリ（BM）と、 入力端子に入力される分明なサブセルをメモリ記憶位置
    に書き込む手段と、 サブセルのメモリ記憶位置の見出しを記憶する第１の記
    憶手段（BQ1−BQY、SLM）と、 記憶手段の制御の下にバッファメモリからサブセルを読
    み出して、読み出したサブセルを出力端子に供給する手
    段とを具備し、 前記セルの各々のために前記第１の記憶手段（BQ1−BQ
    Y、SLM）は、見出しグループの形態で前記サブセルのメ
    モリ記憶位置の見出し（Ｋ）を記憶し、各見出しグルー
    プは前記メモリ記憶位置の見出し（Ｋ）の連結されたリ
    ストを備えることを特徴とする通信切替素子。
  2. 【請求項２】前記バッファメモリ（BM）は、Ｘ個の入力
    端子（I1−IX）とＹ個の出力端子（O1−OY）とにより完
    全に共有されている請求項１に記載の通信切替素子。
  3. 【請求項３】前記サブセル（FSC、ISC、LSC）を書き込
    むことのできる使用可能なメモリ記憶位置の見出し
    （Ｋ）を記憶し、サブセルがバッファメモリ（BM）に書
    き込まれると、記憶している見出しを書き込み手段及び
    前記第１の記憶手段（BQ1−BQY、SLM）に提供する第２
    の記憶手段（FMLMC）を具備する請求項１に記載の通信
    切替素子。
  4. 【請求項４】前記第２の記憶手段（FMLMC）は、使用可
    能なメモリ記憶位置の見出しを第２の連結リストの形態
    で記憶している第３のメモリを有し、前記第２の連結リ
    ストには、当該リストの先頭の使用可能なメモリの記憶
    位置を示すもので書き込み手段に供給される書き込みポ
    インタ（FFP）、及び最後尾の使用可能なメモリ記憶位
    置を示すもので第３のメモリにより受け取られる読み出
    しポインタ（LFP）が関連付けられており、書き込み（F
    FP）読み出し（LFP）の両ポインタはバッファメモリ（B
    M）の記憶位置の見出しを格納する個々のレジスタによ
    り構成されている請求項３に記載の通信切替素子。
  5. 【請求項５】前記通信切替素子は単一の電子チップに集
    積されている請求項１に記載の通信切替素子。
  6. 【請求項６】各セルは複数個のサブセル（FSC、ISC、LS
    C）に分割されている請求項１に記載の通信切替素子。
  7. 【請求項７】前記第１の記憶手段（BQ1−BQY、SLM）
    は、各セルの先頭のサブセル（FSC）のメモリ記憶位置
    見出し（Ｋ）を記憶する第１のメモリ（BQ1−BQY）と、
    メモリ記憶位置をバッファメモリ（BM）の数と等しい数
    だけ有し、セル毎に先頭のサブセル（FSC）以外のサブ
    セル（ISC、LSC）のメモリ記憶位置見出しの連結リスト
    （NCB）を記憶する第２のメモリ（SLM）とを有してお
    り、先頭のサブセルのメモリ記憶位置見出しは連結リス
    トの先頭の見出しを示すものである請求項１に記載の通
    信切替素子。
  8. 【請求項８】前記第１のメモリ（BQ1−BQY）には、出力
    端子（O1−OY）のいずれか一つに関連付けられていて、
    先頭のサブセルのメモリ記憶位置見出し（Ｋ）を記憶す
    るサブメモリ（BQ1/BQY）が複数個（Ｙ）設けられてお
    り、先頭のサブセルがバッファメモリ（BM）から読み出
    されると、サブメモリに記憶されている見出しがサブメ
    モリから読み出し手段に供給される請求項７に記載の通
    信切替素子。
  9. 【請求項９】前記第１のメモリ（BQ1−BQY）は複数のサ
    ブメモリグループに分類された複数個のサブメモリを有
    しており、各サブメモリグループは出力端子（O1−OY）
    の対応するグループに関連付けられている請求項７に記
    載の通信切替素子。
  10. 【請求項１０】あるセルに属するサブセルとそのセルに
    属さないサブセルとの繋がりを検出して、前記のあるセ
    ルに属するサブセルをそのセルの最後尾のサブセル（LS
    C）として認識するサブセル論理（SL）を有している請
    求項７に記載の通信切替素子。
  11. 【請求項１１】最初のセルに属するサブセルと第２のセ
    ルに属する先頭のサブセル（FSC）との繋がりで両者の
    間には他のサブセルが一切介在していない繋がりを検出
    して、最初のセルに属するサブセルを最初のセルの最後
    尾のサブセル（LSC）として認識するサブセル論理（S
    L）を有している請求項７に記載の通信切替素子。
  12. 【請求項１２】バッファメモリ（BM）から先頭のサブセ
    ルが読み出されると、第１のメモリ（BQ1−BQY）から先
    頭のサブセル（FSC）のメモリ記憶位置見出し（Ｋ）が
    使用可能なメモリ記憶位置見出しとして第２の記憶手段
    （FMLMC）に供給される請求項３又は７に記載の通信切
    替素子。
  13. 【請求項１３】入力端子（I1−IX）はマルチプレクサ回
    路（MX）を介してバッファメモリ（BM）の単一の入力端
    子（CI）に接続されていて、このバッファメモリ（BM）
    の出力端子はデマルチプレクサ（DX）を介して出力端子
    （O1−OY）に接続されている請求項１に記載の通信切替
    素子。
  14. 【請求項１４】前記入力端子（I1−IX）は入力端子受け
    手段（SP1−SPX）を介してマルチプレクサ回路（MX）に
    接続されており、このマルチプレクサ回路は最初のクロ
    ック回路（XC）により制御されて、サブセル時間インタ
    ーバルの間に、サブセルを各入力端子受け手段から１個
    ずつバッファメモリ（BM）に供給する請求項13に記載の
    通信切替素子。
  15. 【請求項１５】第２のクロック回路（YC）により制御さ
    れるデマルチプレクサ（DX）は、出力端子受け手段（PS
    1−PSY）を介して出力端子（O1−OY）に接続されてお
    り、サブセル時間インターバルの間に、バッファメモリ
    （BM）から１個のサブセルを各出力端子受け手段に供給
    する請求項13に記載の通信切替素子。
  16. 【請求項１６】前記サブセルの各々はサブセルヘッダー
    （SCH）を有し、先頭又は最後尾のサブセル（FSC/LSC）
    は該サブセルヘッダーで区別され、更にあるセルの先頭
    又は最後のサブセル（FSC/LSC）と当該セルに無関係の
    サブセルとの繋がりを検出することによって、セルの最
    後又は先頭のサブセル（LSC/FSC）を識別するために適
    応させるサブセル論理（SL）を有する請求項１に記載の
    通信切替素子。
  17. 【請求項１７】前記サブセルの各々はサブセルヘッダー
    （SCH）を有し、先頭又は最後のサブセル（FSC/LSC）は
    該サブセルヘッダーで区別され、更に第１のセルの先頭
    又は最後のサブセル（FSC/LSC）を識別するために、第
    ２のセルの最後又は最初のサブセル（LSC/FSC）と前記
    第１のセルに関連したサブセルとの繋がりを検出するこ
    とによって適応させるサブセル論理（SL）を有する請求
    項１に記載の通信切替素子。
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