JP2000349789A - メモリー幅の非常に広いtdmスイッチシステム - Google Patents
メモリー幅の非常に広いtdmスイッチシステムInfo
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Abstract
提供する。 【解決手段】 スイッチシステム10は通信ライン16
へパケットを送り出す、ある幅を持った出力ポート部1
4を含む。システムはパケットが移動するキャリア部2
0を含む。このキャリア部20は出入力ポート部の幅よ
りも大きな幅を持つ。キャリア部20は各入力ポート
部、各出力ポート部14に接続されている。システムは
パケットが貯蔵されるメモリー部22を含む。このメモ
リー部22はキャリア部20に接続されている。システ
ムは入力ポート部12からキャリア部20を経由してメ
モリー部22へパケットを供給するためのメカニズムを
含む。該供給部は、各送信サイクル中に、その全体幅が
キャリア部20の幅に等しいパケットまたはパケットの
部分をメモリー部22に送ることができる。
Description
(TDM)に関するものである。さらに詳しくいうと、本発
明はメモリーのバス幅が、どんなパケットの幅からも独
立している、スイッチの時分割多重に関するものであ
る。
行するために使われる1つの技術である。図1に示され
ているように、それぞれがRの割合でパケットを受け取
るN個の入力ポートと、それぞれがRの割合でパケットを
送り出すN個の出力ポートを持ったスイッチ構造を考え
てみよう。1つの共有されているTDMスイッチシステム
のためには、2×N×Rの総バンド幅を持つ1つのメモリ
ーバスが必要とされている。到着するパケットは集めら
れメモリーに書き込まれる。一旦メモリーに書き込まれ
た後、そのパケットはメモリーから読み出され、出力ポ
ート上で送られる。
が入力ポートと出力ポートすべてにサービスするのに十
分なバンド幅を持っておれば、正しく障害なく作動す
る。メモリーのバンド幅は、メモリーバスのスピード
と、メモリーバスの幅を増大させると、増すことができ
る。現在のメモリーバスのスピードは、マイクロプロセ
ッサー同期キャッシュメモリーを使って、技術的にだい
たい300MHzに制限されている。さらにメモリーのバ
ンド幅を増すためには、メモリーバスがもっと拡げられ
なければならない。
ートと4つの出力ポートを持つTDMスイッチシステムの
例を考えてみよう。入力ポートと出力ポートは、1ビッ
ト幅のデータ経路で構成され、単一の固定されたクロッ
クの速度で作動する。これはすべてのポートとメモリー
バスについて同じである。すべてのパケットが8ビット
の長さであると仮定しよう。その構造物は8ビット幅の
TDMメモリーバスを使って実行されることができる。8
クロック周期以上の期間に、各入力ポートは1クロック
周期が割り与えられ、1つのパケット(8ビット)をメモ
リーに書き込み、各出力ポートは1クロック周期が割り
与えられ、メモリーから1つのパケットを読み込む。
設計を複雑にするいくつかの課題がある。スイッチシス
テムのアプリケーションに応じて、パケットは通常はサ
イズが変えられる。パケットのサイズを変えることは、
メモリーバス上でのパケットの断片(fragmentation)の
ためTDMシステムの性能を下げる。もし1つのパケット
がメモリー周期の整数倍を使用しないならば、メモリー
バンド幅は、メモリー幅より小さなデータを読み込み、
または書き込むメモリー周期で無駄になる。典型的に
は、TDMシステムは断片に伴う非効率性を補うために2
×N×Rより大きいメモリーバンド幅で実行されている。
データパケットに近づき、あるいは超えるにしたがって
重大となる。メモリーバスの幅がパケットの最小長さの
2倍に等しいシステムを考えてみよう。受け取ったパケ
ットの長さがすべてパケットの最小長さと等しい間は、
メモリーに書き込まれたすべてのパケットがメモリーバ
スのデータビットを半分しか使っていないので、メモリ
ーシステムのバンド幅は50%に減らされる(または5
0%の効率になる)。
に、典型的なTDMスイッチシステムは、最小長さのパケ
ットとせいぜい同じ幅のバス幅を使っている。TDMスイ
ッチシステムの共有メモリーの全バンド幅は、メモリー
バスのバンド幅によって制約されている。メモリーバス
のバンド幅は、それの速さ(クロック率)とそれの幅(ビ
ット数)によって決まる。記憶速度が、使用可能な記憶
要素の技術によって固定されているとするならば、TDM
スイッチの全バンド幅は最小パケットサイズによって制
約されていることになる。
のである。システムには、ある幅を持つ通信ラインから
パケットを受け取るI個の入力ポート部がある(Iは1以
上の整数である)。システムには、ある幅を持つ通信ラ
インへパケットを送るO個の出力ポート部がある(Oは1
以上の整数である)。システムにはキャリア部があり、
その上をパケットが移動する。キャリア部は入力、出力
通信ラインの幅よりも広い幅を持つ。キャリア部は各入
力ポート部と各出力ポート部に接続されている。システ
ムには、パケットが貯蔵されるメモリー部がある。シス
テムには、入力ポート部からキャリア部を経由してパケ
ットをメモリー部に供給するメカニズムがある。該供給
部は、各送信サイクル中にて、その全体幅がキャリア部
の幅に等しいパケットまたはパケットの部分をメモリー
部に送ることができる。
するものである。システムには、ある幅と全バンド幅を
持ち、それぞれのパケットの送受信をするための入力ポ
ート部と、出力ポート部を持った中央資源がある。中央
資源は入力、出力ポート部に割り当てられるタイムスロ
ットによって分割される。中央資源の幅の大きさは、ど
んなパケットの幅の大きさからも独立であり、全バンド
幅は際限なく大きくなりうる。システムにはパケットを
貯蔵するメモリー部があり、メモリー部は中央資源に接
続されている。
ある。システムには時分割多重バスがある。システムに
は、バスの時分割多重によってアクセスされたバスに接
続されたメモリー部がある。システムにはデータのパケ
ットの境界を知ることなく、パケットのデータをバスを
通じてメモリー部に読み込み、書き込むためのメカニズ
ムがある。
ある。システムにはある幅を持つ時分割多重キャリア部
がある。システムにはそのキャリア部に接続されたメモ
リー部がある。システムにはパケットのデータが、時分
割多重によって、パケットのデータがバスの幅を満たす
ようパケットのデータをメモリー部に供給するための、
ある幅を持つ入力部がある。バス幅はパケットの幅の非
整数倍である。システムにはパケットのデータをメモリ
ー部から供給するための、ある幅を持つ出力部がある。
部から出力部へとパケットを切り換えるための方法に関
するものである。その方法は、最初のパケットと少なく
とも2つ目のパケットをスイッチ部で受け取る工程を含
んでいる。その方法は、ある幅を持つバスの分割多重を
経て、1番目のパケットと2番目のパケットのデータを
メモリー部へ送り、それによってパケットからのデータ
は、バスの幅の所定箇所を満たす工程を含んでいる。バ
スの幅は入力、出力部の幅と同じでない。
り詳しく言うと、図3、4を通じ、そこでは同じ参照番
号は、同種のまたは同じ部分を示している。スイッチシ
ステム(10)が示されている。システム(10)には通信ライ
ン(16)からパケットを受け取るI個のある幅を持つ入力
ポート部(12)がある(Iは1以上の整数である)。1つの
入力ポート部(12)は1つの入力ポートを含んでいるのが
望ましい。システムには通信ライン(16)へパケットを送
るO個のある幅を持つ出力ポート部(14)がある。1つの
出力ポート部(14)は1つの出力ポートを含んでいるのが
望ましい(Oは1以上の整数である)。システムにはキャ
リア部(20)があり、その上をパケットが移動する。キャ
リア部(20)は入力、出力部の幅より広い幅を持つ。キャ
リア部(20)は各入力ポート部と各出力ポート部に接続さ
れている。システム(10)にはパケットが貯蔵されるメモ
リー部(22)がある。システムには入力ポート部(12)から
キャリア部(20)を経由してパケットをメモリー部(22)に
供給するメカニズムがある。該供給部(20)は各送信サイ
クルの間に、その全体幅がキャリア部(20)の幅に等しい
パケット又はパケットの部分をメモリー部(22)に送るこ
とができる。
出力部の幅からも独立であることが望ましい。入力ポー
ト機構は、さまざまなサイズのパケットを受け取るのが
望ましい。出力ポート部は、さまざまサイズのパケット
を通信ライン(16)へと送り出すのが望ましい。通信ライ
ン(16)はATMネットワークでもよい。
ャリア部(20)を経由して出力ポート部(14)へと、パケッ
トを供給するのが望ましい。供給部(20)は各送信サイク
ルの間に、その全体幅がキャリア部(20)の幅に等しいパ
ケット又はパケットの部分をメモリー部(22)から送るこ
とができる。
roup)の入力段があり、これはキャリア部(20)と入力ポ
ート部(12)に接続されていて、入力ポート部によって受
け取られたパケットを貯蔵する。また、待ち行列群(26)
の出力段があり、これは供給部(20)と、出力ポート部(1
4)に接続されていて、出力ポート部から送り出すべきパ
ケットを貯蔵する。そして各待ち行列群は1つのパケッ
トに対応している。供給部(20)は入力ポート部によって
受け取られたパケットを、対応する待ち行列群の入力段
に配置する仕分け部(28)を含んでいて、この仕分け部(2
8)は入力ポート部(12)と待ち行列群(24)の入力段に接続
されているのが望ましい。供給部(20)は待ち行列群の出
力段にあるパケットを、対応する出力ポート部(14)へと
配置する処理部(30)を含んでいて、この処理部(30)は出
力ポート部(14)と待ち行列群(26)の出力段に接続されて
いるのが望ましい。
待ち行列に書き込むための、書き込み用第1有限状態機
(32)(write finite state machine)を含み、供給部(20)
は、パケットを待ち行列群の入力段からメモリー部(22)
へと書き込むための書き込み用第2有限状態機(34)とパ
ケットをメモリー部(22)から待ち行列群の出力段へと読
み込むための読み込み用第1有限状態機(36)を含み、処
理部(30)は、待ち行列群の出力段からネットワークへと
読み込むための読み込み用第2有限状態機(38)を含んで
いるのが望ましい。
を含んでいるのが望ましい。パケットまたはパケットの
一部が、時分割多重に基づいてキャリア部(20)を動くの
が望ましい。キャリア部(20)はバス(42)を含むのが望ま
しい。待ち行列群の入力段がデータの少なくとも1つの
キャッシュラインを含むときには、読み込み用第1有限
状態機(36)は待ち行列群の入力段のパケットのデータを
バス(42)へと移送するだけなのが望ましい。
に関するものである。システムには、ある幅と、ある全
バンド幅を持ち、パケットを受け取るための入力ポート
部(12)と、パケットを送り出すための出力ポート部(14)
を持った、中央資源(44)がある。中央資源(44)は入力、
出力ポート部(14)に割り当てられるタイムスロットによ
って分割される。中央資源(44)の幅の大きさはどんなパ
ケットの幅の大きさからも独立であり、全バンド幅は際
限なく大きくなりうる。システム(10)にはパケットを貯
蔵するメモリー部(22)があり、メモリー部(22)は中央資
源(44)に接続されている。
が望ましい。中央資源(44)はパケットが分類される先の
待ち行列の一群を含み、パケットは待ち行列の一群から
読み出されメモリー部(22)へと書き込まれるのが望まし
い。本発明はスイッチシステム(10)に関するものであ
る。システム(10)には時分割多重バス(42)がある。シス
テム(10)にはバス(42)の時分割多重によってアクセスさ
れたバス(42)に接続されたメモリー部(22)がある。シス
テムにはデータのパケットの境界を知らなくして、パケ
ットのデータをバス(42)を通じてメモリー部(22)に読み
込み、書き込むためのメカニズムがある。
のである。システムにはある幅を持つ時分割多重キャリ
ア部(20)がある。システムにはそのキャリア部(20)に接
続されたメモリー部(22)がある。システムにはパケット
のデータが時分割多重によってバス(42)の幅を満たすよ
う、パケットのデータを入力ポート部からメモリー部(2
2)に供給するためのメカニズムがある。バス(42)幅は入
力、出力ポート部の幅の非整数倍である。
切り換えるための方法に関するものである。その方法は
最初のパケットと少なくとも2番目のパケットをある幅
を持つスイッチ部で受け取る工程を含んでいる。その方
法は、第1パケットと第2パケットのデータを、ある幅
を持つバス(42)の時分割多重によって、メモリー部(22)
へ送り、パケットからのデータは、バス(42)の幅の所定
部分を満たす工程を含んでいる。バス(42)幅は入力、出
力ポート部の幅と同じではない。
倍が望ましく、非整数倍でもよい。送信の工程は、最初
のパケットと少なくとも2番目のパケットを待ち行列群
の入力段に配置する工程と、待ち行列群の入力段にある
データを、バス(42)で割り当てられたタイムスロットの
間に、データがバス幅(42)の所定の割合を満たすよう
に、メモリー部(22)に送る工程を含むのが望ましい。
群が少なくともバス幅(42)の所定の割合を満たすに十分
なデータを持っているかどうかを、データがバス(42)に
送られる前に判定する工程があるのが望ましい。データ
送り工程の前に、待ち行列群の入力段が少なくとも1つ
のキャッシュラインを持っているかどうかを判定する工
程があるのが望ましい。
ム(10)では、典型的なTDMスイッチシステムのメモリー
幅制限は、パケットを待ち行列群(24)の入力段に仕分け
して、それから待ち行列群(24)の入力段からデータを読
み込みメモリーへ書き込むことにより取り除かれてい
る。メモリー幅は最小限のパケットの大きさから独立で
あり、TDMスイッチシステムの全バンド幅は際限なく大
きくすることが出来る。
したパケットは待ち行列の一群(24)のある決まった番号
に分類される。1つの待ち行列は3段階で各群に実装さ
れる。 1.入力段階: 待ち行列の後尾は書き込み用第1有限
状態機(W-FSM)によりスイッチ構造に実装される。 2.メモリー段階: 待ち行列の中央は共有されたメモ
リーで実装される。 3.出力段階: 待ち行列の先頭は読み込み用第1有限
状態機(W-FSM)によりスイッチ構造に実装される。
みは待ち行列群の中のデータ上で実行され、待ち行列で
のパケットの境界が意識されることはない。共有された
メモリーへのアクセスは、共有されたメモリーバスの時
分割多重によって読み込み用・書き込み用FSMに割り当
てられる。
パケットは、スイッチ(45)の1つの入力ポートに到着す
る。W-FSM(32)は待ち行列群(24)へとパケットを分類す
る。他のパケットがスイッチ(45)の入力ポートに到着す
ると、それらもまたW-FSM(32)によりそれらの対応する
待ち行列群(24)へと分類される。待ち行列群に一旦分類
されると、それら(パケット)は対応する入力段の待ち行
列群の後尾に付け加えられる。スイッチ(45)の入力ポー
トに到着したセルの分類と格納はその後も続いていく
が、ある決まった入力段の待ち行列群(24)については、
1つのパケットが分類されると、そのパケットが対応す
る入力段の待ち行列群の後尾に付け加えられる。
み用第2有限状態機(34)は、入力段の待ち行列群(24)内
のパケットの個数を記録している。入力段の待ち行列群
(24)上のデータに十分なパケットが入力段の待ち行列群
(24)にあるときは、書き込み用第2有限状態機(34)は、
入力段の待ち行列群(24)にバス上で割り与えられたタイ
ムスロットの到着を待っている。割り当てられたタイム
スロットが到着しても、キャッシュラインを満たすのに
十分なデータが入力段の待ち行列群(24)にないために、
以前は入力段の待ち行列群(24)からデータを解放しなか
ったものの、いまやキャッシュラインを満たすのに十分
なデータがあるので、書き込み用第2有限状態機(34)
は、入力段の待ち行列群(24)から、入力段の待ち行列群
(24)に割り当てられたタイムスロットの間にキャッシュ
ラインを満たすのに十分なデータを送る。割り当てられ
たタイムスロットとは、入力段の待ち行列群(24)からバ
スへとデータキャッシュラインが送られるのを許容する
に十分な期間である。入力段の待ち行列群(24)からのデ
ータキャッシュラインがバス上で送られると、入力段の
待ち行列群(24)に残るデータは入力段の待ち行列群(24)
の先頭まで移動される。更に入力段の待ち行列群(24)の
先頭に移動されたデータは次のパケットや入力段の待ち
行列群(24)に入ろうとするデータのための余地をうみだ
す。データが入力段の待ち行列群(24)からバスに送られ
ているまさにその時、セルが入力段の待ち行列群(24)の
後尾に配置されることもありうる。
スに送られたデータは、入力段の待ち行列群(24)内のパ
ケットが持つデータの整数倍以外の場合がある。例えば
キャッシュラインは、キャッシュラインのデータがメモ
リー(40)へとバス上で送られた後に、入力段の待ち行列
群(24)にパケットの一部が残るような幅となる場合であ
る。書き込み用第2有限状態機(34)は、セルやパケット
の境界を意識することなく、セルやパケットの一体性に
対する結果が何であれ、データでキャッシュラインを満
たすことのみが問題となる。よって、セルやパケットは
割り与えられたタイムスロット内でデータがキャッシュ
ラインを満たすという制約条件に適応すべく分割され
る。
キャッシュラインが到着した時、コントローラ(47)はデ
ータキャッシュラインを共有されたメモリー(40)に貯蔵
し、入力段の待ち行列群(24)からのキャッシュラインお
よびキャッシュラインの接続元である入力段の待ち行列
群(24)の順番にならって、共有されたメモリー(40)での
番地を記録する。その後、異なる入力段の待ち行列群(2
4)から送られるデータキャッシュラインが、コントロー
ラ(47)により、共有されたメモリー(40)に貯蔵される。
そして入力段の待ち行列群(24)から送られた次のキャッ
シュラインも同様に共有されたメモリー(40)に貯蔵され
る。コントローラ(47)は、待ち行列群(24)入力段からの
キャッシュラインが格納される番地のトラックを保持し
ておく。仮に入力段待ち行列群(24)からの最初のキャッ
シュラインがセルの最初の部分を有し、入力段待ち行列
群(24)からの2番目のキャッシュラインがセルの2番目
の部分を持っていたとしても、入力段待ち行列群(24)か
らの次のキャッシュラインは必ずしも同一番地に格納さ
れたり、又は互いに隣り合った2つの番地に格納される
ことは必要でない。
は、ある出力段の待ち行列群(26)に対応する読み込み用
第1有限状態機(36)は、その出力段の待ち行列群(26)に
バス上で割り当てられたタイムスロットを待っている。
読み込み用第1有限状態機(36)は出力段の待ち行列群(2
6)に読み込まれる共有されたメモリー(40)内のデータを
とどめる。読み込み用第1有限状態機(36)はコントロー
ラ(47)と書き込み用第1有限状態機(32)に接続されてい
るため、どのデータが対応する出力段の待ち行列群(26)
に送られるかが分かる。出力段の待ち行列群(26)に次の
割り当てられたタイムスロットが到着すると、出力段の
待ち行列群(26)のための共有されたメモリー(40)にある
キャッシュラインは読み込み用第1有限状態機(36)によ
って出力段の待ち行列群(26)に読み込まれる。読み込み
用第1有限状態機(36)はコントローラ(47)と接続される
ことによって、どの場所からキャッシュラインを読み込
むべきかが分かる。キャッシュラインは順番に読み込ま
れ出力段の待ち行列群(26)に配置されるので、共有され
たメモリー(40)への書き込み段階で出力段の待ち行列群
(26)が再結合されると、分割された全てのセルもまた再
結合される。出力段の待ち行列群(26)のために割り与え
られたタイムスロットが到着した時に、何のデータもな
い時は読み込み用第1有限状態機は入力段の待ち行列群
(24)から直接キャッシュラインへとデータを読み込み、
そのデータは最終的に出力段の待ち行列群(26)へと伝達
されることとなる。
待ち行列群のパケットの情報をとどめている。パケット
の中で所定量が出力段の待ち行列群(26)で形成された時
のみ読み込み用第2有限状態機(38)は出力段の待ち行列
群(26)から所定量までパケットを読み込み、ネットワー
クにパケットを送り出す。
ータの全てのキャッシュラインを含むため、メモリーバ
ス(42)の効率は100%である。小さなパケットはメモ
リーバス(42)上でデータの断片化を起こさない。さらに
メモリーバスの幅は際限なく増大することができ、パケ
ットの大きさに制限されない。
造を実装するために用いることができる。出力待ち行列
を実装するには、1個の待ち行列群が各出力ポートに割
り与えられる。待ち行列群は入力段の待ち行列群、共有
されたメモリーに蓄えられたあるキャッシュライン、出
力段の待ち行列群で構成される。パケットの仕分け部は
入力の際にパケットをそれぞれ検査し、パケットを適切
な出力段の待ち行列に分類する。パケットは、その出力
段の待ち行列群に対応する入力段の待ち行列群に関連付
けられる。出力段の待ち行列群(28)は、W-FSM、R-FSMを
用いてメモリーから、またメモリーへとキューされる。
R-FSMの後、パケットは直ちに出力ポートへキューされ
る。
連づけることにより、簡単なパケット仕分け部を使って
入力待ち行列が実装される。優先順位に基づいた仕組み
は以下のように実装される。1つの待ち行列群が、いく
つかの優先順位レベルの夫々に対して定義される。入力
の際、1つのパケットは、優先した待ち行列群の1つへ
仕分けられる。待ち行列群はW-FSMやR-FSMを用いてメモ
リーにキューされる。R-FSMの後、パケットはそれぞれ
の出力ポートを決定するために処理され、システムから
送り出される。
スイッチがシステム(10)を使って実装される。システム
は全体的に同期していて20MHzクロック周期で動作す
る。4つの入力は8ビット幅で動作し、4つの160Mbps
インターフェースを実装する。パケットは図5に示され
ているようにパケット始端(SOP)とパケット終端(EOP)を
あらわす符号語によって区切られている。
いる。スイッチシステム(10)の入力ポートに到着したパ
ケットは、各出力ポートに対して1つが対応し、4つの
待ち行列群に分類される。図4を参照すると、出力待ち
行列は各群3つのサブシステムに実装される: 1.後尾はスイッチ構造内で書き込み用第1有限状態機
(W-FSM)により実装される。 2.中間は共有されたメモリーに実装される。 3.先頭は読み込み用第1有限状態機(R-FSM)によりス
イッチ構造中へ実装される。
みは待ち行列群のデータ上で実装され、待ち行列内のデ
ータのパケット境界を意識することなく実行される。共
有されたメモリーへのアクセスは共有されたメモリーバ
スの時分割多重によって、読み込み用・書き込み用第1
有限状態機に割り当てられる。共有されたメモリーバス
幅はキャッシュラインと呼ばれている。
の先頭と後尾はシフトレジスタ(51)の中で直接実装され
る。シフトレジスタ(51)はやってくるデータのインター
フェースと同じ幅でメモリーキャッシュラインと同じ長
さである。4つのポートのスイッチのためのデータパス
は図6に示されている。
イトそのものである。各ポートからのデータは8ビット
幅キャッシュラインのシフトレジスタへと8レジスタの
深さでシフトされる。示されていないのは、同じく8レ
ジスターの深さで8ビットのシフトレジスターの前の、
同期シフトレジスターである。メモリーバスは図7に示
されているようにTDM(時分割多重)方式で、それぞれが
各入力・出力ポート用に8つのタイムスロットに分割さ
れる。一例としてのスイッチが出力待ち行列を実装して
いるため、出力待ち行列は常に同じ割合で排出され、従
って常にバス上の同じタイムスロットを使うこととな
る。到着するパケットはどの出力ポートにも向けられる
ため、入力段の待ち行列はいかなる割合でも満たすこと
ができる。入力段の待ち行列は必要なだけ入力バスのタ
イムスロットを割り当てられる。総入力率は4つのタイ
ムスロットを超えないので、入力段が4つの入力段タイ
ムスロットを任意に調節させるのに十分である。
とを補償するために使用される。典型的にはデータは同
期レジスタには貯蔵されない。到着する全てのパケット
はキャッシュレジスタに直接書き込まれる。もしキャッ
シュレジスタがTDMバス上のそのタイムスロットの前に
満たされた場合、同期レジスタはデータを貯蔵し始め、
一旦キャッシュラインレジスタが空になると同期レジス
タからのデータはキャッシュラインレジスタに押し込ま
れる。もしキャッシュラインレジスタがまだ一杯なら、
すぐに次の入力バスサイクルを調節する。満たされたキ
ャッシュラインレジスタのみがバスサイクルを調節す
る。
入力、出力段)の先頭と後尾は、ハードウェアのFIFO待
ち行列に直接実装される。待ち行列群の中間部分はメモ
リーに実装され、キャッシュラインに貯蔵されている。
この例では1クロック周期のみでキャッシュライン全体
を読み込み、書き込める256層メモリーが使われてい
る。Zero turn around memories (ZBT)が仮定され、書
き込みが直接読み込みに続くようになっている。
行列(57)がメモリーの待ち行列群の中間部分を実装する
のに必要とされる。待ち行列の4つはメモリーに含まれ
るキャッシュラインの番地を含み、5つ目の待ち行列は
フリーリストと呼ばれ、空のキャッシュラインの番地を
含んでいる。フリーリストのリセット操作により、FIFO
は初期化されメモリーに含まれるキャッシュラインの全
ての番地を含むようになり、チャンネル番地FIFOは空に
なる。データパスは8つの状態のうち1つで動作する: Ain, Bin, Cin, Din, Aout, Bout, Cout, Dout
されるタイムスロットにより決定される。この例では4
つの出力待ち行列群は個々の特定した状態を使ってい
る。入力段は入力状態のうちどれでも使うことを要求す
る。調整機構はどの入力段が適切な入力タイムスロット
を使うのかを明らかにする。全ての入力(出力)状態は同
様に動作する。入力段Aがうまく入力状態を調整してい
る入力状態Ainを考えてみる。TDMの枠組みの最初のクロ
ック周期ではAinは以下のように動作する: (TDMバスに割り当てられたタイムスロットで) もし(キャッシュラインレジスタが一杯ならば) ― メモリーバスを駆動するためにフリーリストの先 頭で番地を使う。 ― チャンネルAキャッシュラインのレジスタに含 まれているデータをメモリーに書き込む。 ― フリーリストのメモリー番地を押し出す。 ― フリーリストのメモリー番地をチャンネルA番 地FIFOの後尾に押し込む。
空ならチャンネルAキャッシュラインレジスタに位置す
るデータは落とされる。チャンネルAで落とされたパケ
ットを特定するためには注意が必要である。他の入力チ
ャンネルはそれら自身の特定されたメモリータイムスロ
ットで同様に動作する。TDMの枠組みでの出力状態Aout
を考えてみる。5つ目のクロック周期ではAoutは次のよ
うに動作する: (TDMバスに割り当てられたタイムスロットで) もし(R-FSMがデータを何も持っていない場合) もし(共有されたメモリーがこの待ち行列群のためのデータを 含んでいるなら) キャッシュラインを共有されたメモリーの待ち行列の先 頭でR-FSM待ち行列の後尾に読み込む。 そうでないならば(共有されたメモリーがこの待ち行列群のた めのデータを含んでいない場合) W-FSM待ち行列の先頭から(キャッシュラインに至るまで の)全てのデータをR-FSMの後尾に読み込む。
ケットはR-FSM待ち行列の先頭から押し出されて伝達さ
れ、出力ポートに送られる。メモリーへの読み込み・書
き込みは全てデータの全てのキャッシュラインを含むた
め、メモリーバス(42)の効率は100%である。小さな
パケットはメモリーバス(42)上でデータの断片化を起こ
さない。さらにメモリーバスの幅は際限なく増大するこ
とができ、パケットの大きさに制限されない。
において詳述されてきたものだが、この詳しい部分は、
この目的(図示)のためだけのものであり、技術分野の者
なら以下の特許請求の範囲で述べられるものは別にし
て、この発明の真意と範囲から逸脱することなく、変更
を加え得ると理解されるべきである。
を実行する望ましい方法が示されている。
る。
分割多重スイッチの概略図である。
る。
ある。
Claims (24)
- 【請求項1】 通信ラインからパケットを受け取る、あ
る幅を持ったI個の入力ポート部(Iは1より大きい整
数)と;通信ラインへとパケットを送り出す、ある幅を
持ったO個の出力ポート部(Oは1より大きい整数)と;パ
ケットが移動するキャリア部であって、このキャリア部
は出入力ポート部の幅よりも大きな幅を持ち、該キャリ
ア部は、各入力ポート部、各出力ポート部に接続されて
いる;パケットが貯蔵されるメモリー部であって、この
メモリー部はキャリア部に接続されている;入力ポート
部からキャリア部を経由してメモリー部へとパケットを
供給するメカニズムであって、該供給部は、各送信サイ
クル中に、その全体幅がキャリア部の幅に等しいパケッ
トまたはパケットの部分をメモリー部に送ることができ
る;を有するスイッチシステム。 - 【請求項2】 キャリア部の幅の大きさは、どのパケッ
トの幅からも独立である、請求項1に規定されたスイッ
チシステム。 - 【請求項3】 入力ポート部は、さまざまな大きさのパ
ケットを受け取る、請求項2に規定されたシステム。 - 【請求項4】 出力ポート部は、通信ラインへさまざま
な大きさのパケットを送り出す、請求項3に規定された
システム。 - 【請求項5】 供給部もまた、メモリー部からキャリア
部を経由して出力ポート部へと、パケットを供給し、各
送信サイクルの間に、その全体幅がキャリア部の幅に等
しいパケットかパケットの部分をメモリー部に送ること
ができる、請求項4に規定されたシステム。 - 【請求項6】 供給部には、待ち行列群の入力段があ
り、キャリア部と、入力ポート部によって受け取ったパ
ケットを貯蔵するための入力ポート部とに接続されてい
る一方、待ち行列群の出力段があり、供給部と、出力ポ
ート部から送り出すパケットを貯蔵するための出力ポー
ト部とに接続されている、請求項5に規定されたシステ
ム。 - 【請求項7】 供給部は、入力ポート部によって受け取
られたパケットを、対応する待ち行列群に配置する仕分
け部を含んでおり、この仕分け部が入力ポート部と待ち
行列群の入力段に接続されている、請求項6に規定され
たシステム。 - 【請求項8】 供給部は、待ち行列群の出力段にあるパ
ケットを、対応する出力ポート部へと配置する処理部を
含んでいて、この処理部が出力ポート部と待ち行列群の
出力段に接続されている、請求項7に規定されたシステ
ム。 - 【請求項9】 仕分け部は、パケットを対応する入力待
ち行列に書き込むための、書き込み用第1有限状態機を
含み、供給部はパケットを待ち行列群の入力段からメモ
リー部へと書き込むための書き込み用第2有限状態機
と、パケットをメモリー部から待ち行列群の出力段へと
読み込むための読み込み用第1有限状態機を含み、処理
部は待ち行列群の出力段からネットワークへと読み込む
ための読み込み用第2有限状態機を含んでいる、請求項
8に規定されたシステム。 - 【請求項10】 メモリー部は、共有されたメモリーを
含んでいる、請求項9に規定されたシステム。 - 【請求項11】 パケットまたはパケットの部分が、時
分割多重に基づいたキャリア部上を移動する、請求項1
0に規定されたシステム。 - 【請求項12】 キャリア部は、バスを含んでいる、請
求項11に規定されたシステム。 - 【請求項13】 待ち行列群の入力段は、データの少な
くとも1つのデータのキャッシュラインを含むときに
は、読み込み用第1有限状態機は、待ち行列群の入力段
のパケットのデータをバスへと移送だけする、請求項1
2に規定されたシステム。 - 【請求項14】 通信ラインは、ATMネットワークであ
る、請求項13に規定されたシステム。 - 【請求項15】 以下の構成を含む、パケットのための
スイッチシステム:ある幅と、ある全バンド幅を持ち、
パケットを受け取るための入力ポート部と、パケットを
送り出すための出力ポート部とを持った中央資源であっ
て、この中央資源は、入力、出力ポート部に割り当てら
れるタイムスロットによって分割され、中央資源の幅の
大きさはどんなパケットの大きさからも独立であり、全
バンド幅は際限なく大きくなりうる;パケットを貯蔵す
るメモリー部であって、該メモリー部は中央資源に接続
されている。 - 【請求項16】 中央資源は、メモリーバスを含んでい
る、請求項15に規定されたシステム。 - 【請求項17】 中央資源は、パケットが分類される待
ち行列群を含み、パケットは待ち行列群から読み出さ
れ、メモリー部へと書き込まれる、請求項16に規定さ
れたシステム。 - 【請求項18】 以下の構成を含むスイッチシステム時
分割多重バス;バスに接続されており、バスの時分割多
重によってアクセスされるメモリー部;データのパケッ
トの境界を知ることなく、パケットのデータを、バスを
通じてメモリー部に読み込み、書き込むためのメカニズ
ム。 - 【請求項19】 以下の構成を含むスイッチシステム:
ある幅を持つ時分割多重キャリア部と;該キャリア部に
接続されたメモリー部と;パケットのデータが時分割多
重によってバスの幅を満たすよう、パケットのデータを
メモリー部(22)に供給するための、ある幅を持った入力
段部であって、バス幅は入力段部の幅の非整数倍であ
る。 - 【請求項20】 パケットを切り換えるための以下の工
程を含む方法:最初のパケットと、少なくとも2番目の
パケットとをスイッチ部で受け取り;パケットからのデ
ータがバス幅の所定の割合を満たすように、最初のパケ
ットと2番目のパケットをバスの時分割多重によってメ
モリー部に送り;バスの幅はどのパケットにも含まれて
いるデータの関数に必ずしもなっていない。 - 【請求項21】 バスの幅は、パケットの大きさの非整
数倍である、請求項20に規定された方法。 - 【請求項22】 送信の工程は、最初のパケットと少な
くとも2番目のパケットを待ち行列群の入力段に配置す
る工程と、待ち行列群の入力段にあるデータを、バスで
割り当てられたタイムスロットの間に、データがバス幅
の所定の割合を満たすように、メモリー部に送る工程を
含む、請求項21説明された方法。 - 【請求項23】 データを送る工程の前に、入力待ち行
列群が少なくともバス幅の所定の割合を満たすに十分な
データを持っているかどうかを、データがバスに送られ
る前に決定する工程を含む、請求項22に規定された方
法。 - 【請求項24】 データを送る工程の前に、待ち行列群
の入力段が少なくとも1つのキャッシュラインを持って
いるかどうかを決定する工程を含む、請求項23に規定
された方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022006159A (ja) * | 2020-06-29 | 2022-01-12 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | 情報を処理するための方法及び装置、電子デバイス、コンピュータ可読記憶媒体及びコンピュータプログラム |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2381407B (en) * | 2001-10-24 | 2004-06-30 | Zarlink Semiconductor Ltd | Dynamic buffering in packet systems |
US7408957B2 (en) * | 2002-06-13 | 2008-08-05 | International Business Machines Corporation | Selective header field dispatch in a network processing system |
GB2396447A (en) * | 2002-12-21 | 2004-06-23 | Robert Clive Roust | Data flow processing technique |
US7492760B1 (en) * | 2003-03-31 | 2009-02-17 | Pmc-Sierra, Inc. | Memory egress self selection architecture |
US8427490B1 (en) | 2004-05-14 | 2013-04-23 | Nvidia Corporation | Validating a graphics pipeline using pre-determined schedules |
US8624906B2 (en) * | 2004-09-29 | 2014-01-07 | Nvidia Corporation | Method and system for non stalling pipeline instruction fetching from memory |
US8416251B2 (en) | 2004-11-15 | 2013-04-09 | Nvidia Corporation | Stream processing in a video processor |
US8072887B1 (en) * | 2005-02-07 | 2011-12-06 | Extreme Networks, Inc. | Methods, systems, and computer program products for controlling enqueuing of packets in an aggregated queue including a plurality of virtual queues using backpressure messages from downstream queues |
US9092170B1 (en) | 2005-10-18 | 2015-07-28 | Nvidia Corporation | Method and system for implementing fragment operation processing across a graphics bus interconnect |
US7852866B2 (en) * | 2006-12-29 | 2010-12-14 | Polytechnic Institute of New York Universiity | Low complexity scheduling algorithm for a buffered crossbar switch with 100% throughput |
US7978690B2 (en) * | 2007-03-31 | 2011-07-12 | International Business Machines Corporation | Method to operate a crossbar switch |
US8683126B2 (en) | 2007-07-30 | 2014-03-25 | Nvidia Corporation | Optimal use of buffer space by a storage controller which writes retrieved data directly to a memory |
US9024957B1 (en) | 2007-08-15 | 2015-05-05 | Nvidia Corporation | Address independent shader program loading |
US8411096B1 (en) | 2007-08-15 | 2013-04-02 | Nvidia Corporation | Shader program instruction fetch |
US8698819B1 (en) | 2007-08-15 | 2014-04-15 | Nvidia Corporation | Software assisted shader merging |
US8659601B1 (en) | 2007-08-15 | 2014-02-25 | Nvidia Corporation | Program sequencer for generating indeterminant length shader programs for a graphics processor |
US8780123B2 (en) | 2007-12-17 | 2014-07-15 | Nvidia Corporation | Interrupt handling techniques in the rasterizer of a GPU |
US9064333B2 (en) | 2007-12-17 | 2015-06-23 | Nvidia Corporation | Interrupt handling techniques in the rasterizer of a GPU |
US8923385B2 (en) | 2008-05-01 | 2014-12-30 | Nvidia Corporation | Rewind-enabled hardware encoder |
US8681861B2 (en) | 2008-05-01 | 2014-03-25 | Nvidia Corporation | Multistandard hardware video encoder |
US8489851B2 (en) | 2008-12-11 | 2013-07-16 | Nvidia Corporation | Processing of read requests in a memory controller using pre-fetch mechanism |
US8452908B2 (en) * | 2009-12-29 | 2013-05-28 | Juniper Networks, Inc. | Low latency serial memory interface |
EP2552123B1 (en) * | 2010-03-24 | 2019-12-18 | Nec Corporation | Transmission device and transmission method |
US8873955B2 (en) * | 2010-10-25 | 2014-10-28 | Polytechnic Institute Of New York University | Distributed scheduling for an optical switch |
US9039432B2 (en) | 2011-07-08 | 2015-05-26 | Cisco Technology, Inc. | System and method for high connectivity platform |
US8545246B2 (en) | 2011-07-25 | 2013-10-01 | Cisco Technology, Inc. | High connectivity platform |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5233603A (en) * | 1988-04-21 | 1993-08-03 | Nec Corporation | Packet switch suitable for integrated circuit implementation |
US5475680A (en) * | 1989-09-15 | 1995-12-12 | Gpt Limited | Asynchronous time division multiplex switching system |
FR2666472B1 (fr) * | 1990-08-31 | 1992-10-16 | Alcatel Nv | Systeme de memorisation temporaire d'information comprenant une memoire tampon enregistrant des donnees en blocs de donnees de longueur fixe ou variable. |
US5535197A (en) * | 1991-09-26 | 1996-07-09 | Ipc Information Systems, Inc. | Shared buffer switching module |
US5309432A (en) * | 1992-05-06 | 1994-05-03 | At&T Bell Laboratories | High-speed packet switch |
US5732041A (en) * | 1993-08-19 | 1998-03-24 | Mmc Networks, Inc. | Memory interface unit, shared memory switch system and associated method |
JP2856104B2 (ja) * | 1995-04-18 | 1999-02-10 | 日本電気株式会社 | Atmスイッチ |
JPH08288965A (ja) * | 1995-04-18 | 1996-11-01 | Hitachi Ltd | スイッチングシステム |
US5574505A (en) * | 1995-05-16 | 1996-11-12 | Thomson Multimedia S.A. | Method and apparatus for operating a transport stream encoder to produce a stream of packets carrying data representing a plurality of component signals |
US5991295A (en) * | 1995-10-10 | 1999-11-23 | Madge Networks Limited | Digital switch |
JP2827998B2 (ja) * | 1995-12-13 | 1998-11-25 | 日本電気株式会社 | Atm交換方法 |
US5802052A (en) * | 1996-06-26 | 1998-09-01 | Level One Communication, Inc. | Scalable high performance switch element for a shared memory packet or ATM cell switch fabric |
JPH10126419A (ja) * | 1996-10-23 | 1998-05-15 | Nec Corp | Atm交換機システム |
US6061358A (en) * | 1997-02-13 | 2000-05-09 | Mcdata Corporation | Data communication system utilizing a scalable, non-blocking, high bandwidth central memory controller and method |
US6034957A (en) * | 1997-08-29 | 2000-03-07 | Extreme Networks, Inc. | Sliced comparison engine architecture and method for a LAN switch |
JP3566047B2 (ja) * | 1997-10-17 | 2004-09-15 | 富士通株式会社 | ネットワークシステム及び通信装置 |
US6137807A (en) * | 1997-12-05 | 2000-10-24 | Whittaker Corporation | Dual bank queue memory and queue control system |
US6470021B1 (en) * | 1998-01-27 | 2002-10-22 | Alcatel Internetworking (Pe), Inc. | Computer network switch with parallel access shared memory architecture |
-
1999
- 1999-04-15 US US09/293,563 patent/US7031330B1/en not_active Expired - Lifetime
-
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- 2000-04-14 JP JP2000113100A patent/JP4480845B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022006159A (ja) * | 2020-06-29 | 2022-01-12 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | 情報を処理するための方法及び装置、電子デバイス、コンピュータ可読記憶媒体及びコンピュータプログラム |
Also Published As
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---|---|
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