JPH1084363A - Ａｔｍスイッチ - Google Patents

Abstract

(57)【要約】 【課題】 メモリ量の少ない簡単な構成で効率よく帯域
制御を実現する機能を備えたＡＴＭスイッチを提供す
る。 【解決手段】 固定長パケットを蓄積して宛先となる出
力回線に交換するバッファメモリと、バッファメモリの
空きアドレスに対応した情報を蓄積する空アドレスメモ
リと、空アドレスメモリからの情報を識別子毎に一時蓄
積するテーブルと、空アドレスメモリからの情報をバッ
ファメモリの書き込みアドレスとして出力する書き込み
制御回路と、出力する固定長パケットの識別子を指定す
るスケジューラと、スケジューラが出力した識別子でテ
ーブルから読み出した情報をバッファメモリの読み出し
アドレスとして出力する読み出し制御回路と、バッファ
メモリを読み出したアドレスに対応した情報を空アドレ
スメモリに戻す回路とでＡＴＭスイッチを構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定長パケットのクロ
スコネクト装置または交換装置のパケットスイッチにお
ける、バーチャルパスまたはバーチャルコネクションの
帯域制御方式および回路に係り、特に、非同期転送モー
ド（以下、ＡＴＭと称する）による装置やＡＴＭスイッ
チに好適である。

【０００２】

【従来の技術】通信分野における広帯域・マルチメディ
ア化に対して、ＣＣＩＴＴ（国際電信電話諮問委員会）
で合意がなされたＡＴＭ方式では、セルと呼ばれる固定
長パケットを用いて伝送／交換を行う。このセルを交換
する為のスイッチ方式が数多く提案されている。

【０００３】また、交換機間を接続する伝送装置におい
ても、バーチャルパスと呼ばれる仮想的な回線を単位
に、回線網のアーキテクチャを柔軟に変更したり、回線
の管理を簡単化することが行われる。この際に、バーチ
ャルパスに従ってセルの交換を行う装置が用いられ、Ａ
ＴＭクロスコネクト装置と呼ばれている。ＡＴＭクロス
コネクト装置は、一種のＡＴＭスイッチと考えられる。

【０００４】ＡＴＭスイッチの方式の一つに、共通バッ
ファメモリスイッチがあり、小崎、他による文献（“共
通バッファ型ATMスイッチLSI構成法”，信学情報，SSE8
9-144,pp.49-54(平2-02)．）に、その構成法の一例が示
されている。これを第2図に示す。

【０００５】一般的に加入者線が接続している各種の端
末装置は、連続的にデータを出す期間と、データを出さ
ない期間が存在する、いわゆるバースト的なトラヒック
を出力する。ATM交換機に必要となるバッファ量は、こ
のようなバースト性を持つトラヒックを収容する場合
は、ランダムにセルを出すようなトラヒックを収容する
場合に比べて、十数倍から数十倍必要であることが知ら
れている。従って、少ないバッファ量を持つクロスコネ
クト装置を用いて、経済的にATM網を構成する為には、
加入者線を収容する装置において、バースト性を取り除
く必要がある。この為、同一バーチャルチャンネルやバ
ーチャルパスに属するセルを、時間的になるべく均等に
配置する処理を要する。この処理を帯域制御と呼ぶ。

【０００６】このような帯域制御を行う方法は、重定、
他による文献（“ATM交換網の回線設定法について”，
信学技法，SSE89-120,pp.31-36(平2-01)．）に一例が示
されている。即ち、交換機もしくはクロスコネクト装置
の出線において、フレーム内で、バーチャルパスもしく
はバーチャルチャンネルに属するセルの時間位置をあら
かじめ決めておくことにより、帯域制御を行う方式が示
されている。また、各出線単位で時間位置を動的に定め
る為のアルゴリズムが示されている。

【０００７】

【発明が解決しようとする課題】上記従来技術を用い
た、共通バッファメモリスイッチによる、スイッチ構成
においては、帯域制御が考慮されていない。従って、バ
ースト性をもつ回線は、バースト性を保存したまま交換
／出力されてしまう。その結果、この出力が接続するク
ロスコネクト装置や交換機において、大量のバッファメ
モリを必要としてしまうという問題点があった。

【０００８】また、上記従来技術による出線毎の帯域制
御を行ったとしても、帯域制御を行う為、時間順序の変
更を行う必要がある。この際、待合せバッファが必要と
なって、帯域制御を行う装置のバッファが大量に必要と
なる問題があった、一方、上記従来技術に示されてい
る、時間位置を動的に定める為のアルゴリズムを用いる
ことにより、このメモリ量を減らせることも示されてい
る。しかし、このアルゴリズムを実行するための制御装
置が複雑になると共に、より均等に配置するには、配置
決定の周期を長くする必要があり、そのためにメモリ量
が増加してしまう問題があった。

【０００９】更に、メモリ量が増加した場合は、メモリ
内にセルが滞留する時間が長くなり、伝送や交換におけ
る遅延が増加するという問題がある。

【００１０】本発明の目的は、帯域制御の為に必要なメ
モリ量を減少させることにある。本発明の他の目的は、
帯域制御の為に必要なメモリをスイッチが本来有してい
る大量のバッファと兼用させて、装置のバッファ量の増
加なしに、帯域制御を実現することにある。

【００１１】また、本発明は、簡単な構成により効率よ
く帯域制御を実現できる方法と回路ならびに、これらを
備えたスイッチを提供することも目的の一つとしてい
る。

【００１２】更に、本発明は、帯域制御を利用して、よ
り低い伝送速度の回線に分離する際に必要となるバッフ
ァ量を減少させることもまた、目的としている。

【００１３】本発明の他の目的に、容易に帯域を変更可
能な帯域制御方法と回路ならびに、これらを備えたスイ
ッチを提供することがある。

【００１４】

【課題を解決するための手段】共通バッファ型メモリス
イッチでは、単一の大量のバッファメモリを用意すると
共に、バッファメモリを用意すると共に、バッファメモ
リにアドレスチェインをつなぐためのメモリを付加す
る。更に、このバッファ内に出線後とにチェインを用い
たリスト構造を作成する。セルが入力されたならば、ま
ず、バッファメモリにセルを格納する。それと同時に、
そのセルの出線を判断して、対応する出線のリスト構造
の末尾にセルが格納されたバッファのアドレスのチェイ
ンを接続する。また、セルを出力する際は、出力する出
線に従ったリスト構造を選択し、そのリスト構造の先頭
より出力すべきセルが格納されているバッファのアドレ
スを取り出して、そのアドレスよりセルの出力を行う。

【００１５】これらの動作を、全ての入線と全ての出線
に対して周期的に行えば、入力されたセルは、その出線
に従って分類されてリスト構造に付加され、対応する出
線の読み出しにより出力される。即ち、交換動作が実現
できる。また、セルはリスト構造につながれる為、時間
順序が入れ替わることはない。

【００１６】本発明では、前記目的を達成する為に、セ
ルを出線毎にリスト構造に加えるのみでなく、出線毎に
更にバーチャルパスもしくはバーチャルチャンネルに分
類して、それぞれのバーチャルパスもしくはバーチャル
チャンネルに対応したリスト構造に接続する。また、セ
ルを読み出す際に、それぞれの出線に対して出力すべき
バーチャルパスもしくはバーチャルチャンネルを時間的
に指定して、対応したリスト構造の先頭からセルを読み
出す。

【００１７】また、本発明では、前記の他の目的を達成
する為に、次のような回路構成を採用している。即ち、
入力セルを、バーチャルパスもしくはバーチャルチャン
ネル毎に分類してリスト構造に接続するために、バーチ
ャルパスもしくはバーチャルパスの識別子を与えれば、
セルを接続するリスト構造を指定する識別子、セルを格
納するアドレス、あるいは、接続するチェインのアドレ
スを与えるテーブルを具備する。また、出力すべきバー
チャルパスもしくはバーチャルパスに属するセルをリス
ト構造から取り出す為に、バーチャルパスもしくはバー
チャルパスの識別子を与えれば、セルを取り出すリスト
構造を指定する識別子、セルを読み出すアドレス、ある
いは、取り出すチェインのアドレスを与えるテーブルを
具備する。更に、出線毎に、読み出しタイミングに従っ
て、出力するバーチャルパスもしくはバーチャルパスを
指定する為に、一定の周期をもつカウンタと、カウンタ
の値により周期的に参照され、それぞれのタイミングで
出力するバーチャルパスもしくはバーチャルパスを保持
している、帯域指定用のテーブルを具備する。

【００１８】

【作用】本発明による共通バッファ型メモリスイッチで
は、出線のみならず、セルが属するバーチャルパスもし
くはバーチャルパスに従って分類して、リスト構造をつ
くる。従って、同一バーチャルパスもしくはバーチャル
パスに属するセルの順序を保存したまま、バーチャルパ
スもしくはバーチャルパスを指定して、セルを出力する
ことができる。従って、バーチャルパスもしくはバーチ
ャルパスができるだけ均等に配置されるように指定する
ことにより、バースト的に到着したセルを均等に配置し
て出力することが可能となる。

【００１９】また、本発明による共通バッファ型メモリ
スイッチを用いた帯域制御回路においては、スイッチ内
のバッファにバーチャルパスもしくはバーチャルパス毎
のリスト構造を作成する。従って、出線毎の帯域制御で
必要であった、セルの順序を入れ替える為のバッファを
共用化することができる。即ち、バッファ量の増加をな
くすことが可能である。

【００２０】更に、一般的には、出線毎にバッファをも
つスイッチよりも単一のバッファで交換動作を行うスイ
ッチの方が、メモリ量が大幅に小さくなる。これは、共
通バッファ型のスイッチでは、多くのバッファを必要と
する出線が存在したとしても、バッファが必要に応じて
動的に割り当てられるため、バッファの総量は小さくて
もよくなる為である。このことは、共通化によるバッフ
ァの削減効果、もしくは、共通化効果と呼ばれている。
この共通化効果により、出線毎に帯域制御を行う場合よ
り、スイッチに一括してバッファを持つ本発明の場合の
方が、総量としてのバッファが少なくてすむ。更に、本
発明では、スイッチと帯域制御機能がバッファを共用化
しているため、共通化効果によって、装置全体のバッフ
ァ量を減らすことが可能となる。

【００２１】更に、本発明では、出力するバーチャルパ
スもしくはバーチャルチャンネルを指定する為のカウン
タとテーブルを持ち、テーブルの内容によってセルの配
置の指定、即ち、帯域の指定と制御を行う。従って、こ
のテーブルの内容をあらかじめ最適になるように決定で
きれば、効率よく帯域制御を行うことができる。また、
バッファに溜るセル数も減らせ、遅延を減らすことがで
きる。これは、一般的に、動的にセルの配置を決定する
より、静的にセルの配置を決定する方が、均一にセルを
配置することが可能となる為である。

【００２２】本発明では、帯域の指定はテーブルを用い
て行うので、極めて柔軟に帯域の変更が行える。

【００２３】本発明における共通バッファスイッチにお
いて、バーチャルパスもしくはバーチャルチャンネルで
分類してリスト構造へ接続することに加えて、低速の回
線へ分離する際の回線番号でも分類してリスト構造をつ
くることができる。更に、出力するバーチャルパスもし
くはバーチャルチャンネルに加えて、低速の回線番号も
指定すれば、回線番号が周期的になるようにセルを出力
することが可能である。従って、分離部で、セルを低速
回線へ周期的に振り分けることで、分離部でのバッファ
を最小にすることができる。

【００２４】

【実施例】以下、本発明の実施例の説明を、図１、図３
に従って行う。図１は、本発明による帯域制御を行う為
の共通バッファスイッチの一実施例のブロック図であ
る。ここでは、説明のために、共通バッファスイッチ
は、３６×３６スイッチとして構成する。これは、入出
力数とセル長の比を、２：３（＝３６：５４）と簡単な
整数比とすることで、バッファへのセルの書き込みの際
の多重／分離の論理構成を簡単にする為である。また、
帯域制御は、バーチャルパス単位で行うとする。バーチ
ャルパスは、バーチャルパス単位で行うとする。バーチ
ャルパスは、バーチャルパス識別子（ＶＰＩ）により知
ることができる。

【００２５】本スイッチは、バッファ部１とバッファ制
御部２により構成する。各入力５０１−１〜３６から到
着したセルはMUX１１で多重され、１セルづつバッファ
メモリ（ＢＦＭ）１２へ格納される。このとき、セルを
格納するアドレスは、空きアドレスバッファ（ＩＡ Ｂ
ＵＦ）３内に格納されている空きアドレスに格納する。
同時に、各々のセル出線を示すルーティング情報（ＲＴ
Ｇ）が、バッファ部１からバッファ制御部２に送られ
る。ＲＴＧは、ルーティングデコーダ（ＲＴ ＤＥＣ）
２１でデコードされ、到着したセルの出線に対応するチ
ェイン書込みアドレステーブル（ＷＲ ＣＨ Ｔａｂｌ
ｅ）２２−１〜３６を指定する。このＷＲ ＣＨ Ｔａ
ｂｌｅ２２−１〜３６には、ＶＰＩ毎に最後にセルを格
納したアドレスが保持されている。従って、WR ＣＨ
Ｔａｂｌｅ２２−１〜３６を到着セルのＶＰＩにより参
照すれば、最後に同一ＶＰＩのセルを書込んだアドレス
がわかり、そのアドレスに今回セルを書込んだアドレス
へのチェインを書込むことにより、リスト構造を形成す
ることができる。チェイン書き込みアドレスレジスタ
（ＣＨ ＷＡ）２３−１〜３６は、ＷＲ ＣＨ Ｔａｂ
ｌｅ２２−１〜３６から読み出した値を一時的に保持す
るためのものである。同時に、次の書込みの為に、今回
到着したセルを書込んだアドレス、即ちＩＡ ＢＵＦ３
から取り出したアドレスにより、ＷＲ ＣＨ Ｔａｂｌ
ｅ２２−１〜３６を更新しておく。

【００２６】セルの読み出しは、次のうようにして行
う。まず、出線カウンタ（ＯＵＴ ＣＮＴ）２４が次に
出力する出線を指定する。ＯＵＴ ＣＮＴ２４の出力
は、出線デコーダ（ＯＵＴ ＤＥＣ）２５に送られ、出
線毎に存在する帯域カウンタ（ＢＷ ＣＮＴ）２６−１
〜３６の一つを選択する。ＢＷ ＣＮＴ２６−１〜３６
は、タイムスロット毎に設定されている出力ＶＰＩを指
定する為のカウンタである。ＢＷ ＣＮＴ２６−１〜３
６の値により、帯域テーブル（ＢＷ Ｔａｂｌｅ）２７
−１〜３６を参照して、今回出力するＶＰＩを得る。次
にＶＰＩを用いて、読み出しアドレステーブル（ＲＤ
ＡＤＲ Ｔａｂｌｅ）２８−１〜３６を参照する。ＲＤ
ＡＤＲ Ｔａｂｌｅ２８−１〜３６は、ＶＰＩに対応
して、次に読み出すバッファのアドレスを保持してお
り、このアドレスによってバッファメモリ（ＢＦＭ）１
２から出力セルを取り出して、ＤＥＭＵＸ１３で多重分
離して出力する。同時にＢＦＭ１２から、チェインを読
みだして、ＲＤ ＡＤＲ Ｔａｂｌｅ２８−１〜３６を
更新する。これにより、次の読み出し時に、ＢＦＭ１２
内のアドレスを得ることができる。また、ＢＦＭ１２の
セルを読み出したアドレスは、もはや空きアドレスとな
ったので、空アドレスバッファ（ＩＡ ＢＵＦ）３に格
納される。読み出しアドレレジスタ（ＲＡ）２９−１〜
３６は、ＲＤ ＡＤＲ Ｔａｂｌｅ２８−１〜３６から
読み出した値を一時的に保持するためのものである。

【００２７】以上のようにして、共通バッファスイッチ
を構成する。このスイッチにより、次のようにして帯域
制御を行う。即ち、帯域テーブル（ＢＷ Ｔａｂｌｅ）
２７−１〜３６に、各出線５０２−１〜３６毎に、タイ
ムスロットに対応したＶＰＩを格納しておく。例えば、
出線５０２−１〜３６帯域の総量が１５０Ｍｂ／ｓで、
そのうちの５０Ｍｂ／ｓの帯域を持つバーチャルパスを
設定したい場合は、ＢＷＴａｂｌｅ２７−１〜３６の３
アドレスに１アドレスの割合で、このバーチャルパスに
対応したＶＰＩを設定する。この設定により、設定を行
った出線から設定したＶＰＩを持つセルは３セルに最大
１セルしか出力されず、帯域の上限が守られる。また、
ＢＷ Ｔａｂｌｅ２７−１〜３６への設定したアドレス
を等間隔にすることで、設定した出線からは設定した間
隔より短い間隔で出力されることはない。この結果、バ
ースト性を持つセル入力を、等間隔で出力可能となる。

【００２８】図３は、バッファ制御部における各テーブ
ルの構成を示した概念図である。セルの書込みの際に
は、書き込むセルの出線より、チェイン書込みアドレス
レジスタ（ＣＨ ＷＲ Ｔａｂｌｅ）２２−１〜３６に
ＶＰＩを与えて、セルバッファ１２のアクセスするアド
レスを得る。また、セルの読み出しの際には、まず、出
線カウンタ（ＯＵＴ ＣＮＴ）２４により、帯域カウン
タ（ＢＷ ＣＮＴ）２６−１〜３６、帯域テーブル（Ｂ
Ｗ Ｔａｂｌｅ）２７−１〜３６、読み出しアドレステ
ーブル（ＲＤ ＡＤＲ Ｔａｂｌｅ）２８−１から３６
が選択される。次に、選択されたＢＷ ＣＮＴ２６−１
〜３６が指定するタイムスロットに従ってＢＷ Ｔａｂ
ｌｅ２７−１〜３６を参照して、出力するＶＰＩを得
る。更に、そのＶＰＩに従って、ＲＤ ＡＤＲ Ｔａｂ
ｌｅ２８−１〜３６を参照して、セルが格納されている
アドレスを得て、セルバッファ１２にアクセスする。

【００２９】本実験例では、帯域テーブル２７−１〜３
６を出線毎に１個づつ持つ例を示したが、２個づつ持た
せることもできる。この場合において、２個の帯域テー
ブル２７−１〜３６の内容が異なる場合、用いるテーブ
ルを切り替えることにより、瞬時に帯域を変更すること
ができる。また、帯域テーブルの書込みを、使用してい
ないテーブルに行うことで、書替えによる帯域への影響
を軽減することができる。いうまでもなく、この切り替
えは、出線対応でも可能であるし、一度に行うことも可
能である。また、２個以上持たせることで、複数の帯域
指定を瞬時に切り替えることが可能となる。

【００３０】更に、テーブルに与えるＶＰＩに関して
は、セルの持つＶＰＩの全部でなく、一部とすることも
可能である。この場合は、用いないビットが異なるＶＰ
Ｉのセルが同じリスト構造に接続される。即ち、ＶＰＩ
をグループ化することができる。これにより、指定した
ＶＰＩグループのセルがバッファに存在する確率が高く
なり、セルが出力される機会が増え、バッファの内容量
を減らすことができる。

【００３１】以上で述べた実施例においては、帯域カウ
ンタ２６−１〜３６を出線対応で持つ例を示したが、こ
れを単一のカウンタで行うことも可能である。この場合
は、出線毎のタイムスロットの指定が同期化される。

【００３２】また、帯域カウンタ２６−１〜３６の周期
を２５６周期のように固定して用いることもできるし、
設定により可変として用いることもできる。可変にする
ことにより、設定可能なバーチャルパスの最小帯域を可
変にすることが可能である。

【００３３】以上の構成においては、帯域テーブル２７
−１〜３６により指定されたＶＰＩに対応したリスト構
造にセルが接続されていない場合は、セルを出力するこ
とができない。即ち、バーチャルパスの指定に関してゆ
らぎが許されていない。ゆらぎを可能とするために、前
後のタイムスロットに対するＶＰＩのリスト構造も調べ
て、対応したリスト構造にセル存在する場合は出力する
ようにすることで、ある程度のゆらぎを許容する構成と
なる。また、同時に調べる方法のほかに、過去数スロッ
トで参照したＶＰＩを記憶しておき、セルの有無により
出力することも可能である。いうまでもなく、複数のＶ
ＰＩに対応するリスト構造を調べてセル出力を行う際
は、その間に優先度を持たせることができる。

【００３４】図４は、他の実施例における、バッファ制
御部の各テーブルの構成を示した概念図である。セルの
書込みの際、チェイン書込みアドレスレジスタ（ＣＨ
ＷＲ Ｔａｂｌｅ）２２‘−１〜３６は、書き込むセル
の出線によりが選択される。このＣＨＷＲ Ｔａｂｌｅ
２２’−１〜３６に、ＶＰＩと共に出線指定ＲＴＧの下
位２ビットを与えて、セルバッファ１２のアクセスする
アドレスを得ている。また、セルの読み出しの際には、
まず、出線カウンタ（ＯＵＴ ＣＮＴ）２４により、帯
域カウンタ（ＢＷ ＣＮＴ）２６−１〜３６、帯域テー
ブル（ＢＷ Ｔａｂｌｅ）２７‘−１〜３６、読み出し
アドレステーブル（ＲＤ ＡＤＲ Ｔａｂｌｅ）２８’
−１〜３６が選択される。次に、選択されたＢＷ ＣＮ
Ｔ２６−１〜３６が指定するタイムスロットに従ってＢ
Ｗ Ｔａｂｌｅ２７‘−１〜３６を参照して、出力する
ＶＰＩを得る。同時に、出力する出線の指定ＲＴＧの下
位２ビットも得ている。このＶＰＩと出線指定に従っ
て、ＲＤ ＡＲＤ Ｔａｂｌｅ２８’−１〜３６を参照
して、セルが格納されているアドレスを得て、セルバッ
ファ１２にアクセスしている。

【００３５】このような構成により、セル出力はタイム
スロット上でのセルのＶＰＩの指定のみならず、低速の
回線に分離する際の出線のような付加情報についても位
置指定が可能である。この場合は、低速の回線番号の指
定により、低速の回線番号の指定により、低速の回線に
多重分離化する際のバッファが不要になる。

【００３６】以上は、出線指定の下位２ビットを与えた
例を示したが、いうまでもなく、他の情報を与えてもよ
い。例えば、セルの廃棄クラスの情報を与えることによ
り、廃棄可能なセルの位置を周期的にすることもでき
る。即ち、付加情報を与えてテーブルを参照すること
は、その付加情報で更に分類したリスト構造を形成する
ことである。従って、付加情報の指定や、並べ替えが自
由に行える。

【００３７】いうまでもなく、以上に述べた実施例にお
いて、ＶＰＩを用いるのではなく、バーチャルチャンネ
ルの識別子であるＶＣＩを用いたり、ＶＣＩの一部を用
いたり、ＶＰＩの一部とＶＣＩの一部を同時に用いるな
どの構成が可能である。

【００３８】以上の実施例では、出線対応でテーブルを
持つ構成を示したが、テーブルを一つにして、出線情報
を付加情報として与えることも可能である。即ち、メモ
リスイッチにおける交換動作は、セルの出力の位相を指
定することと等しく、この位相の指定に、出力ＶＰＩの
指定と同様なテーブルを用いた構成も可能である。この
ような構成により、ルーティングデコーダ（ＲＴ ＤＥ
Ｃ）２１、出線カウンタ（ＯＵＴ ＣＮＴ）２４、出線
デコーダ（ＯＵＴ ＤＥＣ）２５などが不要となる。

【００３９】

【発明の効果】本発明による、ＶＰＩ毎にリスト構造を
有する共通バッファ型メモリスイッチを用いることによ
り、同一バーチャルパスもしくはバーチャルパスに属す
るセルの順序を保存したまま、バーチャルパスもしくは
バーチャルパスを指定して、セルを出力することができ
る。従って、バーチャルパスもしくはバーチャルパス
が、できるだけ均等に配置されるように指定することに
より、バースト的に到着したセルを均等に配置して出力
し、帯域制御を行うことが可能となる。

【００４０】また、本発明による共通バッファ型メモリ
スイッチを用いた帯域制御回路によれば、スイッチ内の
バッファにバーチャルパスもしくはバーチャルパス毎の
リスト構造を作成する。その為、出線毎の帯域制御では
必要なバッファが不要になる。即ち、バッファ量の増加
をなくすことが可能である。

【００４１】更に、共通化効果により、出線毎に帯域制
御を行う場合より、スイッチに一括してバッファを持つ
本発明の場合の方が、総量としてのバッファが少なくす
ることができる。更に、本発明では、スイッチと帯域制
御機能がバッファを共用化しているため、共通化効果に
よって、装置全体のバッファ量も減らすことが可能とな
る。

【００４２】本発明では、出力するバーチャルパスもし
くはバーチャルチャンネルを指定する為のカウンタとテ
ーブルにより帯域の指定と制御を行う為、単純な構成の
回路をバッファ制御に加えるのみで、帯域制御が可能な
スイッチを構成できる。また、このテーブルの内容をあ
らかじめ最適になるように決定できれば、効率よく帯域
制御を行うことが可能となる。

【００４３】更に、本発明では、帯域の指定はテーブル
を用いて行うので、極めて柔軟に帯域の変更が行える。
また、帯域テーブルを複数持つことで、瞬時に帯域の変
更を行うことが可能となる。

【００４４】本発明における共通バッファスイッチにお
いて、バーチャルパスもしくはバーチャルチャンネルに
加えて、付加情報も用いて分類してリスト構造へ接続す
ることができる。その結果、付加情報を指定したセル出
力が可能となる。例えば、低速の回線番号も指定すれ
ば、回線番号が周期的になるようにセルを出力すること
が可能となる。これにより、低速回線への分離部で、セ
ルを低速回線へ周期的に振り分けることで、分離部での
バッファを最小にすることができる。

【図面の簡単な説明】

【図１】本発明の位置実施例のブロック図。

【図２】従来技術による共通バッファスイッチの一構成
例のブロック図。

【図３】本発明の実施例におけるテーブルの構成例を示
した概念図。

【図４】本発明の、他の実施例におけるテーブルの構成
例を示した概念図。

【符号の説明】

１…バッファ部、 ２…バッファ制御部、３…
空きアドレスバッファ（ＩＡ ＢＵＦ）、１１…ＭＵ
Ｘ、 １２…セルバッファ（ＢＦＭ）、１３
…ＤＥＭＵＸ、 ２１…ルーティングデコーダ
（ＲＴ ＤＥＣ）、２２…チェイン書込みアドレステー
ブル（ＣＨ ＷＲ Ｔａｂｌｅ）、２３…チェイン書き
込みアドレスレジスタ（ＣＨ ＷＡ）、２４…出線カウ
ンタ（ＯＵＴ ＣＮＴ）、２５…出線デコーダ（ＯＵＴ
ＤＥＣ）、２６…帯域カウンタ（ＢＷ ＣＮＴ）、２
７…帯域テーブル（ＢＷ Ｔａｂｌｅ）、２８…読み出
しアドレステーブル（ＲＤ ＡＤＲ Ｔａｂｌｅ）、２
９…読み出しアドレスレジスタ（ＲＡ）、５０１…入
線、 ５０２…出線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 郷原 忍 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所戸塚工場内

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数の入力回線からの固定長パケットを前
   記固定長パケットの識別子に基づき複数の出力回線の任
   意の回線に交換するＡＴＭスイッチであって、 前記複数の入力回線からの固定長パケットを蓄積して宛
   先となる出力回線に交換するバッファメモリと、 前記バッファメモリの空きアドレスに対応した情報を蓄
   積する空アドレスメモリと、 前記空アドレスメモリからの情報を前記識別子毎に一時
   蓄積するテーブルと、前記空アドレスメモリからの情報
   を前記バッファメモリの書き込みアドレスとして出力す
   る書き込み制御回路と、出力する固定長パケットの識別
   子を指定するスケジューラと、前記スケジューラが出力
   した識別子で前記テーブルから読み出した情報を前記バ
   ッファメモリの読み出しアドレスとして出力する読み出
   し制御回路と、前記バッファメモリを読み出したアドレ
   スに対応した情報を前記空アドレスメモリに戻す回路と
   を備えたスイッチ制御回路とで構成したことを特徴とす
   るＡＴＭスイッチ。
2. 【請求項２】複数の入力回線からの固定長パケットを前
   記固定長パケットに付与された識別子に基づき複数の出
   力回線の任意の回線に交換するＡＴＭスイッチであっ
   て、 前記複数の入力回線からの固定長パケットを蓄積して宛
   先となる出力回線に交換するバッファメモリと、 前記バッファメモリの空きアドレスに対応した情報を蓄
   積する空アドレスメモリと、 前記空アドレスメモリからの情報を前記識別子毎に一時
   蓄積する第１のテーブルと、前記空アドレスメモリから
   の情報を前記バッファメモリの書き込みアドレスとして
   出力する書き込み制御回路と、出力回線を予め定めた規
   則で選択する選択回路と、選択された出力回線に出力す
   る固定長パケットの識別子を蓄積する第２のテーブル
   と、前記第２のテーブルから出力された識別子で前記第
   １のテーブルから読み出した情報を前記バッファメモリ
   の読み出しアドレスとして出力する読み出し制御回路
   と、前記バッファメモリを読み出したアドレスに対応し
   た情報を前記空アドレスメモリに戻す回路とを備えたス
   イッチ制御回路とで構成したことを特徴とするＡＴＭス
   イッチ。
3. 【請求項３】上記選択回路は、所定の周期で出力回線を
   指示する第１のカウンタと出力回線毎に固定長パケット
   を出力する順序を指示する第２のカウンタを備え、上記
   第２のテーブルは、前記第２のカウンタの出力により識
   別子が所定の規則で出力されるよう構成し、出力回線に
   出力する固定長パケットの帯域制御を実施することを特
   徴とする特許請求の範囲第２項に記載のＡＴＭスイッ
   チ。
4. 【請求項４】上記識別子は、上記固定長パケットのバー
   チャルパス識別子もしくはバーチャルチャネル識別子あ
   るいはその両者であり、前記識別子毎に固定長パケット
   の交換を実施することを特徴とする特許請求の範囲第１
   項乃至３項いずれかに記載のＡＴＭスイッチ。