JPH03121626A - 直並列相互変換回路及び２次元シフトレジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、時間軸上で直列に多重化された複数の信号が
並列に入力され、各直列多重化信号を並列に変換して時
間軸上で順次出力する直並列相互変換回路、及び、直並
列相互変換回路を構成することができるシフト方向とし
て２方向が選択可能な２次元シフトレジスタ回路に関す
る。

［従来の技術］ 種々のデジタル通信ネットワークに用いられている各種
装置（例えば、多重化装置や分離装置）で、第２図に示
す直並列相互変換回路１が用いられている。この直並列
相互変換回路１は、時間軸上で直列に多重化された複数
（図示のものは４個）の入力信号ＩＮＩ〜ＩＮ４が並列
に与えられるものであり、これら入力信号の並列方向く
空間方向）を直列方向く時間方向）に変換し、入力信号
ＩＮ１〜ＩＮ４の直列方向を並列方向に変換するもので
ある。すなわち、入力信号ＩＮＩ〜ＩＮ４の同一時点で
のビットデータＤ１〜Ｄ４、Ｃ１〜Ｃ４、Ｂ１〜Ｂ４、
Ａ１−Ａ４をそれぞれ時間軸方向に変換した出力信号０
ＵＴＩ〜ＯＵ’Ｔ’４を形成し、これを出力するものて
′ある。

なお、直並列変換又は並直列変換にかかる単位個数（第
２図は４個）のビットデータを直列に多重化した際の時
間を、この明細書ではフレームと呼ぶ。デジタル通信ネ
ットワークにおける多重化装置では、入力信号又は出力
信号の１フレ一ム分のデータがチャンネルを構成してい
る。

このような変換動作を行なう従来の直並列相互変換回路
としては、第３図に示すものがある。第３図は、各入力
信号の１フレームが４ビツトデータでなるものを示して
いる。

ビットデータが直列に多重化された４個の入力信号ＩＮ
Ｉ〜ＩＮ４は、対応するシフトレジスタ回路１０ａ〜ｌ
Ｏｄに与えられる。各シフトレジスタ回路１０ａ、１０
ｂ、１０ｃ、１０ｄはそれぞれ４段のシフト構成を有し
、各入力信号ＩＮＩ、ＩＮ２、ＩＮ３、ＩＮ４のデータ
変化周期を周期とするクロック信号ＣＬＫが与えられる
毎にビットデータを取り込むと共に、既に取り込んでい
るビットデータを次の段にシフトさせる。各シフトレジ
スタ回路１０ａ、１０ｂ、１０ｃ、１０ｄの各段は、そ
れぞれ４個のビットデータをラッチする対応するラッチ
回路１１ａ〜ｌｉｄの入力端子に接続されている。

これらラッチ回路１１ａ〜ｌｉｄには、タイミング制御
回路１２から共通のラッチ指令信号が与えられてラッチ
動作する。タイミング制御回路１２は、各フレームの開
始点を規定するフレームパルス信号に基づき、クロック
信号ＣＬＫを１／４分周してラッチ指令信号を形成する
と共に、各入力信号の同一フレーム内の４個のビットデ
ータが全て対応するシフトレジスタ回路に格納されたと
きに形成したラッチ指令信号をラッチ回路１１ａ〜ｌｉ
ｄに与える。

このようにシフトレジスタ回路及びラッチ回路の各組１
０ａ及びｌｌａ、−１０ｄ及びｌｉｄによって、入力信
号ＩＮＩ〜ＩＮ４のそれぞれが直並列変換される。

各シフトレジスタ回路１０ａ〜１０ｄに最も新しく入力
されてラッチ回＆＋８１−１　ａ〜Ｌｉｄにラッチされ
た同一時点の４個のビットデータは、並列方向の並びを
維持して４−１セレクタ回路１３ａに与えられる。同様
に、それより１クロック周期、２２０ツク周期、３クロ
ック周期だけ古い各時点の４組のビットデータ群も、並
列方向の並びを維持して対応する４−１セレクタ回路１
３ｂ、１３ｃ、１３ｄに与えられる。各セレクタ回路１
３ａ〜１３ｄには、タイミング制御回路１２からクロッ
ク信号ＣＬＫの周期で変化する共通の選択アドレス信号
が与えられ、各セレクタ回路１３ａ〜１３ｄは、４個の
入力データを順次選択して直並列相互変換がなされたビ
ットデータでなる出力信号０ＵＴ１〜０ＵＴ４として出
力する。

［発明が解決しようとする課題］ しかしながら、従来回路では、以下の問題があった。

シフトレジスタ回路及びラッチ回路も１個の単位記憶素
子（フリップフロップ回路）によって１ビツトデータを
記憶するものである。第３図の従来回路では、直並列相
互変換にかかる全てのビットデータ数は４×４の１６個
であるが、このような単位記憶素子は計３２個用いるこ
とを要する。

すなわち、同一のビットデータを記憶する単位記憶素子
を２個用いており、無駄があるということができ、１個
のビットデータを記憶する記憶素子を１個だけにするこ
とができるならば、構成を簡易、小型にすることができ
る。逆に、言うならば、従来回路は、まだまだ複雑、大
型である・ということができる。

実際上、既存の電話回線を用いたネットワークでの多重
化装置に適用されている直並列相互変換回路に対しては
、その入力信号のビット数（チャンネル当りのビット数
）は８であり、変換に供する全ビットデータ数は８Ｘ８
の６４個である。しかし、今後は広帯域の通信回線が使
用されていく傾向にあり、チャンネル当りのビット数は
増加していくと考えられる。このようにビット数が増え
れば増えるほど、単位記憶素子の重複による構成の複雑
、大型化の問題は大きなものとなる。

また、従来回路において、シフトレジスタ回路１０ａ〜
１０ｄとセレクタ回路１３ａ〜１３ｄはクロック周期で
動作するが、ラッチ回路１１ａ〜ｌｉｄはその４倍の周
期で動作する。このように動作周波数が異なる回路部分
が混在する回路は集積回路を構成することは勿論できる
が構成し難いものとなっている。また、動作周波数が異
なる回路部分が混在してそのタイミング制御信号として
別個のものを用いているため、タイミング制御信号が共
通化している場合に比較して、相互のタイミング制御信
号の関係が問題となってより一層の高速性を達成し難い
ものとしている。

さらに、従来回路では、空間方向には同一の回路構成が
繰返されているが、時間方向には同一の回路構成は繰返
されていない。集積回路で直並列相互変換回路を構成す
る場合、同一の回路構成が繰返されていればいるほどよ
り構成し易いものとなり、従って、従来回路はこの点か
ら改善の余地を残している。

第１の本発明は、以上の点を考慮してなされたものであ
り、集積回路化するのに適した、しかも、高速動作が可
能な簡易、小型の直並列相互変換回路を適用しようとす
るものである。

ところで、例えば、４個のとットデータをシフトする４
ビツトシフトレジスタ回路は、第３図に示したと同様に
、４個のシフトレジスタ回路を並列に設けて構成する。

１個のシフトレジスタ回路のシフト方向は当然に１個し
かなく、あるシフトレジスタ回路のデータを並列的に他
のシフトレジスタ回路に与えることはできない。

しかしながら、直並列相互変換回路による処理のような
場合、すなわち、異なる入力信号のビットデータを混合
して出力信号を形成するような処理のような場合、ある
シフトレジスタ回路から並列に設けられている他のシフ
トレジスタ回路にビットデータを与えたいことも生じる
。すなわち、通常のシフト方向に加えてそれに直交する
方向にもデータをシフトさせたいことも要する。従来、
このようなシフト方向が２個のシフトレジスタ回路は提
案されていない。

従来、このようなシフト方向が２個のシフトレジスタ回
路が存在しないために、直並列相互変換回路が複雑にな
っていたとも考えられる。

第２の本発明は、以上の点を考慮してなされたものであ
り、２方向のシフト動作を適宜切り替えて行なうことが
できる２次元シフトレジスタ回路を提供しようとするも
のである。

［課題を解決するための手段］ かかる課題を解決するため、第１の本発明においては、
クロック信号が与えられたときにラッチ動作するラッチ
回路を縦横にｎ×ｎ個配置し、各ラッチ回路の入力段に
それぞれ対応するセレクタ回路を設け、かつ、ｎ個の出
力選択用セレクタ回路を設け、さらに、各セレクタ回路
に、以下のような選択動作をさせて時間軸上で直列に多
重化された複数の並列入力信号を直並列相互変換するよ
うに構成した。

第ｉ（ｉは１〜ｎ−１）行第１列の各セレクタ回路には
、奇数又は偶数フレームの一方のときに、対応するラッ
チ回路と同一列の１行下のラッチ回路にラッチされてい
るデータを選択させ、他方のフレームのときに、対応す
る第ｉの入力信号のデータを選択させる。

第ｉ行第ｊ（ｊは２〜ｎ）列の各セレクタ回路には、奇
数又は偶数フレームの一方のときに、対応するラッチ回
路と同一列の１行下のラッチ回路にラッチされているデ
ータを選択させ、他方のフレームのときに、対応するラ
ッチ回路と同一行の１列前のラッチ回路にラッチされて
いるデータを選択させる。

第ｎ行第ｋ（ｋは２〜ｎ）列の各セレクタ回路には、奇
数又は偶数フレームの一方のときに、第ｎ−に＋１の入
力信号のデータを選択させ、他方のフレームのときに、
対応するラッチ回路と同一行の１列前のラッチ回路にラ
ッチされているデータを選択させる。

第ｎ行第１列のセレクタ回路には、奇数及び偶数フレー
ム共に、第ｎの入力信号のデータを選択させる。

第１　（１は１〜ｎ）の各出力選択用セレクタ回路には
、奇数又は偶数フレームの一方のときに、第１行第ｇ列
のラッチ回路にラッチされているデータを選択させ、他
方のフレームのときに、第１行第１列のラッチ回路にラ
ッチされているデータを選択させる。

第２の本発明は、第１の本発明を普遍化したものであり
、直並列変換回路として利用できるだけでなく、２個の
シフト方向を必要とする各種の回路に利用できるように
したものである。

すなわち、共通のラッチ指令信号が与えられたときにラ
ッチ動作するラッチ回路を縦横にｎ×ｎ個配置し、各ラ
ッチ回路の入力段にそれぞれ対応する連動して以下のよ
うに切り替わるセレクタ回路を設けて多様な用途に応じ
られる２次元シフトレジスタ回路を構成した。

第ｉ（ｉは１〜ｎ−１）行第１列の各セレクタ回路には
、対応するラッチ回路と同一列の１行下の行のラッチ回
路にラッチされているデータ、又は、対応する第ｉの入
力信号のデータを選択させる。

第ｉ行第ｊ（ｊは２〜ｎ）列の各セレクタ回路には、対
応するラッチ回路と同一列の１行下のラッチ回路にラッ
チされているデータ、又は、対応するラッチ回路と同一
行の１列前のラッチ回路にラッチされているデータを選
択させる。

第ｎ行第ｋ（ｋは２〜ｎ）列の各セレクタ回路には、第
ｎ−に＋１の入力信号のデータ、又は、対応するラッチ
回路と同一行の１列前のラッチ回路にラッチされている
データを選択させる。

第ｎ行第１列のセレクタ回路には、第ｎの入力データを
選択させる。

［作用］ 第２の本発明では、ラッチ回路を縦横に配置し、その前
段にセレクタ回路を設けることで２方向のシフト方向で
のシフトを可能としたものである。

すなわち、最終行以外の行の全てのセレクタ回路を１行
下のラッチ回路のラッチデータを選択させるようにする
と共に、最終行のセレクタ回路を入力信号のデータを選
択させるようにすると列方向のシフトレジスタ回路とし
て動作させることができ、第１列以外の列の全てのセレ
クタ回路を１列前のラッチ回路のラッチデータを選択さ
せるようにすると共に、第１列のセレクタ回路を入力信
号のデータを選択させるようにすると行方向のシフトレ
ジスタ回路として動作させることができ、この選択状態
を変えることで多様な用途に適用できる２次元シフトレ
ジスタ回路を実現できる。

第１の本発明は２次元シフトレジスタ回路を直並列相互
変換回路として適用したものである。

入力信号を最終行のラッチ回路に与えることは、この入
力時に並列に入力された多重化直列信号を直並列相互変
換していることになる。従って、−方のフレームでは、
このような入力を行ない、列方向にシフトさせて各ラッ
チ回路に１フレ一ム分のｎ×ｎ個のデータをラッチさせ
、その後、行方向のシフトさせ、出力選択用セレクタ回
路を介して出力させて、すなわち、出力時には変換動作
をさせないで出力させる。

入力信号を第１列のラッチ回路に与えることは、この入
力時には何等の変換を行なっていないことになる。従っ
て、他方のフレームでは、このような入力を行ない、行
方向にシフトさせて各ラッチ回路に１フレ一ム分のｎ×
ｎ個のデータをラッチさせ、その後、列方向のシフトさ
せ、出力選択用セレクタ回路を介して第１行のラッチ回
路にラッチされているデータを出力させて、すなわち、
出力時に多重化直列信号を直並列相互変換させて出力さ
せる。

このようにフレーム毎にシフト方向及び出力信号の取り
出しラッチ回路を変えることで時間に無駄を生じること
なく、次々と変換を行なうことができる。

［実施例］ 以下、本発明による直並列相互変換回路の一実施例を図
面を参照しながら詳述する。なお、この実施例の場合、
１フレーム当りの計４×４のビットデータを変換するも
のである。

ここで、第１図はこの実施例の構成を示すブロック図、
第４図はその動作の説明図である。

第１図において、この実施例の場合、縦横に４行４列の
計１６個の例えばフリップフロップ回路でなる記憶素子
１１〜１４．２１〜２４．３１〜３４．４１〜４４が配
置されている。

第１列の第１行〜第３行の記憶素子１１．２１．３１に
はそれぞれ、対応する２−１セレクタ回路５１．６１．
７１を介して入力信号ＩＮＩ、ＩＮ２、ＩＮ３のビット
データ又は、同一列の１行だけ下の記憶素子２１．３１
．４１にラッチされているビットデータが与えられる。

第１列第４行の記憶素子４１には、対応する２−１セレ
クタ回路８１を介して入力信号ＩＮ４のビットデータが
与えられる。なお、入力面からはセレクタ回路８１は不
要であるが、集積回路に具現化するとき問題となる構成
の規則性からかかるセレクタ回路８１を設けている。

第２列の第１行〜第３行の記憶素子１２．２２．３２に
はそれぞれ、対応する２−１セレクタ回路５２．６２．
７２を介して同一行の１列だけ前の記憶素子１１．２１
．３１にラッチされているビットデータ、又は、同一列
の１行だけ下の記憶素子２２．３２．４２にラッチされ
ているビットデータが与えられる。第２列の第４行の記
憶素子４２には、対応する２−１セレクタ回路８２を介
して入力信号ＩＮ３のビットデータ又は同一行の１列だ
け前の記憶素子４１にラッチされているビットデータが
与えられる。

第３列の第１行〜第３行の記憶素子１３．２３．３３に
はそれぞれ、対応する２−１セレクタ回路５３．６３．
７３を介して同一行の１列だけ前の記憶素子１２．２２
．３２にラッチされているビットデータ、又は、同一列
の１行だけ下の記憶素子２３．３３．４３にラッチされ
ているビットデータが与えられる。第３列の第４行の記
憶素子４３には、対応する２−１セレクタ回路８３を介
して入力信号ＩＮ２のビットデータ又は同一行の１列だ
け前の記憶素子４２にラッチされているビットデータが
与えられる。

第４列の第１行〜第３行の記憶素子１４．２４．３４に
はそれぞれ、対応する２−１セレクタ回路５４．６４．
７４を介して同・−行の１列だけ前の記憶素子１３．２
３．３３にラッチされているビットデータ、又は、同一
列の１行だけ下の記憶素子２４．３４．４４にラッチさ
れているビットデータが与えられる。第４列の第４行の
記憶素子４４には、対応する２−１セレクタ回路８４を
介して入力信号ＩＮＩのビットデータ又は同一行の１列
だけ前の記憶素子４３にラッチされているビットデータ
が与えられる。

出力信−号０ＵＴＩ〜ＯＵ　Ｔ’　４は、２−１セレク
タ回路５５．６５．７５．８５からのビットデータをラ
ッチする出力用記憶素子１５．２５．３５．４５から出
力される。セレクタ回路５５は、入力端子の選択に関係
なく、第１行第４列の記憶素子１４にラッチされている
ビットデータを選択する。

なお、出力面からはセレクタ回路５５は不要であるが、
集積回路に具現化するとき問題となる構成の規則性から
かかるセレクタ回路５５を設けている。セレクタ回路６
５は、第１行第１列の記憶素子１１にラッチされている
ビットデータ又は第２行第４列の記憶素子２４にラッチ
されているビットデータを選択する。セレクタ回路７５
は、第１行第２列の記憶素子１２にラッチされているビ
ットデータ又は第３行第４列の記憶素子３４にラッチさ
れているビットデータを選択する。セレクタ回路８５は
、第１行第３列の記憶素子１３にラッチされているビッ
トデータ又は第４行第４列の記憶素子４４にラッチされ
ているビットデータを選択する。

なお、各記憶素子１１〜１５．２１〜２５．３１〜３５
．４１〜４５には、図示は省略しているがビット周期の
クロック信号が与えられており、これに応じてラッチ動
作する。

各セレクタ回１￥８５１〜５５．６１〜６５．７１〜７
５．８１〜８５にはタイミング制御回路９から共通の選
択指令信号が与えられる。タイミング制御回路９は例え
ば１／２分周回路で構成されており、入力されたフレー
ムパルス信号に基づいて１フレーム毎に論理レベルが交
互に反転する選択指令信号を形成して出力する。

各セレクタ回路５１〜５５．６１〜６５．７１〜７５．
８１〜８５共に、選択制御信号が一方の論理レベルをと
る場合には、同一行の直前に設けられている記憶素子に
ラッチされているビットデータ又は入力信号のビットデ
ータを選択する。選択制御信号が他方の論理レベルをと
る場合には、各セレクタ回路５１〜５４．６１〜６４．
７１〜７４．８１〜８４は１行下の行から与えられたビ
ットデータ又は入力信号ＩＮＩ〜ＩＮ４のビットデータ
を選択する。セレクタ回路５５．６５．７５．８５は、
選択制御信号が他方の論理レベルをとる場合には、第１
行の記憶素子にラッチされているビットデータを選択す
る。

以上の構成を有する直並列相互変換回路の動作を第４図
を用いて説明する。なお、第４図（Ａ）〜（Ｉ）に示す
各図表において、第１列は入力信号のビットデータを示
し、第２列〜第５列は記憶素子１１．２１．３１．４１
．１２．２２、・・・１４．２４．３４．４４のラッチ
データを示し、第６列は出力信号０ＵＴＩ〜０ＵＴ４の
ビットデータを示す。

なお、起動後の最初のフレームでは、各セレクタ回＃１
５１〜５５．６１〜６５．７１〜７５．８１〜８５は、
同一行の直前に設けられている記憶素子にラッチされて
いるビットデータ又は入力信号のビットデータを選択す
るものとする。

起動直後の最初のフレームでは、クロック信号が発生す
る毎に、第４図（Ａ）〜（Ｄ）に示すように行方向に各
入力信号のビットデータをシフトさせる。このようにし
て最初のフレームの計１６個のビットデータが全ての記
憶素子１１〜１４、２１〜２４．３１〜３４．４１〜４
４に記憶される。

この段階を終わると、フレームパルス信号が与えられて
シフト方向を列方向にするようにセレクタ回路５１〜５
４．６１〜６４．７１〜７４．８１〜８４が切り替わり
、セレクタ回路５５．６５．７５．８５が第１行の記憶
素子１１〜１４にラッチされているビットデータ群を選
択するように切り替わる。

第２フレームの最初のビットデータ群Ｅ１〜Ｅ４が与え
られると、第４図（Ｅ）に示すように、これらデータＥ
１〜Ｅ４は第４行（最終行）の記憶素子４１〜４４にラ
ッチされ、また、今まで、第２行〜第４行の各記憶素子
にラッチされていたビットデータはそれぞれ１行上の同
一列の記憶素子にラッチされる。従って、これらデータ
Ｅ１〜Ｅ４が与えられたクロック周期で出力用記憶素子
１５〜４５には、最初のフレームの第１の直列多重化デ
ータ群Ａ１、Ｂ１、Ｃ１、Ｄｌがラッチされ、並列に出
力される。

第２フレームの第２のビットデータ群Ｆ１〜Ｆ４が与え
られると、第４図（Ｆ）に示すように、これらデータＦ
１〜Ｆ４は第４行く最終行）の記憶素子４１〜４４にラ
ッチされ、また、今まで、第２行〜第４行の各記憶素子
にラッチされていたビットデータはそれぞれ１行上の同
一列の記憶素子にラッチされる。従って、これらデータ
Ｆ１〜Ｆ４が与えられたクロック周期で出力用記憶素子
１５〜４５には、最初のフレームの第２の直列多重化デ
ータ群Ａ２、Ｂ２、Ｃ２、Ｂ２がラッチされ、並列に出
力される。

第２フレームの第３のとブトデータ群Ｇ１〜Ｇ４及び第
４のビットデータ群Ｈ１〜Ｉ−（４が与えられても、第
４図（Ｇ）及び（トＩ）に示すように、同様に列方向に
シフト・動作して各クロック周期で出力用記憶素子１５
〜４５に、最初のフレームの第３の直列多重化データ群
Ａ３、Ｂ３、Ｃ３及びＢ３、並びに、Ａ４、Ｂ４、Ｃ４
及びＢ４が順次ラッチされて並列に出力される。

この段階では、第１フレームに対する直並列相互変換が
終了したことになる。

この第２フレーム段階を終わると、第３フレームにかか
るフレームパルス信号が与えられてシフト方向を行方向
にするようにセレクタ回路５１〜５４．６１〜６４．７
１〜７４．８１〜８４が切り替わり、セレクタ回路５５
．６５．７５．８５が第４列の記憶素子１４．２４．３
４．４４にラッチされているビットデータ群を選択する
ように切り替わる。

第３フレームの最初のビットデータ群１１〜■４が与え
られると、第４図（Ｉ＞に示すように、これらデータ１
１〜■４は第１列の記憶素子１１．２１．３１．４１に
ラッチされ、また、今まで、第１列〜第３列の各記憶素
子にラッチされていたビットデータはそれぞれ同一行の
次の列の記憶素子にラッチされ、第４列の各記憶素子１
４．２４．３４．４４にラッチされていた、第２フレー
ムの最初の直列多重化データ群Ｅ１、Ｆｌ、Ｇ１、Ｈｌ
は出力用記憶素子１５〜４５にラッチされて並列に出力
される。

第３フレームの第２のビットデータ群Ｊ１〜Ｊ４が与え
られると、第４図（Ｊ）に示すように、これらデータＪ
１〜Ｊ４は第１列の記憶素子１１．２１．３１．４１に
ラッチされ、また、今まで、第１列〜第３列の各記憶素
子にラッチされていたビットデータはそれぞれ同一行の
次の列の記憶素子にラッチされ、第４列の各記憶素子１
４．２４．３４．４４にラッチされていた、第２フレー
ムの第２の直列多重化データ群Ｅ２、Ｆ２、Ｇ２、Ｆ２
は出力用記憶素子１５〜４５にラッチされて並列に出力
される。

第３フレームの第３のビットデータ群に１〜に４及び第
４のビットデータ群Ｌ１〜Ｌ４が与えられても、第４図
（Ｋ）及び（Ｌ）に示すように、同様に行方向にシフト
動作して各クロック周期で出力用記憶素子１５〜４５に
、第２フレームの第３の直列多重化データ群Ｅ３、Ｂ３
、Ｇ３及びＦ３、並びに、Ｂ４、Ｂ４、Ｇ４及びＨ４が
順次ラッチされて並列に出力される。

以下、偶数フレームは第２フレームと同様に動作し、奇
数フレームは第３フレームと同様に動作して直並列相互
変換を行なう。

従って、上述の実施例によれば、全体が縦横に繰返した
構成を有するので、集積回路に適した回路となっている
。また、タイミング制御信号は選択制御信号とクロック
信号とであってそれらの与えるタイミングが単純である
ため、この点からも集積回路に適した回路となっており
、高速処理化にも容易に応じられる構成となっている。

さらに、上述の実施例によれば、単位記憶素子が１フレ
ーム当りのビット数と等しくこの点から構成を簡易、小
型のものとしている。

なお、上述の実施例では、４×４のデータを直並列相互
変換するものを示したが、ｎｘｎのデータを変換するも
のにも適用することができる。

また、上述では、シフトする各データが１ビツトデータ
であるものを示したが、各データが複数ビットでなるも
のでも良い。この場合には、各記憶素子に複数ビット用
のラッチ回路を適用することを要する。

さらに、上述した実施例回路では各セレクタ回路をフレ
ーム毎に切り替えることで直並列相互変換回路を構成し
ているが、各セレクタ回路の切替えに自由度を与えた場
合には、２個の方向を可変しながらシフトすることがで
きる２次元シフトレジスタ回路を実現したこととなる。

２次元シフトレジスタ回路は、上述のように、直並列相
互変換回路に適用できるだけでなく、複数データのシャ
フリング回路やデシャフリング回路に適用するようなこ
ともでき、また、行列の転置変換回路として適用するこ
ともできる。また、２次元シフトレジスタ回路とした場
合には、各シフト方向で異なる入力端子及び又は出力端
子を設けるようにしても良い。

［発明の効果］ 以上のように、第１の本発明によれば、２−１セレクタ
回路とラッチ回路とでなる回路要素を縦横に繰返し配置
し、フレーム毎にセレクタ回路の選択を切り替えること
で直並列相互変換を行なうようにしたので、集積回路に
適した、しかも高速処理化に容易に応じられる簡易、小
形の直並列相互変換回路を得ることができる。

また、第２の本発明によれば、２−１セレクタ回路とラ
ッチ回路とでなる回路要素を縦横に繰返し配置し、セレ
クタ回路の選択を切り替えることでデータのシフト方向
を切替えられるようにしたので、２方向にシフト可能な
各種のデータ処理に適用できる２次元シフトレジスタ回
路を得ることができる。

【図面の簡単な説明】

第１図は第１の本発明による直並列相互変換回路の一実
施例を示すブロック図、第２図は直並列相互変換回路が
行なう処理の説明図、第３図は従来の直並列相互変換回
路のブロック図、第４図は第１図実施例の動作の説明図
である。 １１〜１５．２１〜２５．３１〜３５．４１〜４５・・
・記憶素子、５１〜５５．６１〜６５．７１〜７５．８
１〜８５・・・２−１セレクタ回路。 第２図 従来回路の７”Ｕｔり図 第３図

Claims (2)

【特許請求の範囲】
1. （１）クロック信号が与えられたときにラッチ動作する
   ラッチ回路を縦横にｎ×ｎ個配置し、各ラッチ回路の入
   力段にそれぞれ対応するセレクタ回路を設け、かつ、ｎ
   個の出力選択用セレクタ回路を設け、 第ｉ（ｉは１〜ｎ−１）行第１列の上記各セレクタ回路
   には、奇数又は偶数フレームの一方のときに、対応する
   ラッチ回路と同一列の１行下のラッチ回路にラッチされ
   ているデータを選択させ、他方のフレームのときに、対
   応する第ｉの入力信号のデータを選択させ、第ｉ行第ｊ
   （ｊは２〜ｎ）列の上記各セレクタ回路には、奇数又は
   偶数フレームの一方のときに、対応するラッチ回路と同
   一列の１行下のラッチ回路にラッチされているデータを
   選択させ、他方のフレームのときに、対応するラッチ回
   路と同一行の１列前のラッチ回路にラッチされているデ
   ータを選択させ、 第ｎ行第ｋ（ｋは２〜ｎ）列の上記各セレクタ回路には
   、奇数又は偶数フレームの一方のときに、第ｎ−ｋ＋１
   の入力信号のデータを選択させ、他方のフレームのとき
   に、対応するラッチ回路と同一行の１列前のラッチ回路
   にラッチされているデータを選択させ、 第ｎ行第１列の上記セレクタ回路には、奇数及び偶数フ
   レーム共に、第ｎの入力信号のデータを選択させ、 第ｌ（ｌは１〜ｎ）の上記各出力選択用セレクタ回路に
   は、奇数又は偶数フレームの一方のときに、第１行第ｌ
   列の上記ラッチ回路にラッチされているデータを選択さ
   せ、他方のフレームのときに、第ｌ行第１列の上記ラッ
   チ回路にラッチされているデータを選択させる ようにして時間軸上で直列に多重化された複数の並列入
   力信号を直並列相互変換することを特徴とする直並列相
   互変換回路。
2. （２）２個の選択入力が等しい第ｎ行第１列の上記セレ
   クタ回路、及び、第１の出力選択用セレクタ回路を省略
   したことを特徴とする請求項第１項に記載の直並列相互
   変換回路。（３）共通のラッチ指令信号が与えられたと
   きにラッチ動作するラッチ回路を縦横にｎ×ｎ個配置し
   、各ラッチ回路の入力段にそれぞれ対応する連動して切
   り替わるセレクタ回路を設け、 第ｉ（ｉは１〜ｎ−１）行第１列の上記各セレクタ回路
   には、対応するラッチ回路と同一列の１行下の行のラッ
   チ回路にラッチされているデータ、又は、対応する第ｉ
   の入力信号のデータを選択させ、 第ｉ行第ｊ（ｊは２〜ｎ）列の上記各セレクタ回路には
   、対応するラッチ回路と同一列の１行下のラッチ回路に
   ラッチされているデータ、又は、対応するラッチ回路と
   同一行の１列前のラッチ回路にラッチされているデータ
   を選択させ、 第ｎ行第ｋ（ｋは２〜ｎ）列の上記各セレクタ回路には
   、第ｎ−ｋ＋１の入力信号のデータ、又は、対応するラ
   ッチ回路と同一行の１列前のラッチ回路にラッチされて
   いるデータを選択させ、第ｎ行第１列の上記セレクタ回
   路には、第ｎの入力データを選択させる ようにして縦横のいずれに対するシフトも可能な、第１
   行の上記各ラッチ回路又は第ｎ列の上記各ラッチ回路に
   ラッチ回路されているデータを出力させる２次元シフト
   レジスタ回路。